TWI741090B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI741090B
TWI741090B TW106141994A TW106141994A TWI741090B TW I741090 B TWI741090 B TW I741090B TW 106141994 A TW106141994 A TW 106141994A TW 106141994 A TW106141994 A TW 106141994A TW I741090 B TWI741090 B TW I741090B
Authority
TW
Taiwan
Prior art keywords
substrate
passivation layer
electrical conductor
sub
edge
Prior art date
Application number
TW106141994A
Other languages
English (en)
Other versions
TW201911497A (zh
Inventor
林俊成
鄭禮輝
蔡柏豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201911497A publication Critical patent/TW201911497A/zh
Application granted granted Critical
Publication of TWI741090B publication Critical patent/TWI741090B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125—Reinforcing structures
    • H01L2224/10126—Bump collar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10155—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bump connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明之一些實施例揭示一種半導體裝置，其包括一基板、電導體及一鈍化層。該等電導體中之每一者包括穿過該基板之一第一部分，及位於該基板的表面上方且連接至該第一部分之一第二部分。該鈍化層位於該基板之該等表面上方，其中該鈍化層部分地覆蓋該等電導體中之每一者的該第二部分之一邊緣。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
在積體電路之封裝中，半導體晶粒可藉由接合而進行堆疊，且可接合至其他封裝元件，例如中介層及封裝基板。所得封裝稱為三維積體電路(3DIC)。然而，晶圓破裂及應力問題為3DIC中之挑戰。
本發明之一個實施例係關於一種半導體裝置，其包含：基板，其包括第一表面；複數個第一電導體，其中該複數個第一電導體中之每一者包含穿過該基板之第一部分，及位於該基板之該第一表面上方且連接至該第一部分的第二部分；及鈍化層，其位於該基板之該第一表面上方，其中該鈍化層部分地覆蓋該複數個第一電導體中之每一者之該第二部分的邊緣。 本發明之另一個實施例係關於一種半導體裝置，其包含：基板，其包括第一表面；電導體，其位於該基板之該第一表面上方；及鈍化層，其位於該基板之該第一表面上方，其中該鈍化層包括與該等電導體的邊緣接觸之第一部分，及連接至該第一部分且與該等電導體之該等邊緣隔開之第二部分，且該鈍化層的該第一部分具有彎曲表面。 本發明之另一個實施例係關於一種製造半導體裝置之方法，其包含：接收基板；在該基板的表面上方形成電導體；在該基板之該等表面上方選擇性地施配光可固化材料；及對該光可固化材料進行輻照以在該基板之該等表面上方形成鈍化層，其中該鈍化層部分地覆蓋該等電導體之邊緣。
以下揭示提供用於實施所提供主題之不同構件之許多不同實施例或實例。下文描述部件及配置之特定實例以簡化本發明。當然，此等僅為實例且並非意欲為限制性的。舉例而言，在描述中第一構件在第二構件上方或該第二構件上形成可包括其中第一構件與第二構件直接接觸地形成之實施例且亦可包括其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本發明可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非本質上指示所論述之各種實施例及/或組態之間的關係。 此外，可在本文中為易於描述而使用空間相對術語(例如「下方」、「下面」、「下部」、「上面」、「上部」、「上」等等)來描述一個部件或構件與另一部件或構件之關係，如各圖中所說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除圖中所描繪定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。 如本文中所使用，例如「第一」、「第二」及「第三」等術語描述各種部件、元件、區域、層及/或區段，此等部件、元件、區域、層及/或區段不應由此等術語限制。此等術語可僅用於將一個部件、元件、區域、層或區段與另一部件、元件、區域、層或區段進行區分。例如「第一」、「第二」及「第三」等術語在用於本文中時並不暗指序列或次序，除非上下文明確指示。 如本文中所使用，術語「大約」、「大體上」、「實質」及「約」用於描述並計及小之變化。當結合事件或情況使用時，該等術語可指其中該事件或情況精確地發生之實例以及其中該事件或情況接近近似地發生之實例。舉例而言，當結合數值使用時，該等術語可指小於或等於彼數值之±10% (例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或者小於或等於±0.05%)之變化範圍。舉例而言，若兩個數值之間的差小於或等於該等值之平均值之±10% (例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或者小於或等於±0.05%)，則該等值可經視為「大體上」相同或相等的。舉例而言，「大體上」平行可指相對於0°之小於或等於±10° (例如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或者小於或等於±0.05°)之角度變化範圍。舉例而言，「大體上」垂直可指相對於90°之小於或等於±10° (例如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或者小於或等於±0.05°)之角度變化範圍。 亦可包括其他構件及過程。舉例而言，可包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。舉例而言，測試結構可包括形成於重佈層中或基板上之測試墊，該基板允許對3D封裝或3DIC之測試、對探針及/或探針卡之使用等等。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭示之結構及方法可結合併入對已知良好晶粒之中間驗證以增加合格率且降低成本之測試方法來使用。 在本發明之一些實施例中，提供一種半導體裝置，該半導體裝置包括覆蓋基板之表面且封圍電導體之邊緣的鈍化層。該鈍化層幫助增強電導體之穩健性，且減輕基板與電導體之間的應力以便減小破裂之風險。 圖1為根據本發明之一或多個實施例之說明各種態樣的製造半導體裝置之方法之流程圖。方法100以操作110開始，在操作110中，接收基板。方法以操作120繼續進行，在操作120中，在基板之表面上方形成電導體。方法以操作130繼續進行，在操作130中，在基板之表面上方選擇性地施配光可固化材料。方法以操作140繼續，在操作140中，對光可固化材料進行輻照以在基板之表面上方形成鈍化層，其中鈍化層部分地覆蓋電導體之邊緣。 方法100僅為實例，且並不意欲限制本發明超出申請專利範圍中所明確陳述的內容。可在方法100之前、期間及之後提供額外操作，且可針對方法之額外實施例而替換、消除或來回移動所描述的一些操作。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F及圖2G為根據本發明之一或多個實施例之製造半導體裝置的各種操作中之一者處之示意圖，其中圖2A、圖2B、圖2C、圖2D、圖2E及圖2F為示意性部分經放大橫截面圖，且圖2G為示意性橫截面圖。應注意，一些實施例之方法可為晶圓層級方法。如圖2A中所描繪，接收基板10。在一些實施例中，基板10可包括晶圓、半導體基板、中介層、封裝基板等等。基板10包括一表面(例如，第一表面10A)及另一表面(例如，與第一表面10A相對之第二表面10B)。在一些實施例中，基板10包括穿透基板10之一或多個通孔10H。在一些實施例中，通孔10H可自基板10之第一表面10A形成。在一些實施例中，通孔10H可自基板10之第二表面10B形成。在一些實施例中，通孔10H可藉由以下操作而形成：使基板10之第一表面10A或第二表面10B中之一者凹陷而不穿透基板10，且接著自第一表面10A或第二表面10B中之另一者將基板10薄化。在一些實施例中，基板10為具有呈微米級之厚度之薄基板。在一些實施例中，基板10之厚度大體上介於自約5微米至約15微米之範圍內(例如約10微米)，但不限於此。在一些實施例中，通孔10H可藉由各向同性蝕刻、各向異性蝕刻、其組合或其他適合操作而形成。在一些實施例中，通孔10H之側壁可大體上垂直於第一表面10A或第二表面10B。在一些實施例中，通孔10H之側壁可相對於第一表面10A或第二表面10B而傾斜。在一些實施例中，接近於第二表面10B之通孔10H之尺寸比接近於第一表面10A之通孔10H的尺寸大。在一些實施例中，接近於第一表面10A之通孔10H之尺寸比接近於第二表面10B之通孔10H的尺寸大。 如圖2B中所描繪，在基板10之第一表面10A上方形成一或多個電導體(例如，第一電導體20)。在一些實施例中，第一電導體20可包括但不限於導電凸塊，例如可控塌陷晶片連接凸塊(C4凸塊)等等。在一些實施例中，第一電導體20可包括第一部分21及連接至第一部分21之第二部分22。在一些實施例中，第一部分21大體上形成於通孔10H中，且第二部分22形成於基板10之第一表面10A上方及通孔10H外部。第一電導體20可包括但不限於例如金屬或合金等導電材料。在一些實施例中，第一電導體20之材料可包括但不限於銅、其合金等等。第一電導體20可藉由電鍍、沈積或其他適合操作而形成。在一些實施例中，第一電導體20之第一部分21及第二部分22可由相同材料形成，但不限於此。在一些實施例中，第一電導體20之第一部分21及第二部分22可單獨地形成。在一些實施例中，第一部分21可自基板10之第二表面10B形成於通孔10H中，而第二部分22可在形成第一部分21之後形成於基板10之第一表面10A上方。在一些實施例中，第一電導體20之第一部分21及第二部分22可自基板10之第一表面10A形成。在一些實施例中，第一電導體20之第一部分21包括第一寬度W1，且第一電導體20之第二部分22包括比第一寬度W1寬之第二寬度W2。在一些實施例中，第二部分22之高度Ha大於第一部分21之高度，但不限於此。藉由實例方式，第二部分22之高度Ha大體上介於自約10微米至約50微米之範圍內，且第一部分21的高度Hb大體上介於自約5微米至約20微米之範圍內(例如約10微米)，但不限於此。 在一些實施例中，導電凸塊26可形成於第一電導體20之第二部分22上方。導電凸塊26可經組態以電連接至封裝基板或其他電子裝置。在一些實施例中，導電凸塊26由具有比第一電導體20之熔點低的熔點之導電材料形成。在一些實施例中，導電凸塊26之材料可包括但不限於錫(Sn)、其合金等等。 在一些實施例中，在基板10之第一表面10A上方形成鈍化層。在一些實施例中，鈍化層可藉由圖2C及圖2D中所說明之操作而形成，但不限於此。如圖2C中所描繪，在基板10之第一表面10A上方選擇性地施配光可固化材料27。在一些實施例中，光可固化材料27包括具有光敏特性之聚合材料。在一些實施例中，用於光可固化材料27之聚合材料可包括但不限於環氧樹脂、丙烯酸樹脂、聚醯亞胺(PI)、聚苯并噁唑(PBO)等等。在一些實施例中，可藉由印刷等等而穿過噴嘴28選擇性地施配光可固化材料27。在一些實施例中，光可固化材料27在經施配之同時由光束29 (例如UV束或其他磁波)進行輻照。在一些實施例中，輻照幫助減小光可固化材料27之流動性且使光可固化材料27凝固。 如圖2D中所描繪，鈍化層30可形成於基板10之第一表面10A上方，從而在光可固化材料27經固化及凝固之後部分地覆蓋第一電導體20之邊緣。在一些實施例中，鈍化層30部分地覆蓋第一電導體20之第二部分22之邊緣22E。在一些實施例中，鈍化層30並不置放於第一電導體20之第一部分21的邊緣21E與通孔10H之側壁之間。在一些實施例中，鈍化層30包括與第一電導體20之第二部分22的邊緣22E接觸之第一部分31，及與第二部分22之邊緣22E隔開之第二部分32，該第二部分32覆蓋基板10的第一表面10A且連接至第一部分31。在一些實施例中，鈍化層30之第一部分31至少部分地覆蓋邊緣22E且部分地暴露第一電導體20之第二部分22的邊緣22E。在一些實施例中，鈍化層30之第一部分31可包括環繞第二部分22之邊緣22E的圈形(即，環形)結構，且第二部分32連接至第一部分31並覆蓋基板10之第一表面10A。在一些實施例中，鈍化層30之第一部分31之第一高度H1比第一電導體20的第二部分22之高度Ha低，如圖2D中所展示。在一些替代實施例中，鈍化層30之第一部分31之第一高度H1可大體上等於第一電導體20之第二部分22之高度Ha，如圖2E中所展示。在一些實施例中，第一部分31之第一高度H1約為第二部分22之高度Ha的一半或小於第二部分22之高度Ha之一半，但不限於此。在一些實施例中，鈍化層30之第一部分31之第一高度H1比鈍化層30的第二部分32之第二高度H2大。在一些實施例中，第一高度H1與第二高度H2之比率大於1且大體上小於約15、大體上大於約1.5且大體上小於約15，或大體上大於約1.5且大體上小於約8，但不限於此。在一些實施例中，第一部分31的第一高度H1大體上介於自約5微米至約50微米之範圍內、大體上介於自約5微米至約40微米之範圍內或大體上介於自約5微米至約30微米之範圍內，但不限於此。在一些實施例中，第二部分32之第二高度H2大體上介於自約2微米至約15微米之範圍內，但不限於此。 在一些實施例中，舉例而言在基板10為較薄的情況下，鈍化層30之第二部分32幫助保護基板10免遭破裂。在一些實施例中，鈍化層30之具有較高高度H1之第一部分31幫助增強第一電導體20的穩健性，且幫助減輕基板10與第一電導體20之間的應力。 在一些實施例中，光可固化材料27之材料為親水性的，此由於毛細管現象而幫助光可固化材料27覆蓋第一電導體20之第二部分22之邊緣22E。在此情形中，可在無需額外微影操作之情況下形成具有不同輪廓之鈍化層30。在一些實施例中，光可固化材料27可經選擇性地施配以避免第一電導體20上之殘留物，且可省略額外除渣處理(例如電漿處理)。在一些實施例中，鈍化層30之由親水性材料形成之第一部分31可具有彎曲表面31S。藉由實例方式，彎曲表面31S可包括凹形表面，如圖2F中所描繪。 如圖2G中所描繪，其他元件或層可在形成第一電導體20及鈍化層30之前或之後形成於基板之第二表面10B上方。在一些實施例中，電路層40形成於基板10之第二表面10B上方且電連接至第一電導體20。在一些實施例中，電路層40可包括但不限於重佈層(RDL)、導電柱狀物(post)、導電柱、其組合等等。在一些實施例中，至少一個半導體晶粒50形成於電路層40上方。在一些實施例中，至少一個半導體晶粒50可包括主動半導體晶粒、被動半導體晶粒或其組合。藉由實例方式，至少一個半導體晶粒50可包括系統單晶片(SOC)晶粒、記憶體晶粒等等。在一些實施例中，第二電導體42可形成於至少一個半導體晶粒50與電路層40之間，且電連接至至少一個半導體晶粒50及電路層40。在一些實施例中，第二電導體42可包括導電凸塊、導電球、導電膏等等。在一些實施例中，底膠層44可形成於基板10之第二表面10B上方、介於至少一個半導體晶粒50與電路層40之間且圍繞第二電導體42。在一些實施例中，底膠層44經組態以保護並固定至少一個半導體晶粒50及第二電導體42。在一些實施例中，囊封劑46可形成於基板10之第二表面10B上方。在一些實施例中，囊封劑46可橫向封圍至少一個半導體晶粒50及底膠層44。在一些實施例中，囊封劑46可進一步覆蓋至少一個半導體晶粒50之上部表面。在一些實施例中，囊封劑46之材料可包括但不限於模塑料，例如環氧樹脂等等。在一些實施例中，半導體裝置1可為晶圓上覆晶片(CoW)裝置，但不限於此。在一些實施例中，可執行單粒化操作(例如切割操作)以形成半導體裝置1。在一些實施例中，半導體裝置1可藉由第一電導體20電連接至封裝基板以形成基板上覆晶圓上覆晶片(chip-on-wafer-on-substrate) (CoWoS)封裝。 在本發明之一些實施例中，具有較厚第一部分31之鈍化層30密封第一電導體20之第二部分22的邊緣22E，且因此幫助增強第一電導體20之穩健性。具有覆蓋第二部分22之邊緣22E之第一部分31及覆蓋基板10的第一表面10A之第二部分32之鈍化層30亦可幫助補償或減輕基板10與第一電導體20之間的應力，且因此可幫助減輕基板10之翹曲。在一些實施例中，可藉由選擇性地施配而由光可固化材料27形成鈍化層30。光可固化材料27可為親水性材料，其可由於毛細管現象而爬升至第一電導體20之第二部分22之邊緣22E。在此情形中，可在無需額外微影操作之情況下形成具有不同輪廓之鈍化層30。在一些實施例中，光可固化材料27可經選擇性地施配以避免第一電導體20上之殘留物，且可省略額外除渣處理。 本發明之半導體裝置及其製造方法不限於上文所提及之實施例，而係可具有其他不同實施例。為簡化描述且為方便進行本發明之實施例中之每一者之間的比較，以相同編號來標記以下實施例中之每一者中之相同元件。為了更容易地比較實施例之間的差異，以下描述將詳述不同實施例當中之不同點且將不多餘地描述相同構件。 圖3A及圖3B為根據本發明之一或多個實施例之半導體裝置的示意圖，其中圖3A為示意性橫截面圖，且圖3B為示意性部分經放大橫截面圖。如圖3A及圖3B中所描繪，不同於圖2E之半導體裝置1，半導體裝置2可進一步包括在形成第一電導體20的第二部分22之前形成於基板10之第一表面10A上方的絕緣層24。在一些實施例中，絕緣層24可包括藉由低溫操作而形成之聚合材料。在一些實施例中，絕緣層24之材料可包括但不限於聚醯亞胺。在一些實施例中，絕緣層24之厚度大體上介於自約0.5微米至約15微米之範圍內(例如約4微米)，但不限於此。在一些實施例中，第一電導體20之第二部分22形成於絕緣層24上方，且電連接至第一部分21。在一些實施例中，鈍化層30形成於絕緣層24上方，從而部分地覆蓋第一電導體20之邊緣。在一些實施例中，鈍化層30可以與圖2C中所揭示類似之方式形成，但不限於此。在一些實施例中，鈍化層30包括具有第一高度H1且與第一電導體20之第二部分22的邊緣22E接觸之第一部分31，及具有第二高度H2且與第一電導體20之第二部分22的邊緣22E隔開並連接至第一部分31之第二部分32。 圖4A及圖4B為根據本發明之一或多個實施例之半導體裝置的示意圖，其中圖4A為示意性橫截面圖，且圖4B為示意性部分經放大橫截面圖。如圖4A及圖4B中所描繪，不同於圖3A及圖3B之半導體裝置2，半導體裝置3之絕緣層24可在形成第一電導體20的第一部分21及第二部分22之前形成於基板10之第一表面10A上方。在一些實施例中，第一電導體20之第一部分21形成於基板10中，且絕緣層24延伸於基板10與第一電導體20之第一部分21的邊緣21E之間。在一些實施例中，第一電導體20之第二部分22形成於絕緣層24上方，且電連接至第一部分21。在一些實施例中，鈍化層30形成於絕緣層24上方，從而部分地覆蓋第一電導體20之邊緣。在一些實施例中，鈍化層30包括具有第一高度H1且與第一電導體20之第二部分22的邊緣22E接觸之第一部分31，及具有第二高度H2且與第一電導體20之第二部分22的邊緣22E隔開並連接至第一部分31之第二部分32。 圖5A、圖5B、圖5C及圖5D為根據本發明之一或多個實施例之製造半導體裝置之各種操作中之一者處的示意圖，其中圖5A、圖5B及圖5C為示意性橫截面圖，且圖5D為示意性部分經放大橫截面圖。如圖5A中所描繪，接收基板10。在一些實施例中，電路層40形成於基板10之第二表面10B上方。在一些實施例中，介電層41 (圖5D中所展示)可形成於基板10之第二表面10B與電路層40之間。在一些實施例中，至少一個半導體晶粒50形成於電路層40上方。在一些實施例中，第二電導體42可形成於至少一個半導體晶粒50與電路層40之間，且電連接至至少一個半導體晶粒50及電路層40。在一些實施例中，底膠層44可形成於基板10之第二表面10B上方、介於至少一個半導體晶粒50與電路層40之間且圍繞第二電導體42。在一些實施例中，囊封劑46可形成於基板10之第二表面10B上方。 在一些實施例中，第一電導體20可形成於基板10之第一表面10A上方。在一些實施例中，第一電導體20可包括第一部分21及連接至第一部分21之第二部分22。在一些實施例中，第一部分21大體上形成於通孔10H中，且第二部分22形成於基板10之第一表面10A上方及通孔10H外部。在一些實施例中，第一部分21及第二部分22可由相同導電材料形成。在一些實施例中，第一電導體20之材料可包括但不限於錫、其合金等等。在一些實施例中，第二部分22之寬度比第一部分21之寬度寬。 如圖5B中所描繪，鈍化層30形成於基板10之第一表面10A上方，從而部分地覆蓋第一電導體20之邊緣。在一些實施例中，鈍化層30可以與圖2C中所揭示類似之方式形成，但不限於此。在一些實施例中，鈍化層30包括具有第一高度H1 (圖5D中所展示)且與第一電導體20之第二部分22的邊緣22E接觸之第一部分31，及具有第二高度H2 (圖5D中所展示)且與第一電導體20之第二部分22的邊緣22E隔開並連接至第一部分31之第二部分32。在一些實施例中，鈍化層30可環繞第一電導體20之第二部分22之邊緣22E。在一些實施例中，可在形成鈍化層30之前形成絕緣層24 (圖5D中所展示)。在一些實施例中，鈍化層30之第二部分32幫助保護基板10免遭破裂。在一些實施例中，鈍化層30之具有較高高度H1的第一部分31幫助增強第一電導體20之穩健性，且幫助減輕基板10與第一電導體20之間的應力。在一些實施例中，第一電導體20之第二部分22可包括由鈍化層30橫向覆蓋之第一次部分221，及自鈍化層30橫向暴露之第二次部分222。 如圖5C及圖5D中所展示，在形成鈍化層30之後對第一電導體20執行回焊操作以形成半導體裝置4。在一些實施例中，第一電導體20之第一部分21在回焊操作期間由基板10約束，且因此具有與在回焊操作之前的寬度大體上相同之第一寬度W1。在一些實施例中，第一電導體20之第二部分22之第一次部分221在回焊操作期間由鈍化層30之第一部分31約束，且因此具有與在回焊操作之前的寬度大體上相同之第二寬度W2。在一些實施例中，第一電導體20之第二部分22的第二次部分222自鈍化層30之第一部分31暴露，藉此在回焊操作之後橫向延伸，且因此具有第三寬度W3。在回焊操作之後，第二寬度W2比第一寬度W1寬、第三寬度W3比第二寬度W2寬，且第二次部分222橫向突出以與鈍化層30部分地重疊。 圖6A、圖6B及圖6C為根據本發明之一或多個實施例之製造半導體裝置的各種操作中之一者處之示意圖，其中圖6A及圖6B為示意性橫截面圖，且圖6C為示意性部分經放大橫截面圖。如圖6A中所描繪，不同於圖5C及圖5D之半導體裝置4，在形成鈍化層30之前對第一電導體20執行回焊操作。由於第一電導體20之第二部分22在不具有約束之情況下經回焊，因此第一電導體20之第二部分22經延伸以具有大體上球形狀。 如圖6B及圖6C中所描繪，鈍化層30形成於基板10之第一表面10A上方，從而部分地覆蓋第一電導體20之邊緣以形成半導體裝置5。在一些實施例中，鈍化層30可以與圖2C中所揭示類似之方式形成，但不限於此。在一些實施例中，鈍化層30包括具有第一高度H1且與第一電導體20之第二部分22的邊緣22E之一部分接觸之第一部分31，及具有第二高度H2且與第一電導體20之第二部分22的邊緣22E隔開並連接至第一部分31之第二部分32。在一些實施例中，第一電導體20之第二部分22的第二寬度W2比第一電導體20之第一部分21之第一寬度W1寬。 圖7A及圖7B為根據本發明之一或多個實施例之半導體裝置的示意圖，其中圖7A為示意性橫截面圖，且圖7B為示意性部分經放大橫截面圖。如圖7A及圖7B中所描繪，不同於圖2E之半導體裝置1，半導體裝置6之鈍化層30至少部分地覆蓋第二部分22之邊緣22E，但暴露基板10之第一表面10A。在一些實施例中，鈍化層30可包括環繞第二部分22之邊緣22E之圈形結構。鈍化層30可具有低於或等於第一電導體20之第二部分22的高度Ha之高度H。在一些實施例中，具有圈形結構之鈍化層30可應用於本發明之其他實施例。 圖8A及圖8B為根據本發明之一或多個實施例之半導體裝置的示意圖，其中圖8A為示意性橫截面圖，且圖8B為示意性部分經放大橫截面圖。如圖8A及圖8B中所描繪，半導體裝置7包括基板10、鄰近於基板10之第一表面10A的第一電導體20及位於基板10之第一表面10A上方之鈍化層30。在一些實施例中，第一電導體20中之每一者包括穿過基板10之第一部分21及位於基板10的第一表面10A上方且連接至第一部分21之第二部分22。在一些實施例中，第一電導體20之第一部分21包括第一寬度W1，且第一電導體20之第二部分22包括比第一寬度W1寬之第二寬度W2。在一些實施例中，鈍化層30包括覆蓋第一部分21之邊緣21E的第一部分33，及介於第二部分22之表面22B與基板10之第一表面10A之間的第二部分34。在一些實施例中，半導體裝置7可進一步包括置放於基板10之第二表面10B上方之電路層40、至少一個半導體晶粒50、第二電導體42、底膠層44及囊封劑46。 在一些實施例中，鈍化層30之第二部分34具有大體上大於約10微米之高度H。在一些實施例中，第二部分34之高度H大體上介於自約10微米至約40微米之範圍內，或大體上介於自約10微米至約15微米之範圍內，但不限於此。在一些實施例中，鈍化層30可包括聚合鈍化層，且可以與圖2C中所揭示類似之方式形成，但不限於此。具有較厚厚度之第二部分34可幫助提供緩衝器且減輕基板10與第一電導體20之間的應力，以便減小基板10之破裂及第一電導體20之脫層的風險。 在本發明之一些實施例中，具有覆蓋電導體之邊緣之較厚部分的鈍化層幫助增強電導體之穩健性，且幫助補償或減輕基板與電導體之間的應力。在本發明之一些實施例中，電導體與基板之間的鈍化層幫助提供緩衝器且減輕基板與電導體之間的應力。在本發明之一些實施例中，鈍化層可藉由選擇性地施配而由親水性光可固化材料形成，且可爬升至電導體之邊緣。 在一個示範性態樣中，一種半導體裝置包括基板、第一電導體及鈍化層。該基板包括第一表面。該等第一電導體中之每一者包含穿過該基板之第一部分，及位於該基板之該第一表面上方且連接至該第一部分之第二部分。該鈍化層位於該基板之該第一表面上方，其中該鈍化層部分地覆蓋該等第一電導體中之每一者的該第二部分之邊緣。 在另一態樣中，一種半導體裝置包括基板、電導體及鈍化層。該基板包括第一表面。該等電導體位於該基板之該第一表面上方。該鈍化層位於該基板之該第一表面上方。該鈍化層包括與該等電導體之邊緣接觸之第一部分，及連接至該第一部分且與該等電導體的該等邊緣隔開之第二部分。該鈍化層之該第一部分具有彎曲表面。 在又一態樣中，提供一種用於製造半導體裝置之方法。接收基板。在該基板之表面上方形成電導體。在該基板之該等表面上方選擇性地施配光可固化材料。對該光可固化材料進行輻照以在該基板之該等表面上方形成鈍化層，其中該鈍化層部分地覆蓋該等電導體之邊緣。 前述內容概述若干實施例之構件，使得此項技術之技術人員可較好地理解本發明之態樣。此項技術之技術人員應瞭解，其可容易地使用本發明作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或實現與該等實施例相同之優點的其他過程及結構之基礎。此項技術之技術人員還應認識到，此類等效構造並不背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇之情況下在本文中做出各種改變、替換及更改。
1‧‧‧半導體裝置2‧‧‧半導體裝置3‧‧‧半導體裝置4‧‧‧半導體裝置5‧‧‧半導體裝置6‧‧‧半導體裝置7‧‧‧半導體裝置10‧‧‧基板10A‧‧‧第一表面10B‧‧‧第二表面10H‧‧‧通孔20‧‧‧第一電導體21‧‧‧第一部分21E‧‧‧邊緣22‧‧‧第二部分22E‧‧‧邊緣24‧‧‧絕緣層26‧‧‧導電凸塊27‧‧‧光可固化材料28‧‧‧噴嘴29‧‧‧光束30‧‧‧鈍化層31‧‧‧第一部分31S‧‧‧彎曲表面32‧‧‧第二部分34‧‧‧第二部分40‧‧‧電路層41‧‧‧介電層42‧‧‧第二電導體44‧‧‧底膠層46‧‧‧囊封劑50‧‧‧半導體晶粒100‧‧‧方法110‧‧‧操作120‧‧‧操作130‧‧‧操作140‧‧‧操作221‧‧‧第一次部分222‧‧‧第二次部分H‧‧‧高度H1‧‧‧第一高度H2‧‧‧第二高度Ha‧‧‧高度Hb‧‧‧高度W1‧‧‧第一寬度W2‧‧‧第二寬度W3‧‧‧第三寬度
依據與附圖一起閱讀之以下詳細描述最佳地理解本發明之實施例的態樣。應注意，根據工業中之標準實踐，各種結構未必按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種結構之尺寸。 圖1為說明根據本發明之一或多個實施例之各種態樣的製造半導體裝置之方法之流程圖。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F及圖2G為根據本發明之一或多個實施例之製造半導體裝置的各種操作中之一者處之示意圖。 圖3A及圖3B為根據本發明之一或多個實施例之半導體裝置的示意圖。 圖4A及圖4B為根據本發明之一或多個實施例之半導體裝置的示意圖。 圖5A、圖5B、圖5C及圖5D為根據本發明之一或多個實施例之製造半導體裝置的各種操作中之一者處之示意圖。 圖6A、圖6B及圖6C為根據本發明之一或多個實施例之製造半導體裝置的各種操作中之一者處之示意圖。 圖7A及圖7B為根據本發明之一或多個實施例之半導體裝置的示意圖。 圖8A及圖8B為根據本發明之一或多個實施例之半導體裝置的示意圖。
10‧‧‧基板
10A‧‧‧第一表面
10B‧‧‧第二表面
20‧‧‧第一電導體
21‧‧‧第一部分
21E‧‧‧邊緣
22‧‧‧第二部分
22E‧‧‧邊緣
26‧‧‧導電凸塊
30‧‧‧鈍化層
31‧‧‧第一部分
32‧‧‧第二部分
40‧‧‧電路層
42‧‧‧第二電導體
44‧‧‧底膠層
46‧‧‧囊封劑
50‧‧‧半導體晶粒

Claims (10)

  1. 一種半導體裝置，其包含：一基板，其包括一第一表面；複數個第一電導體，其中該複數個第一電導體中之每一者包含穿過該基板之一第一部分，及位於該基板的該第一表面上方且連接至該第一部分之一第二部分，該第二部分進一步包括一第一子部分及連接至該第一子部分之一第二子部分；及一鈍化層，其位於該基板之該第一表面上方，其中該鈍化層部分地覆蓋該複數個第一電導體中的每一者之該第二部分之一邊緣，該第一子部分由該鈍化層橫向覆蓋，該第二子部分藉由該鈍化層而被暴露，該第一電導體之該第一部分與該第二部分之該第一子部分及該第二子部分為一整體式結構，該第二子部分完全地包含凸形表面，該第二子部分之一寬度大於該第一子部分之一寬度，該鈍化層包括與該第二部分之該邊緣接觸之一第一部分，及與該第二部分之該邊緣間隔開之一第二部分，且該鈍化層之該第一部分之一第一高度大於該鈍化層之該第二部分之一第二高度。
  2. 如請求項1之半導體裝置，其中該鈍化層之該第一部分之該第一高度低於該第一電導體之該第二部分之一高度。
  3. 一種半導體裝置，其包含：一基板；一電導體，其包含穿過該基板之一第一部分，及位於該基板上方 且連接至該第一部分之一第二部分，其中該第二部分進一步包括一第一子部分及連接至該第一子部分之一第二子部分；一導電凸塊，其位於該電導體之該第二部分上方；及一鈍化層，其位於該基板上方，其中該鈍化層包括環繞該第二部分之一邊緣且與該邊緣接觸之一第一部分，及與該第二部分之該邊緣間隔開之一第二部分，且該鈍化層之該第一部分之一第一高度大於該鈍化層之該第二部分之一第二高度，該第一子部分由該鈍化層橫向覆蓋，該第二子部分之一側壁之一部分藉由該鈍化層而被暴露，該鈍化層之一上表面低於該導電凸塊之一下表面，且該第一子部分之一寬度與該第二子部分之一寬度大體上相同。
  4. 如請求項3之半導體裝置，其進一步包含一絕緣層，該絕緣層介於該鈍化層與該基板之間，且介於該電導體之該第一部分之一邊緣與該基板之間。
  5. 一種半導體裝置，其包含：一基板，其包括一第一表面，及與該第一表面相對之一第二表面；一第一電導體，其穿過該基板且自該基板之該第一表面及該第二表面暴露，其中該第一電導體包含由該基板橫向環繞之一第一部分，及位於該基板之該第一表面上方且連接至該第一部分之一第二部分，該第二部分進一步包括一第一子部分及連接至該第一子部分之一第二子部分；及 一鈍化層，其位於該基板之該第一表面上方，其中該鈍化層部分地覆蓋該第一電導體之該第二部分之一邊緣，該第一子部分由該鈍化層橫向覆蓋，該第一電導體之該第一部分與該第二部分之該第一子部分及該第二子部分為一整體式結構，且該鈍化層與該第二部分之該第一子部分之間的一界面為一彎曲界面。
  6. 如請求項5之半導體裝置，其進一步包含：一電路層，其位於該基板之該第二表面上方且電連接至該第一電導體；至少一個半導體晶粒，其位於該電路層上方；及一第二電導體，其介於該至少一個半導體晶粒與該電路層之間，且電連接至該至少一個半導體晶粒及該電路層。
  7. 一種半導體裝置，其包含：一基板，其包括一第一表面；一電導體，其位於該基板之該第一表面上方；及一鈍化層，其位於該基板之該第一表面上方，其中該鈍化層包括與該電導體之一邊緣接觸之一第一部分，及連接至該第一部分且與該電導體之該邊緣間隔開之一第二部分，該鈍化層之該第一部分具有一彎曲表面，且該鈍化層之該第一部分與該電導體之間的一界面為一彎曲界面。
  8. 一種半導體裝置，其包含： 一基板；複數個電導體，其位於該基板上方；複數個導電凸塊，其位於該等電導體上方；及一鈍化層，其位於該基板以及該等電導體之一部分上方，其中該鈍化層包含分別耦接至該等電導體中之一者之複數個第一部分及耦接至兩個鄰近第一部分之至少第二部分，其中該等第一部分中之每一者包括一彎曲表面，該等第二部分具有耦接至鄰近兩個彎曲表面之一平坦表面，該等第一部分之一厚度大於該等第二部分之一厚度，且該彎曲表面低於該等導電凸塊之一下表面。
  9. 一種製造一半導體裝置之方法，其包含：接收一基板；在該基板之一表面上方形成一電導體；在該電導體上方形成一導電凸塊；在該基板之該表面上方選擇性地施配一光可固化材料；及對該光可固化材料進行輻照以在該基板之該表面上方形成一鈍化層，其中該鈍化層部分地覆蓋該電導體之一邊緣，且該鈍化層完全暴露該導電凸塊。
  10. 如請求項9之方法，其中該電導體包含穿過該基板之一第一部分，及位於該基板之該表面上方且連接至該第一部分之一第二部分，並且該鈍化層部分地覆蓋該電導體之該第二部分之一邊緣，並暴露該電導體之該第一部分之一邊緣。
TW106141994A 2017-08-10 2017-11-30 半導體裝置及其製造方法 TWI741090B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/674,104 2017-08-10
US15/674,104 US10535591B2 (en) 2017-08-10 2017-08-10 Semiconductor device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
TW201911497A TW201911497A (zh) 2019-03-16
TWI741090B true TWI741090B (zh) 2021-10-01

Family

ID=65275629

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106141994A TWI741090B (zh) 2017-08-10 2017-11-30 半導體裝置及其製造方法

Country Status (3)

Country Link
US (3) US10535591B2 (zh)
CN (1) CN109390307B (zh)
TW (1) TWI741090B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140145327A1 (en) * 2012-11-26 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US8803316B2 (en) * 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US20150115440A1 (en) * 2012-08-29 2015-04-30 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169327B2 (en) * 2001-01-29 2007-01-30 Jsr Corporation Composite particle for dielectrics, ultramicroparticulate composite resin particle, composition for forming dielectrics and use thereof
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
US8252665B2 (en) 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
US8951839B2 (en) * 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
KR20120012602A (ko) 2010-08-02 2012-02-10 삼성전자주식회사 반도체 장치, 그 제조 방법 및 반도체 패키지의 제조 방법
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9978656B2 (en) * 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
KR101972431B1 (ko) 2011-12-12 2019-04-26 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8857220B2 (en) 2012-02-23 2014-10-14 Corning Incorporated Methods of making a stub lens element and assemblies using same for optical coherence tomography applications
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9082776B2 (en) * 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
JP2016058655A (ja) * 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
EP3202501B1 (en) * 2014-10-01 2021-05-05 Sekisui Chemical Co., Ltd. Liquid ejection device
JP6533680B2 (ja) * 2015-03-20 2019-06-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8803316B2 (en) * 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US20150115440A1 (en) * 2012-08-29 2015-04-30 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
US20140145327A1 (en) * 2012-11-26 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US10535591B2 (en) 2020-01-14
TW201911497A (zh) 2019-03-16
US11605579B2 (en) 2023-03-14
CN109390307B (zh) 2023-01-10
US20230146652A1 (en) 2023-05-11
US20190051589A1 (en) 2019-02-14
CN109390307A (zh) 2019-02-26
US20200152560A1 (en) 2020-05-14

Similar Documents

Publication Publication Date Title
US11322419B2 (en) Package with tilted interface between device die and encapsulating material
US11574878B2 (en) Semiconductor structure and manufacturing method thereof
US10165682B2 (en) Opening in the pad for bonding integrated passive device in InFO package
US20230178498A1 (en) Semiconductor device
US20210210464A1 (en) Package structure and method of manufacturing the same
US10985117B2 (en) Solder ball protection in packages
TWI736780B (zh) 晶片封裝及其形成方法
TW201530729A (zh) 層疊封裝元件及其製造方法
US11527418B2 (en) Integrated circuit packages and methods of forming same
KR102415484B1 (ko) 패키지 구조체 및 그 제조 방법
US9659806B2 (en) Semiconductor package having conductive pillars
TWI741090B (zh) 半導體裝置及其製造方法
US11404394B2 (en) Chip package structure with integrated device integrated beneath the semiconductor chip
TWI757864B (zh) 封裝結構及其形成方法
KR102046857B1 (ko) 반도체 패키지