CN108630739A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。

Description

半导体装置及其制造方法
[相关申请]
本申请享受以日本专利申请2017-56234号(申请日：2017年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
半导体存储器等半导体装置存在积层经薄膜化的多个半导体芯片并利用树脂将积层后的半导体芯片包装(packaging)而制造的情况。在为了将半导体芯片单片化而对半导体晶片进行刀片切割的情况下，半导体芯片的侧面会大量产生凹凸而成为破碎层。这种在侧面具有破碎层的半导体芯片如果进行用来连接凸块等的热处理(回流焊)或用来安装封装(package)的热处理(回流焊)，那么封装或半导体芯片会翘曲，导致在封装的端部产生以破碎层为起点的裂痕。
另外，具有贯通电极(TSV(Through Silicon Via，硅穿孔))的半导体芯片如果被薄膜化，则会因刀片切割而破裂或产生碎片，或者因硅等的碎屑而产生外观不良。
发明内容
本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。
本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。
附图说明
图1是表示第1实施方式的半导体装置的构成例的剖视图。
图2(A)及(B)是第1半导体芯片及第2半导体芯片的概略侧视图。
图3(A)～(C)是表示第1半导体芯片的制造方法的一例的立体图。
图4是沿着图3(C)的切割线的部分的剖视图。
图5(A)及(B)是接续于图3(C)的、表示制造方法的一例的立体图及剖视图。
图6(A)及(B)是接续于图5(A)及(B)的、表示制造方法的一例的立体图。
图7(A)及(B)是表示第2半导体芯片的制造方法的一例的剖视图。
图8(A)及(B)是接续于图7(A)或(B)的、表示制造方法的一例的立体图。
图9是接续于图8(B)的、表示制造方法的一例的立体图。
图10是接续于图9的、表示制造方法的一例的剖视图。
图11是接续于图10的、表示制造方法的一例的立体图。
图12(A)及(B)是表示第1及第2半导体芯片的积层方法的一例的剖视图。
图13(A)及(B)是接续于图12(B)的、表示积层方法的一例的剖视图。
图14是表示第2实施方式的半导体装置的构成例的剖视图。
图15(A)及(B)是表示第3半导体芯片的制造方法的一例的立体图。
图16是接续于图15(B)的、表示制造方法的一例的立体图。
图17(A)及(B)是接续于图16的、表示制造方法的一例的立体图。
图18是接续于图17(B)的、表示制造方法的一例的剖视图。
图19是接续于图18的、表示制造方法的一例的剖视图。
图20～图30是表示第1或第2实施方式的变化例的半导体装置的构成例的剖视图。
图31是表示第3实施方式的半导体装置的构成的一例的剖视图。
图32(A)及(B)是表示第3实施方式的第2半导体芯片20a～20c的构成的一例的俯视图。
图33是表示芯片积层步骤的图。
图34是表示第2半导体芯片20a～20c的构成的另一例的俯视图。
图35(A)及(B)是表示第3实施方式的变化例的俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底或配线衬底的上下方向存在将设置半导体元件的面设为上的情况、或者将进行切割的面设为上的情况，存在与沿循重力加速度的上下方向不同的情况。
(第1实施方式)
图1是表示第1实施方式的半导体装置的构成例的剖视图。半导体装置1例如为NAND(Not AND，与非)型EEPROM(Electrically Erasable and Programmable Read-Only-Memory，电可擦编程只读存储器)等半导体存储器。在该情况下，第1半导体芯片10、第2半导体芯片20a～20c例如为具有存储器单元阵列的半导体存储器芯片。
半导体装置1具备第1半导体芯片10、第2半导体芯片20a、20b、20c、配线衬底40、树脂50、金属凸块60及金属球70。
第1半导体芯片10具有第1面F1、第2面F2及第1侧面FS1。第1半导体芯片10例如使用薄膜化为约50μm以下的硅衬底。在第1半导体芯片10的第1面F1，形成着半导体元件(未图示)。半导体元件例如为存储器单元阵列、晶体管、电阻元件、电容器元件等可形成于硅衬底上的元件。在第1半导体芯片10的第1面F1的相反侧，设置着第2面F2。第1侧面FS1为将第1面F1的外缘与第2面F2的外缘之间连接的侧面。
这里，第1侧面FS1成为硅衬底的解理面，且成为单晶硅的结晶面。因此，第1侧面FS1成为几乎无凹凸的镜面状态的面。也就是说，第1侧面FS1成为几乎不存在因刀片切割所产生的破碎面或因激光切割所产生的改质面的平滑的面。
例如在刀片切割中，刀片将半导体晶片机械地切断。因此，利用刀片切割而单片化的半导体芯片的侧面包含具有较多凹凸的破碎面。另外，例如在激光切割中，激光一边使半导体晶片改质，一边将其切断。因此，利用激光切割而单片化的半导体芯片的侧面具有改质面。改质面例如为包含非晶硅或多晶硅等使单晶硅改质而成的材料的面。
如下所述，本实施方式的第1半导体芯片10是利用激光切割而在半导体晶片形成改质层后，对半导体晶片进行研磨至比该改质层更深的位置而单片化。由此，第1半导体芯片10的第1侧面FS1成为几乎不存在如上所述的破碎面及改质面的解理面。此外，也有在第1侧面FS1形成着硅氧化膜作为自然氧化膜的情况。
第1半导体芯片10积层于所积层的多个第2半导体芯片20a～20c之上。另外，第1半导体芯片10经由金属凸块80而电连接于第2半导体芯片20a的半导体元件等。金属凸块80设置于第2半导体芯片20a的第4面F4或第1半导体芯片10的第1面F1上。在本实施方式中，金属凸块80设置于第2半导体芯片20a的第4面F4上。金属凸块80例如使用Sn、Ag、Cu、Au、Bi、Zn、In、Ni、Ge等金属、这些金属中的两种以上的复合膜或合金等材料。
第2半导体芯片20a、20b、20c具有第3面F3、第4面F4及第2侧面FS2。第2半导体芯片20a、20b、20c例如也使用薄膜化为约50μm以下的硅衬底。第2半导体芯片20a、20b、20c可为各自相同的构造。此外，虽然未图示，但可在第2半导体芯片20c的第3面F3设置再配线层(RDL(Redistribution Layer))。再配线使用Al、Cu、Au、Ag、Ni、Pd、Ti、TiN、Ta、TaN、W、WN等金属、这些金属中的两种以上的复合膜或合金等材料。在第2半导体芯片20a、20b、20c各自的第3面F3，与第1半导体芯片10的第1面F1同样地形成着半导体元件(未图示)。在第2半导体芯片20a、20b、20c的第3面F3的相反侧，设置着第4面F4。第2侧面FS2为将第3面F3的外缘与第4面F4的外缘之间连接的侧面。
这里，第2半导体芯片20a、20b、20c各自的第2侧面FS2成为包含硅衬底的解理面及改质面这两者的面。也就是说，第2侧面FS2具有解理面之层与改质面之层。因此，在第2侧面FS2残留着因激光切割产生的改质面。
如下所述，本实施方式的第2半导体芯片20a、20b、20c是通过在对半导体晶片进行研磨后，利用激光切割在半导体晶片形成改质层并进行劈裂而单片化。由此，第2半导体芯片20a、20b、20c的第2侧面FS2成为如上所述的具有解理面及改质面这两者的面。此外，也有在第2侧面FS2形成着硅氧化膜作为自然氧化膜的情况。对于改质面，参照图2(A)及图2(B)更详细地进行说明。
第2半导体芯片20a、20b、20c分别在第4面F4上具有金属凸块80。金属凸块80例如可使用Sn、Ag、Cu、Au、Bi、Zn、In、Ni、Ge等金属、这些金属中的两种以上的复合膜或合金等材料。第2半导体芯片20a经由第2半导体芯片20a的第4面F4上的金属凸块80而电连接于第1半导体芯片10的位于第1面F1上的半导体元件等。第2半导体芯片20b经由第2半导体芯片20b的第4面F4上的金属凸块80而电连接于第2半导体芯片20a的半导体元件等。第2半导体芯片20c经由第2半导体芯片20c的第4面F4上的金属凸块80而电连接于第2半导体芯片20b的半导体元件等。
另外，虽然第1半导体芯片10不具有TSV，但第2半导体芯片20a～20c具有作为贯通电极的TSV90。TSV90贯通第2半导体芯片20a～20c的第3面F3与第4面F4之间，将第3面F3的半导体元件等电连接于位于第4面F4侧的金属凸块80。此外，TSV90可为至少贯通半导体晶片的硅衬底的贯通电极，详情在下文叙述。通过具有TSV90，而无须进行导线结合，有助于半导体装置的小型化。作为用作贯通电极的TSV90的一例，使用Al、Cu、Au、Ag、Ni、Pd、Ti、TiN、Ta、TaN、W、WN等金属、这些金属中的两种以上的复合膜或合金等材料。
配线衬底40具有正面F41、背面F42及设置于配线衬底40内部的金属配线43。第2半导体芯片20c经由金属凸块60而电连接于配线衬底40的金属配线43的任一条。配线衬底40使用有机树脂系、陶瓷系、玻璃、硅等。进而，经由配线43而电连接于金属球70。利用金属球70而将外部装置与第1及第2半导体芯片10、20a～20c电连接。树脂50将所积层的第1及第2半导体芯片10、20a～20c密封。利用树脂50，而将第1及第2半导体芯片10、20a～20c在配线衬底40上包装。
此外，在本实施方式中，第2半导体芯片积层了3个，但第2半导体芯片的数量并不限定于此，可积层两个以下或者4个以上。
图2(A)及图2(B)是第1半导体芯片10及第2半导体芯片20a～20c的概略侧视图。此外，在图2(A)及图2(B)中，省略半导体元件、层间绝缘膜、配线层及金属凸块的图示。
第1半导体芯片10的第1侧面FS1成为解理面。第2半导体芯片20a～20c各自的第2侧面FS2在解理面的中途具有改质面21。改质面21是遍及第2半导体芯片20a～20c各自的4边的第2侧面FS2而设置。也就是说，改质面21是以包围第2半导体芯片20a～20c各自的周围的方式设置。
图2(B)是改质面21的放大图。在第2侧面FS2的中间部分呈层状地设置着改质面21。如上所述，改质面21为非晶硅或多晶硅、或者它们的氧化膜的面，成为比硅结晶的解理面凹凸更甚的粗糙的面。另一方面，改质面21的凹凸与因刀片切割产生的破碎层的凹凸相比较小。
这里，具有TSV90的半导体芯片例如被薄膜化为50μm以下。因此，半导体芯片10、20a～20c虽然积层，但容易翘曲。如上所述，如果积层的半导体芯片翘曲，那么容易以凹凸多的破碎层为起点，在半导体芯片10、20a～20c及封装产生裂痕。另外，也存在以下情况：在组装中途，当施加回流焊等的热时，也会使积层体翘曲而在半导体芯片10、20a～20c产生裂痕。这种因芯片的翘曲产生的裂痕尤其在将具有贯通电极的半导体芯片垂直地积层的情况下变得显著。
本实施方式的第1半导体芯片10积层于所积层的第2半导体芯片20a、20b、20c之上，位于最远离配线衬底40的最上层。因此，第1半导体芯片10的第1侧面FS1比第2半导体芯片20a、20b、20c的第2侧面FS2更靠近半导体装置1的树脂50的端部E50。通过使这种第1半导体芯片10的第1侧面FS1具有不存在凹凸的解理面，而即便半导体芯片10、20a～20c的积层体翘曲，半导体芯片10、20a～20c及封装也不容易产生裂痕。另外，在组装中途，施加回流焊等的热而积层体翘曲时，半导体芯片10、20a～20c也不容易产生裂痕。进而，由于在第1半导体芯片未形成贯通电极，因此也具有芯片不易破裂，且即便产生翘曲，芯片也不容易产生裂痕的优点。另外，第2半导体芯片20a～20c积层于第1半导体芯片10之下，比第1半导体芯片10更远离端部E50。因此，即便第2半导体芯片20a～20c的第2侧面FS2包含具有某种程度上的凹凸的改质面，也不容易成为裂痕的起点。另一方面，在假设第2半导体芯片20a～20c的第2侧面FS2的整体与第1半导体芯片10的第1侧面FS1同样地为平滑的解理面的情况下，树脂50容易从第2侧面FS2剥离，反而可能成为不良的原因。因此，通过在第2半导体芯片20a～20c的第2侧面FS2不仅设置解理面，还设置改质面，而能够使树脂50与第2侧面FS2的密接性变得良好。其原因在于：通过使改质面成为凹凸、以及成为非晶硅或多晶硅、或者它们的氧化膜的面，而改善了与树脂的密接。理想的是改质面为第2侧面FS2的表面积的5％以上且80％以下的范围。如果小于5％，有可能产生与树脂的密接不良，如果超过80％，可能因翘曲等应力而产生裂痕。
另外，理想的是裂痕从芯片侧面到贯通电极的距离分开50μm以上。如果小于50μm，则会因从改质层到贯通电极的距离近而容易产生裂痕。
例如，对本实施方式的半导体装置1进行温度循环试验。温度循环试验是反复执行将半导体装置1置于-55℃的环境中30分钟、置于25℃的环境中5分钟、置于125℃的环境中30分钟的循环。其结果为，即便在3000循环后，在第1侧面FS1及第2侧面FS2附近也未产生树脂50的剥离、树脂50的裂痕、第1及第2半导体芯片10、20a～20c的破裂等缺陷。
如此，根据本实施方式，通过将第1半导体芯片10的第1侧面FS1的整体设为解理面，且在第2半导体芯片20a～20c的第2侧面FS2设置改质面，而能够抑制树脂(封装)50或半导体芯片10、20a～20c的裂痕，并提升树脂50与半导体芯片10、20a～20c的密接性。
接下来，对第1实施方式的半导体装置1的制造方法进行说明。
图3～图13(B)是表示第1实施方式的半导体装置的制造方法的一例的立体图或剖视图。
(第1半导体芯片10的制造方法)
首先，如图3(A)所示，在第1半导体晶片100上形成半导体元件(未图示)。在半导体元件上设置着层间绝缘膜及配线层101。在多个第1半导体芯片10间存在切割线DL，如下所述，通过切断该切割线DL，而将第1半导体芯片10单片化。
在第1半导体芯片10的表面形成着电极垫(未图示)。电极垫例如使用Al、Cu、Au、Ni、Pd、Ti、TiN、Ta、TaN、W、WN等金属、这些金属中的两种以上的复合膜或合金等。在本实施方式中，在第1半导体芯片10的电极垫上未设置金属凸块。然而，也可在电极垫上设置金属凸块。在该情况下，金属凸块例如使用Sn、Ag、Cu、Au、Bi、Zn、In、Ni、Ge等金属、这些金属中的两种以上的复合膜或合金等即可。
其次，如图3(B)所示，在第1半导体晶片100的正面贴附保护带件103。
其次，如图3(C)所示，使用激光振荡器105，对第1半导体晶片100的与背面的切割线对应的部分照射激光。由此，如图4所示，在第1半导体晶片100的内部(硅衬底的内部)形成改质层(非晶层或多晶硅层)121。图4是沿着图3(C)的切割线的部分的剖视图。激光振荡器105将激光聚焦在硅衬底的任意深度位置。优选激光以能够使单晶硅改质的方式具有800nm以上且3000nm以下的波长。在波长小于800nm的情况下，在硅内部吸收的概率增加而难以形成改质层。如果是超过3000nm的波长，那么透过硅的概率增加而难以形成改质层。例如，激光可为隐形激光(stealth laser)。通过对硅衬底照射这种激光，而在激光的聚焦位置，单晶硅被加热而改质为非晶硅或多晶硅。
激光是每隔某一间距P1的间隔而照射。由此，在改质层121中，改质部分122是以某一间距P1的间隔形成。在间距P1窄的情况下，改质部分122相连而成为层状(带状)的改质层121。
其次，如图5(A)，从第1半导体晶片100的背面利用研削磨石107对硅衬底进行研磨。这时，对第1半导体晶片100进行研削至比图4的改质层121更深的位置，而去除改质层121。由此，如图5(B)所示，将第1半导体晶片100薄膜化。这时，由于研削时的刺激，来自改质层121的龟裂124会残留于切割线。
其次，如图6(A)所示，在张设于晶片环130内的柔性的树脂带件131贴附第1半导体晶片100的背面。其次，去除位于第1半导体晶片100上的保护带件103。
其次，通过像图6(B)所示的那样利用上推部件132从下方将树脂带件131上推，而抻开树脂带件131(使其扩展)。由此，第1半导体晶片100与树脂带件131一起被抻开。这时，第1半导体晶片100沿龟裂124劈裂，单片化为各第1半导体芯片10。由此，完成第1半导体芯片10。如此，第1半导体芯片10在去除改质层121后通过劈裂而单片化，因此其第1侧面FS1不具有改质面或破碎面，成为解理面。
(第2半导体芯片20a～20c的制造方法)
接下来，对第2半导体芯片20a～20c的制造方法进行说明。第2半导体芯片20b、20c的制造方法与第2半导体芯片20a的制造方法相同，或者可根据其容易地想像。因此，对第2半导体芯片20a的制造方法进行说明，省略第2半导体芯片20b、20c的制造方法的说明。
首先，在第2半导体晶片200的第3面F3上形成半导体元件(未图示)。半导体元件是形成于每个第2半导体芯片20a。在半导体元件上，形成层间绝缘膜及配线层(图7(A)及图7(B)的201)。支撑衬底使用玻璃、硅、树脂、陶瓷、金属等。
其次，利用粘接剂220而将第2半导体晶片200粘接于支撑衬底210上。这时，第2半导体晶片200是将第3面F3朝向支撑衬底210而粘接。其次，从第2半导体晶片200的背面起，利用研削磨石而对硅衬底进行研磨。由此，将第2半导体晶片200薄膜化为例如50μm以下。
其次，如图7(A)或图7(B)所示，在第2半导体晶片200形成TSV90。在图7(A)中，TSV90贯通第2半导体晶片200及层间绝缘膜及配线层201这两者。在图7(B)中，TSV90贯通第2半导体晶片200，且贯通层间绝缘膜及配线层201的一部分而连接于配线层201。在本实施方式中，可使用图7(A)或图7(B)所示的TSV90的任一个。另外，TSV90可通过从存在半导体元件的第3面F3起形成的正面通孔方式形成，也可通过从不存在半导体元件的第4面F4起形成的背面通孔方式形成。正面通孔方式中，也可为中间通孔方式，在制作晶体管的FEOL(FrontEnd of Line，前道工序)与制作电路配线的BEOL(Back End of Line，后道工序)的中间点形成通孔。
其次，在TSV90的第4面F4侧的一端部形成金属凸块80。
其次，如图8(A)所示，在张设于晶片环135内的柔性的树脂带件136贴附第2半导体晶片200的第4面F4。由此，第2半导体晶片200位于支撑衬底210与树脂带件136之间，支撑衬底210成为第2半导体晶片200上。
其次，如图8(B)所示，从第2半导体晶片200剥离支撑衬底210。支撑衬底210的剥离方法并无特别限定，可机械地将支撑衬底210从第2半导体晶片200剥离。另外，也可对粘接剂220照射光、激光、UV(Ultra Violet，紫外线)灯、等离子体等来使粘接剂220的粘接力变弱后将支撑衬底210从第2半导体晶片200剥离。可利用药液来溶解粘接剂220。另外，也可通过对支撑衬底210进行研削而将其去除。在剥离支撑衬底210后，可视需要将第2半导体晶片200洗净。
其次，如图9所示，使用激光振荡器105，从第2半导体晶片200的表面(第3面F3)侧对切割线照射激光。由此，如图10所示，在第2半导体晶片200的内部(硅衬底的内部)形成改质层(非晶层或多晶硅层)221。图10是沿着图9的切割线DL的部分的剖视图。激光振荡器105使激光在硅衬底的任意深度位置聚焦。通过以此种方式对硅衬底照射激光，而在激光的聚焦位置，单晶硅被加热而改质成为非晶硅或多晶硅。
激光是每隔某一间距P2的间隔而照射。由此，在改质层221中，改质部分222是以某一间距P2的间隔形成。在间距P2窄的情况下，改质部分222相连而成为层状(带状)的改质层221。
其次，如图11所示，通过利用上推部件137从下方上推树脂带件136，而抻开树脂带件136(使其扩展)。由此，第2半导体晶片200与树脂带件136一起被抻开。这时，第2半导体晶片200沿切割线DL的改质层221劈裂，单片化为第2半导体芯片20a。由此，完成第2半导体芯片20a。如此，第2半导体芯片20a是经薄膜化后形成改质层221，并沿该改质层221劈裂。因此，第2半导体芯片20a的第2侧面FS2具有改质面及解理面这两者。此外，改质面为沿改质层221切断时出现的第2侧面FS2的面。
第2半导体芯片20b、20c也与第2半导体芯片20a同样地形成。此外，存在半导体芯片10、20a～20c中最靠近配线衬底40的第2半导体芯片20c具有连接于图1的金属凸块60的电极垫或再配线层的情况。在该情况下，半导体芯片20c是在半导体晶片上形成电极垫或再配线层(未图示)后，如上所述通过激光切割而单片化。
(积层方法)
接下来，对将第1半导体芯片10及第2半导体芯片20a～20c积层于配线衬底40上的方法进行说明。
首先，如图12(A)所示，准备第1半导体芯片10。
其次，在第1半导体芯片10的第1面F1上积层第2半导体芯片20a。这时，第2半导体芯片20a是使存在金属凸块80的第4面F4朝向第1半导体芯片10的第1面F1而积层。
其次，在第2半导体芯片20a的第3面F3上积层第2半导体芯片20b。这时，第2半导体芯片20b是使存在金属凸块80的第4面F4朝向第2半导体芯片20a的第3面F3而积层。
其次，在第2半导体芯片20b的第3面F3上积层第2半导体芯片20c。这时，第2半导体芯片20c是使存在金属凸块80的第4面F4朝向第2半导体芯片20b的第3面F3而积层。由此，如图12(B)所示，形成包含第1半导体芯片10及第2半导体芯片20a～20c的积层体。在积层时，使用倒装芯片接合机等，对该积层体加压并加热至金属凸块的熔点以上而使金属凸块80熔融，从而将上下相邻的第1及第2半导体芯片10、20a～20c连接。或者，利用倒装芯片接合机等对积层体加压，在金属凸块80的熔点以下进行预压接，然后，使用还原气氛回流焊炉等加热至金属凸块80的熔点以上而使金属凸块80熔融，从而将上下相邻的第1及第2半导体芯片10、20a～20c连接。或者，也可仅利用倒装芯片接合机等对积层体加压，在金属凸块80的熔点以下进行预压接。作为还原气氛回流焊，使用氢、氩等离子体、甲酸等气氛。可视需要在氢、氩等离子体、甲酸等气氛中添加氮气等。
芯片间的金属凸块80可形成于上侧的半导体芯片，并连接于下侧的半导体芯片的电极垫(未图示)。金属凸块80也可形成于下侧的半导体芯片，并连接于上侧的半导体芯片的电极垫(未图示)。金属凸块80也可形成于上侧的半导体芯片与下侧的半导体芯片这两者，并以金属凸块彼此连接。TSV90经由金属凸块80而电连接于其他半导体芯片的TSV90或半导体元件等。此外，第2半导体芯片的数量并无特别限定，可积层4个以上。
其次，如图13(A)所示，与积层体分开准备配线衬底40。配线衬底40具有设置于正面F41上且连接于再配线层的金属凸块60。
其次，如图13(B)所示，将图12(B)的积层体安装(倒装芯片安装)于配线衬底40上。这时，积层体是使第2半导体芯片20c的第3面F3朝向配线衬底40的正面F41而安装。由此，如图13(B)所示，将金属凸块60电连接于第2半导体芯片20c的焊垫81。这时，使用倒装芯片接合机等，对积层体及配线衬底40加压并加热至金属凸块60的熔点以上，使金属凸块60熔融，从而在焊垫81连接金属凸块60。或者，利用倒装芯片接合机等对积层体加压，在金属凸块60的熔点以下进行预压接，然后，使用还原气氛回流焊炉等加热至金属凸块60的熔点以上而使金属凸块60熔融，从而在焊垫81连接金属凸块60。作为还原气氛回流焊，使用氢、氩等离子体、甲酸等气氛。可视需要在氢、氩等离子体、甲酸等气氛中添加氮气等。焊垫81例如使用Al、Cu、Au、Ni、Pd、Ti、TiN、Ta、TaN、W、WN等金属、这些金属中的两种以上的复合膜或合金等。金属凸块80例如使用Sn、Ag、Cu、Au、Bi、Zn、In、Ni、Ge等金属、这些金属中的两种以上的复合膜或合金等即可。
此外，在本实施方式中，金属凸块60是设置于配线衬底40，但金属凸块60也可设置于第2半导体芯片20c的焊垫81上。或者，金属凸块60也可设置于配线衬底40及第2半导体芯片20c这两者。
另外，在本实施方式中，金属凸块80是设置于第2半导体芯片20a～20c的第4面F4上，但金属凸块80也可设置于第1半导体芯片10的第1面F1上以及第2半导体芯片20a及20b的第3面F3上。在该情况下，在第2半导体芯片20c，可不设置金属凸块80。
其次，利用树脂50将第1及第2半导体芯片10、20a～20c密封。树脂50可为模具树脂，也可为底部填充材。
然后，通过在配线衬底40的背面F42设置金属球70，而完成图1所示的半导体装置1。
根据本实施方式，将第1半导体芯片10的第1侧面FS1整体设为解理面，且在第2半导体芯片20a～20c的第2侧面FS2设置改质面。通过使靠近树脂50的端部(封装的端部)的第1半导体芯片10的第1侧面FS1为解理面，而能够抑制树脂50或半导体芯片10、20a～20c的裂痕。并且，通过在第2半导体芯片20a～20c的第2侧面FS2设置改质面，而能够提升树脂50与第2半导体芯片20a～20c的密接性。
另外，根据本实施方式，半导体芯片10、20a～20c并不依靠刀片切割，而是以激光切割单片化。因此，能够抑制半导体芯片10、20a～20c本身的破裂、碎片、异物的附着所导致的外观不良等缺陷。
(第2实施方式)
图14是表示第2实施方式的半导体装置的构成例的剖视图。第2实施方式的半导体装置2还具备第3半导体芯片30及金属凸块85。第3半导体芯片30例如是控制第1及第2半导体芯片10、20a～20c的NAND控制器。第2实施方式的半导体装置2的其他构成可与第1实施方式的半导体装置1的对应构成相同。
第3半导体芯片30具有第5面F5、第6面F6及第3侧面FS3。第3半导体芯片30设置于配线衬底40与第2半导体芯片20c之间。第3半导体芯片30例如使用薄膜化为约50μm以下的硅衬底。在第3半导体芯片30的第5面F5，形成着半导体元件(未图示)。在第3半导体芯片30的第5面F5的相反侧，设置着第6面F6。第3侧面FS3是将第5面F5的外缘与第6面F6的外缘之间连接的侧面。
这里，第3半导体芯片30的第5面F5及第6面F6各自的面积小于第1半导体芯片10的第1面F1及第2面F2各自的面积，且小于第2半导体芯片20a～20c的第3面F3及第4面F4各自的面积。因此，第3侧面FS3位于比第1及第2侧面FS1、FS2更靠近半导体装置2的中心的位置。因此，第3侧面FS3比第1侧面FS1更远离树脂50的端部E50，不会成为树脂50的裂痕的原因。而且，第3侧面FS3位于比第2侧面FS2更靠近半导体装置2的中心的位置，所以与树脂50的密接性基本不存在问题。因此，第3侧面FS3可为解理面、改质面及破碎面的任一种。也就是说，第3侧面FS3可为因刀片切割形成的破碎面、因激光切割形成的改质面与解理面、不存在改质面的解理面的任一种。
金属凸块85设置于第2半导体芯片20c与第3半导体芯片30之间，将第2半导体芯片20c的TSV90与设置于第3半导体芯片30上的半导体元件等电连接。由此，第3半导体芯片30例如能够作为NAND控制器而控制第1及第2半导体芯片10、20a～20c。
第3半导体芯片30可与第1半导体芯片10或第2半导体芯片20a～20c的制造方法同样地利用激光切割而从第3半导体晶片单片化。由此，第3半导体芯片30的第3侧面FS3成为解理面，或者成为包含改质面及解理面的面。
另外，第3半导体芯片30可通过利用刀片切割将第3半导体晶片单片化而形成。以下，对利用刀片切割进行的第3半导体芯片30的形成方法进行说明。
图15(A)～图19是表示第3半导体芯片30的制造方法的图。
首先，在第3半导体晶片300的第5面F5上形成半导体元件(未图示)。在半导体元件上，形成层间绝缘膜及配线层。
其次，如图15(B)所示，在第3半导体晶片300的正面(第5面F5)贴附保护带件301。
其次，如图16所示，从第3半导体晶片300的背面(第6面F6)利用研削磨石307对硅衬底进行研磨。由此，将第3半导体晶片300例如薄膜化为50μm以下。
其次，如图17(A)所示，在张设于晶片环330内的柔性的树脂带件331贴附第3半导体晶片300的背面。其次，去除位于第3半导体晶片300上的保护带件303。
其次，如图17(B)所示，利用刀片350切断第3半导体晶片300的切割线DL，将第3半导体晶片300单片化为第3半导体芯片30。由此，完成第3半导体芯片30。如果以此种方式使用刀片切割，那么第3半导体芯片30的第3侧面FS3成为具有凹凸的破碎面。另外，可使用在切割后进行晶片研削的先切割法而将芯片单片化。
接下来，对将第1～第3半导体芯片10、20a～20c、30积层于配线衬底40上的方法进行说明。
首先，将第1及第2半导体芯片10、20a～20c以参照图12(A)及图12(B)说明的方式积层。
其次，如图18所示，在第2半导体芯片20c的第3面F3上积层第3半导体芯片30。这时，第3半导体芯片30是使存在金属凸块85的第5面F5朝向第2半导体芯片20c的第3面F3而积层。由此，如图18所示，形成包含第1～第3半导体芯片10、20a～20c、30的积层体。这时，使用倒装芯片接合机等，对第1～第3半导体芯片10、20a～20c、30的积层体加压并加热至金属凸块80、85的熔点以上而使金属凸块80、85熔融，由此，将上下相邻的第1～第3半导体芯片10、20a～20c、30连接。或者，使用倒装芯片接合机等对第1～第3半导体芯片10、20a～20c、30的积层体加压，在金属凸块80、85的熔点以下进行预压接，然后使用还原气氛回流焊炉等加热至金属凸块的熔点以上而使金属凸块80、85熔融，从而将上下相邻的第1～第3半导体芯片10、20a～20c、30连接。或者，可仅利用倒装芯片接合机等对积层体加压，在金属凸块80、85的熔点以下进行预压接。作为还原气氛回流焊，使用氢、氩等离子体、甲酸等气氛。可视需要在氢、氩等离子体、甲酸等气氛中添加氮气等。第2半导体芯片20c的TSV90的一端经由金属凸块85而电连接于第3半导体芯片30的配线或半导体元件等。此外，第2半导体芯片的数量并无特别限定，可积层两个以下或者4个以上的第2半导体芯片。
其次，像参照图13(A)所说明的那样，与积层体分开准备配线衬底40。配线衬底40具有设置在正面F41上的金属凸块60。
其次，如图19所示，将图18的积层体安装(倒装芯片安装)于配线衬底40上。这时，积层体是使第3半导体芯片30的第6面F6朝向配线衬底40的正面F41而安装。由此，如图19所示，将金属凸块60电连接于第2半导体芯片20c的焊垫81。这时，使用倒装芯片接合机等，对积层体及配线衬底40加压并加热至金属凸块60的熔点以上而使金属凸块60熔融，从而在焊垫81连接金属凸块60。或者，利用倒装芯片接合机等对积层体加压，在金属凸块60的熔点以下进行预压接，然后使用还原气氛回流焊炉等加热至金属凸块60的熔点以上而使金属凸块60熔融，从而在焊垫81连接金属凸块60。作为还原气氛回流焊，使用氢、氩等离子体、甲酸等气氛。可视需要在氢、氩等离子体、甲酸等气氛中添加氮气等。
其次，利用树脂50将第1～第3半导体芯片10、20a～20c、30密封。树脂50可为模具树脂，也可为底部填充材。
然后，通过在配线衬底40的背面F42设置金属球70，而完成图14所示的半导体装置2。
根据第2实施方式，虽然第3半导体芯片30是设置在配线衬底40与第2半导体芯片20c之间，但第2实施方式的其他构成可与第1实施方式的对应构成相同。也就是说，将第1半导体芯片10的第1侧面FS1整体设为解理面，且在第2半导体芯片20a～20c的第2侧面FS2设置改质面。因此，第2实施方式能够获得与第1实施方式相同的效果。
(变化例)
图20～图30是表示第1或第2实施方式的变化例的半导体装置的构成例的剖视图。
图20所示的半导体装置在与配线衬底40对向的第2半导体芯片20c的第3面F3上具备再配线层400。再配线层400经由焊垫81而电连接于金属凸块60。
图21所示的半导体装置在第1及第2半导体芯片10、20a～20c间设置着粘接剂410。粘接剂410是在将第1及第2半导体芯片10、20a～20c积层时，用于将第1及第2半导体芯片10、20a～20c间粘接。利用粘接剂410而提升第1及第2半导体芯片10、20a～20c间的密接性。粘接剂410例如为感光性粘接剂，使用光刻技术而在第4面F4上加工为任意图案。
图22所示的半导体装置具备设置在第1半导体芯片10的第2面F2上的支撑体420。支撑体420例如使用金属、树脂、硅、玻璃等。作为金属，例如使用Cu、Ni、Fe、Co或它们的合金、复合体等。金属可为42合金等。通过设置支撑体420，而能够抑制芯片的翘曲。支撑体42与第1半导体芯片是利用粘片膜等树脂膜或粘接剂(未图示)而粘接。
图23所示的半导体装置在第2半导体芯片20c与配线衬底40之间具备粘接剂430。粘接剂430在将第1及第2半导体芯片10、20a～20c的积层体安装于配线衬底40上时提升积层体与配线衬底40的密接性。在使用第3半导体芯片30的情况下，通过在第3半导体芯片30与配线衬底间也形成粘接剂430，而提升第3半导体芯片30与配线衬底间的密接性。
图24所示的半导体装置在将第1及第2半导体芯片10、20a～20c的积层体安装于配线衬底40上之前利用树脂440密封。将利用树脂440密封的积层体安装于配线衬底40上之后，利用树脂50而将积层体及配线衬底40一起密封。在将第1及第2半导体芯片10、20a～20c的积层体安装于配线衬底40上时，第1及第2半导体芯片10、20a～20c受树脂440保护。
图25所示的半导体装置在将第1及第2半导体芯片10、20a～20c的积层体安装于配线衬底40上之前利用树脂440密封。在将利用树脂440密封的积层体安装于配线衬底40上时，将树脂450涂布于配线衬底40上。由此，能够利用树脂450而将积层体与配线衬底40之间粘接，从而能够提升积层体与配线衬底40的密接性。
图26所示的半导体装置在第1及第2半导体芯片10、20a～20c间设置着树脂膜460。如此，在第1及第2半导体芯片10、20a～20c的积层时，可利用树脂膜460而将第1及第2半导体芯片10、20a～20c粘接。由此，提升第1及第2半导体芯片10、20a～20c间的密接性。
图27所示的半导体装置在将图26所示的积层体安装于配线衬底40上时，在配线衬底40上涂布树脂450。由此，可利用树脂450而将积层体与配线衬底40之间粘接，从而可提升积层体与配线衬底40的密接性
在图28所示的变化例中，在配线衬底40上依次直接积层第2半导体芯片20c、20b、20a、第1半导体芯片10。在该情况下，不需要金属凸块60。如此，也能够制造半导体装置。此外，在该变化例中，在第1及第2半导体芯片10、20a～20c的积层时，利用树脂膜460而将第1及第2半导体芯片10、20a～20c粘接。
图29所示的半导体装置是对图26的变化例进一步附加第3半导体芯片30而成的变化例。图29所示的半导体装置是利用树脂膜460而将第1～第3半导体芯片10、20a～20c、30间粘接。
图30所示的半导体装置是对图27的变化例进一步附加第3半导体芯片30而成的变化例。在本变化例中，在将图29所示的积层体安装于配线衬底40上时，在配线衬底40上涂布树脂450。由此，能够利用树脂450而将积层体与配线衬底40之间粘接，从而能够提升积层体与配线衬底40的密接性。
如上所述的变化例也能够获得与所述第1或第2实施方式相同的效果。
(第3实施方式)
图31是表示第3实施方式的半导体装置的构成的一例的剖视图。图32(A)～图32(C)是表示第3实施方式的第2半导体芯片20a～20c的构成的一例的俯视图。
第3实施方式的半导体装置3在第1～第3半导体芯片10、20a～20c、30间具备粘接剂410。粘接剂410是在将第1～第3半导体芯片10、20a～20c、30积层时，用于将第1～第3半导体芯片10、20a～20c、30间粘接。利用粘接剂410而提升第1～第3半导体芯片10、20a～20c、30的积层体的密接性。第3实施方式的其他构成可与图14所示的半导体装置2的构成相同。
如图32(A)所示，在第2半导体芯片20c的第3面F3上，设置着电极垫83a及83b。虚线框C内的电极垫83a连接于图31的TSV90的一端，以与TSV90相对应的方式设置。因此，虽然在图32(A)中并未图示，但在电极垫83a之下设置着TSV90。电极垫83a例如用作电源用焊垫。另一方面，电极垫83b为连接于未图示的再配线层(RDL)的电极垫。在电极垫83b之下未设置TSV90。
如图32(B)所示，在第2半导体芯片20a～20c的第4面F4上，设置着金属凸块80及粘接剂410。虚线框C内的电极凸块80连接于图31的TSV90的另一端，以与TSV90相对应的方式设置。因此，金属凸块80经由TSV90而与电极垫83a电连接。也就是说，虚线框C表示设置着金属凸块80及TSV90的区域。此外，由于在第2半导体芯片20a、20b设置着TSV90，因此在第3面F3设置着电极垫83a。然而，由于在第2半导体芯片20a、20b未设置再配线层，因此未设置电极垫83b。如此，虽然未设置电极垫83b，但第2半导体芯片20a～20c已被薄膜化。因此，为了使积层体整体不变形，而在第2半导体芯片20a、20b的第4面F4，与第2半导体芯片20c的第4面F4同样地设置着粘接剂410。
粘接剂410是设置在第4面F4中未设置金属凸块80及TSV90的空白区域(虚线框C以外的区域)。粘接剂410例如为感光性粘接剂，使用光刻技术而在第4面F4上加工为任意图案。粘接剂410配置于虚线框C以外的第4面F4的整体。粘接剂410具有面积相对较小的粘接剂410a及比粘接剂410a面积更大的粘接剂410b。如图32(B)所示，粘接剂410b配置于金属凸块80附近，粘接剂410a配置于远离金属凸块80的区域。面积较大的粘接剂410b配置于与图32(A)的金属焊垫83b相对应的位置。也就是说，粘接剂410b是以能够承受对金属焊垫83b施加的荷重的方式，设置在金属焊垫83b的相反侧。另一方面，面积较小的粘接剂410a设置在未设置金属焊垫83a、83b的区域的相反侧。由此，如图33所示，在利用倒装芯片接合机等而对于第1及第2半导体芯片10、20a～20c的积层体将芯片间粘接时，第1及第2半导体芯片10、20a～20c间的间隙变得均匀。
如果在与电极垫83对向的第4面未设置粘接剂410，或者粘接剂410的配置面积过小的情况下，在图33所示的利用倒装芯片接合机积层芯片的步骤中，与电极垫83对向的面的粘接剂410与金属凸块80相比被压扁而其厚度变薄。如果粘接剂410被压扁，那么会产生大的荷重施加于金属凸块80而导致凸块间短路的不良。在该情况下，在安装至图31的配线衬底40时，存在如下可能性：与电极垫83对向的面的粘接剂410被压扁，半导体芯片产生起伏，而金属凸块60无法连接于金属焊垫83a。
与此相对，根据第3实施方式，以第1及第2半导体芯片10、20a～20c间的间隙变得均匀的方式，在与形成着电极垫83的区域对向的第4面F4上的部分，相比于与其他未形成电极垫83的区域对向的第4面F4的部分，以更高密度且更大面积地配置粘接剂410。粘接剂410的密度、配置面积、图案等根据金属凸块80的密度、配置面积等而不同，但在芯片积层步骤中，第1及第2半导体芯片10、20a～20c间的间隙变得均匀。由此，不会对金属凸块80施加不均的荷重，且第1及第2半导体芯片10、20a～20c不会变形而保持大致平坦地被压接。其结果为，在安装至配线衬底40时，能够利用金属焊垫83a而确实地连接金属凸块60。
此外，粘接剂410a、410b各自的面积不同。然而，可使粘接剂410a、410b的面积相等而变更它们的配置密度。也就是说，可在金属焊垫83b的相反侧，以相对较高的密度配置粘接剂，且在未设置金属焊垫83b的区域的相反侧，以相对较低的密度配置粘接剂。
如图34所示，可将粘接剂410b大致均等地配置于虚线框C以外的第4面F4整体。在该情况下，也是由面积较大的粘接剂410b支撑第2半导体芯片20a～20c的第4面F4整体，因此能够在芯片积层步骤中抑制第1及第2半导体芯片10、20a～20c的变形。此外，虽然图示了未设置金属凸块80及TSV90的空白区域(虚线框C以外的区域)，但也可在金属凸块80与金属凸块之间形成粘接剂410。不过，在该情况下，也可在金属焊垫83b的相反侧以相对较高的密度配置粘接剂410，且在未设置金属焊垫83b的区域的相反侧以相对较低的密度配置粘接剂410。另外，在第2半导体芯片与配线衬底之间可存在第3半导体芯片。
(变化例1)
图35(A)是表示第3实施方式的变化例1的第2半导体芯片20a～20c的构成的一例的俯视图。此外，第2半导体芯片20c的第3面F3可与图32(A)所示的布局相同。
本变化例与第3实施方式的不同点在于：在第2半导体芯片20a～20c的第4面F4上还设置着虚设凸块80d。本变化例的其他构成可与第3实施方式的对应构成相同。
在图35(A)中，虚设凸块80d是设置在位于隔着虚线框C对称的位置的两个虚设区域D内。虚设凸块80d可包含与金属凸块80相同的材质，且具有相同的大小及形状。另一方面，虚设凸块80d与TSV90或配线等电分离，成为电浮动状态。因此，在虚设凸块80d之下未设置TSV。
虚设凸块80d与图32(B)的粘接剂410b同样地配置于与图32(A)的金属焊垫83b对应的位置。也就是说，虚设凸块80d是以能够承受对金属焊垫83b施加的荷重的方式，在金属焊垫83b的相反侧，相比于其他凸块部分，密度更高或面积更大地设置。另一方面，在虚线框C及D以外的区域，设置着粘接剂410a。也就是说，在未设置金属焊垫83b的区域的相反侧，设置着粘接剂410a。由此，在积层第1及第2半导体芯片10、20a～20c时，第1及第2半导体芯片10、20a～20c间的间隙变得均匀。因此，变化例1能够获得与第3实施方式相同的效果。
(变化例2)
图35(B)是表示第3实施方式的变化例2的第2半导体芯片20a～20c的构成的一例的俯视图。此外，第2半导体芯片20c的第3面F3可与图32(A)所示的布局相同。
在图35(B)中，虚设凸块80d设置在位于隔着虚线框C对称的位置的两个虚设区域D内。另一方面，在虚设凸块80d的周围，配置着粘接剂410b。虚设凸块80d是使用与金属凸块80相同的材料，且形成为相同大小及形状。
虚设凸块80d及粘接剂410b配置于与图32(A)的金属焊垫83b相对应的位置。也就是说，虚设凸块80d及粘接剂410b是以能够承受对金属焊垫83b施加的荷重的方式，密度高或面积大地设置于金属焊垫83b的相反侧。另一方面，在除此以外的区域，设置着粘接剂410a。也就是说，在未设置金属焊垫83b的区域的相反侧，设置着粘接剂410a。由此，在积层第1及第2半导体芯片10、20a～20c时，第1及第2半导体芯片10、20a～20c间的间隙变得均匀。因此，变化例2能够获得与第3实施方式相同的效果。
第3实施方式、变化例1或变化例2可与第1或第2实施方式组合。在该情况下，第3实施方式也能够获得第1或第2实施方式的效果。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含于发明的范围或主旨中，且同样包含于权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
1 半导体装置
10 第1半导体芯片
20a、20b、20c 第2半导体芯片
40 配线衬底
50 树脂
60 金属凸块
70 金属球
80 金属凸块
90 TSV

Claims (6)

1.一种半导体装置，其特征在于具备：配线衬底；
第1半导体芯片，具有第1面、位于该第1面的相反侧的第2面及位于所述第1面的外缘与所述第2面的外缘之间的第1侧面，所述第1侧面成为解理面，且所述第1半导体芯片设置于所述配线衬底上方；
第2半导体芯片，具有第3面、位于该第3面的相反侧的第4面、位于所述第3面的外缘与所述第4面的外缘之间的第2侧面及贯通所述第3面与所述第4面之间的至少半导体衬底的贯通电极，所述第2侧面成为解理面及改质面，且所述第2半导体芯片设置于所述配线衬底与所述第1半导体芯片之间；以及
树脂，设置于所述第1及第2半导体芯片的周围。
2.根据权利要求1所述的半导体装置，其特征在于：所述第2半导体芯片还具有将所述贯通电极与所述第1半导体芯片或另一第2半导体芯片电连接的第1金属凸块。
3.根据权利要求1或2所述的半导体装置，其特征在于：还具备第3半导体芯片，该第3半导体芯片具有第5面、位于该第5面的相反侧的第6面及位于所述第5面的外缘与所述第6面的外缘之间的第3侧面，且设置于所述配线衬底与所述第2半导体芯片之间。
4.根据权利要求1或2所述的半导体装置，其特征在于：在所述第1半导体芯片与第2半导体芯片间具备粘接剂。
5.根据权利要求1或2所述的半导体装置，其特征在于：在所述第2半导体芯片的位于配线衬底侧的第3面侧具有电极垫，在所述第1半导体芯片与所述第2半导体芯片之间具有粘接剂，且与所述电极垫对向的第4面的粘接剂的密度比与未配置电极垫的第3面对向的第4面的部位更高。
6.一种半导体装置的制造方法，其特征在于包括：对第1半导体晶片的切割线照射激光而在该第1半导体晶片内形成改质层；
将所述第1半导体晶片研磨至比所述改质层更深的位置；
通过在所述第1半导体晶片贴附带件并抻开该带件而将所述第1半导体晶片单片化为第1半导体芯片；
在第2半导体晶片贴附支撑衬底，对所述第2半导体晶片进行研磨，形成至少贯通第2半导体晶片的半导体衬底的贯通电极后，剥离所述支撑衬底；
对所述第2半导体晶片的切割线照射激光而在该第2半导体晶片内形成改质层；
通过在所述第2半导体晶片贴附带件并抻开该带件而将所述第2半导体晶片单片化为第2半导体芯片；
在配线衬底上依次积层所述第2半导体芯片及所述第1半导体芯片；
利用树脂被覆所积层的所述第1及第2半导体芯片。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111697049A (zh) * 2019-03-15 2020-09-22 东芝存储器株式会社 半导体装置
WO2023274031A1 (zh) * 2021-07-02 2023-01-05 西安紫光国芯半导体有限公司 一种堆叠芯片及制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017167614A1 (de) 2016-03-22 2017-10-05 Siltectra Gmbh Kombinierte laserbehandlung eines zu splittenden festkörpers
EP3551373A1 (de) * 2016-12-12 2019-10-16 Siltectra GmbH Verfahren zum dünnen von mit bauteilen versehenen festkörperschichten
JP2020136463A (ja) * 2019-02-19 2020-08-31 株式会社ディスコ ウエーハの加工方法
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
CN110870062A (zh) * 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
US11069661B1 (en) * 2020-06-23 2021-07-20 Siliconware Precision Industries Co., Ltd. Electronic package

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643656A (zh) * 2002-03-12 2005-07-20 浜松光子学株式会社 基板的分割方法
CN1677622A (zh) * 2004-03-29 2005-10-05 日东电工株式会社 将半导体晶片切割成小片的方法及使用这种方法的设备
CN1938828A (zh) * 2004-03-30 2007-03-28 浜松光子学株式会社 激光加工方法及半导体芯片
CN1964018A (zh) * 2005-11-09 2007-05-16 株式会社东芝 半导体器件的制造方法
CN101057317A (zh) * 2004-11-12 2007-10-17 浜松光子学株式会社 激光加工方法和半导体芯片
CN101100018A (zh) * 2006-07-03 2008-01-09 浜松光子学株式会社 激光加工方法和芯片
US20080169545A1 (en) * 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd. Stacked structure of semiconductor devices, semiconductor device package, and methods of fabricating the same
CN102420180A (zh) * 2010-09-24 2012-04-18 新科金朋有限公司 半导体器件及其制造方法
CN102446863A (zh) * 2010-10-06 2012-05-09 三星电子株式会社 半导体封装件及其制造方法
CN102655120A (zh) * 2011-03-04 2012-09-05 株式会社迪思科 晶片的激光加工方法和激光加工装置
CN103107146A (zh) * 2011-10-04 2013-05-15 三星电子株式会社 半导体封装件及其制造方法
US8637350B2 (en) * 2011-05-02 2014-01-28 Samsung Electronics Co., Ltd. Method of manufacturing chip-stacked semiconductor package
US20140131886A1 (en) * 2012-11-15 2014-05-15 Jong Sik Paek Semiconductor device and manufacturing method thereof
CN104064486A (zh) * 2013-03-21 2014-09-24 株式会社东芝 半导体装置以及层叠型半导体装置的制造方法
CN104517899A (zh) * 2013-10-07 2015-04-15 株式会社迪思科 晶片的加工方法
CN104637908A (zh) * 2013-11-14 2015-05-20 三星电子株式会社 半导体封装件和制造半导体封装件的方法
CN104779204A (zh) * 2014-01-15 2015-07-15 株式会社迪思科 晶片的加工方法
CN104916619A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法
US20160013174A1 (en) * 2014-07-11 2016-01-14 Sang-uk Han Semiconductor package and method of fabricating the same
CN105280543A (zh) * 2014-07-15 2016-01-27 株式会社迪思科 晶片的加工方法
CN105702628A (zh) * 2014-12-15 2016-06-22 株式会社迪思科 晶片的加工方法
CN106340490A (zh) * 2015-07-06 2017-01-18 株式会社迪思科 晶片的加工方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5543125B2 (ja) 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
KR20120032254A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 적층 패키지 및 이의 제조 방법
JP5819605B2 (ja) * 2010-12-17 2015-11-24 株式会社ディスコ 基板の分割方法
US20140307997A1 (en) 2011-12-20 2014-10-16 Hanan Bar Hybrid integration of group iii-v semiconductor devices on silicon
JP5878362B2 (ja) * 2011-12-22 2016-03-08 新光電気工業株式会社 半導体装置、半導体パッケージ及び半導体装置の製造方法
US20150371970A1 (en) * 2012-10-02 2015-12-24 Ps4 Luxco S.A.R.L. Semiconductor device and method for manufacturing the same
US20140252632A1 (en) * 2013-03-06 2014-09-11 Hans-Joachim Barth Semiconductor devices
KR20160006702A (ko) * 2013-05-07 2016-01-19 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 반도체 장치의 제조 방법
JP2015005637A (ja) * 2013-06-21 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2015008210A (ja) * 2013-06-25 2015-01-15 マイクロン テクノロジー， インク． 半導体装置の製造方法
JP2015018897A (ja) * 2013-07-10 2015-01-29 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9159861B2 (en) * 2013-10-21 2015-10-13 Oracle International Corporation Method for singulating hybrid integrated photonic chips
JP2015126035A (ja) * 2013-12-25 2015-07-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6250429B2 (ja) * 2014-02-13 2017-12-20 エスアイアイ・セミコンダクタ株式会社 半導体装置およびその製造方法
TWI543283B (zh) * 2014-07-18 2016-07-21 矽品精密工業股份有限公司 中介基板之製法
KR20170041333A (ko) * 2015-10-06 2017-04-17 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
JP6081006B2 (ja) * 2016-04-26 2017-02-15 株式会社東京精密 ウェハ割断方法及びウェハ割断装置
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643656A (zh) * 2002-03-12 2005-07-20 浜松光子学株式会社 基板的分割方法
CN1677622A (zh) * 2004-03-29 2005-10-05 日东电工株式会社 将半导体晶片切割成小片的方法及使用这种方法的设备
CN1938828A (zh) * 2004-03-30 2007-03-28 浜松光子学株式会社 激光加工方法及半导体芯片
CN101057317A (zh) * 2004-11-12 2007-10-17 浜松光子学株式会社 激光加工方法和半导体芯片
CN1964018A (zh) * 2005-11-09 2007-05-16 株式会社东芝 半导体器件的制造方法
CN101100018A (zh) * 2006-07-03 2008-01-09 浜松光子学株式会社 激光加工方法和芯片
US20080169545A1 (en) * 2007-01-16 2008-07-17 Samsung Electronics Co., Ltd. Stacked structure of semiconductor devices, semiconductor device package, and methods of fabricating the same
CN102420180A (zh) * 2010-09-24 2012-04-18 新科金朋有限公司 半导体器件及其制造方法
CN102446863A (zh) * 2010-10-06 2012-05-09 三星电子株式会社 半导体封装件及其制造方法
CN102655120A (zh) * 2011-03-04 2012-09-05 株式会社迪思科 晶片的激光加工方法和激光加工装置
US8637350B2 (en) * 2011-05-02 2014-01-28 Samsung Electronics Co., Ltd. Method of manufacturing chip-stacked semiconductor package
CN103107146A (zh) * 2011-10-04 2013-05-15 三星电子株式会社 半导体封装件及其制造方法
US20140131886A1 (en) * 2012-11-15 2014-05-15 Jong Sik Paek Semiconductor device and manufacturing method thereof
CN104064486A (zh) * 2013-03-21 2014-09-24 株式会社东芝 半导体装置以及层叠型半导体装置的制造方法
CN104517899A (zh) * 2013-10-07 2015-04-15 株式会社迪思科 晶片的加工方法
CN104637908A (zh) * 2013-11-14 2015-05-20 三星电子株式会社 半导体封装件和制造半导体封装件的方法
CN104779204A (zh) * 2014-01-15 2015-07-15 株式会社迪思科 晶片的加工方法
CN104916619A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法
US20160013174A1 (en) * 2014-07-11 2016-01-14 Sang-uk Han Semiconductor package and method of fabricating the same
CN105280543A (zh) * 2014-07-15 2016-01-27 株式会社迪思科 晶片的加工方法
CN105702628A (zh) * 2014-12-15 2016-06-22 株式会社迪思科 晶片的加工方法
CN106340490A (zh) * 2015-07-06 2017-01-18 株式会社迪思科 晶片的加工方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李景镇: "《光学手册》", 31 July 2010, 陕西出版集团，陕西科学技术出版社 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111697049A (zh) * 2019-03-15 2020-09-22 东芝存储器株式会社 半导体装置
CN111697049B (zh) * 2019-03-15 2023-10-24 铠侠股份有限公司 半导体装置
WO2023274031A1 (zh) * 2021-07-02 2023-01-05 西安紫光国芯半导体有限公司 一种堆叠芯片及制备方法

Also Published As

Publication number Publication date
JP6649308B2 (ja) 2020-02-19
US10354977B2 (en) 2019-07-16
TW201836035A (zh) 2018-10-01
TWI698947B (zh) 2020-07-11
JP2018160522A (ja) 2018-10-11
US20180277515A1 (en) 2018-09-27
CN108630739B (zh) 2021-12-21

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