CN104637908A - 半导体封装件和制造半导体封装件的方法 - Google Patents

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Abstract

公开了一种半导体封装件和制造半导体封装件的方法。所述半导体封装件包括：封装基体基底；至少一个第一半导体芯片，设置在封装基体基底上；第一模制构件，设置在与所述至少一个第一半导体芯片相同的水平处并且不覆盖所述至少一个第一半导体芯片的上表面；至少一个第二半导体芯片，堆叠在所述至少一个第一半导体芯片上以在所述至少一个第一半导体芯片和第一模制构件上方延伸，其中，所述至少一个第一半导体芯片和第一模制构件的至少一部分设置在封装基体基底和所述至少一个第二半导体芯片之间；以及第二模制构件，设置在与所述至少一个第二半导体芯片相同的水平处。

Description

半导体封装件和制造半导体封装件的方法
本申请要求在2013年11月14日提交到韩国知识产权局的第10-2013-0138363号韩国专利申请的优先权的权益，通过引用将该韩国专利申请的全部公开内容包含于此。
技术领域
本公开涉及半导体封装件和制造半导体封装件的方法，更具体地讲，涉及包括多个半导体芯片的堆叠式半导体封装件和制造堆叠式半导体封装件的方法。
背景技术
随着电子工业和用户需求的快速发展，电子装置正在变得更紧凑、更轻和多功能化。
因此，通常要求电子装置中使用的半导体封装件紧凑、质轻和多功能化，因此需要在单个半导体封装件中包括多个半导体芯片的堆叠式半导体封装件。
然而，在堆叠式半导体封装件均包括不同类型的半导体芯片的情况下，因为半导体芯片堆叠的顺序根据半导体芯片的尺寸受限，所以难以获得不同的半导体芯片在考虑到它们的各自功能的情况下堆叠的堆叠式半导体封装件。
发明内容
公开的实施例描述了一种半导体封装件，在该半导体封装件中可以堆叠半导体芯片使得一个半导体芯片从另一个半导体芯片伸出。在一些实施例中，半导体芯片可以因此自由地堆叠，而不管半导体芯片的尺寸如何。
根据本发明构思的一方面，一种半导体封装件包括：封装基体基底；至少一个第一半导体芯片，设置在封装基体基底上；第一模制构件，设置在与所述至少一个第一半导体芯片相同的水平处并且不覆盖所述至少一个第一半导体芯片的上表面；至少一个第二半导体芯片，堆叠在所述至少一个第一半导体芯片上以在所述至少一个第一半导体芯片和第一模制构件上方延伸，其中，所述至少一个第一半导体芯片和第一模制构件的至少一部分设置在封装基体基底和所述至少一个第二半导体芯片之间；以及第二模制构件，设置在与所述至少一个第二半导体芯片相同的水平处。第二模制构件可以在界面处接触第一模制构件，第一模制构件可以由具有第一杨氏模量的材料形成，第二模制构件可以由具有比第一杨氏模量大的第二杨氏模量的材料形成。
第一模制构件可以覆盖所述至少一个第一半导体芯片的侧表面。
相对于封装基体基底的上表面，第一模制构件的上表面可以形成在与所述至少一个第一半导体芯片的上表面相同的水平处。
在一个实施例中，第二模制构件不覆盖所述至少一个第二半导体芯片的上表面。
半导体封装件还可以包括覆盖所述至少一个第二半导体芯片的上表面的散热构件。
第二模制构件可以覆盖所述至少一个第二半导体芯片的侧表面。
相对于封装基体基底的上表面，第二模制构件的上表面可以形成在与所述至少一个第二半导体芯片的上表面相同的水平处。
第二模制构件可以覆盖所述至少一个第二半导体芯片的上表面和侧表面。
在一个实施例中，形成第一模制构件的材料是包括使得第一模制构件具有第一杨氏模量的第一填料颗粒的第一材料；形成第二模制构件的材料是包括使得第二模制构件具有第二杨氏模量的第二填料颗粒的第一材料。第一材料可以是例如树脂。
在一个实施例中，形成第二模制构件的材料覆盖所述至少一个第二半导体芯片的侧表面，并填充所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间的空间。
在一个实施例中，形成第二模制构件的材料覆盖所述至少一个第二半导体芯片的侧表面，不同的材料填充所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间的空间，使得形成第二模制构件的材料和所述不同的材料覆盖第一模制构件的最上面的表面。
所述至少一个第一半导体芯片可以包括穿透电极，所述至少一个第二半导体芯片可以通过穿透电极电连接到封装基体基底。
所述至少一个第二半导体芯片的上表面可以大于所述至少一个第一半导体芯片的上表面。
所述至少一个第二半导体芯片的在与封装基体基底的上表面平行的第一方向上的宽度可以大于所述至少一个第一半导体芯片的在第一方向上的宽度。
此外，第一模制构件的外侧表面可以与第二模制构件的外侧表面共面。
根据本发明构思的另一方面，一种半导体封装件包括：封装基底，在半导体封装件的底部处；第一半导体芯片，堆叠在封装基底上，并设置在封装基底上方；第二半导体芯片，堆叠在封装基底上，并设置在第一半导体芯片上方，其中，第二半导体芯片伸出第一半导体芯片；一组第一穿透电极，竖直地延伸穿过第一半导体芯片并将封装基底的电路电连接到第二半导体芯片的电路；第一模制构件，在与第一半导体芯片相同的水平处并覆盖第一半导体芯片的侧表面；以及第二模制构件，在与第二半导体芯片相同的水平处并覆盖第二半导体芯片的侧表面。第二半导体芯片竖直地叠置第一模制构件的至少一部分。
在一个实施例中，第一模制构件的最上面的表面在第一模制构件和第二模制构件之间的界面处接触第二模制构件的最下面的表面。
在一个实施例中，第一模制构件具有第一弹性，第二模制构件具有小于第一弹性的第二弹性。
在特定实施例中，第一模制构件和第二模制构件由具有不同量或尺寸的填料的相同材料形成或者由不同的材料形成。
第二模制构件可以填充第一半导体芯片和第二半导体芯片之间的空间。
根据本发明构思的另一方面，一种半导体封装件包括：封装基底；第一半导体芯片，附着到封装基底上并包括穿透电极；第一模制构件，覆盖封装基底的上表面，并且具有形成在与第一半导体芯片的上表面相同平面上的上表面；第二半导体芯片，堆叠在第一半导体芯片上，通过穿透电极电连接到封装基底，并且从封装基底的上表面上方看，叠置第一模制构件的一部分；以及第二模制构件，覆盖第二半导体芯片的至少一部分，并且具有在与封装基底的上表面垂直的方向上从第一模制构件的侧表面延伸的侧表面。
第二模制构件可以具有形成在与第二半导体芯片的上表面相同平面上的上表面。
第二模制构件的外侧表面可以与第一模制构件的外侧表面共面。
根据本发明构思的另一方面，一种制造半导体封装件的方法包括：将包括穿透电极的第一半导体芯片附着到封装基体基底上；形成覆盖第一半导体芯片的侧表面并且不覆盖第一半导体器件的上表面的第一模制构件；在第一半导体芯片上堆叠第二半导体芯片；以及形成覆盖第二半导体芯片的第二模制构件，其中，在第一半导体芯片上堆叠第二半导体芯片的步骤包括：在第一半导体芯片上堆叠第二半导体芯片，使得第二半导体芯片电连接到穿透电极，并且第二半导体芯片的至少一部分设置在第一模制构件上。
形成第一模制构件的步骤可以包括：将具有平坦的底表面的模附着到第一半导体芯片的上表面；将模制材料引入到在模和封装基体基底之间的空间中，以覆盖封装基体基底的上表面和第一半导体芯片的侧表面；以及去除模。
堆叠第二半导体芯片的步骤可以包括：将覆盖第二半导体芯片的底表面的非导电膜附着到第二半导体芯片；将第二半导体芯片附着到第一半导体芯片上，使得第二半导体芯片电连接到穿透电极。
制造半导体封装件的方法还可以包括：在堆叠第二半导体芯片之后，使用毛细管底填充法在第一半导体芯片和第二半导体芯片之间形成底填充层。
形成第二模制构件的步骤可以包括：形成第二模制构件，使得第二模制构件填充第一半导体芯片和第二半导体芯片之间的空间。
形成第二模制构件的步骤可以包括：形成第二模制构件，使得第二模制构件覆盖第二半导体芯片的侧表面并且不覆盖第二半导体芯片的上表面，所述方法还包括：在形成第二模制构件之后，附着覆盖第二半导体芯片的上表面的散热构件。
附图说明
从下面的结合附图进行的详细描述，将更清楚地理解示例性实施例，在附图中：
图1至图9是用于解释根据一个示例性实施例的制造半导体封装件的方法的剖视图和制造的半导体封装件的剖视图；
图10至图12是用于示出图1至图9的半导体封装件的示例性方面的平面图；
图13是根据一个示例性实施例的作为图1至图9的半导体封装件的修改例的半导体封装件的剖视图；
图14至图16是用于解释根据另一示例性实施例的制造半导体封装件的方法的剖视图和制造的半导体封装件的剖视图；
图17是作为图14至图16的半导体封装件的修改例的半导体封装件的示例性剖视图；
图18至图21是用于解释根据另一实施例的制造半导体封装件的示例性方法的剖视图和制造的半导体封装件的剖视图；
图22是作为图18至图21的半导体封装件的修改例的半导体封装件的示例性剖视图；
图23至图39是根据其他实施例的示例性半导体封装件的剖视图和用于示出半导体封装件的多个方面的平面图；
图40是根据一个实施例的包括半导体封装件的示例性存储模块的平面图；
图41是根据一个实施例的包括半导体封装件的示例性系统的框图；
图42是根据一个实施例的包括半导体封装件的示例性存储卡的框图。
具体实施方式
现在将参照附图来更加充分地描述本公开，示例性实施例示出在附图中。然而，本发明构思可以以许多不同的形式来实施，而不应该被解释为限制于这里阐述的实施例。在附图中，为了解释方便，可以夸大组件的长度和尺寸，并可以扩大或减小组件的尺寸之间的比例。
将理解的是，当组件被称作“在”另一组件“上”或被称作“连接到”另一组件时，该组件可以直接在另一组件上或直接连接到另一组件，或者可以存在中间组件。相反，当组件被称作“直接在”另一组件“上”或者“直接连接到”另一元件时，不存在中间组件。还将类似地理解描述组件之间的关系的其他表达，诸如，“在……之间”和“直接在……之间”。然而，除非上下文另有说明，否则如这里使用的术语“接触”指直接接触(即，触摸)。
虽然如“第一”、“第二”等的这样的术语可以用于描述不同的组件，但是这样的组件受上述术语的限制。除非上下文另有说明，否则这些术语仅用于将一个组件与另一个组件区分开(例如，作为命名习惯)。例如，在不脱离本公开的教导的情况下，下面讨论的第一组件可以被称作第二组件，类似地，第二组件可以被称作第一组件。
以单数形式使用的表达包含复数形式的表达，除非它在上下文中具有明确地不同的含义。在本说明书中，将理解的是，诸如“包含”、“包括”或“具有”等的术语意在指示存在在本说明书中公开的特征、数量、步骤、动作、组件、部件或它们的组合，而不意图排除可以添加一个或更多个其他特征、数量、步骤、动作、组件、部件或它们的组合的可能性。
除非另有定义，否则这里使用的所有术语具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。
除非具体地做出相反说明，否则这里使用的术语“半导体芯片的底表面”指半导体芯片的面对封装基体基底的一个表面，术语“半导体芯片的上表面”指半导体芯片的与封装基体基底相对的表面。
除非具体地做出相反说明，否则这里使用的术语“半导体芯片的前表面”指半导体芯片的其上形成有半导体器件的有效表面，半导体芯片的组件中的包括术语“前表面”的组件是形成在半导体芯片的有效表面(即，前表面)上的组件。术语“半导体芯片的后表面”指半导体芯片的与半导体芯片的有效表面相对的表面，半导体芯片的组件中的包括术语“后表面”的组件是形成在半导体芯片的后表面上的组件。
除非具体地做出相反说明，否则这里使用的术语“封装基体基底的上表面”指封装基体基底的其上堆叠有半导体芯片的一个表面，术语“封装基体基底的底表面”指封装基体基底的与封装基体基底的上表面相对的表面，例如，外部连接端口附着到的表面。
除非上下文另有说明，否则这里在涉及方位、布局、位置、形状、尺寸、量或其他测量时使用的诸如“相同”、“相等”、“平面”或“共面”的术语未必指精确地相同的方位、布局、位置、形状、尺寸、量或其他测量，而是旨在包括在例如因制造工艺而可能发生的可接受的变化内的几乎相同的方位、布局、位置、形状、尺寸、量或其他测量。这里可以使用术语“基本上”来反映此含意。
现在将参照附图来更加充分地描述本公开，本发明构思的示例性实施例示出在附图中。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意和所有组合。当诸如“……中的至少一个(种)(者)”的表述在一列元件之后时，修饰的是整列元件而不是修饰该列元件中的单个元件。
图1至图9是用于解释根据一个实施例的制造半导体封装件1的示例性方法的剖视图和制造的半导体封装件1的剖视图。
图1是包括在半导体封装件1中的第一半导体芯片C1的示例性剖视图。
参照图1，在第一半导体芯片C1中，第一半导体器件110形成在第一半导体基底100上。第一半导体芯片C1可以具有其上形成有第一半导体器件110的有效表面(例如，前表面)和与有效表面相对的非有效表面(例如，后表面)。
第一半导体基底100可以包括例如硅(Si)。可选择地，第一半导体基底100可以包括半导体元素(诸如，锗(Ge))或化合物半导体(诸如，碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP))。第一半导体基底100可以具有绝缘体上硅(SOI)结构。例如，第一半导体基底100可以包括掩埋氧化物(BOX)层。第一半导体基底100可以包括导电区域，例如掺杂杂质的阱或掺杂杂质的结构。第一半导体基底100可以具有各种隔离结构，诸如浅沟槽隔离(STI)结构。第一半导体基底100在这里可以指芯片基底，因为它形成芯片的基底部分。这不同于如下面进一步讨论的也被描述为封装基体基底的封装基底。
第一半导体器件110可以包括各种类型的单独的器件。单独的器件可以包括各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)(例如，互补金属氧化物半导体(CMOS)晶体管)、系统大规模集成(LSI)器件、图像传感器(例如，CMOS成像传感器(CIS))、微电子机械系统(MEMS)组件、有源器件和无源器件。单独的器件可以电连接到第一半导体基底100的导电区域。第一半导体器件110还可以包括使至少两个单独的器件彼此电连接或者将单独的器件电连接到第一半导体基底100的导电区域的导电布线或导电插塞。单独的器件可以分别通过绝缘层与它们的邻近的单独器件电分离。例如，第一半导体器件110可以形成集成电路。
第一半导体器件110可以包括用于将单独的器件连接到第一前焊盘134的布线结构。如这里描述的，焊盘可以包括导电层，导电层被定位为将来自在焊盘的一个部分处连接的电路和/或导电端子的信号传递到在焊盘的另一部分处连接的电路和/或导电端子。例如，焊盘可以形成为在基底或芯片的一个表面处的金属层，被定位为将基底或芯片的内部电路连接到在基底或芯片外部的器件或元件。每个布线结构可以包括金属布线层和通孔插塞。金属布线层和通孔插塞可以由例如布线阻挡层和布线金属层形成。布线阻挡层可以包括例如从Ti、TiN、Ta和TaN中选择的至少一种材料。布线金属层可以包括例如从钨(W)、铝(Al)和铜(Cu)中选择的至少一种材料。在特定实施例中，金属布线层和通孔插塞可以由相同的材料形成。可选择地，金属布线层和通孔插塞的至少一部分可以形成为包括不同的材料。多个金属布线层和/或多个通孔插塞可以形成多层结构。例如，每个布线结构可以是通过交替地堆叠至少两个金属布线层和至少两个通孔插塞来获得的多层结构。用于保护第一半导体器件110不受外部冲击或湿气影响的第一前保护层132可以形成在第一半导体芯片C1的第一半导体器件110上。
第一穿透电极120可以穿过第一半导体基底100。例如，每个第一穿透电极120可以是穿过第一半导体基底100的柱形。第一穿透电极120可以包括形成在柱形结构的表面上的阻挡层(未示出)和掩埋导电层，利用该掩埋导电层填充阻挡层。阻挡层可以包括例如从Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中选择的至少一种材料，掩埋导电层可以包括例如从Cu、Cu合金(例如，CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe或CuW)、W、W合金、Ni、Ru和Co中选择的至少一种材料。第一绝缘层(未示出)可以设置在第一半导体基底100和每个第一穿透电极120之间。第一绝缘层可以由例如氧化物层、氮化物层、碳化物层或它们的组合形成。在一个实施例中，第一绝缘层可以形成为具有大约至大约的厚度。在特定实施例中，第一绝缘层围绕第一穿透电极120的每个电极的侧表面。
图1至图9中示出的第一穿透电极120被描绘为延伸穿过整个半导体基底100，例如，从半导体基底100的顶表面延伸到底表面。按照这种方式延伸为穿过整个半导体基底(例如穿过整个芯片基底)和/或穿过整个半导体芯片的单个线形结构的穿透电极被称作“贯穿电极(through electrode)”。例如，在一个实施例中，贯穿电极穿过第一半导体芯片C1竖直延伸并将封装基体基底10的电路电连接到第二半导体芯片C2的电路。
然而，在特定实施例中，第一穿透电极120均可以包括在竖直方向上部分地穿过第一半导体基底100的线形部分以及一些金属线层和通孔插塞。因此，第一穿透电极120可以是由导电材料形成并穿过整个第一半导体基底100的柱形结构(诸如贯穿电极)，或者可以包括由导电材料形成并穿过第一半导体基底100的一部分(例如，从半导体基底100的一个表面向半导体基底100的内部)以及一些金属线层和通孔插塞的柱形结构(例如，连接到在半导体基底100内的柱形结构的一端并延伸到半导体基底100的与第一表面相对的第二表面)。第一穿透电极120可以电连接到第一半导体芯片C1内的第一半导体器件110或者与第一半导体芯片C1内的第一半导体器件110绝缘。例如，多个第一穿透电极120可以形成在第一半导体芯片C1内。在第一半导体芯片C1内，一些第一穿透电极120可以与第一半导体器件110电绝缘，剩余的第一穿透电极120可以电连接到第一半导体器件110。可选择地，在第一半导体芯片C1内，所有的第一穿透电极120可以与第一半导体器件110电绝缘，或者所有的第一穿透电极120可以电连接到第一半导体器件110。
第一前焊盘134可以形成在第一半导体芯片C1的有效表面上并且可以通过第一前保护层132暴露。第一前焊盘134可以电连接到布线结构，并且可以通过布线结构电连接到第一半导体器件110。可选择地，第一前焊盘134可以是通过第一前保护层132暴露的布线结构的一部分。第一前焊盘134和第一保护层132可以被认为是第一半导体芯片C1的一部分。
第一前焊盘134可以电连接到第一穿透电极120。可以形成多个第一前焊盘134，一些前焊盘134可以不电连接到第一穿透电极120，而是可以电连接到与第一半导体器件110电连接的而不连接到第一穿透电极120的布线结构。第一连接凸起150可以形成在第一前焊盘134上。
第一后焊盘144可以形成在第一半导体基底100的非有效表面(例如，后表面)上，并且可以电连接到第一穿透电极120。第一后保护层142可以形成在第一半导体基底100的非有效表面上，因此可以覆盖第一半导体基底100的非有效表面。在一个实施例中，第一后保护层142暴露第一穿透电极120。第一后焊盘144可以形成在通过第一半导体基底142暴露的第一穿透电极120上。在一个实施例中，可以省略第一后焊盘144，第一穿透电极120的一部分可以在第一后保护层142上方突出。
图2是用于解释将第一半导体芯片C1附着到封装基体基底10(这里也称作封装基底)的示例性操作的剖视图。
参照图2，将第一半导体芯片C1附着到封装基体基底10上。第一半导体芯片C1可以附着到封装基体基底10的上表面，因此可以电连接到封装基体基底10。第一半导体芯片C1可以附着到封装基体基底10的上表面，使得第一半导体芯片C1的有效表面可以面对封装基体基底10。
第一半导体芯片C1可以附着到封装基体基底10上，使得第一半导体芯片C1的其上已经形成有第一半导体器件110的有效表面(例如，前表面)面对封装基体基底10。因此，第一半导体芯片C1的有效表面或前表面可以指第一半导体芯片C1的与封装基体基底10有关的底表面或下表面。类似地，第一半导体芯片C1的非有效表面或后表面可以指第一半导体芯片C1的顶表面或上表面。
非导电膜(未示出)可以附着到第一半导体芯片C1的底表面。非导电膜可以用作填充封装基体基底10和第一半导体芯片C1之间的空间的底填充层。然而，如后面将描述的，在没有非导电膜附着到第一半导体芯片C1的底表面的情况下，第一半导体芯片C1可以附着到封装基体基底10上。
封装基体基底10可以是例如印刷电路板(PCB)或引线框架。当封装基体基底10是PCB时，封装基体基底10可以包括基底基体12以及分别形成在基底基体12的上表面和底表面上的第一接触端口14a和第二接触端口14b。第一接触端口14a和第二接触端口14b可以分别通过第一阻焊层16a和第二阻焊层16b暴露，其中，第一阻焊层16a和第二阻焊层16b分别覆盖基底基体12的上表面和底表面。
基底基体12可以由例如从苯酚树脂、环氧树脂和聚酰亚胺中选择的至少一种材料形成。例如，基底基体12可以包括从FR4、四官能团环氧树脂、聚亚苯基醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、Thermount、氰酸酯(cyanate ester)、聚酰亚胺和液晶聚合物中选择的至少一种材料。第一接触端口14a和第二接触端口14b可以由诸如金属(例如，铜、镍、不锈钢或铍铜)的导电材料形成。电连接到第一接触端口14a和第二接触端口14b的内接触端口(未示出)可以形成在基底基体12中。
在一个实施例中，第一接触端口14a和第二接触端口14b可以是通过利用Cu箔涂覆基底基体12的上表面和底表面并且图案化Cu箔来获得的电路布线的一部分，电路布线的通过涂覆上表面获得的一部分和电路布线的通过涂覆底表面获得的一部分分别通过第一阻焊层16a和第二阻焊层16b暴露。
在一个实施例中，第一连接凸起150设置在第一接触端口14a和第一前焊盘134之间并且将第一接触端口14a电连接到第一前焊盘134。第一连接凸起150和第一接触端口14a可以通过例如热压接合或回流接合彼此电连接。第一半导体芯片C1可以通过第一连接凸起150电连接到封装基体基底10。第一连接凸起150在这里还可以称作导电互连端子，或更普遍地称作导电端子。
图3是用于解释将模900附着到第一半导体芯片C1的上表面的示例性操作的剖视图。
参照图3，将模900附着到被附着在封装基体基底10上的第一半导体芯片C1上。模900可以具有平坦的底表面，并且可以附着到第一半导体芯片C1的上表面，以覆盖第一半导体芯片C1的整个上表面。
第一半导体芯片C1的上表面在宏观上可能是平坦的，但在微观上可能具有台阶。这些台阶可能是由工艺均匀性问题、半导体器件110的结构或者第一后焊盘144和第一后保护层142之间的台阶差等导致的。因此，为了防止在模900和第一半导体芯片C1之间由于在第一半导体芯片C1的上表面上存在微观台阶而形成空间，模900可以包括模主体910和附着到模主体910的底表面的缓冲层920。因为在一个实施例中，缓冲层920是相对弹性的，所以缓冲层920可以使得模900和半导体芯片C1彼此紧密地附着。
由于模900，第一半导体芯片C1的上表面不会被暴露，并且仅会在第一半导体芯片C1的底表面和侧表面周围形成空间。
图4是用于解释形成第一模制构件610的示例性操作的剖视图。
参照图4，通过将第一模制材料引入(例如，注入)到由附着到封装基体基底10的第一半导体芯片C1和模900限定的空间来形成第一模制构件610。可以通过例如使第一模制材料硬化来形成第一模制构件610。这里描述的各种单个的和组合的模制构件在这里可以被称作模制结构。在形成第一模制构件610之后，去除模900。第一模制构件610可以覆盖第一半导体芯片C1的侧表面。第一模制构件610可以覆盖第一半导体芯片C1的整个侧表面。
可以利用底填充层(未示出)来填充第一半导体芯片C1和封装基体基底10之间的空间。可以使用毛细管底填充法来形成底填充层。可选择地，如图4所示，可以通过使用模制底填充(MUF)工艺利用第一模制构件610来填充第一半导体芯片C1和封装基体基底10之间的空间。因此，第一模制构件610可以形成为既覆盖第一半导体芯片C1的侧表面并且又填充第一半导体芯片C1和封装基体基底10之间的空间。填充在第一半导体芯片C1和封装基底10之间的空间以及填充在围绕第一半导体芯片C1的空间(例如，通过覆盖第一半导体芯片C1的侧表面围绕第一半导体芯片C1)中的材料可以统称为填充层或填充结构。这样，填充层可以是一体式构造，例如，包括诸如图4中示出的单种类型的材料，或者可以由如在后面的示例中示出的包括例如不同类型的材料的一个部分或更多个部分形成。
在特定实施例中，填充第一半导体芯片C1和封装基体基底10之间的空间的方法与填充第二半导体芯片C2和第一半导体芯片C1之间的空间的方法(将在后面参照图8、图14、图18和图19来描述)类似，因此，这里将省略对其的详细描述。
如以上参照图2描述的，非导电膜可以用作第一半导体芯片C1和封装基体基底10之间的底填充层。可选择地，可以使用毛细管底填充法来形成底填充层，或者可以通过MUF工艺在第一半导体芯片C1和封装基体基底10之间填充第一模制构件610。
图5是用于解释形成第一模制构件610的示例性操作的剖视图。
参照图5，可以在封装基体基底10上形成第一模制构件610，以覆盖第一半导体芯片C1。第一模制构件610可以由例如环氧模制化合物(EMC)形成。第一模制构件610可以形成为覆盖第一半导体芯片C1的侧表面，同时暴露第一半导体芯片C1的上表面(即，非有效表面)。第一模制构件610可以覆盖第一半导体芯片C1的整个侧表面。因此，第一半导体芯片C1的侧表面可以完全地被第一模制构件610覆盖。第一模制构件610的上表面可以形成在与第一半导体芯片C1的上表面相同的平面上。因此，相对于封装基体基底10的上表面，第一模制构件610的上表面可以形成在与第一半导体芯片C1的上表面相同的水平上。模制构件610还可以填充在第一半导体芯片C1和封装基体基底10之间的空间中。
在特定实施例中，第一模制构件610可以具有小于1Gpa的杨氏模量，例如几十到几百Mpa。第一模制构件610可以由例如硅类材料、热固性材料、热塑性材料、UV可固化材料等形成。热固性材料可以包括例如苯酚型、酸酐型或胺型硬化剂和丙烯酸聚合物添加剂。
第一模制构件610可以由树脂形成，该树脂的填料的量相对小于包括在用于形成下面描述的第二模制构件620的树脂中的填料的量。例如，第一模制构件610可以由这样的树脂形成，即，该树脂包括的填料颗粒在尺寸上小于包括在用于形成下面描述的第二模制构件620的树脂中的填料颗粒，或者包括相同尺寸的填料颗粒但量较少。在一个实施例中，填料可以是硅石填料。
图6是在第一半导体芯片C1上的第二半导体芯片C2的剖视图。
参照图6，在第二半导体芯片C2中，第二半导体器件210形成在第二半导体基底200上。
第二半导体基底200可以包括例如硅(Si)。可选择地，第二半导体基底200可以包括半导体材料(诸如，锗(Ge))或化合物半导体(诸如，SiC、GaAs、InAs和InP)。第二半导体基底200可以具有SOI结构。例如，第二半导体基底200可以包括BOX层。第二半导体基底200可以包括导电区域，例如掺杂杂质的阱或掺杂杂质的结构。第二半导体基底200可以具有各种隔离结构，诸如STI结构。第二半导体基底200在这里还可以指芯片结构。
第二半导体器件210可以包括各种类型的单独的器件。单独的器件可以包括各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)(例如，互补金属氧化物半导体(CMOS)晶体管)、系统大规模集成(LSI)器件、图像传感器(例如，CMOS成像传感器(CIS))、微电子机械系统(MEMS)组件、有源器件和无源器件。单独的器件可以电连接到第二半导体基底200的导电区域。第二半导体器件210还可以包括使至少两个单独的器件彼此电连接或者将单独的器件电连接到第二半导体基底200的导电区域的导电布线或导电插塞。单独的器件可以分别通过绝缘层与它们的邻近的单独的器件电分离。第二半导体器件210可以是例如集成电路。
第二半导体器件210可以包括用于将单独的器件连接到第二前焊盘234的布线结构。每个布线结构可以包括金属布线层和通孔插塞。金属布线层和通孔插塞可以由例如布线阻挡层和布线金属层形成。布线阻挡层可以包括例如从Ti、TiN、Ta和TaN中选择的至少一种材料。布线金属层可以包括例如从W、Al和Cu中选择的至少一种材料。金属布线层和通孔插塞可以由相同的材料形成。可选择地，金属布线层和通孔插塞的至少一部分可以形成为包括不同的材料。多个金属布线层和/或多个通孔插塞可以形成多层结构。在特定实施例中，每个布线结构可以是通过交替地堆叠至少两个金属布线层和至少两个通孔插塞来获得的多层结构。用于保护第二半导体器件210不受外部冲击或湿气影响的第二前保护层232可以形成在第二半导体芯片C2的第二半导体器件210上。
第二前焊盘234可以形成在第二半导体芯片C2的有效表面上并且可以通过第二前保护层232暴露。第二前焊盘234可以电连接到布线结构，并且可以通过布线结构电连接到第二半导体器件210。可选择地，第二前焊盘234可以是通过第二前保护层232暴露的布线结构的一部分。第二连接凸起250可以形成在第二前焊盘234上。
因为第二半导体芯片C2的有效表面(即，前表面)附着到第一半导体芯片C1上以面对封装基体基底10，所以第二半导体芯片C2的有效表面(即，前表面)可以指第二半导体芯片C2的底表面或下表面。第二半导体芯片C2的非有效表面(即，后表面)可以指第二半导体芯片C2的顶表面或上表面。
图7是用于解释将第二半导体芯片C2附着到第一半导体芯片C1上的示例性操作的剖视图。
参照图7，将第二半导体芯片C2附着到第一半导体芯片C1上。第二半导体芯片C2可以附着到第一半导体芯片C1的上表面，因此可以电连接到第一半导体芯片C1的第一穿透电极120。
第二半导体芯片C2可以附着到第一半导体芯片C1和第一模制构件610上，使得第二半导体芯片C2的其上已经形成有第二半导体器件210的有效表面(例如，前表面)面对第一半导体芯片C1。
第二连接凸起250可以设置在第一后焊盘144和第二前焊盘234之间，因此可以将第一后焊盘144电连接到第二前焊盘234。第二连接凸起250和第一后焊盘144可以通过例如热压接合或回流接合彼此连接。第二半导体芯片C2可以通过第二连接凸起250电连接到第一穿透电极120。第二半导体芯片C2可以通过第一穿透电极120电连接到封装基体基底10。凸起和凸起所接触的焊盘的组合在这里可以通常称作互连端子或导电互连端子。
第二半导体芯片C2的上表面的面积可以大于第一半导体芯片C1的上表面的面积。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第一半导体芯片C1的整个上表面和第一模制构件610的上表面的与第一半导体芯片C1邻近的部分。这样，第二半导体芯片C2可以在至少一个侧面伸出第一半导体芯片C1，并且还可以竖直地叠置可以形成在与第一半导体芯片C1相同水平的第一模制构件610的一部分(例如，第一半导体芯片C1的一部分或全部可以位于与第一模制构件610的一部分或全部相同的水平处)。可选择地或额外地，第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，如7中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。例如，如从封装基体基底10的上表面上方看到的，在第一方向上，第二半导体芯片C2可以覆盖第一半导体芯片C1的上表面的一部分和与第一半导体芯片C1邻近的第一模制构件610的上表面的一部分。
因此，如从与封装基体基底10的上表面垂直的方向看到的，第二半导体芯片C2可以堆叠在第一半导体芯片C1上并且可以叠置第一模制构件610的一部分。因此，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以叠置第一半导体芯片C1的至少一部分和第一模制构件610的一部分。虽然第二半导体器件C2的在第一方向上的宽度可以大于第一半导体器件C1的在第一方向上的宽度，但是两个半导体器件C1和C2的在第二方向上的长度可以是相同的，或者第一半导体器件C1的在第二方向上的长度可以大于第二半导体器件C2的在第二方向上的长度。
图8是用于解释形成第二模制构件620的操作的剖视图。
参照图8，可以形成第二模制构件620以覆盖第二半导体芯片C2的侧表面，同时暴露第二半导体芯片C2的上表面(即，非有效表面)。第二模制构件620可以覆盖第二半导体芯片C2的整个侧表面。换言之，第二半导体芯片C2的侧表面可以完全地被第二模制构件620覆盖。第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的平面上。这样，相对于封装基体基底10的上表面，第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的水平处。因此，第二模制构件620可以形成在与第二半导体芯片C2相同的水平处(例如，第二半导体芯片C2的一部分或全部可以位于与第二模制构件620的一部分或全部相同的水平处)。
第二模制构件620的侧表面可以在与封装基体基底10的上表面垂直的方向上从第一模制构件610的侧表面延伸。第二模制构件620可以覆盖第一模制构件610的整个最上面的表面。因此，在一个实施例中，第一模制构件610的外侧表面与第二模制构件620的外侧表面共面。
在一个实施例中，可以使用与以上已经参照图3至图5描述的形成第一模制构件610的方法相同的方法来形成第二模制构件620，因此将省略对其的详细描述。
第一模制构件610和第二模制构件620可以由相同的材料形成。可选择地，第一模制构件610和第二模制构件620可以由不同类型的材料形成。另外，第一模制构件610和第二模制构件620的组分可以具有不同的物理特性。
在一个实施例中，第二模制构件620可以具有1Gpa或更大的杨氏模量，例如几Gpa到几十Gpa。第二模制构件620可以由例如环氧树脂类材料、热固性材料、热塑性材料或UV可固化材料等形成。热固性材料可以包括苯酚型、酸酐型或胺型硬化剂和丙烯酸聚合物添加剂。
第二模制构件620可以由具有相对大量的填料的树脂形成。例如，第二模制构件620可以由包括大约80％的硅石填料的环氧树脂类材料形成。如上所述，当第一模制构件610和第二模制构件620由相同的树脂形成时，可以根据包含在树脂中的填料的量(例如，填料的密度(浓密度或浓度，density))来调节第一模制构件610和第二模制构件620的杨氏模量。因此，可以通过使用具有相对小量的填料或具有相对小的粒度的填料颗粒的树脂形成第一模制构件610来降低第一模制构件610的杨氏模量，可以通过使用具有相对大量的填料(与第一模制构件610相比)的树脂(例如，具有相对大粒度的填料颗粒的树脂，或者具有更大量的相似尺寸的填料颗粒的树脂)形成第二模制构件620来增大第二模制构件620的杨氏模量。
还可以使用MUF工艺形成第二模制构件620，因此覆盖第二半导体芯片C2的侧表面的材料可以与填充第一半导体芯片C1和第二半导体芯片C2之间的空间的材料相同。因此，第二模制构件620(也称作填充层)可以形成为既覆盖第二半导体芯片C2的侧表面并且又填充在第二半导体芯片C2和第一半导体芯片C1之间的空间中。第二模制构件620的一部分(例如，被第一半导体芯片C1占据的区域外的底表面)可以接触第一模制构件610的一部分(例如，被第一半导体芯片C1占据的区域外的顶表面)。另外，如可在图8中看见的，在一个实施例中，第一模制构件610的最上面的表面在第一模制构件和第二模制构件之间的界面615处接触第二模制构件620的最下面的表面。
图9是半导体封装件1的示例性剖视图。
参照图9，半导体封装件1包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
外连接端口18可以附着到形成在封装基体基底10的底表面上的第二接触端口14b上。外连接端口18可以是例如凸起或焊球。每个外连接端口18和/或它的对应的第二接触端口14b在这里可以称作外连接端子。外连接端口18可以将半导体封装件1电连接到外部装置。
第一半导体芯片C1可以附着到封装基体基底10的上表面，因此可以电连接到封装基体基底10。第一半导体芯片C1可以附着到封装基体基底10的上表面，使得第一半导体芯片C1的有效表面(例如，其上已经形成有第一半导体器件110的前表面)面对封装基体基底10。
第一连接凸起150可以设置在第一接触端口14a和第一前焊盘134之间并且将第一接触端口14a电连接到第一前焊盘134。第一连接凸起150和第一接触端口14a可以通过例如热压接合或回流接合彼此电连接。第一半导体芯片C1可以通过第一连接凸起150电连接到封装基体基底10。每个第一接触焊盘14a、相应的第一连接凸起150和/或相应的第一前焊盘134在这里可以称作导电互连端子。
可以在封装基体基底10上形成第一模制构件610，以覆盖第一半导体芯片C1。第一模制构件610可以由例如EMC形成。第一模制构件610可以覆盖第一半导体芯片C1的侧表面，同时暴露第一半导体芯片C1的上表面(即，非有效表面)。第一模制构件610可以覆盖第一半导体芯片C1的整个侧表面。换言之，第一半导体芯片C1的侧表面可以完全地被第一模制构件610覆盖。第一模制构件610的上表面可以形成在与第一半导体芯片C1的上表面相同的平面上。因此，相对于封装基体基底10的上表面，第一模制构件610的上表面可以形成在与第一半导体芯片C1的上表面相同的水平处。
第二半导体芯片C2可以堆叠在第一半导体芯片C1上。第二半导体芯片C2可以堆叠在第一半导体芯片C1上，以在第一半导体芯片C1和第一模制构件610上方延伸。如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以叠置第一模制构件610的一部分。
第二半导体芯片C2的上表面的面积可以大于第一半导体芯片C1的上表面的面积。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第一半导体芯片C1的整个上表面和第一模制构件610的上表面的与第一半导体芯片C1邻近的部分。可选择地，第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图9中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第一半导体芯片C1的上表面的至少一部分和第一模制构件610的上表面的与第一半导体芯片C1邻近的部分。
在第二半导体芯片C2中，第二半导体器件210形成在第二半导体基底200上。第二半导体芯片C2可以附着到第一半导体芯片C1和第一模制构件610上，使得第二半导体芯片C2的其上已经形成有第二半导体器件210的有效表面(例如，前表面)面对第一半导体芯片C1。
第二前焊盘234可以形成在第二半导体芯片C2的有效表面上并且可以通过第二前保护层232暴露。第二连接凸起250可以形成在第二前焊盘234上。第二连接凸起250可以设置在第一后焊盘144和第二前焊盘234之间，因此可以将第一后焊盘144电连接到第二前焊盘234。第二连接凸起250和第一后焊盘144可以通过例如热压接合或回流接合彼此连接。每个第二前焊盘234、相应的第二连接凸起150和/或相应的第一后焊盘134在这里可以称作导电互连端子。第二半导体芯片C2可以通过第二连接凸起250电连接到第一穿透电极120。每个第一穿透电极120可以与相应的第二连接凸起250竖直地对准。第二半导体芯片C2可以通过第一穿透电极120电连接到封装基体基底10。
可以在第一模制构件610上形成第二模制构件620，以覆盖第二半导体芯片C2。第二模制构件620可以由例如EMC形成。第二模制构件620可以覆盖第二半导体芯片C2的侧表面，同时暴露第二半导体芯片C2的上表面(即，非有效表面)。第二模制构件620可以覆盖第二半导体芯片C2的整个侧表面。换言之，第二半导体芯片C2的侧表面可以完全地被第二模制构件620覆盖。第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的平面上。因此，相对于封装基体基底10的上表面，第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的水平处。
第二模制构件620的侧表面可以在与封装基体基底10的上表面垂直的方向上从第一模制构件610的侧表面延伸。第二模制构件620可以覆盖第一模制构件610的整个最上面的表面。
第一模制构件610和第二模制构件620可以由相同的材料形成。可选择地，第一模制构件610和第二模制构件620可以由不同类型的材料形成。可选择地，第一模制构件610和第二模制构件620的组分可以具有不同的物理特性。
第一模制构件610可以具有小于1Gpa的杨氏模量，例如几十Mpa到几百Mpa。第一模制构件610可以由例如硅树脂类材料、热固性材料、热塑性材料、UV可固化材料等形成。热固性材料可以包括苯酚型、酸酐型或胺型硬化剂和丙烯酸聚合物添加剂。
第一模制构件610可以由具有相对小量的填料的树脂形成。这里，术语“相对小”指与包括在第二模制构件620中的填料的量相比包括在第一模制构件610中的填料的量小。更具体地讲，在一个实施例中，涉及相对小量的填料指：与包括在第二模制构件620中的每单位体积的填料的量(例如，填料的密度)相比，包括在第一模制构件610中的每单位体积的填料的量(例如，填料的密度)小。更详细地讲，当第一模制构件610和第二模制构件620由相同的树脂形成时，可以根据包含在树脂中的填料的量来调节第一模制构件610和第二模制构件620的杨氏模量。因此，可以通过使用具有相对小量的填料形成第一模制构件610来降低第一模制构件610的杨氏模量，并可以通过使用具有相对大量的填料的树脂形成第二模制构件620来增大第二模制构件620的杨氏模量。例如，第一模制构件610可以包括尺寸相对小的填料颗粒，第二模制构件620可以包括尺寸相对大的填料颗粒。通过参考，杨氏模量表示弹性系数，因此具有小的杨氏模量的材料可以更有弹性并可以是柔性的或软的，具有大的杨氏模量的材料可以具有较少弹性并可以是坚固的或硬的。在一个实施例中，填料可以是硅石填料。
可以使用例如MUF工艺来形成第一模制构件610。因此，覆盖第一半导体芯片C1的侧表面的材料可以与填充第一半导体芯片C1和封装基体基底10之间的空间的材料相同。
因为第一模制构件610如上所述地具有相对小的杨氏模量，所以在模制工艺的后续工艺过程中可以容易操作第一模制构件610并且可以使半导体封装件1翘曲的发生最小化。
第二模制构件620可以覆盖第二半导体芯片C2的侧表面和第一模制构件610的最上面的表面(例如，第一半导体芯片C1的区域外的上表面)。第二模制构件620可以具有1Gpa或更大的杨氏模量，例如几Gpa到几十Gpa。第二模制构件620可以由例如环氧树脂类材料、热固性材料、热塑性材料、UV可固化材料等形成。热固性材料可以包括苯酚型、酸酐型或胺型硬化剂和丙烯酸聚合物添加剂。
第二模制构件620可以由具有相对大量的填料的树脂形成。例如，第二模制构件620可以由包括大约80％的硅石填料的环氧树脂类材料形成。如上所述，当第一模制构件610和第二模制构件620由相同的树脂形成时，可以根据包含在树脂中的填料的量(例如，填料的密度)来调节第一模制构件610和第二模制构件620的杨氏模量。因此，可以通过在使用的树脂中包含相对小量或相对小尺寸的填料形成第一模制构件610来降低第一模制构件610的杨氏模量，可以通过在使用的树脂中包含相对大量或相对大尺寸的填料形成第二模制构件620来增大第二模制构件620的杨氏模量。
也可以使用MUF工艺形成第二模制构件620，因此覆盖第二半导体芯片C2的侧表面的材料可以与填充第一半导体芯片C1和第二半导体芯片C2之间的空间的材料相同。
在根据特定实施例的半导体封装件1中，覆盖第一半导体器件C1的侧表面的第一模制构件610和覆盖第二半导体器件C2的侧表面的第二模制构件620可以由杨氏模量彼此不同的材料形成，从而解决半导体封装件1的翘曲的产生。例如，在一个实施例中，在封装工艺中由杨氏模量小的材料形成第一模制构件610并由杨氏模量大的材料形成第二模制构件620，从而可以减小施加到第一半导体器件C1的应力，并且可以稳固地保持第一半导体芯片C1和第一模制构件610。因此，当上表面的面积比第一半导体芯片C1的上表面的面积大的第二半导体芯片C2或者在第一方向上的宽度比第一半导体芯片C1的在第一方向上的宽度大的第二半导体芯片C2堆叠在第一半导体芯片C1上时，第二半导体芯片C2突出超过第一半导体芯片C1(或突出到第一半导体芯片C1之外)，由此防止第二半导体芯片C2破裂。
由于第一半导体芯片C1和第二半导体芯片C2的上表面的面积之差或者第一半导体芯片C1和第二半导体芯片C2的宽度之差，因此半导体封装件1的下部(即，半导体封装件1的其中设置有第一半导体芯片C1的部分)与半导体封装件1的上部(即，半导体封装件1的其中设置有第二半导体芯片C2的部分)相比会不同地收缩或膨胀，因此半导体封装件1的翘曲会发生。为了解决这个问题，第一模制构件610和第二模制构件620可以由杨氏模量彼此不同的材料形成。例如，可以通过形成具有比用于形成第二模制构件620的材料的杨氏模量大的杨氏模量的材料的第一模制构件610或者通过形成具有比用于形成第一模制构件610的材料的杨氏模量大的杨氏模量的材料的第二模制构件620，实现控制半导体封装件1的翘曲使得半导体封装件1的上部和下部的收缩或膨胀程度是相似的。
如图9中示出的，半导体封装件1还可以包括覆盖第二半导体器件C2的上表面的散热构件800。散热构件800可以覆盖第二半导体芯片C2的上表面和第二模制构件620的上表面。散热构件800可以是诸如散热块(heat slug)或热沉的散热板810。散热构件800还可以包括设置在散热板810和第二半导体芯片C2之间的热界面材料(TIM)820。TIM 820可以是例如膏、膜等。TIM 820可以填充在第二半导体器件C2和散热板810之间可能产生的间隙，从而增大从第二半导体芯片C2到散热板810的热传递效率。
如图8中示出的，可以在没有散热构件800的情况下完成半导体封装件1。在这种情况下，热可以经通过第二模制构件620暴露的第二半导体芯片C2的上表面释放。
图10至图12是用于示出半导体封装件1的多个方面的示例性平面布置图。详细地讲，图10至图12是用于示出包括在半导体封装件1中的第一半导体芯片C1和第二半导体芯片C2之间的平面布置的平面图。因此，未示出除了封装基体基底10、第一半导体芯片C1和第二半导体芯片C2之外的组件。
参照图10，半导体封装件1-1包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。第二半导体芯片C2的上表面的面积大于第一半导体芯片C1的上表面的面积。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第一半导体芯片C1的整个上表面，第二半导体芯片C2的至少一个边缘(如图10所示，全部四个边缘)可以延伸超出第一半导体芯片C1的相应边缘。
参照图11，半导体封装件1-2包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图11中的从第二半导体芯片C2的一个边缘到相对边缘的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。在图11的示例中，如从封装基体基底10的上表面上方看到的，第二半导体器件C2可以覆盖第一半导体器件C1的上表面的一部分，其中，第一半导体器件C1的部分上表面没有被第二半导体器件C2覆盖且没有竖直地叠置第二半导体器件C2，并且第二半导体器件C2的一部分伸出第一半导体器件C1。
参照图12，半导体封装件1-3包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图12中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第一半导体芯片C1的上表面的一部分。如图12所示，第一半导体芯片C1的在例如与第一方向垂直的第二方向上的宽度可以与第二半导体芯片C2的在相同方向上的宽度相同。在这种情况下，两个芯片的在第二方向上的相对边缘可以彼此竖直地对齐，或者如图12所示，它们彼此不对齐。
一起参照图10至图12，包括在半导体封装件1中的第二半导体芯片C2的边缘的至少一部分可以突出超过第一半导体芯片C1的边缘(或突出到第一半导体芯片C1的边缘之外)，因此第二半导体芯片C2可以伸出第一半导体芯片C1。尽管图10至图12中第二半导体芯片C2的两个或四个边缘突出超过第一半导体芯片C1的边缘，但是在特定实施例中，第二半导体芯片C2的边缘中仅有一个边缘突出超过第一半导体芯片C1的边缘。
一起参照图9至图12，第一模制构件610设置在第二半导体芯片C2的边缘的突出超过第一半导体芯片C1的边缘的部分下方。因此，在形成第二模制构件620的过程中当将模(未示出)附着到第二半导体芯片C2上并对第二半导体芯片C2施加压力时，可以使对第二半导体芯片C2的突出超过第一半导体芯片C1的边缘的部分造成的机械损坏最小化。
通过首先形成第一模制构件610并且然后形成第二模制构件620，在第二半导体芯片C2伸出第一半导体芯片C1的情况下，可以防止在第二半导体芯片C2中产生诸如破裂的机械损坏。
图13是作为图1至图9的半导体封装件1的修改例的半导体封装件1a的示例性剖视图。为了简洁起见，这里省略对图13的半导体封装件1a的与图9的半导体封装件1相同或相似的特定元件的描述。
参照图7和图13，半导体封装件1a包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
在将第二半导体芯片C2堆叠在第一半导体芯片C1上之后，形成第二模制构件620a。第二模制构件620a可以覆盖第二半导体芯片C2的上表面和侧表面。第二模制构件620a可以覆盖第二半导体芯片C2的整个上表面和整个侧表面，因此可以完全地从上方覆盖第二半导体芯片C2。
因此，第一半导体芯片C1和第二半导体芯片C2可以完全地被第一模制构件610和第二模制构件620从上方覆盖，从而可以被保护而不受外部冲击或湿气影响。
图14至图16是用于解释根据本发明构思的另一实施例的制造半导体封装件2的方法的示例性剖视图，图16是制造的半导体封装件2的剖视图。详细地讲，图14是用于解释图7的操作之后的操作的剖视图。
图14是用于解释形成底填充层710的操作的剖视图。
参照图14，底填充层710可以形成在第一半导体芯片C1和第二半导体芯片C2之间，以填充第一半导体芯片C1和第二半导体芯片C2之间的空间。可以使用例如毛细管底填充法来形成底填充层710。
底填充层710可以由例如环氧树脂形成。底填充层710可以包括填料或焊剂。填料可以由例如硅石形成。填料可以包括尺寸为例如大约0.1μm至若干μm的颗粒，并且可以具有大约0.3μm至大约1μm的平均尺寸。底填充层710可以包括质量为例如底填充层710的总质量的大约55％至大约75％的填料。包括在底填充层710中的填料的百分比可以是大约55wt％至大约75wt％。
在一个实施例中，底填充层710覆盖第一模制构件610的上表面的与第一半导体芯片C1邻近的至少一部分。底填充层710的侧表面可以突出超过第二半导体芯片C2的侧表面。底填充层710的突出超过第二半导体芯片C2的侧表面的部分的下部可以比其上部突出更多。
图15是用于解释形成包括在第二半导体封装件2中的第二模制构件620的操作的剖视图。
参照图15，形成第二模制构件620以覆盖第二半导体芯片C2的侧表面，同时暴露第二半导体芯片C2的上表面(即，非有效表面)。第二模制构件620可以覆盖第二半导体芯片C2的整个侧表面。换言之，第二半导体芯片C2的侧表面可以完全地被第二模制构件620覆盖。
底填充层710的突出超过第二半导体芯片C2的侧表面的部分可以完全地被第二模制构件620覆盖。因此，第二半导体芯片C2的侧表面可以被第二模制构件620覆盖，第二半导体芯片C2的底表面可以被底填充层710覆盖。
第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的平面上。因此，相对于封装基体基底10的上表面，第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的水平处。
第二模制构件620的侧表面可以在与封装基体基底10的上表面垂直的方向上从第一模制构件610的侧表面延伸。这样，第二模制构件620的外侧表面可以与第一模制构件610的外侧表面共面。第二模制构件620可以延伸到覆盖第一模制构件610的整个上表面的区域。
在一个实施例中，可以使用与以上已经参照图3至图5描述的形成第一模制构件610的方法相同的方法来形成第二模制构件620，因此将省略对其的详细描述。
图16是半导体封装件2的剖视图。这里可以省略对图16的半导体封装件2的与图9的半导体封装件1的元件相同的元件的描述。
参照图16，半导体封装件2包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
一起参照图9和图16，在图16中示出的半导体封装件2中，可以利用使用毛细管底填充法形成的底填充层710来填充第一半导体芯片C1和第二半导体芯片C2之间的空间，而在图9中示出的半导体封装件1中，可以利用使用MUF工艺形成的第一模制构件610来填充第一半导体芯片C1和第二半导体芯片C2之间的空间。
当第一模制构件610和第二模制构件620没有被分开地形成，而是在第一半导体芯片C1上形成第二半导体芯片C2之后立即形成单个模制构件时，底填充层710会接触第一半导体芯片C1的侧表面。然而，在根据本实施例的半导体封装件2中，因为底填充层710的底表面接触第一半导体芯片C1的上表面和第一模制构件610的上表面，所以底填充层710不会接触第一半导体芯片C1的侧表面。
图17是作为图16的半导体封装件2的修改例的半导体封装件2a的示例性剖视图。这里可以省略对图17的半导体封装件2a的与图16的半导体封装件2的元件相同或相似的元件的描述。
参照图17，半导体封装件2a包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
在将第二半导体芯片C2堆叠在第一半导体芯片C1上之后，形成第二模制构件620a。第二模制构件620a可以覆盖第二半导体芯片C2的上表面和侧表面。第二模制构件620a可以覆盖第二半导体芯片C2的整个上表面和整个侧表面，因此可以完全地从上方覆盖第二半导体芯片C2。
因此，第一半导体芯片C1和第二半导体芯片C2可以完全地被第一模制构件610和第二模制构件620覆盖，从而可以被保护而不受外部冲击或湿气影响。
图18至图21是用于解释根据本发明构思的另一示例性实施例的制造半导体封装件3的方法的剖视图和制造的半导体封装件3的示例性剖视图。详细地讲，图18是用于解释图5的操作之后的操作的剖视图。
图18是将附着到第一半导体芯片C1的第二半导体芯片C2的剖视图。
参照图18，在第二半导体芯片C2中，第二半导体器件210形成在第二半导体基底200上。底填充层720可以附着到第二半导体芯片C2的底表面。底填充层720可以形成为膜的形状，例如，非导电膜(NCF)或各向异性导电膜(ACF)。
在随后的工艺中，底填充层720可以覆盖全部的第二连接凸起250，如此以致完全地填充第一半导体芯片C1和第二半导体芯片C2之间的空间。
作为非导电膜的NCF是普通的粘结膜并具有绝缘性质。当使用该NCF时，可以通过挤压在下半导体芯片上堆叠上半导体芯片。
作为各向异性导电膜的ACF可以具有导电颗粒分布在绝缘粘结膜内的结构。ACF可以具有各向异性电特性，使得当上芯片接触下芯片时，电流仅在上芯片和下芯片的电极之间(即，在竖直方向上)流动，上芯片和下芯片中的每个中的相邻电极(即，在水平方向上)彼此绝缘。当ACF的粘结剂组分因热或挤压而熔化时，导电颗粒在面对的电极之间(例如，在第二连接凸起250和第一后焊盘144之间)排列，从而产生导电性，而相邻电极之间的空间(例如，在第二连接凸起250之间的空间)被粘结剂组分填充，因此相邻电极彼此绝缘。
图19是用于解释将第二半导体芯片C2附着到第一半导体芯片C1上的操作的示例性剖视图。
参照图19，将第二半导体芯片C2附着到第一半导体芯片C1上。第二半导体芯片C2可以附着到第一半导体芯片C1的上表面，因此可以电连接到第一半导体芯片C1的第一穿透电极120。
第二半导体芯片C1可以附着到第一半导体芯片C1和第一模制构件610上，使得第二半导体芯片C2的其上已经形成有第二半导体器件210的有效表面(例如，前表面)面对第一半导体芯片C1。
可以利用底填充层720填充第一半导体芯片C1和第二半导体芯片C2之间的空间，底填充层720具有膜的形状并附着到第二半导体芯片C2的底表面(即，有效表面)。
底填充层720可以覆盖第一模制构件610的上表面的与第一半导体芯片C1邻近的部分。可以通过挤压将第二半导体芯片C2附着到第一半导体芯片C1上。在这种情况下，底填充层720的侧表面可以突出超过第二半导体芯片C2。底填充层720的从第二半导体芯片C2向外突出的部分可以例如从第二半导体芯片C2的侧表面凸状地突出。
图20是用于解释形成包括在半导体封装件3中的第二模制构件620的操作的剖视图。
参照图20，形成第二模制构件620以覆盖第二半导体芯片C2的侧表面，同时暴露第二半导体芯片C2的上表面(即，非有效表面)。第二模制构件620可以覆盖第二半导体芯片C2的整个侧表面。换言之，第二半导体芯片C2的侧表面可以完全地被第二模制构件620覆盖。
底填充层720的突出超过第二半导体芯片C2的侧表面的部分可以完全地被第二模制构件620覆盖。因此，第二半导体芯片C2的侧表面可以被第二模制构件620覆盖，第二半导体芯片C2的底表面可以被底填充层720覆盖。
第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的平面上。因此，相对于封装基体基底10的上表面，第二模制构件620的上表面可以形成在与第二半导体芯片C2的上表面相同的水平上。
第二模制构件620的侧表面可以在与封装基体基底10的上表面垂直的方向上从第一模制构件610的侧表面延伸。第二模制构件620可以完全覆盖第一模制构件610的上表面的暴露在底填充层720之外的部分。
在一个实施例中，可以使用与以上已经参照图3至图5描述的形成第一模制构件610的方法相同的方法来形成第二模制构件620，因此将省略对其的详细描述。
图21是半导体封装件3的剖视图。这里可以省略对图21中示出的半导体封装件3的与图9和图16的半导体封装件1和半导体封装件2的元件相同的元件的描述。
参照图21，半导体封装件3包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
一起参照图9、图16和图21，在图21中示出的半导体封装件3中，可以利用呈膜形状的底填充层720来填充第一半导体芯片C1和第二半导体芯片C2之间的空间，在图16中示出的半导体封装件2中，可以利用使用毛细管底填充法形成的底填充层710来填充第一半导体芯片C1和第二半导体芯片C2之间的空间，在图9中示出的半导体封装件1中，可以利用例如使用MUF工艺形成的第二模制构件620来填充第一半导体芯片C1和第二半导体芯片C2之间的空间。
当第一模制构件610和第二模制构件620未被分开地形成，而是在第一半导体芯片C1上形成第二半导体芯片C2之后立即形成单个模制构件时，底填充层720会接触第一半导体芯片C1的侧表面。然而，在根据本实施例的半导体封装件3中，因为底填充层720的底表面接触第一半导体芯片C1的上表面和第一模制构件610的上表面，所以底填充层720不接触第一半导体芯片C1的侧表面。
图22是作为图21的半导体封装件3的修改例的半导体封装件3a的剖视图。这里可以省略对图22的半导体封装件3a的与图21的半导体封装件3的元件相同的元件的描述。
参照图22，半导体封装件3a包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1和第二半导体芯片C2。
在将第二半导体芯片C2堆叠在第一半导体芯片C1上之后，形成第二模制构件620a。第二模制构件620a可以覆盖第二半导体芯片C2的上表面和侧表面。第二模制构件620a可以覆盖第二半导体芯片C2的整个上表面和整个侧表面，因此可以完全地从上方覆盖第二半导体芯片C2。
因此，第一半导体芯片C1和第二半导体芯片C2可以完全地被第一模制构件610和第二模制构件620覆盖，从而可以被保护而不受外部冲击或湿气影响。
图13、图16、图17、图21和图22的半导体封装件1a、2、2a、3和3a中的每个半导体封装件的第一半导体芯片C1和第二半导体芯片C2之间的平面布置可以与图10至图12的半导体封装件1-1、1-2和1-3的第一半导体芯片C1和第二半导体芯片C2之间的平面布置相同，因此将省略对其的详细描述。
图23至图39是根据本发明构思的实施例的示例性半导体封装件4、4a、5、5a、6、7、8和8a的剖视图以及半导体封装件8和8a的多个方面的平面图。详细地讲，图23至图39是均包括三个半导体芯片(即，第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3)的半导体封装件4、4a、5、5a、6、7、8和8a的剖视图以及用于示出半导体封装件7、8和8a的多个方面的平面布置图。
图23是半导体封装件4的剖视图。
参照图23，半导体封装件4包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3。
与包括第一穿透电极120、第一后保护层142和第一后焊盘144的第一半导体芯片C1相似，第二半导体芯片C2包括第二穿透电极220、第二后保护层242和第二后焊盘244，第三半导体芯片C3具有与图9的第二半导体芯片C2的结构相似的结构。因此，将省略对第二半导体芯片C2和第三半导体芯片C3的详细描述。
第三半导体芯片C3可以通过第一穿透电极120和第二穿透电极220电连接到封装基体基底10。一些第一穿透电极120可以电连接到第二半导体芯片C2，剩余的第一穿透电极120可以通过第二穿透电极220电连接到第三半导体芯片C3。
第二半导体芯片C2的上表面的面积可以大于第一半导体芯片C1的上表面的面积。可选择地或额外地，第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图23中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。
第二半导体芯片C2的上表面的面积可以大于第三半导体芯片C3的上表面的面积。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2可以覆盖第三半导体芯片C3的整个底表面。
因此，第二半导体芯片C2可以突出超过第一半导体芯片C1，但第三半导体芯片C3可以不突出超过第二半导体芯片C2。
第一模制构件610可以覆盖第一半导体芯片C1。第二模制构件620可以覆盖第二半导体芯片C2和第三半导体芯片C3。
因此，当堆叠在下芯片(例如，第一半导体芯片C1)上的上芯片(例如，第二半导体芯片C2)突出超过下芯片时，可以分开地形成覆盖下芯片的下模制构件(例如，第一模制构件610)和覆盖上芯片的上模制构件(例如，第二模制构件620)。
另一方面，当堆叠在下芯片(例如，第二半导体芯片C2)上的上芯片(例如，第三半导体芯片C3)不突出超过下芯片时，可以形成覆盖上芯片和下芯片的单个模制构件(例如，第二模制构件620)。
图24是作为图23的半导体封装件4的修改例的半导体封装件4a的剖视图。
参照图24，半导体封装件4a包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3。
第二半导体芯片C2的上表面的面积可以大于第一半导体芯片C1的上表面的面积。可选择地或额外地，第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图24中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。
第三半导体芯片C3的上表面的面积可以等于第二半导体芯片C2的上表面的面积。例如，如从封装基体基底10的上表面上方看到的，第二半导体芯片C2和第三半导体芯片C3可以彼此叠置并可以具有彼此竖直地对齐的边缘。
因此，第二半导体芯片C2可以突出超过第一半导体芯片C1，但第三半导体芯片C3可以不突出超过第二半导体芯片C2。
因为第三半导体芯片C3不突出超过第二半导体芯片C2，所以可以形成覆盖第二半导体芯片C2和第三半导体芯片C3的单个模制构件(即，仅第二模制构件620)。
另外，如图24所示，第一模制构件610和第二模制构件620之间的界面与第一半导体芯片C1的顶表面共面。
图25是根据本发明构思的另一实施例的半导体封装件5的示例性剖视图。
参照图25，半导体封装件5包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3。这里省略以上参照图23描述的情况的重复描述。
第二半导体芯片C2的上表面的面积可以小于第一半导体芯片C1的上表面的面积。例如，从封装基体基底10的上表面上方的角度看，第一半导体芯片C1可以覆盖第二半导体芯片C2的整个底表面。
第三半导体芯片C3的上表面的面积可以大于第二半导体芯片C2的上表面的面积。可选择地或额外地，第三半导体芯片C3的在与封装基体基底10的上表面平行的第一方向(例如，图25中的水平方向)上的宽度可以大于第二半导体芯片C2的在该第一方向上的宽度。
这样，第三半导体芯片C3可以突出超过第二半导体芯片C2，但第二半导体芯片C2可以不突出超过第一半导体芯片C1。
因为第二半导体芯片C2不突出超过第一半导体芯片C1，所以可以形成覆盖第一半导体芯片C1和第二半导体芯片C2的单个模制构件(即，仅第一模制构件610)。
第一模制构件610可以覆盖第一半导体芯片C1和第二半导体芯片C2。第二模制构件620可以覆盖第三半导体芯片C3。
图26是作为图25的半导体封装件5的修改例的示例性半导体封装件5a的剖视图。
参照图26，半导体封装件5a包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3。
第二半导体芯片C2的上表面的面积可以等于第一半导体芯片C1的上表面的面积。例如，从封装基体基底10的上表面上方的角度看，第一半导体芯片C1和第二半导体芯片C2可以彼此叠置。
第三半导体芯片C3的上表面的面积可以大于第二半导体芯片C2的上表面的面积。可选择地或额外地，第三半导体芯片C3的在与封装基体基底10的上表面平行的第一方向(例如，图26中的水平方向)上的宽度可以大于第二半导体芯片C2的在该第一方向上的宽度。
因此，第三半导体芯片C3可以突出超过第二半导体芯片C2，但第二半导体芯片C2可以不突出超过第一半导体芯片C1。
因为第二半导体芯片C2不突出超过第一半导体芯片C1，所以可以形成覆盖第一半导体芯片C1和第二半导体芯片C2的单个模制构件(即，仅第一模制构件610)。
第一模制构件610可以覆盖第一半导体芯片C1和第二半导体芯片C2。第二模制构件620可以覆盖第三半导体芯片C3。
图27是根据本发明构思的另一实施例的示例性半导体封装件6的剖视图。
参照图27，半导体封装件6包括封装基体基底10以及顺序地堆叠在封装基体基底10的上表面上的第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3。
第二半导体芯片C2的上表面的面积可以大于第一半导体芯片C1的上表面的面积。可选择地或额外地，第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图27中的水平方向)上的宽度可以大于第一半导体芯片C1的在该第一方向上的宽度。
第三半导体芯片C3的上表面的面积可以大于第二半导体芯片C2的上表面的面积。可选择地或额外地，第三半导体芯片C3的在与封装基体基底10的上表面平行的第一方向(例如，图27中的水平方向)上的宽度可以大于第二半导体芯片C2的在该第一方向上的宽度。
因此，第三半导体芯片C3可以突出超过第二半导体芯片C2，并且第二半导体芯片C2可以突出超过第一半导体芯片C1。因此，可以分开地形成分别覆盖第一半导体芯片C1、第二半导体芯片C2和第三半导体芯片C3的模制构件。
第一模制构件610可以覆盖第一半导体芯片C1。第二模制构件620可以覆盖第二半导体芯片C2。第三模制构件630可以覆盖第三半导体芯片C3。可以在将第二半导体芯片C2附着到第一半导体芯片C1之前形成第一模制构件610，可以在将第三半导体芯片C3附着到第二半导体芯片C2之前形成第二模制构件620，可以在将第三半导体芯片C3附着到第二半导体芯片C2之后形成第三模制构件630。
图23至图27的半导体封装件4、4a、5、5a和6中的每个半导体封装件中的下芯片和突出超过下芯片的上芯片之间的平面布置可以与图10至图12的半导体封装件1-1、1-2和1-3的下芯片和突出过超下芯片的上芯片之间的平面布置相同，因此将省略对其的重复描述。
图28是根据本发明构思的另一实施例的半导体封装件7的示例性剖视图。
参照图28，半导体封装件7包括封装基体基底10、附着到封装基体基底10的上表面的第一半导体芯片C1以及堆叠在第一半导体芯片C1上的两个第二半导体芯片C2a和C2b。
相对于封装基体基底10的上表面，第二半导体芯片C2a可以形成在与第二半导体芯片C2b相同的水平处。
两个第二半导体芯片C2a和C2b中的每个半导体芯片的上表面的面积可以大于、等于或小于第一半导体芯片C1的上表面的面积。然而，当两个第二半导体芯片C2a和C2b附着到第一半导体芯片C1的上表面时，两个第二半导体芯片C2a和C2b中的一个或两个可以突出超过第一半导体芯片C1。
因此，可以分开地形成覆盖第一半导体芯片C1的第一模制构件610以及覆盖两个第二半导体芯片C2a和C2b的第二模制构件620。
第一模制构件610可以覆盖第一半导体芯片C1。第二模制构件620可以覆盖两个第二半导体芯片C2a和C2b。
图29至图31是用于示出图28的半导体封装件7的多个方面的示例性平面布置图。详细地讲，图29至图31是用于示出包括在半导体封装件7中的第一半导体芯片C1和两个第二半导体芯片C2a和C2b之间的平面布置的平面图。因此，没有示出除了封装基体基底10、第一半导体芯片C1以及第二半导体芯片C2a和C2b之外的组件。
参照图29，半导体封装件7-1包括封装基体基底10、堆叠在封装基体基底10的上表面上的第一半导体芯片C1以及堆叠在第一半导体芯片C1的上表面上的两个第二半导体芯片C2a和C2b。从封装基体基底10的上表面上方的角度看，两个第二半导体芯片C2a和C2b可以覆盖第一半导体芯片C1的除了其在两个第二半导体芯片C2a和C2b之间的部分之外的整个上表面。
因此，两个第二半导体芯片C2a和C2b中的每个半导体芯片的四个边缘中的三个可以分别突出超过第一半导体芯片C1的四个边缘中的三个。
参照图30，半导体封装件7-2包括封装基体基底10、堆叠在封装基体基底10的上表面上的第一半导体芯片C1以及堆叠在第一半导体芯片C1的上表面上的两个第二半导体芯片C2a和C2b。
两个第二半导体芯片C2a和C2b中的每个半导体芯片的四个边缘中的一个可以突出超过第一半导体芯片C1的四个边缘中的一个。
参照图31，半导体封装件7-3包括封装基体基底10、堆叠在封装基体基底10的上表面上的第一半导体芯片C1以及堆叠在第一半导体芯片C1的上表面上的两个第二半导体芯片C2a和C2b。
两个第二半导体芯片C2a和C2b中的每个半导体芯片的四个边缘中的两个可以分别突出超过第一半导体芯片C1的四个边缘中的两个。
尽管在图29至图31中两个第二半导体芯片C2a和C2b中的每个半导体芯片的四个边缘中的一个至三个可以分别突出超过第一半导体芯片C1的四个边缘中的一个至三个，但是两个第二半导体芯片C2a和C2b中的仅一个半导体芯片的边缘可以突出超过第一半导体芯片C1的边缘。第二半导体芯片C2a的分别突出超过第一半导体芯片C1的边缘的边缘的数量可以不同于第二半导体芯片C2b的分别突出超过第一半导体芯片C1的边缘的边缘的数量。
图32是根据本发明构思的另一实施例的半导体封装件8的示例性剖视图。
参照图32，半导体封装件8包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。
相对于封装基体基底10的上表面，第一半导体芯片C1a可以形成在与第一半导体芯片C1b相同的水平处。
第二半导体芯片C2可以突出超过两个第一半导体芯片C1a和C1b的边缘或者从两个第一半导体芯片C1a和C1b中的一个半导体芯片的边缘突出。
因此，可以分开地形成覆盖两个第一半导体芯片C1a和C1b的第一模制构件610以及覆盖第二半导体芯片C2的第二模制构件620。
第一模制构件610可以覆盖两个第一半导体芯片C1a和C1b。第二模制构件620可以覆盖第二半导体芯片C2。
图33至图35是用于示出图32的半导体封装件8的多个方面的示例性平面布置图。详细地讲，图33至图35是用于示出包括在图32的半导体封装件8中的两个第一半导体芯片C1a和C1b以及第二半导体芯片C2之间的平面布置的平面图。因此，没有示出除了封装基体基底10、两个第一半导体芯片C1a和C1b以及第二半导体芯片C2之外的组件。
参照图33，半导体封装件8-1包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。例如，从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以完全地覆盖两个第一半导体芯片C1a和C1b的上表面。
因此，第二半导体芯片C2的全部四个边缘可以突出超过两个第一半导体芯片C1a和C1b的外边缘。
参照图34，半导体封装件8-2包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以覆盖两个第一半导体芯片C1a和C1b的上表面的一部分。
因此，第二半导体芯片C2的一部分可以堆叠在两个第一半导体芯片C1a和C1b之间的区域上方，并且第二半导体芯片C2的边缘中的两个可以分别突出超过两个第一半导体芯片C1a和C1b中的每个第一半导体芯片的外边缘。
参照图35，半导体封装件8-3包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以覆盖两个第一半导体芯片C1a和C1b的上表面的一部分。
因此，第二半导体芯片C2的一部分可以堆叠在两个第一半导体芯片C1a和C1b之间的区域上方，并且第二半导体芯片C2的边缘中的三个可以突出到两个第一半导体芯片C1a和C1b中的每个半导体芯片的两个外边缘之外。
图36是作为图32的半导体封装件8的修改例的半导体封装件8a的示例性剖视图。
参照图36，半导体封装件8a包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。
相对于封装基体基底10的上表面，第一半导体芯片C1a可以形成在与第一半导体芯片C1b相同的水平上。
第二半导体芯片C2的在与封装基体基底10的上表面平行的第一方向(例如，图36中的水平方向)上的宽度可以小于两个第一半导体芯片C1a和C1b的在该第一方向上的组合宽度。
然而，第二半导体芯片C2的一部分可以存在于在两个第一半导体芯片C1a和C1b之外的区域中的两个第一半导体芯片C1a和C1b之间的区域的上方。
因此，可以分开地形成覆盖两个第一半导体芯片C1a和C1b的第一模制构件610以及覆盖第二半导体芯片C2的第二模制构件620。
第一模制构件610可以覆盖两个第一半导体芯片C1a和C1b。第二模制构件620可以覆盖第二半导体芯片C2。
图37至图39是用于示出图36的半导体封装件8a的多个方面的示例性平面布置图。详细地讲，图37至图39是用于示出包括在图36的半导体封装件8a中的两个第一半导体芯片C1a和C1b以及第二半导体芯片C2之间的平面布置的平面图。因此，没有示出除了封装基体基底10、两个第一半导体芯片C1a和C1b以及第二半导体芯片C2之外的组件。
参照图37，半导体封装件8a-1包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以覆盖两个第一半导体芯片C1a和C1b的上表面的一部分。
因此，第二半导体芯片C2的外边缘不突出超过两个第一半导体芯片C1a和C1b的外边缘，但是第二半导体芯片C2的中心的部分可以突出到两个第一半导体芯片C1a和C1b之外的区域中的在两个第一半导体芯片C1a和C1b之间的区域的上方。
参照图38，半导体封装件8a-2包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以覆盖两个第一半导体芯片C1a和C1b的上表面的除了彼此相对的第一半导体芯片C1a的外边缘和第二半导体芯片C2的外边缘之外的部分。
因此，第二半导体芯片C2的四个边缘中的两个可以突出超过两个第一半导体芯片C1a和C1b的外边缘。
参照图39，半导体封装件8a-3包括封装基体基底10、附着到封装基体基底10的上表面的两个第一半导体芯片C1a和C1b以及堆叠在两个第一半导体芯片C1a和C1b的上表面上的第二半导体芯片C2。从封装基体基底10的上表面上方的角度看，第二半导体芯片C2可以覆盖两个第一半导体芯片C1a和C1b的上表面的包括彼此面对的第一半导体芯片C1a的内边缘和第一半导体芯片C1b的内边缘的部分。
因此，第二半导体芯片C2的四个边缘中的一个可以突出超过两个第一半导体芯片C1a和C1b的外边缘。
尽管在图9-13、图16、图17和图21-39中半导体封装件1、1-1、1-2、1-3、1a、2、2a、2b、3、3a、4、4a、5、5a、6、7、7-1、7-2、7-3、8、8-1、8-2、8-3、8a、8a-1、8a-2和8a-3包括两个或三个半导体芯片，但是可以实现包括4个或更多个半导体芯片的半导体封装件。例如，可以实现其中4个或更多个半导体芯片顺序地堆叠在封装基体基底10上的堆叠式半导体封装件，或者其中3个或更多个半导体芯片相对于封装基体基底10的上表面设置在彼此相同的水平上的堆叠式半导体封装件。
尽管示出了仅当从封装基体基底10的上表面上方看上半导体芯片突出超过下半导体芯片时形成单独的模制构件，但是即使当下半导体芯片和上半导体芯片部分地彼此叠置时或在上半导体芯片完全地被下半导体芯片覆盖时仍可以形成单独的模制构件。虽然如此，通过当较高水平处的半导体芯片或芯片组伸出较低水平处的半导体芯片或芯片组(或外悬于较低水平处的半导体芯片或芯片组之上)时包括单独的模制构件，获得诸如以上讨论的特定益处。
图23至图26中示出了，在半导体封装件4、4a、5和5a中，通过MUF工艺用第一模制构件610或第二模制构件620来填充第一半导体芯片C1和第二半导体芯片C2之间的空间或者第二半导体芯片C2和第三半导体芯片C3之间的空间。然而，如在图16或图21的半导体封装件2或3中，可以形成底填充层710或720以填充空间。
类似地，在图27的半导体封装件6中，可以通过MUF工艺分别用第二模制构件620和第三模制构件630来填充第一半导体芯片C1和第二半导体芯片C2之间的空间以及第二半导体芯片C2和第三半导体芯片C3之间的空间。在图28的半导体封装件7中，通过MUF工艺用第二模制构件620来填充第一半导体芯片C1与第二半导体芯片C2a和C2b之间的空间。在半导体封装件8和8a中，通过MUF工艺用第二模制构件620来填充第一半导体芯片C1a和C1b与第二半导体芯片C2之间的空间。然而，如在图16或图21的半导体封装件2或3中，可以形成底填充层710或720以填充空间。
图40是根据本发明构思的实施例的包括半导体封装件的示例性存储模块1100的平面图。
参照图40，存储模块1100包括模块基底1110和附着到模块基底1110的多个半导体封装件1120。
半导体封装件1120可以包括根据以上描述的各个实施例的一个或更多个半导体封装件。例如，半导体封装件1120可以包括图9-13、图16、图17和图21-39的半导体封装件1、1-1、1-2、1-3、1a、2、2a、2b、3、3a、4、4a、5、5a、6、7、7-1、7-2、7-3、8、8-1、8-2、8-3、8a、8a-1、8a-2和8a-3。一些或全部半导体封装件1120可以是根据不同实施例的不同类型的封装件，或者全部半导体封装件1120可以是根据以上描述的实施例中的一个实施例的相同类型的封装件。
可以适配到母板的插座中的连接单元1130布置在模块基底1110的一侧上。陶瓷去耦合电容器1140布置在模块基底1110上。存储模块1100不限于图40中示出的构造并且可以以各种形式制造。
图41是根据本发明构思的实施例的包括半导体封装件的示例性系统1200的框图。
参照图41，系统1200可以包括控制器1210、输入/输出(I/O)装置1220、存储装置1230和接口1240。系统1200可以是例如移动系统或者传输或接收信息的系统。在一些实施例中，移动系统是个人数字助理(PDA)、便携式电脑、上网本、无线电话、移动电话、数字音乐播放器或存储卡。控制器1210控制在系统1200中执行的程序，并且可以是微处理器、数字信号处理器、微控制器或与这些装置类似的装置。I/O装置1220可以用于输入或输出系统1200的数据。系统1200可以通过使用I/O装置1220连接到外部装置(例如，个人电脑或网络)并可以与外部装置交换数据。I/O装置1220可以是键区、键盘或显示器。
存储装置1230可以存储用于操作控制器1210的代码和/或数据或者存储由控制器1210处理的数据。在一个实施例中，存储装置1230包括根据本发明构思的实施例的半导体封装件。例如，存储装置1230可以包括图9-13、图16、图17或图21-39的半导体封装件1、1-1、1-2、1-3、1a、2、2a、2b、3、3a、4、4a、5、5a、6、7、7-1、7-2、7-3、8、8-1、8-2、8-3、8a、8a-1、8a-2或8a-3。
接口1240可以是系统1200和另一个外部装置之间的数据传输路径。控制器1210、I/O装置1220、存储装置1230和接口1240可以通过总线1250彼此通信。可以将系统1200应用到例如移动电话、MP3播放器、导航、便携式多媒体播放器(PMP)、固态硬盘(SSD)或家用电器。
图42是根据本发明构思的实施例的包括半导体封装件的示例性存储卡1300的框图。
参照图42，存储卡1300包括存储装置1310和存储控制器1320。
存储装置1310可以存储数据。在一些实施例中，存储装置1310是即使当对其提供的电力中断时仍可以保持存储的数据的非易失性存储器。存储装置1310包括根据本发明构思的实施例的半导体封装件。例如，存储装置1310可以包括图9-13、图16、图17或图21-39的半导体封装件1、1-1、1-2、1-3、1a、2、2a、2b、3、3a、4、4a、5、5a、6、7、7-1、7-2、7-3、8、8-1、8-2、8-3、8a、8a-1、8a-2或8a-3。
存储控制器1320可以响应于来自主机1330的读取/写入请求来读取来自存储装置1310的数据或者将数据写入到存储装置1310。
在根据一个或更多个公开的实施例的半导体封装件及其制造方法中，当堆叠在半导体封装件内的至少两个半导体芯片中的上半导体芯片伸出下半导体芯片时，可以在形成半导体封装件的过程中防止上半导体芯片受到物理损坏。损坏的防止可以起因于使用在不同时间应用的两个单独的模制构件，其中，与下半导体芯片处于相同水平的模制构件有助于防止当上半导体芯片被附着时对上半导体芯片造成的损坏。
因此，可以堆叠半导体芯片，而不管半导体芯片的尺寸如何，从而形成半导体封装件。这样，不管半导体芯片的尺寸如何，可以在考虑每个半导体芯片的性能和特性的情况下确定半导体芯片的堆叠顺序。因此，可以获得高性能的半导体封装件。
虽然已经参照本发明构思的示例性实施例具体地示出并描述了本发明构思，但是将理解的是，在不脱离权利要求书的精神和范围的情况下，可以在这里做出形式和细节上的各种改变。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
封装基体基底；
至少一个第一半导体芯片，设置在封装基体基底上；
第一模制构件，设置在与所述至少一个第一半导体芯片相同的水平处并且不覆盖所述至少一个第一半导体芯片的上表面；
至少一个第二半导体芯片，堆叠在所述至少一个第一半导体芯片上以在所述至少一个第一半导体芯片和第一模制构件上方延伸，其中，第一模制构件的至少一部分和所述至少一个第一半导体芯片设置在封装基体基底和所述至少一个第二半导体芯片之间；以及
第二模制构件，设置在与所述至少一个第二半导体芯片相同的水平处，其中，
第二模制构件在界面处接触第一模制构件，
第一模制构件由具有第一杨氏模量的材料形成，第二模制构件由具有比第一杨氏模量大的第二杨氏模量的材料形成。
2.根据权利要求1所述的半导体封装件，其中，第一模制构件覆盖所述至少一个第一半导体芯片的侧表面。
3.根据权利要求1所述的半导体封装件，其中，相对于封装基体基底的上表面，第一模制构件的上表面形成在与所述至少一个第一半导体芯片的上表面相同的水平处。
4.根据权利要求1所述的半导体封装件，其中，第二模制构件不覆盖所述至少一个第二半导体芯片的上表面。
5.根据权利要求4所述的半导体封装件，其中，第二模制构件覆盖所述至少一个第二半导体芯片的侧表面。
6.根据权利要求1所述的半导体封装件，其中，第二模制构件覆盖所述至少一个第二半导体芯片的上表面和侧表面。
7.根据权利要求1所述的半导体封装件，其中：
形成第一模制构件的材料是包括使得第一模制构件具有第一杨氏模量的第一填料颗粒的第一材料；以及
形成第二模制构件的材料是包括使得第二模制构件具有第二杨氏模量的第二填料颗粒的第一材料。
8.根据权利要求1所述的半导体封装件，其中：
形成第二模制构件的材料覆盖所述至少一个第二半导体芯片的侧表面并填充所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间的空间。
9.根据权利要求1所述的半导体封装件，其中：
形成第二模制构件的材料覆盖所述至少一个第二半导体芯片的侧表面，并且不同的材料填充所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间的空间，使得形成第二模制构件的材料和所述不同的材料覆盖第一模制构件的最上面的表面。
10.根据权利要求1所述的半导体封装件，其中：
所述至少一个第一半导体芯片包括穿透电极，
所述至少一个第二半导体芯片通过穿透电极电连接到封装基体基底。
11.根据权利要求1所述的半导体封装件，其中，所述至少一个第二半导体芯片的上表面大于所述至少一个第一半导体芯片的上表面，和/或，所述至少一个第二半导体芯片的在与封装基体基底的上表面平行的第一方向上的宽度大于所述至少一个第一半导体芯片的在第一方向上的宽度。
12.根据权利要求1所述的半导体封装件1，其中，第一模制构件的外侧表面与第二模制构件的外侧表面共面。
13.一种半导体封装件，所述半导体封装件包括：
封装基底，在半导体封装件的底部处；
第一半导体芯片，堆叠在封装基底上，并设置在封装基底上方；
第二半导体芯片，堆叠在封装基底上，并设置在第一半导体芯片上方，其中，第二半导体芯片伸出第一半导体芯片；
一组第一穿透电极，竖直地延伸穿过第一半导体芯片并将封装基底的电路电连接到第二半导体芯片的电路；
第一模制构件，在与第一半导体芯片相同的水平处并覆盖第一半导体芯片的侧表面；以及
第二模制构件，在与第二半导体芯片相同的水平处并覆盖第二半导体芯片的侧表面，
其中，第二半导体芯片竖直地叠置第一模制构件的至少一部分。
14.根据权利要求13所述的半导体封装件，其中：
第一模制构件的最上面的表面在第一模制构件和第二模制构件之间的界面处接触第二模制构件的最下面的表面。
15.根据权利要求13所述的半导体封装件，其中，第一模制构件具有第一弹性，第二模制构件具有小于第一弹性的第二弹性。
16.根据权利要求13所述的半导体封装件，其中，第一模制构件和第二模制构件由具有不同量或尺寸的填料的相同材料形成或者由不同的材料形成。
17.根据权利要求13所述的半导体封装件，其中，第二模制构件填充第一半导体芯片和第二半导体芯片之间的空间。
18.一种半导体封装件，所述半导体封装件包括：
封装基底；
第一半导体芯片，附着到封装基底上并包括穿透电极；
第一模制构件，覆盖封装基底的上表面，并且具有形成在与第一半导体芯片的上表面相同平面上的上表面；
第二半导体芯片，堆叠在第一半导体芯片上，通过穿透电极电连接到封装基底，并且从封装基底的上表面上方看，叠置第一模制构件的一部分；以及
第二模制构件，覆盖第二半导体芯片的至少一部分，并且具有在与封装基底的上表面垂直的方向上从第一模制构件的侧表面延伸的侧表面。
19.根据权利要求18所述的半导体封装件，其中，第二模制构件的外侧表面与第一模制构件的外侧表面共面。
20.一种制造半导体封装件的方法，所述方法包括：
将包括穿透电极的第一半导体芯片附着到封装基体基底上；
形成覆盖第一半导体芯片的侧表面并且不覆盖第一半导体器件的上表面的第一模制构件；
在第一半导体芯片上堆叠第二半导体芯片；以及
形成覆盖第二半导体芯片的第二模制构件，
其中，在第一半导体芯片上堆叠第二半导体芯片的步骤包括：在第一半导体芯片上堆叠第二半导体芯片，使得第二半导体芯片电连接到穿透电极，并且第二半导体芯片的至少一部分设置在第一模制构件上。
21.根据权利要求20所述的方法，其中，形成第一模制构件的步骤包括：
将具有平坦的底表面的模附着到第一半导体芯片的上表面；
将模制材料引入到在模和封装基体基底之间的空间中，以覆盖封装基体基底的上表面和第一半导体芯片的侧表面；以及
去除模。
22.根据权利要求20所述的方法，其中，堆叠第二半导体芯片的步骤包括：
将覆盖第二半导体芯片的底表面的非导电膜附着到第二半导体芯片；
将第二半导体芯片附着到第一半导体芯片上，使得第二半导体芯片电连接到穿透电极。
23.根据权利要求20所述的方法，所述方法还包括：在堆叠第二半导体芯片之后，使用毛细管底填充法在第一半导体芯片和第二半导体芯片之间形成底填充层。
24.根据权利要求20所述的方法，其中，形成第二模制构件的步骤包括：形成第二模制构件，使得第二模制构件填充第一半导体芯片和第二半导体芯片之间的空间。
25.根据权利要求20所述的方法，其中：
形成第二模制构件的步骤包括：形成第二模制构件，使得第二模制构件覆盖第二半导体芯片的侧表面并且不覆盖第二半导体芯片的上表面，
所述方法还包括：在形成第二模制构件之后，附着覆盖第二半导体芯片的上表面的散热构件。
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