CN106098637A - 具有伪管芯的扇出堆叠系统级封装（sip）及其制造方法 - Google Patents

具有伪管芯的扇出堆叠系统级封装（sip）及其制造方法 Download PDF

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Abstract

一种示例性封装件包括第一扇出层、位于第一扇出层上方的扇出再分布层(RDL)以及位于扇出RDL上方的第二扇出层。第一扇出层包括一个或多个第一器件管芯以及沿着一个或多个第一器件管芯的侧壁延伸的第一模塑料。第二扇出层包括接合至扇出RDL的一个或多个第二器件管芯、接合至扇出RDL的伪管芯以及沿着一个或多个第二器件管芯和伪管芯的侧壁延伸的第二模塑料。扇出RDL将一个或多个第一器件管芯电连接至一个或多个第二器件管芯，并且伪管芯基本上没有任何有源器件。本发明的实施例还涉及具有伪管芯的扇出堆叠系统级封装(SIP)及其制造方法。

Description

具有伪管芯的扇出堆叠系统级封装（SIP）及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及具有伪管芯的扇出堆叠系统级封装(SIP)及其制造方法。
背景技术
诸如叠层封装件(PoP)的3D封装件应用正变得越来越流行并且广泛用于移动器件，因为它们可以通过例如集成逻辑芯片(例如，应用处理器(AP))、高容量/带宽存储芯片(例如，动态随机存取存储器(DRAM))、宽输入/输出(WIO)芯片、低功耗双倍速X(LPDDRx)芯片等和/或其他异构芯片(例如，传感器、微电子机械(MEM)、网络设备等)增强电性能。现有的PoP器件和封装结构面临满足下一代应用的细沟道和高密度路由需求的挑战。
发明内容
本发明的实施例提供了一种封装件，包括：第一扇出层，包括：一个或多个第一器件管芯；和第一模塑料，沿着所述一个或多个第一器件管芯的侧壁延伸；扇出再分布层(RDL)，位于所述第一扇出层上方；以及第二扇出层，位于所述扇出RDL上方，其中，所述第二扇出层包括：一个或多个第二器件管芯，接合至所述扇出RDL，其中，所述扇出RDL将所述一个或多个第一器件管芯电连接至所述一个或多个第二器件管芯；伪管芯，接合至所述扇出RDL，其中，所述伪管芯基本上没有任何有源器件；和第二模塑料，沿着所述一个或多个第二器件管芯和所述伪管芯的侧壁延伸。
本发明的另一实施例提供了一种封装件，包括：第一器件层，包括：一个或多个第一器件管芯；和第一模塑料，环绕所述一个或多个第一器件管芯；第二器件层，包括：一个或多个第二器件管芯；伪管芯，其中，所 述伪管芯的尺寸和材料根据所述第二器件层的期望的有效热膨胀系数(CTE)；和第二模塑料，环绕所述一个或多个第二器件管芯和所述伪管芯；以及扇出再分布层(RDL)，位于所述第一器件层和所述第二器件层之间，其中，所述一个或多个第一器件管芯和所述一个或多个第二器件管芯电连接至所述扇出RDL。
本发明的又一实施例提供了一种用于形成封装件的方法，包括：形成第一扇出层，其中，形成所述第一扇出层包括在一个或多个第一器件管芯周围形成第一模塑料；在所述第一扇出层上方形成扇出再分布层(RDL)；以及在所述扇出RDL上方形成第二扇出层，其中，形成所述第二扇出层包括：将一个或多个第二器件管芯接合至所述扇出RDL；将伪管芯接合至所述扇出RDL，其中，根据所述第二扇出层的期望的有效热膨胀系数(CTE)选择所述伪管芯的尺寸和材料；和将第二模塑料分配在所述一个或多个第二器件管芯和所述伪管芯周围。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据一些实施例的第一器件封装件的截面图和俯视图。
图2A至图2C示出了根据一些实施例的第一器件封装件的各个截面轮廓。
图3A至图3G示出了根据一些实施例的制造第一器件封装件的中间步骤的各个截面图。
图4示出了根据一些实施例的第二器件封装件的截面图。
图5示出了根据一些实施例的第三器件封装件的截面图。
图6示出了根据一些其他实施例的用于形成具有伪管芯的器件封装件的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
例如，在一些方面中，各个示例实施例可以使薄封装件轮廓能够集成存储器(例如，DRAM、LPDDRx、WIO等)和逻辑芯片。可以在薄轮廓堆叠扇出封装件中实现改进的存储容量和带宽。实施例可以使用中间通孔作为用于代替衬底通孔(TSV)的电路由或除了衬底通孔(TSV)之外的电路由的选择，因此降低了硅资产损失和制造成本。实施例也可以提供堆叠系统级封装(SiP)中的较好的热性能和较低的RLC寄生效应。
在一些实施例中，在扇出SiP中集成各种器件芯片。各种芯片可以设置在堆叠扇出层中，并且每个层之间的RDL提供芯片和/或外部连接件之间的电连接。例如，核心逻辑芯片(例如，应用处理器(AP)、片上系统(SoC)等)使用封装件的TIV(设置在每个扇出层中)和RDL(设置在每个层上方和/或下方)与其他扇出层中的芯片通信。也可以可选择地在芯片中采用TSV以用于进一步的电连接。器件封装件的每个扇出层可以包括以下的一个或多个：动态随机存取存储器(DRAM)、低功耗双倍速X(LPDDRx)、宽输入/输出(WIO)存储器、NAND闪存、SRAM捕捉等 的存储芯片。也可以包括诸如逻辑、模拟、传感器、网络、微电子机械(MEM)等的其他类型的芯片。每个扇出层中的芯片的数量可以大于或等于一个。集成扇出SiP可以用于各种应用，诸如移动计算、移动健康(例如，健康监测)、可穿戴电子产品、物联网(IoT)、大数据等。
不同扇出层中的管芯的不同配置可以产生热膨胀系数(CTE)失配。例如，参照图1A，每个扇出层101(标记为101A和101B)包括一个或多个半导体管芯102/104，由于存在于这种管芯102/104中的半导体材料(例如，硅)，管芯102/104具有约3.0的有效CTE。层101还可以包括各种其他材料(例如，模塑料124和/或TIV 126)，它们可以具有更高的有效CTE。层101中的管芯102和104的存在从周围材料(例如，模塑料124和/或TIV 126)减小了作为每个层中的管芯的总尺寸的函数的每个层101的总有效CTE。例如，具有较大管芯的层比具有较小管芯的层具有相应地更低的有效CTE。
示例性封装件中的各个管芯可以具有不同的尺寸。例如，在一些当前的应用中，逻辑管芯(例如，管芯102)可以占据比多个存储管芯(例如，管芯104)的组合表面面积显著更大的表面面积/覆盖区。因此，在不存在其他管芯的情况下，具有逻辑管芯的扇出层的有效CTE可以低于具有多个存储管芯的扇出层的有效CTE。当器件封装件处于室温时(例如，约25摄氏度)以及当器件封装件暴露于高温时(例如，约260摄氏度或更高)时，各个层的CTE失配可以产生翘曲。例如，产生的封装件可以具有图2A中示出的不可接受的大“哭”轮廓，其中，封装件的中间部分100A高于封装件的边缘部分100B。
在一些实施例中，伪管芯(例如，伪管芯106)可以插入在一个或多个扇出层101中以减小CTE失配和改进产生的封装件的翘曲轮廓。伪管芯可以包括用于将扇出层的有效CTE调整至期望水平的任何合适的材料。伪管芯可以包括用于降低层的有效CTE的材料，诸如硅或玻璃。在其他实施例中，伪管芯可以包括用于升高层的有效CTE的材料，诸如铜或聚合物。通过包括伪管芯，可以减小具有哭轮廓(图2A中的尺寸T1)的封装件的最高点和最低点之间的差别。可选地，包括伪管芯可以产生具有如图2B所 示的基本上水平横向表面的封装件。在又其他实施例中，包括伪管芯可以产生具有图2C中示出的“笑”轮廓的封装件，其中，中间部分100A低于边缘部分100B。
图1A和图1B示出在器件封装件100中包括伪管芯106以减轻由于层之间的CTE失配引起的翘曲。图1A示出两个扇出层101A和101B的截面图，扇出层101A和101B可以是具有任何数量的扇出层的较大器件封装件100的部分。图1B示出层101B的相应的俯视图。虽然图1A示出特定封装件配置，但是在其他实施例中，一个或多个伪管芯106可以集成到具有任何封装件配置的器件层中。
扇出层101A包括逻辑管芯102、环绕管芯102的模塑料124以及延伸穿过模塑料124的TIV 126。逻辑管芯102可以是AP、SoC等，并且逻辑管芯102可以提供封装件100中的核心控制功能。在一些实施例中，核心逻辑管芯102可以是器件封装件中的消耗大多数功率的管芯(例如，生成最多热量的管芯)。管芯102可以包括半导体衬底、有源器件和互连结构(未示出)。衬底可以是块状硅衬底，但是也可以使用包括III族、IV族和V族元素的其他半导体材料。可选地，衬底可以是绝缘体上硅衬底、绝缘体上锗衬底等。可以在衬底的顶面处形成诸如晶体管的有源器件。可以在衬底的有源器件和前侧上方形成互连结构。术语“面向”或“前”面或侧是本文中用来意指器件的主要表面的术语，在前侧上形成有源器件和互连层。同样地，管芯的“后”面是与面向或前相对的主要表面。
互连结构可以包括使用任何合适的方法形成的包含导电部件(例如，导线和通孔，导线和通孔包括铜、铝、钨、它们的组合等)的层间电介质(ILD)和/或金属间介电(IMD)层。ILD和IMD可以包括设置在这种导电部件之间的具有例如低于约4.0或甚至2.8的k值的低k介电材料。例如，在一些实施例中，ILD和IMD可以由氧化硅、SiCOH、聚合物等制成。互连结构电连接各种有源器件以在管芯102内形成功能电路，诸如逻辑控制电路。
可以在互连结构上方形成输入/输出(I/O)和钝化部件。例如，接触焊盘可以形成在互连结构上方并且可以通过互连结构中的各个导电部件电连 接至有源器件。接触焊盘可以包括诸如铝、铜等的导电材料。此外，钝化层可以形成在互连结构和接触焊盘上方。在一些实施例中，钝化层可以由诸如氧化硅、未掺杂的硅酸盐玻璃、氮氧化硅等的材料形成。也可以使用其他合适的钝化材料。钝化层的部分可以覆盖接触焊盘的边缘部分。可以在接触焊盘上方设置柱凸块110，并且可以在邻近的柱凸块110之间设置介电材料112(例如，钝化层)。在一些实施例中，介电材料112可以包括聚合物。
柱凸块110可以将管芯102电连接至前侧RDL 108A，前侧RDL 108A可以横向延伸超出管芯102的边缘。在图1A示出的封装件100的方位中，RDL 108A设置在扇出层101A的底面上。外部连接件120(例如，球栅阵列(BGA)球等)可以形成在RDL 108A上，RDL 108A可以将管芯102电连接至这种连接件。连接件120还可以将封装件100接合至其他封装组件，诸如其他器件管芯、中介板、封装衬底、印刷电路板、母板等。在其他实施例中，RDL 108A可以将管芯102电连接至形成在RDL 108A下面的其他扇出层。在这种实施例中，外部连接件120可以设置在封装件100的不同部分上。
可以在扇出层101A的顶面上设置后侧RDL 108B。TIV 126(例如，延伸穿过模塑料124)可以提供RDL 108A和108B之间的信号路径，并且管芯102可以通过柱凸块110电连接至RDL 108A、108B以及TIV 126。在一些实施例中，管芯102还可以包括TSV(未示出)以提供RDL 108A和108B之间的信号路径。管芯102可以通过粘合层(例如，管芯附接膜(DAF)层118)附接至RDL 108B。
在RDL 108B上方设置第二扇出层101B。层101B包括管芯104，管芯104可以小于管芯102。管芯104可以通过连接件150(例如，柱凸块)电连接至RDL 108B(以及因此管芯102、TIV 126和RDL 108A)。在一些实施例中，管芯104可以包括与管芯102类似的部件(例如，半导体衬底、有源器件、互连层、接触焊盘等)，并且管芯104中的功能电路可以提供与管芯102相同或不同的功能。例如，管芯104可以是任何类型的集成电路，诸如存储管芯(例如，DRAM、LPDDRx、WIO、NAND闪存等)、模 拟电路、数字电路、混合信号、传感器管芯、微电子机械(MEM)管芯、网络管芯等。额外的RDL 108C可以设置在扇出层101B上方，并且管芯104可以通过粘合层118附接至RDL 108C。在一些实施例中，管芯104中的TSV(未示出)可以提供RDL 108B和108C之间的信号路径。在一些实施例中，也可以在扇出层101B中形成TIV以提供RDL 108B和108C之间的信号路径。可以在RDL 108C和/或层101B中形成额外的扇出层和/或互连部件以电连接各个管芯和RDL。
如由图1B的俯视图示出的，管芯102(以虚线示出)占据比组合的管芯104更大的覆盖区。例如，在示出的实施例中，管芯102具有纵向尺寸L1、横向尺寸W1和L1乘以W1的表面面积。在一些实施例中，L1/W1的比率为约0.8至约1.2。每个管芯104具有纵向尺寸L2、横向尺寸W2和L2乘以W2的表面面积。在一些实施例中，L2/W2的比率接近约1.0，例如，约0.8至约1.2。在实施例中，管芯102的表面面积(例如，L1乘以W1)大于管芯104的组合表面面积(例如，L2乘以W2的两倍)。在各个实施例中，各个宽度(例如，W1和/或W2)可以为约3mm至约11mm。在这样的实施例中，各个长度(例如，L1和/或L2)可以为约10mm至约13mm。在其他实施例中，也可以使用管芯102和/或104的其他尺寸和/或比率。
在不存在伪管芯106的情况下，层101A包括更多的半导体材料(例如，硅)并且比层101B具有更低的有效CTE。因此，在层101B中包括至少一个伪管芯106以将层101B的有效CTE减小至期望水平(例如，接近层101A的有效CTE)。伪管芯106可以不包括任何功能电路或有源器件。包括伪管芯106以降低层101A和101B之间的CTE失配，并且伪管芯106可以不实施任何电功能且与封装件100中的其他部件(例如，RDL 108和/或管芯102/104)电隔离。例如，伪管芯106可以是基本上纯的硅块以增加层101B中的半导体材料的量，从而减小层101A和101B之间的CTE失配。在其他实施例中，伪管芯106可以包括用于减小层101B中的有效CTE的其他合适的材料(例如，玻璃)。
在一些实施例中，伪管芯106具有纵向尺寸L3和横向尺寸W3。在一 些实施例中，L3/W3的比率接近约2.0。层101B中的管芯之间的距离(例如，P1)可以为约0.1mm。扇出层101B可以具有纵向尺寸L4和横向尺寸W4。也可以使用具有用于伪管芯106的不同尺寸和间距的其他配置。可以基于扇出层(例如，层101B)的期望的有效CTE选择伪管芯106的材料和尺寸，在该扇出层中设置伪管芯106。例如，参照图1B的扇出层配置，可以根据以下方程式计算沿着横跨管芯104/106的x轴的层101B的有效CTE：其中，αSi是硅的CTE，α伪是伪管芯106的材料(例如，硅或玻璃)的CTE，并且αMC是模塑料124的CTE。可以根据以下方程式计算沿着横跨伪管芯106的y轴的层101B的有效CTE： 可以使用用于确定伪管芯106的尺寸和材料以获得期望的有效CTE的其他模型。
已经观察到，当层101B中的管芯(例如，管芯104/106)与层101A中的管芯(例如，管芯102)的总表面面积的比率介于约0.8至约1.2时，可以获得具有相对较低的翘曲的封装件。例如，当包括以上描述的伪管芯时，在高温下的产生的封装件的顶面中的高度差(例如，由图2A中的T1表示)可以从当前应用中的约140μm减小至小于约60μm。也已经观察到，当层101B的有效CTE和层101A的有效CTE的比率为约0.9至约1.1时，可以获得相对较低的翘曲。
此外，可以基于除了周围的扇出层(例如，层101A)之外的周围的器件层(例如，RDL 108)的有效CTE选择期望的有效CTE。已经观察到，周围的器件层可以在不同的温度下影响层101B的翘曲。例如，由于扇出层101B和RDL 108B之间的CTE失配引起的翘曲可能在室温下更普遍，而由于扇出层101A和101B之间的CTE失配引起的翘曲可能在高温下更普遍。因此，当选择伪管芯106的期望的有效CTE时，可以考虑包括RDL 108和层101A的所有周围的层的有效CTE。
封装件100也可以包括额外的部件，诸如散热部件(未示出)。例如，热界面材料和散热盖可以设置在最顶扇出层(例如，层101B/RDL 108C)上方。例如，TIM可以包括具有良好导热率的聚合物，导热率可以在约3瓦每米开(W/m·K)至约5W/m·K之间或更高。散热盖还可以具有例如介 于约200W/m·K至约400W/m·K之间或更高的高导热率，并且可以使用金属、金属合金、石墨、碳纳米管(CNT)等形成。
图3A至图3G示出了根据一些实施例的制造图1A的扇出层的各个中间步骤。在图3A中，提供后侧RDL 108C。可以在载体(未示出)上形成RDL 108C。RDL 108C可以包括一层或多层介电材料，介电材料具有形成在其中的诸如导线和通孔的导电部件(未示出)。RDL 108C中的介电材料可以使用任何合适的方法(例如，旋涂技术、溅射等)由任何合适的材料(例如，聚酰亚胺(PI)、聚苯并恶唑(PBO)、BCB、环氧化物、有机硅、丙烯酸酯、非填充酚醛树脂、硅氧烷、氟掺杂的聚合物、聚降冰片烯、氧化物、氮化物等)形成。在一些实施例中，RDL 108C的形成可以包括图案化介电材料(例如，使用光刻和/或蚀刻工艺)以及在图案化的介电层中和/或上形成导电部件。例如，使用掩模层限定导电部件的形状以及使用化学镀/电化学镀工艺，可以通过沉积晶种层来形成导电部件。
半导体管芯104和伪管芯106可以使用粘合层118接合至BS RDL。如上所述，管芯104可以包括有源器件/功能电路，而伪管芯106可以不包括任何有源器件或功能电路。可以基于管芯104的尺寸和形成的扇出层(例如，层101B)的期望的有效CTE来确定伪管芯106的尺寸。
接下来，在图3B中，可以实施晶圆级模制/回研磨。例如，模塑料124可以分配在接合的管芯104/106之间。模塑料124可以包括任何合适的材料，诸如环氧树脂、模制底部填充物等。用于形成模塑料124的合适的方法可以包括压缩模制、传递模制、液体包封模制等。例如，模塑料124可以以液体的形式分配在管芯104/106之间。随后，实施固化工艺以使模塑料124凝固。模塑料124的填充可以溢出管芯104/106，从而使得模塑料124覆盖管芯104/106的顶面。可以采用机械研磨、化学机械抛光(CMP)或其他回蚀刻技术以去除模塑料124的过量部分并且暴露管芯104的连接件(例如，柱凸块150)。在平坦化之后，模塑料124、管芯104和伪管芯106的顶面可以基本上齐平。因此，在封装件100中完成扇出层101B。
图3C示出在层101B上方形成RDL 108B。RDL 108B可以电连接至管芯104的柱凸块150。在图3D中，可以在RDL 108B上方形成TIV 126。 TIV 126可以包括导电材料(例如，铜)并且可以通过任何合适的工艺形成。例如，具有开口的图案化的掩模层(未示出)可以用于限定这种TIV的形状。开口可以暴露形成在RDL 108B上方的晶种层(未示出)。掩模层中的开口可以填充有导电材料(例如，在化学镀工艺或电化学镀工艺中)。镀工艺可以单向地填充图案化的光刻胶中的开口(例如，从晶种层向上)。单向填充可以允许这种开口的更均匀的填充，特别是对于高高宽比TIV。可选地，可以在图案化的掩模层中的开口的侧壁和底面上形成晶种层，并且可以多向地填充这种开口。随后，可以以灰化和/或湿剥离工艺去除图案化的掩模层。也可以使用蚀刻工艺去除晶种层的过量部分，从而留下位于RDL 108B上方并且电连接至RDL 108B的TIV 126。也可以通过铜线接合工艺使用铜线柱形成TIV 126(例如，其中不需要掩模、光刻胶和镀)。在图3E中，另一半导体管芯(例如，核心逻辑管芯102)可以接合至(例如，使用粘合层118)RDL 108B的与管芯104/106相对的表面。
随后，如图3F所示，可以实施另一晶圆级模制/回研磨。例如，模塑料124可以分配在管芯102和各个TIV 126之间，并且可以实施平坦化以暴露管芯102上的连接件(例如，柱凸块110)。因此，在器件封装件中形成第二扇出层101A。在一些实施例中，层101A的管芯(例如，管芯102)的表面面积与层101B中的管芯(例如，管芯104/106)的表面面积的比率为约0.8至约1.2。
接下来，在图3G中，使用与以上描述的类似的工艺，在层101A上方形成一个或多个RDL(RDL 108A)。RDL 108A可以电连接至管芯102和TIV 126。TIV 126可以进一步电连接RDL 108A和108B。随后可以形成额外的部件(例如，外部连接件、额外的层、额外的RDL、功能管芯、伪管芯、封装件、散热部件等)。
图4示出了根据一些可选实施例的器件封装件200的截面图。封装件200可以与封装件100基本上类似，其中，相同的参考字符标示相同的元件。然而，在封装件200中，管芯102可以占据比管芯104小的覆盖区。因此，在不存在伪管芯106的情况下，层101A的有效CTE可以高于层101B的有效CTE。因此，可以在层101A中包括包含相对较低CTE材料(例如， 硅或玻璃)的伪管芯106以降低它的有效CTE，从而减小CTE失配和翘曲。此外，基于处理局限性、布局设计、制造效率等，可以在各个位置处的扇出层中包括多个伪管芯106。
图5示出了根据一些可选实施例的器件封装件300的截面图。封装件300可以与封装件200基本上类似，其中，相同的参考字符标示相同的元件。类似于封装件200，在封装件300中，管芯102可以占据比管芯104小的覆盖区。因此，在不存在伪管芯106的情况下，层101A的有效CTE可以高于层101B的有效CTE。然而，在封装件300中，伪管芯106可以包括在层101B中以升高层101B的有效CTE，从而减小CTE失配和翘曲。例如，伪管芯106可以包括相对较高CTE的材料(例如，具有约18的CTE的铜)。当高CTE伪管芯106包括在层101B中时，增大了层101B的有效CTE。因此，在各个实施例中，基于周围的层(例如，RDL、其他层等)，伪管芯106可以用于将有效CTE增大或减小至期望水平。
图6示出了根据一些实施例的用于形成器件封装件的工艺流程图400。在步骤402中，形成第一扇出层(例如，层101A)。第一扇出层可以包括器件管芯(例如，逻辑管芯102)和在器件管芯周围延伸的模塑料(例如，模塑料124)。在步骤404中，在第一扇出层上方形成一个或多个扇出RDL(例如，RDL 108B)。扇出RDL可以使用器件管芯中的连接件(例如，柱凸块110)电连接至器件管芯。在步骤406中，在一个或多个RDL上方形成第二扇出层(例如，扇出层101B)。第二扇出层可以包括一个或多个器件管芯(例如，管芯104)。此外，第一扇出层或第二扇出层的至少一个包括一个或多个伪管芯(例如，伪管芯106)，并且可以根据扇出层的期望的CTE选择伪管芯的尺寸。在一些实施例中，扇出层的期望的CTE可以根据相邻的器件封装件层(例如，其他扇出层和/或RDL)。
本文中描述的各个实施例包括接合至各个封装件配置中的其他管芯(例如，存储器、逻辑、传感器、网络等电路)的核心逻辑管芯。每个管芯可以设置在各个扇出层中。伪管芯可以包括在各个扇出层中，并且可以选择伪管芯的尺寸和/或材料以减小各个扇出层之间的CTE失配。RDL可以设置在这种扇出层的前侧和/或后侧上，并且延伸在层之间的TIV可以提 供不同RDL之间的电连接。因此，封装件中的管芯可以电连接至其他管芯和/或外部连接件。
根据实施例，一种封装件包括第一扇出层、位于第一扇出层上方的扇出再分布层(RDL)以及位于扇出RDL上方的第二扇出层。第一扇出层包括一个或多个第一器件管芯以及沿着一个或多个第一器件管芯的侧壁延伸的第一模塑料。第二扇出层包括接合至扇出RDL的一个或多个第二器件管芯、接合至扇出RDL的伪管芯以及沿着一个或多个第二器件管芯和伪管芯的侧壁延伸的第二模塑料。扇出RDL将一个或多个第一器件管芯电连接至一个或多个第二器件管芯，并且伪管芯基本上没有任何有源器件。
在上述封装件中，其中，所述伪管芯的尺寸、所述伪管芯的材料或它们的组合根据所述第二扇出层的期望的有效热膨胀系数(CTE)。
在上述封装件中，其中，所述伪管芯的尺寸、所述伪管芯的材料或它们的组合根据所述第二扇出层的期望的有效热膨胀系数(CTE)，所述期望的有效CTE根据所述第一扇出层的有效CTE、所述扇出RDL的有效CTE或它们的组合。
在上述封装件中，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯和所述伪管芯具有第二总表面面积，并且其中，所述第一总表面面积和所述第二总表面面积的比率为约08至约1.2。
在上述封装件中，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯具有第三总表面面积，其中，所述第一总表面面积大于所述第三总表面面积，并且其中，所述伪管芯包括硅或玻璃。
在上述封装件中，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯具有第二总表面面积，其中，所述第一总表面面积小于所述第二总表面面积，并且其中，所述伪管芯包括铜。
在上述封装件中，其中，所述第一扇出层具有第一有效热膨胀系数(CTE)，其中，所述第二扇出层具有第二有效CTE，并且其中，所述第 一有效CTE和所述第二有效CTE的比率为约0.9至约1.1。
在上述封装件中，其中，所述伪管芯设置在所述一个或多个第二器件管芯中的两个之间。
在上述封装件中，其中，所述一个或多个第二器件管芯中的至少一个设置在所述伪管芯和第二伪管芯之间。
根据另一实施例，一种封装件包括第一器件层、第二器件层以及位于第一器件层和第二器件层之间的扇出再分布层(RDL)。第一器件层包括一个或多个第一器件管芯以及环绕一个或多个第一器件管芯的第一模塑料。第二器件层包括一个或多个第二器件管芯、伪管芯以及环绕一个或多个第二器件管芯和伪管芯的第二模塑料。伪管芯的尺寸和材料根据第二器件层的期望的有效热膨胀系数(CTE)。一个或多个第一器件管芯和一个或多个第二器件管芯电连接至扇出RDL。
在上述封装件中，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯和所述伪管芯具有第二总表面面积，并且其中，所述第一总表面面积和所述第二总表面面积的比率为约0.8至约1.2。
在上述封装件中，其中，所述伪管芯与所述一个或多个第一器件管芯、所述一个或多个第二器件管芯和所述扇出RDL电隔离。
在上述封装件中，其中，所述一个或多个第一器件管芯的第一总表面面积大于所述一个或多个第二器件管芯的第二总表面面积，并且其中，所述伪管芯具有比所述第二模塑料小的有效热膨胀系数。
在上述封装件中，其中，所述一个或多个第一器件管芯的第一总表面面积小于所述一个或多个第二器件管芯的第二总表面面积，并且其中，所述伪管芯具有比所述第二模塑料大的热膨胀系数。
根据又另一实施例，一种用于形成封装件的方法包括：形成第一扇出层，在第一扇出层上方形成扇出再分布层(RDL)，以及在扇出RDL上方形成第二扇出层。形成第一扇出层包括在一个或多个第一器件管芯周围形成第一模塑料。形成第二扇出层包括将一个或多个第二器件管芯接合至扇出RDL，将伪管芯接合至扇出RDL，以及将第二模塑料分配在一个或多个 第二器件管芯和伪管芯周围。根据第二扇出层的期望的有效热膨胀系数(CTE)选择伪管芯的尺寸和材料。
在上述方法中，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯和所述伪管芯具有第二总表面面积，并且其中，形成所述第二扇出层包括选择所述伪管芯的表面面积，使得所述第一总表面面积和所述第二总表面面积的比率为约0.8至约1.2。
在上述方法中，其中，将所述伪管芯接合至所述扇出RDL包括将基本上没有任何有源器件的管芯接合至所述扇出RDL。
在上述方法中，其中，所述一个或多个第一器件管芯的第一总表面面积大于所述一个或多个第二器件管芯的第二总表面面积，并且其中，形成所述第二扇出层包括选择所述伪管芯的材料以具有小于所述第二模塑料的有效热膨胀系数。
在上述方法中，所述一个或多个第一器件管芯的第一总表面面积大于所述一个或多个第二器件管芯的第二总表面面积，并且其中，形成所述第二扇出层包括选择所述伪管芯的材料以具有小于所述第二模塑料的有效热膨胀系数。
在上述方法中，其中，将所述伪管芯接合至所述扇出RDL包括在所述伪管芯和所述扇出RDL之间使用粘合层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种封装件，包括：
第一扇出层，包括：
一个或多个第一器件管芯；和
第一模塑料，沿着所述一个或多个第一器件管芯的侧壁延伸；
扇出再分布层(RDL)，位于所述第一扇出层上方；以及
第二扇出层，位于所述扇出RDL上方，其中，所述第二扇出层包括：
一个或多个第二器件管芯，接合至所述扇出RDL，其中，所述扇出RDL将所述一个或多个第一器件管芯电连接至所述一个或多个第二器件管芯；
伪管芯，接合至所述扇出RDL，其中，所述伪管芯基本上没有任何有源器件；和
第二模塑料，沿着所述一个或多个第二器件管芯和所述伪管芯的侧壁延伸。
2.根据权利要求1所述的封装件，其中，所述伪管芯的尺寸、所述伪管芯的材料或它们的组合根据所述第二扇出层的期望的有效热膨胀系数(CTE)。
3.根据权利要求2所述的封装件，其中，所述期望的有效CTE根据所述第一扇出层的有效CTE、所述扇出RDL的有效CTE或它们的组合。
4.根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯和所述伪管芯具有第二总表面面积，并且其中，所述第一总表面面积和所述第二总表面面积的比率为约08至约1.2。
5.根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯具有第三总表面面积，其中，所述第一总表面面积大于所述第三总表面面积，并且其中，所述伪管芯包括硅或玻璃。
6.根据权利要求1所述的封装件，其中，所述一个或多个第一器件管芯具有第一总表面面积，其中，所述一个或多个第二器件管芯具有第二总表面面积，其中，所述第一总表面面积小于所述第二总表面面积，并且其中，所述伪管芯包括铜。
7.根据权利要求1所述的封装件，其中，所述第一扇出层具有第一有效热膨胀系数(CTE)，其中，所述第二扇出层具有第二有效CTE，并且其中，所述第一有效CTE和所述第二有效CTE的比率为约0.9至约1.1。
8.根据权利要求1所述的封装件，其中，所述伪管芯设置在所述一个或多个第二器件管芯中的两个之间。
9.一种封装件，包括：
第一器件层，包括：
一个或多个第一器件管芯；和
第一模塑料，环绕所述一个或多个第一器件管芯；
第二器件层，包括：
一个或多个第二器件管芯；
伪管芯，其中，所述伪管芯的尺寸和材料根据所述第二器件层的期望的有效热膨胀系数(CTE)；和
第二模塑料，环绕所述一个或多个第二器件管芯和所述伪管芯；以及
扇出再分布层(RDL)，位于所述第一器件层和所述第二器件层之间，其中，所述一个或多个第一器件管芯和所述一个或多个第二器件管芯电连接至所述扇出RDL。
10.一种用于形成封装件的方法，包括：
形成第一扇出层，其中，形成所述第一扇出层包括在一个或多个第一器件管芯周围形成第一模塑料；
在所述第一扇出层上方形成扇出再分布层(RDL)；以及
在所述扇出RDL上方形成第二扇出层，其中，形成所述第二扇出层包括：
将一个或多个第二器件管芯接合至所述扇出RDL；
将伪管芯接合至所述扇出RDL，其中，根据所述第二扇出层的期望的有效热膨胀系数(CTE)选择所述伪管芯的尺寸和材料；和
将第二模塑料分配在所述一个或多个第二器件管芯和所述伪管芯周围。
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