KR20160129687A - 더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법 - Google Patents

더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법 Download PDF

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쳉치에 시에
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Abstract

일 실시예는 제1 팬-아웃 티어, 제1 팬-아웃 티어 위의 팬-아웃 RDL들, 및 팬-아웃 RDL들 위의 제2 팬-아웃 티어를 포함한다. 제1 팬-아웃 티어는 하나 이상의 제1 장치 다이들 및 하나 이상의 제1 장치 다이들의 측벽들을 따라 연장되는 제1 몰딩 컴파운드를 포함한다. 제2 팬-아웃 티어는 팬-아웃 RDL들에 본딩되는 하나 이상의 제2 장치 다이들, 팬-아웃 RDL들에 본딩되는 더미 다이, 및 하나 이상의 제2 장치 다이들 및 더미 다이의 측벽들을 따라 연장되는 제2 몰딩 컴파운드를 포함한다. 팬-아웃 RDL들은 하나 이상의 제1 장치 다이들을 하나 이상의 제2 장치 다이들에 전기적으로 접속하고, 더미 다이는 실질적으로 능동 소자들이 없다.

Description

더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ＳＩＰ) 및 그 제조 방법{FAN-OUT STACKED SYSTEM IN PACKAGE(SIP) HAVING DUMMY DIES AND METHODS OF MAKING THE SAME}
PoP(package-on-package) 등의 3D 패키지 애플리케이션들은, 예를 들어, 로직 칩들(예를 들어, AP들(application processors), 고성능/대역폭 메모리칩들(예를 들어, DRAM(dynamic random access memory), WIO(wide input/out) 칩들, LPDDRx(low power double data rate X) 칩들 등), 및/또는 다른 이종 칩들(heterogeneous chips) (예를 들어, 센서들, MEM들(micro-electro-mechanicals), 네트워킹 장치들 등)을 집적함으로써, 전기적 성능을 향상시킬 수 있기 때문에, 점차 인기를 얻고 있으며 모바일 장치들에서 광범위하게 이용되고 있다. 기존 PoP 장치들 및 패키징 구조들은 차세대 애플리케이션들의 미세 채널들 및 고밀도 라우팅 요건들을 만족시키기 위한 도전에 직면해있다.
일 실시예는 제1 팬-아웃 티어, 제1 팬-아웃 티어 위의 팬-아웃 RDL들, 및 팬-아웃 RDL들 위의 제2 팬-아웃 티어를 포함한다. 제1 팬-아웃 티어는 하나 이상의 제1 장치 다이들 및 하나 이상의 제1 장치 다이들의 측벽들을 따라 연장되는 제1 몰딩 컴파운드를 포함한다. 제2 팬-아웃 티어는 팬-아웃 RDL들에 본딩되는 하나 이상의 제2 장치 다이들, 팬-아웃 RDL들에 본딩되는 더미 다이, 및 하나 이상의 제2 장치 다이들 및 더미 다이의 측벽들을 따라 연장되는 제2 몰딩 컴파운드를 포함한다. 팬-아웃 RDL들은 하나 이상의 제1 장치 다이들을 하나 이상의 제2 장치 다이들에 전기적으로 접속하고, 더미 다이는 실질적으로 능동 소자들이 없다.
본 개시의 양태들은 첨부도면들과 함께 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 각종 특징들(features)은 일정 비율로 작성되지 않는 것을 유의한다. 실제로는, 설명의 명료함을 위해 각종 특징들의 치수들은 임의로 증가 또는 감소될 수 있다.
도 1a 및 1b는 일부 실시예들에 따른 제1 장치 패키지의 단면도 및 톱다운도(top down view).
도 2a 내지 2c는 일부 실시예들에 따른 제1 장치 패키지의 각종 단면 프로파일들을 예시하는 도면.
도 3a 내지 3G는 일부 실시예들에 따른 제1 장치 패키지를 제조하는 중간 단계들의 각종 단면도들.
도 4는 일부 실시예들에 따른 제2 장치 패키지의 단면도를 예시하는 도면.
도 5는 일부 실시예들에 따른 제3 장치 패키지의 단면도를 예시하는 도면.
도 6은 일부 다른 실시예들에 따른 더미 다이들을 갖는 장치 패키지를 형성하기 위한 프로세스 플로우를 예시하는 도면.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들의 구체적인 예들이 이하에 설명되어 본 개시를 간소화한다. 물론, 이들은 예들일 뿐이며, 제한적인 것을 의도하지는 않는다. 예를 들어, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 특징과 제2 특징 사이에 부가적인 특징들이 형성되어 제1 특징과 제2 특징이 직접 접촉되지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간소성과 명료성을 위한 것이며, 설명된 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 구술하는 것은 아니다.
또한, 도면들에 도시된 하나의 구성요소 또는 특징의 다른 구성요소(들) 또는 특징(들)에 대한 관계를 설명하는 것의 편의를 위해 본 명세서에서는, "바로 밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등의 공간적으로 관련 있는 용어들 이용될 수 있다. 이 공간적으로 관련 있는 용어들은 도면들에 도시된 방향 이외에, 사용 또는 동작 중인 장치의 상이한 방향들을 포함하는 것이 의도된다. 장치는 달리 배향될 수 있으며 (90 도 또는 다른 방향들로 회전됨), 본 명세서에서 사용된 공간적으로 관련 있는 용어들은 그에 따라 유사하게 해석될 수 있다.
일부 양태들에서, 다양한 예시적인 실시예들은, 예를 들어, 박형 패키지 프로파일 집적 메모리(예를 들어, DRAM, LPDDRx, WIO 등) 및 로직 칩들을 인에이블할 수 있다. 박형 프로파일 적층 팬-아웃 패키지들에서는 향상된 메모리 성능 및 대역폭이 달성될 수 있다. 실시예들은 TSV들(through substrate vias) 대신에 또는 그에 더하여 전기적 라우팅을 위한 옵션으로서 TIV들(through-intervias)을 이용할 수 있어, 실리콘 에셋 페널티(silicon asset penalty) 및 제조 비용을 감소시킨다. 실시예들은 적층 SiP(system in package)에서의 향상된 열성능 및 감소된 RLC 기생 효과들(parasitic effects)을 제공할 수 있다.
일부 실시예들에서, 각종 장치 칩들은 팬-아웃(fan-out) SiP 내에 집적된다. 각종 칩들은 적층 팬-아웃 티어들(tiers) 내에 배치될 수 있고, 각각의 티어 간의 RDL들은 칩들 간 및/또는 외부 커넥터들 간의 전기적 접속을 제공한다. 예를 들어, 코어 로직 칩(예를 들어, AP(application processor), SoC(system on chip) 등)은 패키지의 TIV들(각각의 팬-아웃 티어에 배치됨) 및 RDL들(각각의 티어 위에 및/또는 아래에 배치됨)을 이용하여 다른 팬-아웃 티어들 내의 칩들과 통신한다. TSV들은 추가적인 전기적 접속을 위하여 칩들 내에서 선택적으로 채용될 수도 있다. 장치 패키지의 각각의 팬-아웃 티어는, DRAM(dynamic random access memory), LPDDRx(low power-double data rate X), WIO(wide input/output) 메모리, NAND 플래시, SRAM 캐치 등의 메모리칩들 중 하나 이상을 포함할 수 있다. 로직, 아날로그, 센서, 네트워킹, MEMS(micro-electro-mechanical) 등의 다른 유형들의 칩들이 포함될 수도 있다. 각각의 팬-아웃 티어 내의 칩들의 수는 하나 이상일 수 있다. 집적된 팬-아웃 SiP는, 모바일 컴퓨팅, 모바일 헬스(예를 들어, 헬스 모니터링), 웨어러블 전자기기, IoT(internet of things), 빅 데이터 등의 다양한 애플리케이션들에 이용될 수 있다.
상이한 팬-아웃 티어들 간의 다이들의 다양한 구성들은 CTE(coefficient of thermal expansion) 미스매치를 발생시킬 수 있다. 예들 들어, 도 1a를 참조하면, 각각의 팬-아웃 티어(101)(101A 및 101B로 라벨됨)는, 내부에 존재하는 반도체 물질(예를 들어, 실리콘)에 기인하여 약 3.0의 유효 CTE(effective CTE)를 갖는 하나 이상의 반도체 다이들(102/104)을 포함한다. 티어들(101)은, 더 높은 유효 CTE를 가질 수 있는 다양한 다른 물질들(예를 들어, 몰딩 컴파운드(124) 및/또는 TIV들(126))을 더 포함할 수 있다. 티어들(101) 내의 다이들(102 및 104)의 존재는, 각각의 티어 내의 다이들의 전체 크기의 함수로서 주위 물질(예를 들어, 몰딩 컴파운드(124) 및/또는 TIV들(126))의 유효 CTE로부터 각각의 티어(101)의 전체 유효 CTE를 감소시킨다. 예를 들어, 더 큰 다이들을 갖는 티어들은 더 작은 다이들을 갖는 티어들보다 상대적으로 더 낮은 유효 CTE를 갖는다.
일 실시예의 패키지의 다양한 다이들은 다양한 크기들을 가질 수 있다. 예를 들어, 일부 현재 애플리케이션들에서, 로직 다이들(예를 들어, 다이(102))은 복수의 메모리 다이들(예를 들어, 다이들(104))의 결합된 표면 면적보다 훨씬 더 큰 표면 면적/풋프린트(footprint)를 점유할 수 있다. 따라서, 다른 다이들이 없이, 로직 다이를 갖는 팬-아웃 티어의 유효 CTE는 복수의 메모리 다이들을 갖는 팬-아웃 티어의 유효 CTE보다 더 낮을 수 있다. 각종 티어들의 CTE 미스매치로 인해 장치 패키지가 고온(예를 들어, 약 260 ℃ 이상)에 노출되는 경우뿐만 아니라 상온(예를 들어, 약 25℃)에 있는 경우 뒤틀림(warpage)이 발생할 수 있다. 예를 들어, 결과적인 패키지는 패키지의 중간 부분(100A)이 패키지의 에지 부분들(100B)보다 더 높은 도 2a에 예시된 허용될 수 없을 정도로 큰 "크라잉(crying)" 프로파일을 가질 수 있다.
일부 실시예들에서, 결과적인 패키지의 CTE 미스매치를 감소시키고 뒤틀림 프로파일을 향상시키기 위하여 하나 이상의 팬-아웃 티어들(101)에 더미 다이들(예를 들어, 더미 다이들(106))이 삽입될 수 있다. 더미 다이들은 팬-아웃 티어의 유효 CTE를 소정의 레벨로 조절하기 위한 임의의 적절한 물질을 포함할 수 있다. 더미 다이들은 실리콘 또는 유리 등의 티어의 유효 CTE를 낮추기 위한 물질을 포함할 수 있다. 다른 실시예들에서, 더미 다이는 구리 또는 폴리머 등의 티어의 유효 CTE를 높이기 위한 물질을 포함할 수 있다. 더미 다이들을 포함함으로써, 크라잉 프로파일을 갖는 패키지의 최고점과 최저점 간의 차이(도 2a에 치수 T1)가 감소될 수 있다. 대안으로, 더미 다이들을 포함함으로써 패키지는 도 2b에 예시된 바와 같이 실질적으로 평평한 횡방향 표면을 갖게 될 수 있다. 다른 실시예들에서, 더미 다이들을 포함함으로써 패키지는 중간 부분(100A)이 에지 부분들(100B)보다 더 낮은 도 2c에 예시된 "스마일링(smiling)" 프로파일을 갖게 될 수 있다.
도 1a 및 1b는 장치 패키지(100) 내에 더미 다이(106)를 포함시켜 티어들 간의 CTE 미스매치에 기인한 뒤틀림을 완화하는 것을 예시한다. 도 1a는 임의의 수의 팬-아웃 티어들을 갖는 더 큰 장치 패키지(100)의 일부일 수 있는 두 개의 팬-아웃 티어들(101A 및 101B)의 단면을 예시한다. 도 1b는 티어(101B)의 대응하는 톱다운도(top-down view)를 예시한다. 도 1a는 특정 패키지 구성을 예시하고 있지만, 다른 실시예들에서는 임의의 패키지 구성을 갖는 장치 티어 내에 하나 이상의 더미 다이들(106)이 집적될 수 있다.
팬-아웃 티어(101A)는 로직 다이(102), 로직 다이(102)를 둘러싸는 몰딩 컴파운드(124), 및 몰딩 컴파운드(124)를 통해 연장되는 TIV들(126)을 포함한다. 로직 다이(102)는 AP, SoC 등일 수 있고, 로직 다이(102)는 패키지(100) 내에서 코어 컨트롤 기능(core control functionality)을 제공할 수 있다. 일부 실시예들에서, 코어 로직 다이(102)는 장치 패키지 내에서 가장 많은 전력을 소모하는 다이(예를 들어, 가장 많은 열을 발생시키는 다이)일 수 있다. 다이(102)는 반도체 기판, 능동 소자들, 및 상호접속 구조(도시하지 않음)를 포함할 수 있다. 기판은 벌크 실리콘 기판일 수 있지만, III족, IV족 및 V족 원소들을 포함하는 다른 반도체 물질들이 이용될 수도 있다. 대안으로, 기판은 SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등일 수 있다. 트랜지스터 등의 능동소자들이 기판의 상면에 형성될 수 있다. 능동 소자들 및 기판의 전면 위에 상호접속 구조가 형성될 수 있다. 본 명세서에서 사용되는 용어 "표면(face)" 또는 "전면(front surface or side)"은 능동 소자들 및 상호접속 층들이 형성되는 장치의 주면(major surface)을 의미한다. 유사하게, 다이의 "후면"은 표면 또는 전면의 반대 편의 주면이다.
상호접속 구조는, 임의의 적절한 방법을 이용하여 형성된 도전 특징들(예를 들어, 구리, 알루미늄, 텅스텐, 이들의 조합 등을 포함하는 도전 라인들 및 비아들)을 포함하는 ILD(inter-layer dielectric) 및/또는 IMD(inter-metal dielectric) 층들을 포함할 수 있다. ILD 및 IMD들은 그러한 도전 특징들 사이에 배치된, 예를 들어 약 4.0 또는 2.8 보다도 낮은 k 값들을 갖는 저유전 물질들(low-k dielectric materials)을 포함할 수 있다. 일부 실시예들에서, ILD 및 IMD들은, 예를 들어, 실리콘 산화물, SiCOH, 폴리머 등으로 형성될 수 있다. 상호접속 구조는 각종 능동 소자들을 전기적으로 접속하여 다이(102) 내에 로직 제어회로들과 같은 기능 회로들을 형성한다.
상호접속 구조 위에 I/O(input/output) 및 패시베이션(passivation) 특정들이 형성될 수 있다. 예를 들어, 상호접속 구조 위에 컨택 패드들(contact pads)이 형성되고 상호접속 구조 내의 각종 도전 특징들을 통하여 능동 소자들에 전기적으로 접속될 수 있다. 컨택 패드들은 알루미늄, 구리 등의 도전 물질을 포함할 수 있다. 또한, 상호접속 구조 및 컨택 패드들 위에 패시베이션층이 형성될 수 있다. 일부 실시예들에서, 패시베이션층은 실리콘 산화물, 도핑되지 않은 실리케이트 유리(un-doped silicate glass), 실리콘 산질화물(silicon oxynitride) 등의 물질들로 형성될 수 있다. 다른 적절한 패시베이션 물질들도 이용될 수 있다. 패시베이션층의 부분들은 컨택 패드들의 에지 부분들을 커버할 수 있다. 컨택 패드들 위에 필라 범프들(pillar bumps; 110)이 배치될 수 있고, 이웃하는 필라 범프들(110) 사이에 유전 물질(112)(예를 들어, 패시베이션층)이 배치될 수 있다. 일부 실시예들에서, 유전 물질(112)은 폴리머를 포함할 수 있다.
필라 범프들(110)은, 다이(102)의 에지들을 횡방향으로 지나서 연장될 수 있는 전면 RDL들(108A)에 다이(102)를 전기적으로 접속할 수 있다. 도 1a에 예시된 패키지(100)의 방향에서, 팬-아웃 티어(101A)의 하면 상에 RDL들(108A)이 배치된다. 외부 커넥터들(120)(예를 들어, BGA(ball grid array) 볼 등)이 그러한 커넥터들에 다이(102)를 전기적으로 접속할 수 있는 RDL들(108A) 상에 형성될 수 있다. 커넥터들(120)은 또한 패키지(100)를 다른 장치 다이들, 인터포저들(interposers), 패키지 기판들, 인쇄된 회로보드들, 마더보드 등의 다른 패키지 컴포넌트들에 본딩할 수 있다. 다른 실시예들에서, RDL들(108A)은 다이(102)를 RDL들(108A) 아래에 형성된 다른 팬-아웃 티어들에 전기적으로 접속할 수 있다. 그러한 실시예들에서, 외부 커넥터들(120)은 패키지(100)의 상이한 부분 상에 배치될 수 있다.
후면 RDL들(108B)은 팬-아웃 티어(101A)의 상면 상에 배치될 수 있다. TIV들(126)(예를 들어, 몰딩 컴파운드(124)를 통하여 연장됨)은 RDL들(108A 및 108B) 사이에 신호 경로들을 제공할 수 있고, 다이(102)는 필라(110)에 의해 RDL들(108A, 108B, 및 TIV들(126)에 전기적으로 접속될 수 있다. 일부 실시예들에서, 다이(102)는 TSV들(도시하지 않음)을 더 포함하여 RDL들(108A 및 108B) 사이에 신호 경로들을 제공할 수 있다. 다이(102)는 글루층(glue layer)(예를 들어, DAF(die attach film) 층(118))에 의해 RDL들(108B)에 부착될 수 있다.
RDL들(108B) 위에 제2 팬-아웃 티어(101B)가 배치된다. 티어(101B)는 다이(102)보다 더 작을 수 있는 다이들(104)을 포함한다. 다이들(104)은 커넥터들(150)(예를 들어, 필라 범프들)에 의해 RDL들(108B)(따라서 다이(102), TIV들(126), 및 RDL들(108A))에 전기적으로 접속될 수 있다. 일부 실시예들에서, 다이들(104)은 다이(102)로서 유사한 특징들(예를 들어, 반도체 기판, 능동 소자들, 상호접속층들, 컨택 패드들 등)을 포함할 수 있고, 다이들(104) 내의 기능 회로들은 다이(102)와 동일 또는 상이한 기능을 제공할 수 있다. 예를 들어, 다이들(104)은, 메모리 다이(예를 들어, DRAM, LPDDRx, WIO, NAND 플래시 등), 아날로그 회로, 디지털 회로, 혼합 신호, 센서 다이, MEMS(micro-electro-mechanical) 다이, 네트워킹 다이 등 임의의 유형의 집적 회로일 수 있다. 팬-아웃 티어(101B) 위에 추가적인 RDL들(108C)이 배치될 수 있고, 다이들(104)은 접착층(118)에 의해 RDL들(108C)에 부착될 수 있다. 일부 실시예들에서, 다이들(104) 내의 TSV들(도시하지 않음)은 RDL들(108B 및 108C) 사이에 신호 경로들을 제공할 수 있다. 일부 실시예들에서, RDL들(108B 및 108C) 사이에 신호 경로들을 제공하기 위하여 팬-아웃 티어(101B) 내에 TIV들이 형성될 수도 있다. RDL들(108C) 위 및/또는 티어(101B) 내에 추가적인 팬-아웃 티어들 및/또는 상호접속 특징들이 형성되어 각종 다이들과 RDL들을 전기적으로 접속할 수 있다.
도 1b의 톱다운도에 의해 예시되는 바와 같이, 다이(102)(희미하게 도시됨)는 결합된 다이들(104)보다 더 큰 풋프린트를 차지한다. 예를 들어, 예시된 실시예에서, 다이(102)는 세로방향 치수(L1), 가로방향 치수(W1), 및 L1과 W1을 곱한 표면적을 갖는다. 일부 실시예들에서, L1/W1의 비(ratio)는 약 0.8 내지 1.2이다. 다이들(104)의 각각은 세로방향 길이(L2), 가로방향 길이(W2), 및 L2와 W2를 곱한 표면적을 갖는다. 일부 실시예들에서, L2/W2의 비는 약 1.0에 가깝다 (예를 들어, 약 0.8 내지 약 1.2). 일부 실시예들에서, 다이(102)의 표면적(예를 들어, L1과 W1의 곱)은 다이들(104)의 결합된 표면적 (예를 들어, L2와 W2의 곱의 두 배)보다 더 크다. 다양한 실시예들에서, 다양한 폭들(예를 들어, W1 및/또는 W2)은 약 3mm 내지 약 11mm일 수 있다. 그러한 실시예들에서, 각종 길이들(예를 들어, L1 및/또는 L2)은 약 10mm 내지 약 13mm일 수 있다. 다른 실시예들에서는 다이들(102 및/또는 104)에 대하여 다른 치수들 및/또는 비들(ratios)이 이용될 수도 있다.
더미 다이(106)가 없이, 티어(101A)는 더 많은 반도체 물질(예를 들어, 실리콘)을 포함하고 티어(101B)보다 더 낮은 유효 CTE를 가질 것이다. 따라서, 티어(101B)의 유효 CTE를 소정의 레벨로 감소시키기 위하여(예를 들어, 티어(101A)의 유효 CTE에 가깝게) 적어도 하나의 더미 다이(106)가 티어(101B)에 포함된다. 더미 다이(106)는 기능 회로 또는 능동 소자들을 전혀 포함하지 않을 수도 있다. 티어들(101A 및 101B) 간의 CTE 미스매치를 낮추기 위하여 더미 다이(106)가 포함되며, 더미 다이(106)는 어떠한 전기적 기능들도 수행하지 않고 패키지(100) 내의 다른 특징들(예를 들어, RDL들(108) 및/또는 다이들(102/104))로부터 전기적으로 분리될 수 있다. 예를 들어, 더미 다이(106)는 실질적으로 순수 실리콘의 블럭으로 되어 티어(101B) 내에서 반도체 물질의 양을 증가시켜, 티어들(101A 및 101B) 간의 CTE 미스매치를 감소시킬 수 있다. 다른 실시예들에서, 더미 다이(106)는 티어(101B) 내에서 유효 CTE를 감소시키기 위하여 다른 적절한 물질(예를 들어, 유리)을 포함할 수 있다.
일부 실시예들에서, 더미 다이(106)는 세로방향 치수(L3) 및 가로방향 치수(W3)를 가질 수 있다. 일부 실시예들에서, L3/W3의 비는 약 2.0에 가깝다. 티어(101B) 내의 다이들 간의 거리(예를 들어, P1)는 약 0.1mm일 수 있다. 팬-아웃 티어(101B)는 세로방향 치수(L4) 및 가로방향 치수(W4)를 가질 수 있다. 더미 다이(106)에 대하여 상이한 치수들 및 간격(spacing)을 갖는 다른 구성들이 이용될 수도 있다. 더미 다이(106)의 물질 및 크기는 더미 다이(106)가 배치되어 있는 팬-아웃 티어(예를 들어, 티어(101B))의 소정의 유효 CTE에 기초하여 선택될 수 있다. 예를 들어, 도 1b의 팬-아웃 티어 구성을 참조하여, 다이들(104/106)에 걸쳐 x축을 따른 티어(101B)의 유효 CTE는 수학식 1에 따라 산출될 수 있으며, 수학식 1에서
Figure pat00001
는 실리콘의 CTE이고,
Figure pat00002
는 더미 다이(106)의 물질(예를 들어, 실리콘 또는 유리)의 CTE이며,
Figure pat00003
는 몰딩 컴파운드(124)의 CTE이다.
[수학식 1]
Figure pat00004
더미 다이(106)에 걸쳐 y축을 따른 티어(101B)의 유효 CTE는 수학식 2에 따라 산출될 수 있다.
[수학식 2]
Figure pat00005
소정의 유효 CTE를 달성하도록 더미 다이(106)의 크기 및 물질을 결정하기 위한 다른 모델들이 이용될 수 있다.
티어(101A) 내의 다이들(예를 들어, 다이(102))에 대한 티어(101B) 내의 다이들(예를 들어, 다이들(104/106))의 전체 표면적의 비가 약 0.8 내지 약 1.2인 경우, 비교적 낮은 뒤틀림을 갖는 패키지들이 달성될 수 있는 것으로 관찰되었다. 예를 들어, 고온에서의 결과적인 패키지의 상면에서의 높이 차(예를 들어, 도 2a에서 T1으로 표시됨)는, 위에서 설명된 바와 같이 더미 다이가 포함되는 경우, 현재 애플리케이션들에서의 약 140㎛로부터 약 60㎛ 미만으로 감소될 수 있다. 티어(101A)의 유효 CTE에 대한 티어(101B)의 유효 CTE의 비가 약 0.9 내지 약 1.1인 경우 비교적 낮은 뒤틀림이 달성될 수 있는 것도 관찰되었다.
또한, 소정의 유효 CTE는 주위의 팬-아웃 티어들(예를 들어, 티어(101A))에 더하여 주위의 장치 층들(예를 들어, RDL들(108))의 유효 CTE에 기초하여 선택될 수 있다. 주위의 장치 층들은 상이한 온도들에서 티어(101B)의 뒤틀림에 영향을 미칠 수 있는 것으로 관찰되었다. 예를 들어, 팬-아웃 티어(101B)와 RDL들(108B) 사이의 CTE 미스매치에 기인한 뒤틀림은 실온에서 더욱 우세할 수 있는 한편, 팬-아웃 티어들(101A 및 101B) 간의 CTE 미스매치에 기인한 뒤틀림은 고온에서 더욱 우세할 수 있다. 따라서, 더미 다이(106)의 소정의 유효 CTE를 선택할 때, RDL들(108) 및 티어(101A)를 포함하여 모든 주위의 층들의 유효 CTE들이 고려될 수 있다.
패키지(100)는 방열(heat dissipation) 특징들(도시하지 않음)과 같은 추가적인 특징들을 포함할 수도 있다. 예를 들어, 최상위 팬-아웃 티어(예를 들어, 티어(101B)/RDL들(108C)) 위에 TIM(thermal interface material) 및 방열 리드(heat dissipation lid)가 배치될 수 있다. TIM은, 예를 들어, 약 3 W/mK 내지 약 5 W/mK 이상 사이의 범위에 있을 수 있는 양호한 열전도율(thermal conductivity)을 갖는 폴리머를 포함할 수 있다. 또한, 방열 리드는, 예를 들어, 약 200 W/mK 내지 약 400 W/mK 이상 사이의 높은 열전도율을 가질 수 있고, 금속, 금속 합금, 그래핀(graphene), CNT(carbon nanotubes) 등을 이용하여 형성될 수 있다.
도 3a 내지 3g는 일부 실시예들에 따라 도 1a의 팬-아웃 티어들을 제조하는 각종 중간 단계들을 예시한다. 도 3a에서, 후면 RDL들(108C)이 제공된다. RDL들(108C)은 캐리어(도시하지 않음) 상에 형성될 수 있다. RDL들(108C)은 내부에 도전 라인들 및 비아들 등의 도전 특징들(도시하지 않음)을 갖는 유전 물질의 하나 이상의 층들을 포함할 수 있다. RDL들(108C) 내의 유전 물질은, 임의의 적절한 방법(예를 들어, 스핀-온 코팅 기술, 스퍼터링 등)을 이용하여, 임의의 적절한 물질(예를 들어, PI(polyimide), PBO(polybenzoxazole), BCB, 에폭시, 실리콘, 아크릴레이트, 나노입자형 페놀수지(nano-filled phenol resin), 실록산, 불소화 폴리머, 폴리노보넨(polynorbornene), 산화물, 질화물 등)로 형성될 수 있다. 일부 실시예들에서, RDL들(108C)의 형성은 유전 물질을 패터닝하는 것(예를 들어, 포토리소그래피 및/또는 에칭 프로세스들을 이용하여) 패터닝된 유전층들의 내부 및/또는 위에 도전 특징들을 형성하는 것을 포함할 수 있다. 예를 들어, 도전 특징들은 시드층을 퇴적하고, 마스크층을 이용하여 도전 특징들의 형상을 정의하며, 무전해/전기화학 도금 프로세스를 이용하여 성성될 수 있을 것이다.
반도체 다이들(104) 및 더미 다이(106)는 접착층(118)을 이용하여 BS RDL들에 본딩될 수 있다. 전술된 바와 같이, 다이들(104)은 능동 소자들/기능 회로를 포함할 수 있는 한편, 더미 다이(106)는 능동 소자들 또는 기능 회로를 전혀 포함하지 않을 수도 있다. 더미 다이(106)의 크기는 형성되는 다이들(104)의 크기 및 팬-아웃 티어(예를 들어, 티어(101B))의 소정의 유효 CTE에 기초하여 결정될 수 있다.
다음, 도 3b에서, 웨이퍼 레벨 몰딩/그라인드백(wafer level molding/grind back)이 수행될 수 있다. 예를 들어, 본딩된 다이들(104/106) 사이에 몰딩 컴파운드(124)가 제공될 수 있다. 몰딩 컴파운드(124)는 에폭시 레진, 몰딩 언더필(underfill) 등 임의의 적절한 물질을 포함할 수 있다. 몰딩 컴파운드(124)를 형성하기 위한 적절한 방법들은 압축 몰딩(compressive molding), 트랜스퍼 몰딩(transfer molding), 액체 밀봉 몰딩(liquid encapsulent molding) 등을 포함할 수 있다. 예를 들어, 몰딩 컴파운드(124)가 다이들(104/106) 사이에 제공될 수 있다. 이어서, 큐어링(curing) 프로세스가 수행되어 몰딩 컴파운드(124)를 굳어지게 한다. 몰딩 컴파운드(124)의 충전(filling)이 다이들(104/106)을 흘러 넘쳐서 몰딩 컴파운드(124)가 다이들(104/106)의 상면들을 커버할 수 있다. 기계 연마, 화학 기계 연마(CMP) 또는 다른 에치백 기술이 이용되어 몰딩 컴파운드(124)의 과잉 부분들을 제거하고 다이(104)의 커넥터들(예를 들어, 필라 범프들(150))을 노출시킬 수 있다. 평탄화(planarization) 이후, 몰딩 컴파운드(124), 다이들(124), 및 더미 다이(106)의 상면들은 실질적으로 평평해질 수 있다. 따라서, 패키지(100) 내에 팬-아웃 티어(101B)가 완성된다.
도 3c는 티어(101B) 위에 RDL들(108B)을 형성하는 것을 예시한다. RDL들(108B)은 다이들(104B)의 필라 범프들(150)에 전기적으로 접속될 수 있다. 도 3d에, TIV들(126)이 RDL들(108B) 위에 형성될 수 있다. TIV들(126)은 도전 물질(예를 들어, 구리)을 포함할 수 있으며, 임의의 적절한 프로세스에 의해 형성될 수 있다. 예를 들어, 개구들을 갖는 패터닝된 마스크층(도시하지 않음)이 이용되어 그러한 TIV들의 형상을 정의할 수 있다. 개구들은 RDL들(108B) 위에 형성된 시드층(도시하지 않음)을 노출시킬 수 있다. 마스크층 내의 개구들은 도전 물질로 충전될 수 있다(예를 들어, 무전해 도금 프로세스 또는 전기화학 도금 프로세스에서). 도금 프로세스는 패터닝된 포토레지스트 내의 개구들을 일방향으로 충전할 수 있다(예를 들어 시드층으로부터 윗 방향으로). 일방향 충전(uni-directional filling)은, 특히 높은 애스펙트비(aspect ratio) TIV들에 대하여, 그러한 개구들의 더욱 균일한 충전을 가능하게 할 수 있다. 대안으로, 패터닝된 마스크층 내의 개구들의 측벽들 및 하면들 상에 시드층이 형성될 수 있고, 그러한 개구들은 다방향으로 충전될 수 있다. 이어서, 패터닝된 마스크층은 애싱(ashing) 및/또는 습식 스트립(wet strip) 프로세스에서 제거될 수 있다. RDL들(108B) 위에 전기적으로 접촉되는 TIV들(126)을 남겨 두면서, 시드층의 과잉 부분들이 에칭 프로세스를 이용하여 제거될 수도 있다. TIV들(126)은 구리 와이어 본드 프로세스들(예를 들어, 마스크, 포토레지스트, 및 도금(plating)이 필요하지 않음)에 의하여 구리 와이어 스터드(copper wire stud)를 이용하여 형성될 수도 있다. 도 3e에서, 다이들(104/106)로서 RDL들(108B)의 반대 면에 다른 반도체 다이(예를 들어, 코어 로직 다이(102))가 본딩될 수 있다(예를 들어, 접착층(118)을 이용하여).
이어서, 도 3f에 의해 예시된 바와 같이 다른 웨이퍼 레벨 몰딩/그라인드백이 수행될 수 있다. 예를 들어, 다이(102)와 각종 TIV들(126) 사이에 몰딩 컴파운드(124)가 제공될 수 있고, 평탄화가 수행되어 다이(102) 상에 커넥터들(예를 들어, 필라 범프들(110))을 노출시킬 수 있다. 따라서, 제2 팬-아웃 티어(101A)가 장치 패키지에 형성된다. 일부 실시예들에서, 티어(101B)(예를 들어, 다이들(104/106)) 내의 다이들의 표면적에 대한 티어(101A)(예를 들어, 다이(102)) 내의 다이들의 표면적의 비는 약 0.8 내지 약 1.2이다.
다음, 도 3g에서, 위에서 설명된 바와 같이 유사한 프로세스를 이용하여 티어(101A) 위에 하나 이상의 RDL들(RDL들(108A))이 형성된다. RDL들(108A)은 다이(102) 및 TIV들(126)에 전기적으로 접속될 수 있다. TIV들(126)은 RDL들(108A 및 108B)을 전기적으로 더 접속할 수 있다. 후속하여, 추가적인 특징들(예를 들어, 외부 커넥터들, 추가적인 티어들, 추가적인 RDL들, 기능 다이들, 더미 다이들, 패키지들, 방열 특징들 등)이 형성될 수 있다.
도 4는 일부 대안의 실시예들에 따라 장치 패키지(200)의 단면도를 예시한다. 패키지(200)는 유사한 참조부호들이 유사한 구성요소들을 나타내는 패키지(100)와 실질적으로 유사할 수 있다. 그러나, 패키지(200)에서, 다이(102)는 다이들(104)보다 더 적은 풋프린트를 점유할 수 있다. 따라서 더미 다이들(106)이 없이, 티어(101A)의 유효 CTE는 티어(101B)의 유효 CTE보다 더 낮을 수 있다. 따라서, 비교적 낮은 CTE 물질(예를 들어, 실리콘 또는 유리)을 포함하는 더미 다이들(106)이 티어(101A)에 포함되어 유효 CTE를 낮추어, CTE 미스매치 및 뒤틀림을 감소시킬 수 있다. 또한, 프로세싱 제한들, 레이아웃 설계, 제조 효율 등에 기초하여 다양한 위치들에서 팬-아웃 티어 내에 복수의 더미 다이들(106)이 포함될 수 있다.
도 5는 일부 대안의 실시예들에 따른 장치 패키지(300)의 단면도를 예시한다. 패키지(300)는 유사한 참조부호들이 유사한 구성요소들을 나타내는 패키지(200)와 실질적으로 유사할 수 있다. 패키지(200)와 유사하게, 패키지(300)에서, 다이(102)는 다이들(104)보다 더 작은 풋프린트를 점유할 수 있다. 따라서, 더미 다이들(106)이 없이, 티어(101A)의 유효 CTE는 티어(101B)의 유효 CTE보다 더 낮을 수 있다. 그러나, 패키지(300)에서는, 더미 다이(106)가 티어(101B)에 포함되어 유효 CTE를 증가시켜, CTE 미스매치 및 뒤틀림을 감소시킬 수 있다. 예를 들어, 더미 다이(106)는 비교적 높은 CTE 물질(예를 들어, 약 18의 CTE를 갖는 구리)을 포함할 수 있다. 티어(101B)에 높은 CTE 더미 다이(106)가 포함되는 경우, 티어(101B)의 유효 CTE가 증가된다. 따라서, 다양한 실시예들에서, 더미 다이들(106)이 이용되어 유효 CTE를 주위의 층들(예를 들어, RDL들, 다른 티어들 등)에 기초하여 소정의 레벨로 증가 또는 감소시킬 수 있다.
도 6은 일부 실시예들에 따라 장치 패키지를 형성하기 위한 프로세스 플로우(400)를 예시한다. 단계(402)에서, 제1 팬-아웃 티어(예를 들어, 티어(101A))가 형성된다. 제1 팬-아웃 티어는 장치 다이(예를 들어, 로직 다이(102)) 및 장치 다이 주위에서 연장되는 몰딩 컴파운드(예를 들어, 몰딩 컴파운드(124))를 포함할 수 있다. 단계(404)에서, 제1 팬-아웃 티어 위에 하나 이상의 팬-아웃 RDL들(예를 들어, RDL들(108B))이 형성된다. 팬-아웃 RDL들은 장치 다이 내의 커넥터들(예를 들어, 필라 범프들(110))을 이용하여 장치 다이에 전기적으로 접속될 수 있다. 단계(406)에서, 하나 이상의 RDL들 위에 제2 팬-아웃 티어(예를 들어, 팬-아웃 티어(101B))가 형성된다. 제2 팬-아웃 티어는 하나 이상의 장치 다이들(예를 들어, 다이들(104))을 포함할 수 있다. 또한, 제1 팬-아웃 티어 또는 제2 팬-아웃 티어 중 적어도 하나는 하나 이상의 더미 다이들(예를 들어, 더미 다이들(106))을 포함하고, 더미 다이의 치수는 팬-아웃 티어의 소정의 CTE에 따라 선택될 수 있다. 일부 실시예들에서, 팬-아웃 티어의 소정의 CTE는 이웃하는 장치 패키지 티어들(예를 들어, 다른 팬-아웃 티어들 및/또는 RDL들)에 따를 수 있다.
본 명세서에 설명된 다양한 실시예들은 다양한 패키지 구성들 내의 다른 다이들(예를 들어, 메모리, 로직, 센서, 네트워킹 등의 회로들)에 본딩된 코어 로직 다이들을 포함한다. 각각의 다이는 다양한 팬-아웃 티어들 내에 배치될 수 있다. 더미 다이들은 각종 팬-아웃 티어들 내에 포함될 수 있으며, 각종 팬-아웃 티어들 간의 CTE 미스매치를 감소시키기 위하여 더미 다이들의 크기 및/또는 물질이 선택될 수 있다. RDL들은 그러한 팬-아웃 티어들의 전면 및/또는 후면 상에 배치될 수 있고, 티어들 사이에서 연장되는 TIV들은 상이한 RDL들 간에 전기적 접속을 제공할 수 있다. 따라서, 패키지 내의 다이들은 다른 다이들 및/또는 외부 커넥터들에 전기적으로 접속될 수 있다.
일 실시예에 따라, 패키지는 제1 팬-아웃 티어, 제1 팬-아웃 티어 위의 팬-아웃 RDL들(redistribution layers), 및 팬-아웃 RDL들 위의 제2 팬-아웃 티어를 포함한다. 제1 팬-아웃 티어는 하나 이상의 제1 장치 다이들 및 하나 이상의 제1 장치 다이들의 측벽들을 따라 연장되는 제1 몰딩 컴파운드를 포함한다. 제2 팬-아웃 티어는 팬-아웃 RDL들에 본딩된 하나 이상의 제2 장치 다이들, 팬-아웃 RDL들에 본딩된 더미 다이, 및 하나 이상의 제2 장치 다이들 및 더미 다이의 측벽들을 따라 연장되는 제2 몰딩 컴파운드를 포함한다. 팬-아웃 RDL들은 하나 이상의 제1 장치 다이들을 하나 이상의 제2 장치 다이들에 전기적으로 접속하며, 더미 다이는 실질적으로 능동 소자들이 없다.
다른 실시예에 따라, 패키지는 제1 장치 티어, 제2 장치 티어, 및 제1 장치 티어와 제2 장치 티어 사이의 팬-아웃 RDL들(redistribution layers)을 포함한다. 제1 장치 티어는 하나 이상의 제1 장치 다이들 및 하나 이상의 제1 다이들을 둘러싸는 제1 몰딩 컴파운드를 포함한다. 제2 장치 티어는 하나 이상의 제2 장치 다이들, 더미 다이, 하나 이상의 제2 장치 다이들 및 더미 다이를 둘러싸는 제2 몰딩 컴파운드를 포함한다. 더미 다이의 크기 및 물질은 제2 장치 티어의 소정의 유효 CTE에 따른다. 하나 이상의 제1 장치 다이들 및 하나 이상의 제2 장치 다이들은 팬-아웃 RDL들에 전기적으로 접속된다.
또 다른 실시예에 따라, 패키지를 형성하는 방법은, 제1 팬-아웃 티어를 형성하는 단계, 제1 팬-아웃 티어 위에 팬-아웃 RDL들을 형성하는 단계, 및 팬-아웃 RDL들 위에 제2 팬-아웃 티어를 형성하는 단계를 포함한다. 제1 팬-아웃 티어를 형성하는 단계는, 하나 이상의 제1 장치 다이들 주위에 제1 몰딩 컴파운드를 형성하는 단계를 포함한다. 제2 팬-아웃 티어를 형성하는 단계는, 하나 이상의 제2 장치 다이들을 팬-아웃 RDL들에 본딩하는 단계, 더미 다이를 팬-아웃 RDL들에 본딩하는 단계, 및 하나 이상의 제2 장치 다이들 및 더미 다이 주위에 제2 몰딩 컴파운드를 제공하는 단계를 포함한다. 더미 다이의 크기 및 물질은 제2 팬-아웃 티어의 소정의 유효 CTE에 따라 선택된다.
상기 설명은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한다. 당업자는 본 명세서에 설명된 실시예들의 동일 목적을 수행하고/거나 동일 장점들을 성취하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수 있는 것을 이해하여야 한다. 당업자는 또한 그러한 등가의 구성들은 본 개시의 취지 및 범위로부터 벗어나지 않으며, 본 개시의 취지 및 범위로부터 벗어나지 않고 다양한 변화들, 치환들 및 개조들을 행할 수 있는 것을 인식해야 한다.

Claims (10)

  1. 패키지로서,
    하나 이상의 제1 장치 다이들, 및 상기 하나 이상의 제1 장치 다이들의 측벽들을 따라 연장되는 제1 몰딩 컴파운드를 포함하는 제1 팬-아웃 티어(tier);
    상기 제1 팬-아웃 티어 위의 팬-아웃 재분배층(redistribution layer)들; 및
    상기 팬-아웃 RDL들 위의 제2 팬-아웃 티어
    를 포함하고,
    상기 제2 팬-아웃 티어는,
    상기 팬-아웃 RDL들에 본딩된 하나 이상의 제2 장치 다이들로서, 상기 팬-아웃 RDL들은 상기 하나 이상의 제1 장치 다이들을 상기 하나 이상의 제2 장치 다이들에 전기적으로 접속하는 것인, 상기 하나 이상의 제2 장치 다이들;
    상기 팬-아웃 RDL들에 본딩되고, 능동 장치들이 없는 더미 다이; 및
    상기 하나 이상의 제2 장치 다이들 및 상기 더미 다이의 측벽들을 따라 연장되는 제2 몰딩 컴파운드
    를 포함하는, 패키지.
  2. 제1항에 있어서, 상기 더미 다이의 크기, 상기 더미 다이의 물질, 또는 이들의 조합은 상기 제2 팬-아웃 티어의 요구되는 유효 열팽창 계수(coefficient of thermal expansion; CTE)에 따르는 것인, 패키지.
  3. 제2항에 있어서, 상기 요구되는 유효 CTE는, 상기 제1 팬-아웃 티어의 유효 CTE, 상기 팬-아웃 RDL들의 유효 CTE, 또는 이들의 조합에 따르는 것인, 패키지.
  4. 제1항에 있어서, 상기 하나 이상의 제1 장치 다이들은 제1 전체 표면 영역을 갖고, 상기 하나 이상의 제2 장치 다이들 및 상기 더미 다이는 제2 전체 표면 영역을 가지며, 상기 제2 전체 표면 영역에 대한 상기 제1 전체 표면 영역의 비율은 0.8 내지 1.2인 것인, 패키지.
  5. 제1항에 있어서, 상기 하나 이상의 제1 장치 다이들은 제1 전체 표면 영역을 갖고, 상기 하나 이상의 제2 장치 다이들은 제3 전체 표면 영역을 갖고, 상기 제1 전체 표면 영역은 상기 제3 전체 표면 영역보다 더 크며, 상기 더미 다이는 실리콘 또는 유리를 포함하는 것인, 패키지.
  6. 제1항에 있어서, 상기 하나 이상의 제1 장치 다이들은 제1 전체 표면 영역을 갖고, 상기 하나 이상의 제2 다이들은 제2 전체 표면 영역을 갖고, 상기 제1 전체 표면 영역은 상기 제2 전체 표면 영역보다 더 작으며, 상기 더미 다이는 구리를 포함하는 것인, 패키지.
  7. 제1항에 있어서, 상기 제1 팬-아웃 티어는 제1 유효 CTE를 갖고, 상기 제2 팬-아웃 티어는 제2 유효 CTE를 가지며, 상기 제2 유효 CTE에 대한 상기 제1 유효 CTE의 비율은 0.9 내지 1.1인 것인, 패키지.
  8. 제1항에 있어서, 상기 더미 다이는 상기 하나 이상의 제2 장치 다이들 중 두 개의 제2 장치 다이들 사이에 배치되는 것인, 패키지.
  9. 패키지에 있어서,
    하나 이상의 제1 장치 다이들, 및 상기 하나 이상의 제1 다이들을 둘러싸는 제1 몰딩 컴파운드를 포함하는 제1 장치 티어;
    제2 장치 티어; 및
    상기 제1 장치 티어와 상기 제2 장치 티어 사이의 팬-아웃 재분배층(redistribution layer)들
    을 포함하고,
    상기 제2 장치 티어는,
    하나 이상의 제2 장치 다이들;
    더미 다이로서, 상기 더미 다이의 크기 및 물질은 상기 제2 장치 티어의 요구되는 유효 열팽창 계수(coefficient of thermal expansion; CTE)에 따르는 것인, 상기 더미 다이; 및
    상기 하나 이상의 제2 장치 다이들 및 상기 더미 다이를 둘러싸는 제2 몰딩 컴파운드
    를 포함하며,
    상기 하나 이상의 제1 장치 다이들 및 상기 하나 이상의 제2 장치 다이들은 상기 팬-아웃 RDL들에 전기적으로 접속되어 있는 것인, 패키지.
  10. 패키지 형성 방법에 있어서,
    제1 팬-아웃 티어를 형성하는 단계;
    상기 제1 팬-아웃 티어 위에 팬-아웃 재분배층(redistribution layer)들을 형성하는 단계; 및
    상기 팬-아웃 RDL들 위에 제2 팬-아웃 티어를 형성하는 단계
    를 포함하고,
    상기 제1 팬-아웃 티어를 형성하는 단계는 하나 이상의 제1 장치 다이들 주위에 제1 몰딩 컴파운드를 형성하는 단계를 포함하고,
    상기 제2 팬-아웃 티어를 형성하는 단계는,
    하나 이상의 제2 장치 다이들을 상기 팬-아웃 RDL들에 본딩하는 단계,
    더미 다이 - 상기 더미 다이의 크기 및 물질은 상기 제2 팬-아웃 티어의 요구되는 유효 열팽창 계수(coefficient of thermal expansion; CTE)에 따라 선택됨 - 를 상기 팬-아웃 RDL들에 본딩하는 단계; 및
    상기 하나 이상의 제2 장치 다이들 및 상기 더미 다이 주위에 제2 몰딩 컴파운드를 제공하는 단계
    를 포함하는 것인, 패키지 형성 방법.
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