CN109841601B - 一种芯片堆栈立体封装结构及制造方法 - Google Patents

一种芯片堆栈立体封装结构及制造方法 Download PDF

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Abstract

本发明提供一种芯片堆栈立体封装结构及制造方法。封装结构包括：芯片封装堆栈体，包括第一芯片封装体、底层芯片封装体和设置在第一芯片封装体和底层芯片封装体间的中介重布线层，底层芯片封装体具有一安装表面；表面重布线结构，形成于安装表面。中介重布线层与底层芯片封装体直接贴合；底层芯片封装体的底层芯片周围的塑封体中形成有底层穿孔，中介重布线层和表面重布线结构通过底层穿孔电性连接。制造方法包括：形成第一芯片模封体，在其表面形成中介重布线层；形成底层芯片模封体，使底层芯片模封体与中介重布线层以无间隙方式直接贴合，在底层芯片周围的塑封体中形成底层穿孔。本发明用塑封体中的穿孔替代硅穿孔和微凸块，降低了加工成本。

Description

一种芯片堆栈立体封装结构及制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种芯片堆栈立体封装结构及制造方法。
背景技术
近年来，伴随着电子产品不断朝轻薄、小巧的方向发展，高密度半导体封装逐渐成为各大研究机构和半导体厂商追逐的热点，这其中芯片堆栈封装形式越来越成为高密度封装领域的主导技术。目前，主要有两类主流的芯片堆栈封装形式，一种是采用引线键合(Wire Bonding)方式进行芯片堆栈，如图1所示。芯片130之间、芯片130与基板110之间通过粘接材120彼此粘合固定，各芯片130通过金线140与基板110或与其他芯片130实现互连。但这种封装结构的问题在于由于使用引线键合，信号距离较长，对信号传输质量影响较大；此外，由于引线有一定的高度要求，导致最终整体封装尺寸较大，难以进一步实现封装薄小化的要求。
另一种为覆晶芯片堆栈封装(Flip Chip)，图2为典型的覆晶芯片堆栈封装结构。芯片内部具有贯穿的硅穿孔(Through Silicon Via，TSV)214，硅穿孔214表面形成有微凸块215；芯片211之间通过微凸块215进行键合连接形成芯片堆栈体210；芯片堆栈体210表面形成有重布线层(Redistribution Layer，RDL)212，使芯片堆栈体210覆晶接合于基板220。这种覆晶堆栈结构，在一定程度上缩短了信号传输的距离和提高了信号传输的质量，并具有低功耗、带宽大等优点，同时也降低了封装体的厚度。但由于采用硅穿孔和微凸块技术，使得加工成本过高，限制了这种封装结构应用，通常仅应用于高端服务器、图形和网络等产品上。
以上的说明仅仅是为了帮助本领域技术人员理解本发明的背景，不代表以上内容为本领域技术人员所公知或知悉。
发明内容
有鉴于此，本发明实施方式提供一种芯片堆栈立体封装结构，以解决或缓解现有技术中存在的问题，至少提供一种有益的选择。
本发明实施方式的技术方案是这样实现的，根据本发明的一个实施方式，提供一种芯片堆栈立体封装结构，包括：
芯片封装堆栈体，包括第一芯片封装体、底层芯片封装体和设置在所述第一芯片封装体和所述底层芯片封装体之间的中介重布线层，所述底层芯片封装体具有一安装表面；
表面重布线结构，形成于所述安装表面上；以及
外部端子，设置于所述表面重布线结构上；
其中，所述第一芯片封装体包括第一芯片和在所述第一芯片周围的第一塑封体，所述第一芯片具有第一焊垫；所述中介重布线层具有第一重布线路并与所述第一芯片的所述第一焊垫电性连接；
所述底层芯片封装体包括底层芯片、在所述底层芯片周围的底层塑封体以及多个底层穿孔，所述底层穿孔分布于所述底层塑封体中，所述底层穿孔的贯穿深度大于所述底层塑封体的厚度并连接所述中介重布线层和所述表面重布线结构，所述安装表面包括所述底层芯片的主动面与所述底层塑封体的内周边表面；其中所述表面重布线结构的底层扇出垫迭覆于所述底层穿孔的开口端。
在一些实施方式中，所述底层芯片封装体相对于所述安装表面的底层堆栈背面与所述中介重布线层的表面以无间隙方式直接接合，所述中介重布线层的表面与所述底层芯片封装体的所述底层堆栈背面为等离子活化面，所述底层堆栈背面包括所述底层芯片的晶背与所述底层塑封体的外周边表面。
在一些实施方式中，所述第一芯片封装体具有第一表面和与所述第一表面相对的第一堆栈背面，所述中介重布线层形成于所述第一芯片封装体的所述第一表面上,所述第一表面包括所述第一芯片的主动面与所述第一塑封体的内周边表面；
所述底层芯片封装体更具有与所述安装表面相对的底层堆栈背面，所述底层堆栈背面与所述中介重布线层表面接合，所述底层堆栈背面由所述底层塑封体的外表面构成。
在一些实施方式中，所述底层芯片和所述第一芯片为不相同芯片，所述底层芯片包括逻辑控制器芯片，所述第一芯片包括存储器芯片。
在一些实施方式中，在所述第一芯片封装体的所述第一堆栈背面上堆栈至少一个附加重布线层及至少一个第二芯片封装体，所述附加重布线层设置在所述第二芯片封装体的第二表面并贴附于所述第一芯片封装体的所述第一堆栈背面，各所述第二芯片封装体的结构与所述第一芯片封装体相同，所述第二芯片封装体包括第二芯片和在所述第二芯片周围的第二塑封体，各所述附加重布线层与所述中介重布线层的结构相同，所述附加重布线层具有第二重布线路并与所述第二芯片的第二焊垫电性连接，所述第二芯片封装体的数目与所述附加重布线层的数目相同。
在一些实施方式中，所述底层穿孔自孔壁向孔中心轴依次包括粘附层、种子层和导体。
在一些实施方式中，所述底层塑封体在所述底层芯片的晶背与所述底层芯片封装体的所述底层堆栈背面之间的厚度大于或等于5μm。
在一些实施方式中，所述中介重布线层还具有多个第一扇出垫，所述第一扇出垫连接对应的第一重布线路并对准于所述底层穿孔，所述第一扇出垫为凹入状且齐平于所述第一芯片封装体的所述第一表面。
在一些实施方式中，所述表面重布线结构的所述底层扇出垫为凹入状且齐平于所述安装表面。
在一些实施方式中，所述底层穿孔除了贯穿所述底层塑封体，更贯穿所述中介重布线层的介电材料层。
一种芯片堆栈立体封装结构的制造方法，其特征在于，包括：
形成第一芯片模封体，所述第一芯片模封体包括第一芯片和在所述第一芯片周围的第一塑封体，所述第一芯片具有第一焊垫；
形成中介重布线层于所述第一芯片模封体的第一表面，所述中介重布线层具有第一重布线路并与所述第一芯片的所述第一焊垫电性连接；
形成底层芯片模封体，所述底层芯片模封体具有一安装表面，所述底层芯片模封体包括底层芯片和在所述底层芯片周围的底层塑封体；
将所述底层芯片模封体的底层堆栈背面以无间隙方式贴合于所述中介重布线层的表面；
形成多个底层穿孔于所述底层芯片模封体的所述底层塑封体中，所述底层穿孔电性连接至所述中介重布线层；
形成表面重布线结构于所述底层芯片模封体的所述安装表面上，所述表面重布线结构通过所述底层穿孔与所述中介重布线层电连接；
设置多个外部端子于所述表面重布线结构上；以及
对堆栈后的各所述模封体进行单离化切割，形成多个芯片堆栈立体封装结构。
在一些实施方式中，通过等离子活化技术使所述底层芯片模封体的底层堆栈背面及所述中介重布线层的表面形成等离子活化面，所述底层堆栈背面包括所述底层塑封体的外表面。
在一些实施方式中，通过等离子活化技术使所述底层芯片模封体的底层堆栈背面及所述中介重布线层的表面形成等离子活化面，所述底层堆栈背面包括所述底层芯片的晶背与底层塑封体的外周边表面。
在一些实施方式中，所述底层穿孔的形成方法包括在所述底层穿孔中自孔壁向孔中心轴依次形成粘附层、种子层和导体的步骤。
本发明实施方式由于采用以上技术方案，通过在塑封料中形成穿孔替代硅穿孔及微凸块，降低了加工成本，使得该封装结构能够在更广阔的领域中得以应用。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会容易明白。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为通过引线键合进行芯片堆栈的封装结构示意图。
图2为通过硅穿孔及微凸块进行芯片堆栈的封装结构示意图。
图3为本发明一个实施方式的芯片堆栈立体封装结构示意图。
图4为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图5为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图6为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图7为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图8为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图9为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图10为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图11为本发明另一个实施方式的芯片堆栈立体封装结构示意图。
图12为本发明又一个实施方式的芯片堆栈立体封装结构示意图。
图13为本发明一个实施方式的芯片堆栈立体封装结构的制造流程。
附图标记
100：通过引线键合实现芯片堆栈的立体封装结构；
110：基板； 120：粘接材； 130：芯片； 140：引线； 150：塑封体；160：金属垫； 170：外部端子。
200：通过硅穿孔及微凸块实现芯片堆栈的立体封装结构；
210：芯片堆栈体； 211：芯片； 212：重布线层； 212A：重布线路；213：覆晶端子；214：硅穿孔； 215：微凸块；
220：基板；
230：底胶；
240：塑封体；
250：金属垫；
260：外部端子。
300：本发明实施方式1；
310：芯片封装堆栈体；
311：顶部芯片封装体； 311A：顶部芯片； 311B：顶部塑封体； 311C：顶部芯片封装体的表面； 311D：顶部芯片封装体的背面； 311E：顶部芯片的主动面； 311F：顶部芯片的晶背； 311G：顶部焊垫； 311H：顶部塑封体的内周边表面；
312：顶部重布线层； 312A：顶部重布线路； 312B：介电材料层； 312C：顶部扇出垫； 312D：顶部重布线层的表面；
313：第二芯片封装体； 313A：第二芯片； 313B：第二塑封体； 313C：第二表面；313D：第二堆栈背面； 313E：第二芯片的主动面； 313F：第二芯片的晶背； 313G：第二焊垫；313H：第二塑封体的内周边表面； 313J：第二穿孔；
314：第二重布线层； 314A：第二重布线路； 314B：介电材料层； 314C：第二扇出垫； 314D：第二重布线层的表面；
315：第一芯片封装体； 315A：第一芯片； 315B：第一塑封体； 315C：第一表面；315D：第一堆栈背面； 315E：第一芯片的主动面； 315F：第一芯片的晶背； 315G：第一焊垫；315H：第一塑封体的内周边表面； 315J：第一穿孔；
316：中介重布线层； 316A：第一重布线路； 316B：介电材料层； 316C：第一扇出垫； 316D： 中介重布线层的表面；
317：底层芯片封装体； 317A：底层芯片； 317B：底层塑封体； 317C：安装表面；317D：底层堆栈背面； 317E：底层芯片的主动面； 317F：底层芯片的晶背； 317G：底层焊垫；317H：底层塑封体的内周边表面； 317J：底层穿孔；
320：表面重布线结构； 321：多层重布线路； 321A：多层重布线路的第一层重布线路； 321B：底层扇出垫； 322：多层介电材料层；
330：金属垫；
340：外部端子。
400：本发明实施方式2；
410：芯片封装堆栈体；
417：底层芯片封装体； 417A：底层芯片； 417E：底层芯片的主动面； 417F：底层芯片的晶背； 417G：底层焊垫。
500：本发明实施方式3；
510：芯片封装堆栈体。
600：本发明实施方式4；
610：芯片封装堆栈体。
700：本发明实施方式5；
710：芯片封装堆栈体；
717J：底层穿孔。
800：本发明实施方式6；
810：芯片封装堆栈体。
900：本发明实施方式7；
910：芯片封装堆栈体；
918：第三重布线层； 918A：第三重布线路； 918B：介电材料层； 918C：第三扇出垫； 918D：第三重布线层的表面；
919：第三芯片封装体； 919A：第三芯片； 919B：第三塑封体； 919C：第三表面；919D：第三堆栈背面； 919E：第三芯片的主动面； 919F：第三芯片的晶背； 919G：第三焊垫；919H：第三塑封体的内周边表面； 919J：第三穿孔。
A00：本发明实施方式8；
A10：芯片封装堆栈体。
B00：本发明实施方式9；
B10：芯片封装堆栈体；
B13K：第二塑封体的外周边表面； B15K：第一塑封体的外周边表面；B17K：底层塑封体的外周边表面。
C00：本发明实施方式10；
C10：芯片封装堆栈体。
S100：本发明实施方式1的封装结构的制造流程；
B100：第一载体；
C100：胶粘膜；
D100：顶部芯片模封体； D200：第二芯片模封体； D300：第一芯片模封体； D400：底层芯片模封体。
具体实施方式
在下文中，仅简单地描述了某些示例性实施方式。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施方式。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施方式1
图3是本发明一个实施方式提供的芯片堆栈立体封装结构示意图。如图3所示，本发明实施方式的芯片堆栈立体封装结构300，包括：芯片封装堆栈体310、表面重布线结构320、金属垫330和外部端子340。其中，芯片封装堆栈体310包括：顶部芯片封装体311、顶部重布线层312、第二芯片封装体313、第二重布线层314、第一芯片封装体315、中介重布线层316和底层芯片封装体317。
第一芯片封装体315包括第一芯片315A、在第一芯片315A周围的第一塑封体315B和多个第一穿孔315J，并具有第一表面315C和第一堆栈背面315D；第一芯片315A具有主动面315E和晶背315F，在主动面315E上形成有多个第一焊垫315G；第一表面315C包括第一芯片315A的主动面315E和第一塑封体315B的内周边表面315H，第一堆栈背面315D由第一塑封体315B的外表面构成，在一些实施方式中，第一塑封体315B在第一芯片315A的晶背315F与第一堆栈背面315D之间的厚度为大于或等于5μm。
第一穿孔315J形成于第一芯片315A周围的第一塑封体315B中，其开口端形成于第一表面315C且贯穿第一塑封体315B。第一穿孔315J自孔壁向孔中心轴依次包括：粘附层、种子层和导体(均未示出)，粘附层作为中介层用于实现种子层在塑封料孔壁上的沉积，在一种实施方式中，可以采用Ta、Ti、Cr、TaN/Ta、TiN或TiW等中的之一；种子层作为导体的成核中心，用于引导后续导体的沉积；导体的作用是使第一穿孔315J具有导电性，在一种实施方式中，可以采用Cu、W等金属材料或掺杂的多晶硅等中的之一；在一种实施方式中，种子层和导体的材质相同。第一穿孔315J的可以是圆柱形或柱台形，在一种实施方式中，第一穿孔315J的孔壁斜率为0～5度。
在第一表面315C上形成有中介重布线层316，中介重布线层316包括第一重布线路316A和介电材料层316B，第一重布线路316A靠近第一芯片315A的一端与第一芯片315A的第一焊垫315G电性连接，第一重布线路316A远离第一芯片315A的一端形成有多个第一扇出垫(Fan-out pad)316C，第一扇出垫316C以凹入状接触第一塑封体315B并与第一表面315C齐平，且迭覆于第一穿孔315J的开口端。
底层芯片封装体317包括底层芯片317A、在底层芯片317A周围的底层塑封体317B和多个底层穿孔317J，并具有安装表面317C和底层堆栈背面317D；底层芯片317A具有主动面317E和晶背317F，在主动面317E上形成有多个底层焊垫317G；安装表面317C包括底层芯片317A的主动面317E和底层塑封体317B的内周边表面317H，底层堆栈背面317D由底层塑封体317B的外表面构成，在一些实施方式中，底层塑封体317B在底层芯片317A的晶背317F与底层堆栈背面317D之间的厚度大于或等于5μm。
底层芯片封装体317的底层堆栈背面317D与中介重布线层316的表面316D，通过等离子活化技术形成自由键，成为等离子活化面并相互以无间隙方式直接贴合。
底层穿孔317J形成于底层芯片317A周围的底层塑封体317B中，其开口端形成于底层芯片封装体317的安装表面315C，且底层穿孔317J贯穿底层塑封体317B及中介重布线层316的介电材料层316B，对准并电性连接至中介重布线层316的第一扇出垫316C。底层穿孔317J的结构与第一穿孔315J的结构相同，这里不再赘述。
在安装表面317C上形成有表面重布线结构320，表面重布线结构320包括多层重布线路321和多层介质材料层322，其中多层重布线路321包括靠近底层芯片317A一侧的第一层重布线路321A，第一层重布线路321A靠近底层芯片317A的一端与底层芯片317A的底层焊垫317G电性连接，第一层重布线路321A远离底层芯片317A的一端形成有多个底层扇出垫321B，底层扇出垫321B以凹入状接触底层塑封体317B，并齐平于安装表面317C，且迭覆及电性连接于底层穿孔317J的开口端。
第二芯片封装体313具有与第一芯片封装体315相同的结构，在此不再赘述。
在第二芯片封装体313的第二表面313C上形成有第二重布线层314，第二重布线层314与中介重布线层316的结构相同，第二重布线层314包括第二重布线路314A和介电材料层314B，第二重布线路314A靠近第二芯片313A的一端与第二芯片313A的第二焊垫313G电性连接，第二重布线路314A远离第二芯片313A的一端形成有多个第二扇出垫314C，第二扇出垫314C以凹入状接触第二塑封体313B并与第二表面313C齐平，且迭覆及电性连接于第二穿孔313J的开口端。第一芯片封装体315的第一堆栈背面315D与第二重布线层314的表面314D，通过等离子活化技术形成自由键，成为等离子活化面并相互以无间隙方式直接贴合。第一穿孔315J更贯穿第二重布线层314的介电材料层314B，对准并电性连接至第二重布线层314的第二扇出垫314C。
顶部芯片封装体311的结构与第一芯片封装体315及第二芯片封装体313不同，包括顶部芯片311A和在顶部芯片311A周围的顶部塑封体311B，并具有顶部芯片封装体311的表面311C和背面311D；顶部芯片311A具有主动面311E和晶背311F，在主动面311E上形成有多个顶部焊垫311G；顶部芯片封装体311的表面311C包括顶部芯片311A的主动面311E和顶部塑封体311B的内周边表面311H，顶部芯片封装体311的背面311D由顶部塑封体311B的外表面构成，在一些实施方式中，顶部塑封体311B在顶部芯片311A的晶背311F与顶部芯片封装体311的背面311D之间的厚度大于或等于50μm。
在顶部芯片封装体311的表面311C上形成有顶部重布线层312，顶部重布线层312包括顶部重布线路312A和介电材料层312B，顶部重布线路312A靠近顶部芯片311A的一端与顶部芯片311A的顶部焊垫311G电性连接，顶部重布线路312A远离顶部芯片311A的一端形成有多个顶部扇出垫(Fan-out pad)312C，顶部扇出垫312C为平垫状且不与顶部塑封体311B接触。
第二芯片封装体313的第二堆栈背面313D与顶部重布线层312的表面312D，通过等离子活化技术形成自由键，成为等离子活化面并相互以无间隙方式直接贴合。
第二穿孔313J更贯穿顶部重布线层312的介电材料层312B，对准并电性连接至顶部重布线层312的顶部扇出垫312C。
此外，表面重布线结构320的表面形成有扇出的多个金属垫330，其与多层重布线路321电性连接；多个外部端子340设置于金属垫330上，其中，外部端子340可以是焊球，金属垫330可以是UBM(Under Bump Metallurgy，凸块下金属层)，以使外部端子340与表面重布线结构320形成稳固贴合。这里需要说明的是，图3所示的多层重布线路321，仅是为了说明而进行的示意表示，并不是具体的连接方式，也不能理解为仅限于这种连接方式。另外需要说明的是，底层芯片317A与第一芯片315A、第二芯片313A及顶部芯片311A是不相同的芯片，在一种实施方式中，底层芯片317A为逻辑控制器芯片(base logic die)，而第一芯片315A、第二芯片313A及顶部芯片311A均为存储器芯片(memory die)。逻辑控制器芯片是将存储器芯片中用于控制数据传输的电路分离出来设置成独立的控制芯片，并采用区别于存储器芯片的制程工艺制作而成，其响应速度要大大高于存储器芯片，以提高数据的传输速度。
实施方式2
图3所示的芯片堆栈立体封装结构中，底层芯片317A也可以是与第一芯片315A、第二芯片313A及顶部芯片311A相同的芯片，如图4所示。在一种实施方式中，底层芯片417A、第一芯片315A、第二芯片313A及顶部芯片311A均为存储器芯片。图4中与图3所示的相同部件的说明可参见对图3的描述，在此不再赘述。
实施方式3、4
图3和图4所示的芯片堆栈立体封装结构也可以只堆栈三层芯片封装体，具体结构如图5及图6所示。图5和图6中分别与图3和图4所示的相同的部件的说明可参见对图3和图4的描述，在此不再赘述。在一种实施方式中，第一芯片315A和顶部芯片311A均为存储器芯片，而底层芯片317A为逻辑控制器芯片。在另一种实施方式中，第一芯片315A、顶部芯片311A和底层芯片417A均为存储器芯片。
实施方式5、6
此外，图3和图4所示的芯片堆栈立体封装结构也可以只堆栈二层芯片封装体，具体结构如图7及图8所示。以图7为例，底层穿孔717J贯穿底层塑封体317B及顶部重布线层312的介电材料层312B，以电性连接顶部重布线路312A的顶部扇出垫312C和表面重布线结构320的底层扇出垫321B。这里需要说明的是，在只堆栈二层芯片封装体的情况下，由于底层穿孔717J的一端所连接的顶部重布线路312A的顶部扇出垫312C为平垫，因而底层穿孔717J的长度要小于图3中所示的连接两个凹入状扇出垫316C、321B的底层穿孔317J。图7和图8中分别与图3和图4所示的相同的部件的说明可参见对图3和图4的描述，在此不再赘述。在一种实施方式中，顶部芯片311A为存储器芯片，而底层芯片317A为逻辑控制器芯片。在另一种实施方式中，顶部芯片311A和底层芯片417A均为存储器芯片。
实施方式7、8
图3和图4所示的芯片堆栈立体封装结构还可以在第第一芯片封装体315的堆栈背面315D上再堆栈至少一个附加重布线层和至少一个芯片封装体，以形成更多层芯片堆栈立体封装结构。在图3和图4所示的第一芯片封装体315的堆栈背面315D上追加第三重布线层918和第三芯片封装体919，其中，第三重布线层918的结构与中介重布线层316相同，第三芯片封装体919的结构与第一芯片封装体315相同，如图9、图10所示。图9与图10所示的结构的区别在于，底层芯片不同。图9和图10中分别与图3和图4所示的相同的部件的说明可参见对图3和图4的描述，在此不再赘述。
实施方式9、10
图3和图4所示的芯片堆栈立体封装结构中，底层芯片317A(417A)、第一芯片315A及第二芯片313A的晶背317F(417F)、315F及313F也可以露出各自的塑封体317B、315B及313B，具体结构如图11及图12所示。以第一芯片封装体315为例说明，在一些实施方式中，第一芯片封装体315的第一堆栈背面315D包括第一芯片315A的晶背315F和第一塑封体315B的外周边表面B315K；第一堆栈背面315D与第二重布线层314的表面314D，通过等离子活化技术形成自由键，成为等离子活化面并相互以无间隙方式直接贴合。图11和图12中分别与图3和图4所示的相同的部件的说明可参见对图3和图4的描述，在此不再赘述。另外需要说明的是，图5-图10所示的芯片堆栈立体封装结构，在一些实施方式中，也都可以适用于将除顶层芯片以外的各芯片的晶背露出塑封体的方式，在此不再赘述。
图13是本发明一个实施方式提供的图3所示芯片堆栈立体封装结构的制造流程图。如图13所示，在流程S100中，在步骤S101，提供第一载体B100，在一些实施方式中，第一载体可以是由金属、硅、二氧化硅、有机材料或玻璃等之一制成的圆片；在第一载体B100上覆盖一层由有机材料制成的胶粘膜C100，在一些实施方式中，胶粘膜C100为受热后可以从贴附面上剥离的黏胶；提供多个经测试为良品的顶部芯片311A，其主动面311E上具有多个顶部焊垫311G；按照一定间距，将多个顶部芯片311A的主动面311E朝下贴附在胶粘膜C100的表面。
在步骤S102，模封以形成顶部塑封体311B于胶粘膜C100的表面上，以密封多个顶部芯片311A。
在步骤S103，对顶部塑封体311B进行减薄以去除多余的塑封料，在一种实施方式中，减薄后的顶部塑封体311B在顶部芯片311A的晶背311F与减薄面311D之间的厚度大于或等于50μm；除去第一载体B100和胶粘膜C100，形成顶部芯片模封体D100，顶部芯片模封体D100包括顶部芯片311A和在顶部芯片311A周围的顶部塑封体311B。
在步骤S104，形成顶部重布线层312于顶部芯片模封体D100的露出有顶部焊垫311G的表面311C上，顶部重布线层312具有顶部重布线路312A并与顶部芯片311A的顶部焊垫311G形成电性连接；在顶部重布线路312A的扇出端形成具有平垫形状的顶部扇出垫312C。
在步骤S105，重复S101～S103的工艺，形成第二芯片模封体D200，根据一种实施方式，减薄后的第二塑封体313B在第二芯片313A的晶背313F与减薄面313D之间的厚度大于或等于5μm，减薄面313D提供为第二芯片模封体D200的第二堆栈背面。
在步骤S106，通过等离子活化技术在顶部重布线层312的表面312D和第二芯片模封体D200的第二堆栈背面313D上产生自由键，形成等离子活化面并相互以无间隙方式直接贴合。
在步骤S107，在第二芯片313A周围的第二塑封体313B中，自第二塑封体313B的内周边表面313H打孔贯穿第二塑封体313B及顶部重布线层312，对准并电性连接至顶部重布线路312A的顶部扇出垫312C。
在步骤S108，依次沉积粘附层、种子层和导体至上述孔，以形成第二穿孔313J并与顶部重布线路312A的顶部扇出垫312C电性连接；除去第二芯片模封体D200的第二表面313C上的导体、种子层及粘附层，在一种实施方式中，可以通过化学机械抛光(ChemicalMechanical Polishing，CMP)的方法进行去除。
在步骤S109，形成第二重布线层314于第二芯片模封体D200的露出有第二焊垫313G的第二表面313C上，第二重布线层314具有第二重布线路314A，并与第二芯片313A的第二焊垫313G形成电性连接；在第二重布线路314A的扇出端形成具有凹入状的第二扇出垫314C，第二扇出垫314C以凹入状接触第二塑封体313B并与第二芯片模封体D200的第二表面313C齐平，且迭覆及电性连接于第二穿孔313J的开口端。
在步骤S110，重复S105～S109的工艺，以形成并堆栈第一芯片模封体D300，以及形成中介重布线层316。
在步骤S111，重复S105～S108的工艺，以形成并堆栈底层芯片模封体D400，以及形成底层穿孔317J，底层穿孔317J贯穿底层塑封体317B及中介重布线层316，对准并电性连接至中介重布线层316的第一扇出垫316C。
在步骤S112，形成表面重布线结构320于底层芯片模封体D400的安装表面317C上，表面重布线结构320具有多层重布线路321，多层重布线路321靠近底层芯片317A的第一层重布线路321A的扇出端形成有多个底层扇出垫321B，底层扇出垫321B以凹入状接触底层塑封体317B，并齐平于安装表面317C，且迭覆及电性连接于底层穿孔317J的开口端；形成多个金属垫330于表面重布线结构320的表面，并与多层重布线路321电性连接；设置多个外部端子340于金属垫330上。
在步骤S113(未示出)，对堆栈后的各芯片模封体进行单离化切割，以形成多个芯片堆栈立体封装结构。需要说明的是，这里仅是以四层芯片封装体堆栈的方式进行了示例性的说明，但不限于此处所示例的数量，本发明的其他实施方式可以堆栈更多层芯片，也可以仅堆栈二层或三层芯片。
针对图11和图12所示的芯片堆栈立体封装结构的制造流程(未示出)，与图13所示的流程S100的区别在于，减薄后的底层芯片模封体D400的底层芯片317A(417A)的晶背317F(417F)露出底层塑封体317B，减薄面317D提供为底层芯片模封体D400的底层堆栈背面，底层堆栈背面317D包括底层芯片317A(417A)的晶背317F(417F)及底层塑封体317B的外周边表面。第一芯片模封体D300、第二芯片模封体D200与底层芯片模封体D400相同，减薄后第一芯片315A的晶背315F及第二芯片313A的晶背313F也分别露出塑封体315B、313B。
本发明的实施方式采用在芯片周围的塑封体中形成多个穿孔，以实现芯片间的信号传输，从而替代了借助于硅穿孔和微凸块形成芯片互连及信号传输的方式，大大降低了加工成本，同时具有与利用硅穿孔和微凸块技术形成的覆晶堆栈结构相近的封装厚度及优良的信号传输性能，使得该封装结构能够在更广阔的领域中得以应用。
以上，参考具体实施方式对本发明的实施方式进行了说明。然而，本发明并不限于这些具体实施方式。即，本领域技术人员可以对这些具体实施方式进行适当设计变更，只要具备本发明的特征都应该包含于本发明的范围内。例如，上述各具体实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并不限于例示的内容，还可以进行适当变更。而且，前述的各实施方式具备的各要素、只要技术上允许，均可以组合，这些组合后的方式只要包含本发明的特征，也应该包含于本发明的范围内。

Claims (14)

1.一种芯片堆栈立体封装结构，其特征在于，包括：
芯片封装堆栈体，包括第一芯片封装体、底层芯片封装体和设置在所述第一芯片封装体和所述底层芯片封装体之间的中介重布线层，所述底层芯片封装体具有一安装表面；
表面重布线结构，形成于所述安装表面上；以及
外部端子，设置于所述表面重布线结构上；
其中，所述第一芯片封装体包括第一芯片和在所述第一芯片周围的第一塑封体，所述第一芯片具有第一焊垫；所述中介重布线层具有第一重布线路，所述第一重布线路靠近所述第一芯片的一端与所述第一芯片的所述第一焊垫以无间隙方式直接电性连接；
所述底层芯片封装体包括底层芯片、在所述底层芯片周围的底层塑封体以及多个底层穿孔，所述底层穿孔分布于所述底层塑封体中，所述底层穿孔的贯穿深度大于所述底层塑封体的厚度并连接所述中介重布线层和所述表面重布线结构，所述安装表面包括所述底层芯片的主动面与所述底层塑封体的内周边表面；其中所述表面重布线结构的底层扇出垫迭覆于所述底层穿孔的开口端；
所述底层芯片封装体相对于所述安装表面的底层堆栈背面与所述中介重布线层的表面以无间隙方式直接接合，所述中介重布线层的表面与所述底层芯片封装体的所述底层堆栈背面为等离子活化面。
2.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述底层堆栈背面包括所述底层芯片的晶背与所述底层塑封体的外周边表面。
3.如权利要求1所述的芯片堆栈立体封装结构，其特征还在于：
所述第一芯片封装体具有第一表面和与所述第一表面相对的第一堆栈背面，所述中介重布线层形成于所述第一芯片封装体的所述第一表面上，所述第一表面包括所述第一芯片的主动面与所述第一塑封体的内周边表面；
所述底层芯片封装体更具有与所述安装表面相对的底层堆栈背面，所述底层堆栈背面与所述中介重布线层表面接合，所述底层堆栈背面由所述底层塑封体的外表面构成。
4.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述底层芯片和所述第一芯片为不相同芯片，所述底层芯片包括逻辑控制器芯片，所述第一芯片包括存储器芯片。
5.如权利要求3所述的芯片堆栈立体封装结构，其特征在于，在所述第一芯片封装体的所述第一堆栈背面上堆栈至少一个附加重布线层及至少一个第二芯片封装体，所述附加重布线层设置在所述第二芯片封装体的第二表面并贴附于所述第一芯片封装体的所述第一堆栈背面,各所述第二芯片封装体的结构与所述第一芯片封装体相同，所述第二芯片封装体包括第二芯片和在所述第二芯片周围的第二塑封体，各所述附加重布线层与所述中介重布线层的结构相同，所述附加重布线层具有第二重布线路并与所述第二芯片的第二焊垫电性连接，所述第二芯片封装体的数目与所述附加重布线层的数目相同。
6.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述底层穿孔自孔壁向孔中心轴依次包括粘附层、种子层和导体。
7.如权利要求3所述的芯片堆栈立体封装结构，其特征在于，所述底层塑封体在所述底层芯片的晶背与所述底层芯片封装体的所述底层堆栈背面之间的厚度大于或等于5μm。
8.如权利要求3所述的芯片堆栈立体封装结构，其特征在于，所述中介重布线层还具有多个第一扇出垫，所述第一扇出垫连接对应的第一重布线路并对准于所述底层穿孔，所述第一扇出垫为凹入状且齐平于所述第一芯片封装体的所述第一表面。
9.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述表面重布线结构的所述底层扇出垫为凹入状且齐平于所述安装表面。
10.如权利要求1至9中任一项 所述的芯片堆栈立体封装结构，其特征在于，所述底层穿孔除了贯穿所述底层塑封体，更贯穿所述中介重布线层的介电材料层。
11.一种芯片堆栈立体封装结构的制造方法，其特征在于，包括：
形成第一芯片模封体，所述第一芯片模封体包括第一芯片和在所述第一芯片周围的第一塑封体，所述第一芯片具有第一焊垫；
形成中介重布线层于所述第一芯片模封体的第一表面，所述中介重布线层具有第一重布线路，所述第一重布线路靠近所述第一芯片的一端与所述第一芯片的所述第一焊垫以无间隙方式直接电性连接；
形成底层芯片模封体，所述底层芯片模封体具有一安装表面，所述底层芯片模封体包括底层芯片和在所述底层芯片周围的底层塑封体；
将所述底层芯片模封体的底层堆栈背面以无间隙方式贴合于所述中介重布线层的表面；
形成多个底层穿孔于所述底层芯片模封体的所述底层塑封体中，所述底层穿孔电性连接至所述中介重布线层；
形成表面重布线结构于所述底层芯片模封体的所述安装表面上，所述表面重布线结构通过所述底层穿孔与所述中介重布线层电连接；
设置多个外部端子于所述表面重布线结构上；以及
对堆栈后的各所述模封体进行单离化切割，形成多个芯片堆栈立体封装结构；其中，
通过等离子活化技术使所述底层芯片模封体的底层堆栈背面及所述中介重布线层的表面形成等离子活化面。
12.如权利要求11所述的芯片堆栈立体封装结构的制造方法，其特征在于，所述底层堆栈背面包括所述底层塑封体的外表面。
13.如权利要求11所述的芯片堆栈立体封装结构的制造方法，其特征在于，所述底层堆栈背面包括所述底层芯片的晶背与底层塑封体的外周边表面。
14.如权利要求11-13任一项所述的芯片堆栈立体封装结构的制造方法，其特征在于，所述底层穿孔的形成方法包括在所述底层穿孔中自孔壁向孔中心轴依次形成粘附层、种子层和导体的步骤。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690178A (zh) * 2019-10-29 2020-01-14 中国电子科技集团公司第五十八研究所 一种dram存储芯片三维集成封装方法及结构
CN111785646B (zh) * 2020-02-28 2022-11-11 浙江集迈科微电子有限公司 一种超薄焊接堆叠封装方式
CN116635996A (zh) * 2020-12-28 2023-08-22 华为技术有限公司 芯片堆叠结构及其制作方法、芯片封装结构、电子设备
CN115274598A (zh) * 2021-02-01 2022-11-01 长江存储科技有限责任公司 扇出型芯片堆叠封装结构及其制造方法
CN115719736B (zh) * 2022-11-30 2024-07-12 无锡芯光互连技术研究院有限公司 一种芯片堆叠结构及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
CN102157456B (zh) * 2011-03-23 2014-05-28 南通富士通微电子股份有限公司 三维系统级封装方法
CN104051284B (zh) * 2013-03-15 2017-05-24 环旭电子股份有限公司 电子封装结构以及其制造方法
US9613931B2 (en) * 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
TW201724423A (zh) * 2015-12-23 2017-07-01 力成科技股份有限公司 扇出型封裝堆疊構造與方法
CN106449590B (zh) * 2016-11-08 2019-08-09 华进半导体封装先导技术研发中心有限公司 一种半导体存储模块及其制作方法

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