CN106664795B - 结构体及其制造方法 - Google Patents

结构体及其制造方法 Download PDF

Info

Publication number
CN106664795B
CN106664795B CN201580046181.4A CN201580046181A CN106664795B CN 106664795 B CN106664795 B CN 106664795B CN 201580046181 A CN201580046181 A CN 201580046181A CN 106664795 B CN106664795 B CN 106664795B
Authority
CN
China
Prior art keywords
electrode
hole
substrate
glass substrate
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580046181.4A
Other languages
English (en)
Other versions
CN106664795A (zh
Inventor
浅野雅朗
马渡宏
冈村崇史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Publication of CN106664795A publication Critical patent/CN106664795A/zh
Application granted granted Critical
Publication of CN106664795B publication Critical patent/CN106664795B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1178—Means for venting or for letting gases escape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Inorganic Chemistry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

本发明的目的在于提供一种不会使制造工序复杂化而能够将从导电材料中产生的气体成分等有效地排出到外部的结构体。本发明的结构体包括：绝缘性的基板，包括第一面以及与所述第一面对置的第二面；贯通孔，贯通所述基板的所述第一面以及所述第二面；以及贯通电极，配置于所述贯通孔内，用于使所述基板的所述第一面和所述第二面导通，具有从所述第二面向所述贯通孔外部露出的突出部，并且包含导电材料，所述贯通孔的至少一部分的开口面积在所述基板的厚度方向上随着接近所述第二面而逐渐变大，而具有用于在所述贯通孔与所述贯通电极之间形成间隙的凹陷部。

Description

结构体及其制造方法
技术领域
本发明涉及结构体及其制造方法，尤其涉及设置贯通基板的正面和背面的通孔，并在该通孔内填充导电材料而形成的导电材料填充通孔基板及其制造方法。
背景技术
近年来，随着电子设备的高密度化、小型化的发展，大规模集成电路(Large ScaleIntegration，LSI)芯片缩小到与半导体封装件相同的程度，基于封装件内芯片二维配置的高密度化正在达到极限。于是，为了提高封装件内芯片的安装密度，需要将LSI芯片拆分并以三维方式层叠。另外，为了使层叠有LSI芯片的半导体封装件整体高速工作，需要拉近层叠电路之间的距离。
为此，为了满足上述要求，作为LSI芯片之间的插入件，提出了包括将基板的正面及背面导通的导通部(通孔，through hole)的贯通电极基板。这种贯通电极基板通过在贯通孔内部利用电解镀敷等来填充导电材料(Cu等)，来形成贯通电极。
然而，在以往的贯通电极基板中，已确认存在如下现象，即：在制造工序的退火工序中产生的布线层的吹掉(消失)现象，或者在贯通孔内的绝缘层等中产生的浮起或破裂的现象。产生这些现象的原因在于当进行热处理时，导电材料所含的气体成分或水分会膨胀。
为了抑制在如上所述的贯通电极基板的退火工序中产生的布线层的吹掉现象或绝缘层的破裂现象等，提出了例如在专利文献1或专利文献2中所记载的结构。在专利文献1所记载的多层布线基板中，通过在设置于填充有导电材料的通孔导体的正上方的过孔区域(via island)中，设置以上下贯通的方式形成的开口部，来抑制当进行热处理时因在导电材料中所包含的气体成分或水分排出而导致的膨胀。另外，在专利文献2中所记载的印刷基板中，在覆盖填充在贯通孔内的树脂的密封部件的表面的导电膜中设置与外部环境气体连通的孔，使因回流时的加热而从密封部件排出的气体排出到外部环境气体。
(现有技术文献)
(专利文献)
专利文献1：日本特开2002-26520号公报
专利文献2：日本特开2000-252599号公报
发明内容
(发明所要解决的问题)
但是，在专利文献1中，由于还需要在设置于通孔导体的正上方的过孔区域中，设置上下贯通的开口部，因此制造工序变得复杂，难以进行精密加工。同样，在专利文献2中，由于还需要在覆盖填充在贯通孔内的树脂的密封部件的表面的导电膜中设置与外部环境气体相连通的孔，因此制造工序变得复杂，难以进行精密加工。
另外，由于根据专利文献1或专利文献2中所记载的方法的导电材料中所包含的气体成分或水分的外部排出量方面存在极限，因此要求能够更有效地消除在贯通电极基板的退火工序中产生的布线层的吹掉现象或绝缘层的破裂现象等的方法。
鉴于上述实际情况，本发明的目的在于提供一种不会导致制造工序的复杂化，能够将在进行热处理时从导电材料中产生的气体成分或水分更有效地排出到外部的导电材料填充通孔基板等的构造体。
(解决问题的方案)
本发明的一个实施方式的结构体包括：绝缘基板，包括第一面以及与所述第一面对置的第二面；贯通孔，贯通所述基板的所述第一面以及所述第二面；以及贯通电极，配置于所述贯通孔内，用于使所述基板的所述第一面及所述第二面导通，具有从所述第二面向所述贯通孔外部露出的突出部，并且包含导电材料，关于所述贯通孔的至少一部分，其开口面积在所述基板的厚度方向上随着接近所述第二面而逐渐变大，而具有在所述贯通孔与所述贯通电极之间形成间隙的凹陷部。
另外，在另一优选实施方式中，可包括气体排出部，所述气体排出部配置为填充所述间隙，并与所述突出部相接触，使从所述贯通电极的内部排出的气体排出到外部。
另外，在另一优选实施方式中，还可以包括基底导电层，所述基底导电层配置于所述贯通孔的侧壁，并且包含导电材料，所述气体排出部覆盖所述基底导电层与所述贯通电极之间的边界部分的一部分，且所覆盖的面积小于所述贯通电极在所述第二面上露出的面积。
另外，所述气体排出部可以包含绝缘材料。
另外，所述气体排出部可以包含绝缘树脂。
另外，所述气体排出部可以包含聚酰亚胺树脂。
另外，在另一优选实施方式中，本发明的一个实施方式的结构体还可以包括柱状导电部件，所述柱状导电部件填充所述间隙，覆盖所述贯通电极在所述第二面上露出的区域，并且从所述第二面突出。
本发明的一个实施方式的结构体的制造方法包括如下步骤：在包括第一面以及与所述第一面对置的第二面的绝缘基板的所述第一面形成一端开口的孔；在所述孔内，形成使所述第一面以及所述第二面导通且包含导电材料的贯通电极；以及从所述第二面一侧进行薄化，使所述贯通电极的突出部从所述第二面露出，进行所述薄化的步骤为，使所述孔的至少一部分的开口面积在所述基板的厚度方向上随着靠近所述第二面而逐渐变大，形成用于在所述孔与所述贯通电极之间形成间隙的凹陷部。
另外，在另一优选实施方式中，还可以包括形成气体排出部的步骤，所述气体排出部填充所述间隙，并与所述贯通电极的突出部相接触，使从所述贯通电极的内部排出的气体排出到外部。
另外，在另一优选实施方式中，还可以形成覆盖所述孔的内壁以及所述第一面并且包含导电材料的基底导电层，所述气体排出部形成为，覆盖所述基底导电层与所述贯通电极之间的边界部分的一部分，且其所覆盖的面积小于所述贯通电极在所述第二面上露出的面积。
另外，所述气体排出部可以包含绝缘材料。
另外，所述气体排出部可以包含聚酰亚胺树脂。
另外，在另一优选实施方式中，本发明的一个实施方式的结构体的制造方法还可以包括形成柱状导电部件的步骤，所述柱状导电部件填充所述间隙，覆盖所述贯通电极在所述第二面上露出的区域，并且从所述第二面突出。
(发明的效果)
根据本发明，能够提供一种不会导致制造工序的复杂化，能够将在进行热处理时从导电材料中产生的气体成分或水分有效地排出到外部的可靠性高的导电材料填充通孔基板等的构造体。
附图说明
图1的(a)部分及图1的(b)部分为本发明的第一实施方式的导电材料填充通孔基板的俯视图及剖视图。
图2为本发明的第一实施方式的导电材料填充通孔基板的扫描电子显微镜(SEM)照片。
图3的(a)部分至图3的(d)部分为示出本发明的第一实施方式的导电材料填充通孔基板的制造方法的工序图。
图4的(a)部分至图4的(d)部分为示出本发明的第一实施方式的导电材料填充通孔基板的制造方法的工序图。
图5为示出将第一实施方式的导电材料填充通孔基板用作插入件的电子电路基板的结构的图。
图6的(a)部分及图6的(b)部分为示出本发明的第三实施方式的探针卡的制造方法的工序图。
图7的(a)部分及图7的(b)部分为本发明的第三实施方式的探针卡的俯视图及剖视图。
具体实施方式
<第一实施方式>
以下，参照附图对本发明的第一实施方式的结构体进行详细的说明。该结构体典型地为向通孔基板填充了导电材料的导电材料填充通孔基板，更具体地，为适用于如插入件等的贯通电极基板、以及半导体芯片的检查中所使用的探针卡等的结构体。以下，以导电材料填充通孔基板为例，对本发明的实施方式的结构体进行说明。此外，以下示出的实施方式为本发明的实施方式的一个示例，不应解释为本发明局限于这些实施方式。此外，在本实施方式中所参照的附图中，对于相同部分或具有相同的功能的部分标记相同的附图标记或类似的附图标记，并省略对其的反复说明。另外，为了便于说明，存在附图中的大小比例与实际的比例不同的情况或从附图中省略结构的一部分的情况。
[结构体的结构]
图1的(a)部分及图1的(b)部分为作为本发明的第一实施方式的结构体的导电材料填充通孔基板的俯视图及剖视图。
参照图1的(a)部分及图1的(b)部分，本发明的第一实施方式的导电材料填充通孔基板10(参照图4的(c)部分)包括：绝缘性的基板(作为一个示例为玻璃基板11),包括第一面11a以及第二面11b；贯通孔13a，贯通第一面11a及第二面11b；基底导电层15，配置于贯通孔13a的侧壁，并且包含任意设置的导电材料；以及贯通电极17，配置于配置有基底导电层15的贯通孔13a内，具有从第二面11b向贯通孔13a外露出的突出部17a，并且包含导电材料，该导电材料的一个示例是金属材料。绝缘性的基板可以为至少表面具有绝缘性的任意基板。为了便于说明，以下对作为绝缘性的基板的一个示例的玻璃基板11进行说明。
图2为从本发明的第一实施方式的导电材料填充通孔基板的第二面一侧的斜上方观察的SEM照片。如图2所示，在导电材料填充通孔基板10的第二面11b一侧，贯通电极17的突出部17a从第二面11b突出，贯通电极17配置于形成在第二面11b上的凹陷部25之中。
如图2所示，凹陷部25可以呈随着接近第二面11b而开口面积逐渐变大的大致圆锥形状。凹陷部25形成于贯通孔13a的至少一部分。
像这样，本发明的结构体在贯通电极17的突出部17a的周边具有凹陷部25，并在凹陷部25与贯通电极17之间形成间隙，因此，利用此间隙，能够将在进行热处理时从导电材料中产生的气体成分或水分有效地排出到外部。稍后对该气体排出效果进行详细的说明。
进而，由于具有贯通电极的突出部17a和所述突出部周边的凹陷部25，由此，在所述贯通电极17之上形成其他部件的情况下，可使其他部件在结构上稳定，能够防止横向偏移或脱离。
[结构体的制造方法]
以下，参照图3的(a)部分至图4的(d)部分，对作为本发明的第一实施方式的结构体的导电材料填充通孔基板10的制造方法进行说明。图3的(a)部分至图4的(d)部分为示出本发明的第一实施方式的导电材料填充通孔基板的制造方法的工序图。
首先，在玻璃基板11的第一面11a上形成多个微小的孔13(图3的(a)部分)。作为在玻璃基板11中形成孔13的具体的方法，可以使用例如以下的方法。首先，利用透镜将λ波长的激光脉冲聚光并照射于玻璃，由此在玻璃中的照射了激光脉冲的部分形成变质部(第一工序)。然后，利用对变质部的蚀刻速率大于对玻璃的蚀刻速率的蚀刻液，对变质部进行蚀刻(第二工序)。
根据该加工方法，可在照射了激光脉冲的部分形成与照射前的玻璃不同的变质部。该变质部为具有如下特征的部位，即：利用激光照射而引起光化学反应，而具有E’中心或非桥氧(nonbridging oxygen)等的缺陷，或具有基于激光照射的骤热/骤冷而产生的高温区域中的稀疏的玻璃结构。由于与通常部相比这种变质部更易于被规定的蚀刻液所蚀刻，因此可通过将变质部分浸渍于蚀刻液来形成微小的孔或微小的槽。
在第一工序中所使用的激光的脉冲、波长及能量等可以按照玻璃基板11所使用的玻璃的成份、吸收系数等来适当地设定。另外，在第一工序中所使用的激光的焦点距离及光束直径可以按照所要形成的微小的孔13的开口直径、孔13的深度等的形状来适当地设定。
另外，关于在第二工序中所使用的蚀刻液，只要是对变质部的蚀刻速率大于对玻璃的蚀刻速率的蚀刻液，则可以适当地使用。蚀刻液或蚀刻时间、蚀刻液的温度等可按照所要形成的变质层的形状或作为目的的加工形状来适当地选择。
接下来，可以在形成了孔13的玻璃基板11的一侧的面(第一面11a)之上以及在孔13的侧壁上，形成基底导电层15(图3的(b)部分)。该基底导电层15可形成于孔13的内部中的至少侧壁上，还可以形成在孔13的底部。
基底导电层15可以利用蒸镀法、溅射法等来形成。这样的基底导电层15可以为铜、镍、钛、铬及钨等的单层结构，或它们中的两个以上的组合(例如，钛/铜、钛/镍)等的多层结构，基底导电层15的厚度可以设定为例如10～1000nm左右。
接下来，将基底导电层15作为供电层，利用电解镀敷法等在孔13内填充由金属材料构成的导电材料(铜(Cu)或铜合金等)，从而形成贯通电极17(图3的(c)部分)。在该电解镀敷工序中，导电材料在基底导电层15上析出，同时，导电材料在电场密度高的开口部集中地析出，因此开口部被阻塞。于是，导电材料从这种阻塞部位向孔13的内部方向析出并生长，孔13的内部被导电材料填充而形成贯通电极17。对于铜(Cu)或铜合金等的导电材料的填充，除了电解镀敷法之外，还可以使用溅射法、无电解镀敷法、熔融金属吸入法、印刷法及化学气相沉积法(Chemical Vapor Deposition，CVD)等。其中，作为导电材料的填充方法，在使用熔融金属吸入法、印刷法及CVD法的情况下，也可以省略基底导电层15。
像这样，在本发明中，将基底导电层15作为供电层，从孔13内的一个方向使导电材料析出并生长，而形成贯通电极17，因此，在该阶段中，能够在孔13内形成密集地填充有导电材料的贯通电极17，而不产生间隙。
接下来，支撑基板21可以借助于粘结剂19而粘结于形成有贯通电极的玻璃基板的第一面a(图3的(d)部分)。支撑基板21是为了容易地操作在之后的研磨工序中被薄板化的基板而使用的部件。因此，在之后的研磨工序的薄板化后基板的厚度也足够而不会影响操作的情况下，无需使用支撑基板21。但是，在不使用支撑基板21的情况下，为了防止形成有贯通电极的玻璃基板的第一面a在之后的研磨工序中被腐蚀等，需要采取在玻璃基板的第一面a上粘贴保护片等的研磨防止单元。
之后，通过研磨玻璃基板的第二面11b一侧，来将玻璃基板11薄板化(图4的(a)部分)。具体地，进行如下的化学研磨，即：将玻璃基板的第二面11b一侧浸渍于包含氢氟酸的化学研磨液中而将玻璃基板的外表面溶解，由此进行薄板化(薄化)。
另外，作为玻璃基板11的薄板化工序，除了上述的薄化之外，也可以从玻璃基板的第二面11b一侧进行利用化学机械研磨(Chemical Mechanical Polishing，CMP)等的研磨工序，而实现玻璃基板11的薄板化。
除了上述玻璃基板11的薄板化工序之外，还可以进行利用CMP等的研磨工序，由此，多余的导电材料或基底导电层15被研磨并去除，形成贯通孔13a，并露出形成在贯通孔13a中的贯通电极17。
在该研磨工序中，由于在前述玻璃加工工序中变质了的变质部特别容易被蚀刻，因此在去除了多余的导电材料或基底导电层15之后，与贯通电极的外缘相抵接的玻璃基板的第二面11b附近收到研磨而形成凹陷，由此可在贯通孔13a的至少一部分中形成具有随着接近第二面而贯通孔13a的开口面积逐渐变大的形状的凹陷部25。进而，配置在凹陷部25中的贯通电极17比玻璃基板的变质部的蚀刻速率慢，因此比玻璃基板11更难蚀刻，而成为贯通电极的突出部17a从玻璃基板11的第二面11b突出的形状(图4的(a)部分)。
此外，关于玻璃基板11的第二面11b一侧的研磨工序，在图4的(a)部分以后的部分中，省略了突出部17a的前端的基底导电层15的图示，但在作为第二面11b一侧的研磨工序只进行了薄化的情况下，突出部17a的前端的基底导电层15未被研磨而保留。
另外，在因开孔加工的不均匀性等导致贯通电极的长度不均匀的情况下，为了将贯通电极的长度均一化，在研磨工序中，首先利用CMP进行研磨直到所有贯通电极的长度与最短的贯通电极的长度一致为止，之后，可以进行薄化处理来形成贯通电极的突起部。
接下来，剥离并去除粘结在玻璃基板11的第一面11a一侧的支撑基板21及粘结剂19(图4的(b)部分)，并通过研磨、蚀刻等来去除形成在第一面之上的多余的基底导电层15(图4的(c)部分)。在该工序中，只要能够去除形成在玻璃基板11的第一面11a之上的多余的基底导电层15，则可以采用任意方法。具体地，可以同时地蚀刻玻璃基板11的第一面11a及第二面11b，也可以为了防止第二面11b一侧被蚀刻而在第二面11b形成保护层之后仅对第一面进行蚀刻。在第二面11b上未形成保护层而进行蚀刻的情况下，与图4的(c)部分不同，形成于突出部17a的侧壁且从第二面11b一侧露出的基底导电层15被蚀刻并去除。
由此，能够形成本发明的第一实施方式的导电材料填充通孔基板10。
此外，也可以在导电材料填充通孔基板10的第二面11b一侧配置用于填充玻璃基板11与贯通电极17之间的间隙、并与突出部17a相接触的绝缘层31(图4的(d)部分)。绝缘层31可以由聚酰亚胺等的树脂材料形成。绝缘层31只要为具有气体排出功能的绝缘层，则可以由任意材料形成。所述绝缘层31是为了使从所述贯通电极17中排出的气体排出到外部而设置的。即，将绝缘层31设置为气体排出部。
另外，绝缘层31也可以为氧化硅膜或氮化硅膜等的无机绝缘层。在这种情况下，在排出气体之后，用无机绝缘层来覆盖。由此，可以维持气体排出状态。
作为绝缘层31的形成方法，也可以针对绝缘树脂，利用光刻技术在贯通电极17的周边进行图形化，并进行热处理(200℃以上)来形成。在这种情况下，重要的是，形成为，在第二面11b中，绝缘层31覆盖基底导电层15与贯通电极17之间的边界部分的一部分，且所覆盖的面积小于贯通电极17在第二面11b上露出的面积。即，确认了：在利用使用了有机溶剂的化学处理而去除了镀层形成用阻挡剂之后，在所述退火工序(热处理)中从贯通电极17内排出的气体从形成在基底导电层15与贯通电极17之间的边界部分处的细小缝隙中排出。对于这一点，稍后进一步说明。此外，绝缘层31只要为具有气体排出功能的绝缘层，则可以由任意材料形成。例如，作为绝缘层31，可以使用感光性聚酰亚胺或非感光性聚酰亚胺。其中，在使用非感光性聚酰亚胺的情况下，需要在形成绝缘层31之后进行图形化工序。
另外，在利用氧化膜或氮化膜等的无机绝缘材料来形成绝缘层31的情况下，氧化膜或氮化膜本身是不会将在所述退火工序(热处理)中从贯通电极17内排出的气体排出的材料(针对所述气体的阻挡膜)，因此在利用使用了有机溶剂的化学处理来去除镀层形成用阻挡剂之后，需要充分地进行热处理，在排出气体之后形成绝缘层31。
在此，对本发明中的气体排出效果进行详细的说明。在利用以往的制造方法所形成的贯通电极基板中，确认了：可在退火工序中将残留在作为如上所述的贯通电极而填充的铜等的金属材料等中的气体(水分(H2O)或氢(H2)等)排出。另外，确认了水分(H2O)或氢(H2)等的气体可从在贯通电极的外周边的边界部分处产生的细小缝隙而排出。从贯通电极的内部排出的气体(水分(H2O)或氢(H2)等)会残留在该边界部分处产生的缝隙中，而产生将布线层抬起或吹掉的缺陷。
作为其他的气体因素，包括形成填充镀层时的阻挡剂材料成分或用于去除填充之后的该镀层形成用阻挡剂时的阻挡剂剥离液成分，进而薄化处理(贯通电极露出)时的薄化液成分会残留于该缝隙中。即，在上述的湿法处理中将该基板浸渍于处理液时，在所述缝隙中会渗透不少液体。为了将其完全地去除，需要长时间的热处理。
另一方面，在基板完成之后，作为产品来使用的情况下，根据周围环境(湿气等)，水分被慢慢地捕捉到基板内(尤其是该缝隙中，即在基底导电层15与贯通电极17之间)，由此，若在急剧加热的情况下，水分的排出量瞬间变大，则水分不能及时排出，而产生将布线层抬起或吹掉的缺陷。
第一实施方式的导电材料填充通孔基板10在贯通电极17的突出部17a的周边具有凹陷部25，凹陷部25在与贯通电极17之间形成有间隙23，因此，在进行热处理时从导电材料产生的气体成分或水分能够从该间隙23有效地排出到外部。
另外，在根据第一实施方式的导电材料填充通孔基板10中，在第二面11b一侧配置了用于填充玻璃基板11与贯通电极17之间的间隙并与突出部17a相接触的绝缘层31的情况下，绝缘层31的分子结构比从贯通电极17的内部排出的气体(水分(H2O)或氢(H2)等)的分子大，因此能够将该气体排出到外部。因此，在退火工序中，从贯通电极17的内部排出的气体(水分(H2O)或氢(H2)等)可经由绝缘层31而排出到外部。此外，绝缘层31与在玻璃基板11b的面上露出的贯通电极17相接触的面积占贯通电极17的露出面积的整体的比例可以为例如20～80％左右。另外，绝缘层31的厚度可为1～20μm左右，优选地，可为3～8μm左右。这些绝缘层31的接触面积和厚度的各个值无特别限定，只要是能够发挥所述气体排出效果的程度的值即可。
如上所述，在第一实施方式所示出的导电材料填充通孔基板10中，能够利用间隙23或绝缘层31将从贯通电极17内排出的气体排出到外部，所述贯通电极17是通过向形成于玻璃基板11的贯通孔13a内填充金属材料(铜(Cu)等)而形成的。其结果，能够防止电极焊盘的吹掉现象、膨胀(剥离)现象或裂纹的产生，可以提高在制造基板时的成品率，提高其可靠性。
进而，本发明的第一实施方式的导电材料填充通孔基板等的结构体具有贯通电极的突出部17a以及在其周边的凹陷部25，由此，在所述贯通电极17之上形成其他部件的情况下，可使其他部件在结构上稳定，能够防止横向偏移或脱离。
以上，对本发明的第一实施方式的导电材料填充通孔基板的结构及制造方法进行了说明，但是上述实施方式只是示例，本发明不限于上述实施方式。
<第二实施方式>
在第二实施方式中，对将作为在所述第一实施方式中示出的结构体的导电材料填充通孔基板10用作插入件(interposer)的电子电路基板的示例进行说明。
图5为示出将在上述第一实施方式中所示的导电材料填充通孔基板10用作插入件40的电子电路基板500的结构的图。在图5中，电子电路基板500包括印刷电路基板51、以及由下层基板41、插入件40和上层基板43构成的芯片基板53。在印刷电路基板51的上部面上形成多个焊料球55，印刷电路基板51与芯片基板53利用多个焊料球55而电连接。在芯片基板53的上部面上形成多个焊料球57，芯片基板53与集成电路芯片59利用多个焊料球57而电连接。
在下层基板41上形成有使焊料球55与插入件40的贯通电极45电连接的下层布线47。下层布线47与焊料球55的形成位置以及插入件40的贯通电极45的形成位置对准而形成。在上层基板43上，形成用于使插入件40的贯通电极45与焊料球57电连接的上层布线49。上层布线49与插入件40的贯通电极45的形成位置以及焊料球57的形成位置对准而形成。
插入件40经由多个贯通电极45而与形成于下层基板41的下层布线47、以及形成于上层基板43的上层布线49电连接。如图5所示，通过在芯片基板53内应用插入件40，能够在不变更印刷电路基板51的布线图案(未图示)的前提下，以更高的密度将IC(集成电路)芯片59安装于芯片基板53。
如上所述，通过将导电材料填充通孔基板10用作插入件40来构成电子电路基板500，能够在印刷电路基板51上以更高的密度来安装IC芯片59。因此，通过将这样的电子电路基板500应用于电子设备，能够促进电子设备的小型化。
此外，在第二实施方式中，示出了将导电材料填充通孔基板10用作电子电路基板500的插入件40的示例，但是不限于此，例如，可以应用于手机、电脑等的期望高密度安装的各种电子设备。
<第三实施方式>
以下，参照附图，对作为本发明的第三实施方式的结构体的导电材料填充通孔基板进行详细的说明。图7的(a)部分及图7的(b)部分为本发明的第三实施方式的IC测试仪用探针卡的俯视图及剖视图。
在图7的(a)部分及图7的(b)部分中，在探针卡30的上部面(基板11的第二面11b)上，突出设置有多个具有弹性的探针(probe)35。
如图7所示，探针卡30的制造方法与在图3的(a)部分至图4的(c)部分中示出的制造方法相同，但与如图1及图2所示的结构体的不同点在于，在结束图4的(c)部分的工序之后，在玻璃基板11的第二面11b一侧形成用于填充玻璃基板11与贯通电极17之间的间隙、并将基底导电层15及贯通电极17在第二面11b上露出的面积覆盖的柱状导电部件33。
以下，参照图6的(a)部分及图6的(b)部分，对本发明的第三实施方式的探针卡30的制造方法进行说明。图6的(a)部分及图6的(b)部分为示出本发明的第三实施方式的探针卡30的制造方法的工序图。
首先，利用与在图3的(a)部分至图4的(c)部分中示出的制造方法相同的制造方法形成图7所示的探针卡30(图6的(a)部分)。在图6的(a)部分工序之后，接着，在玻璃基板11的第二面11b一侧形成用于填充玻璃基板11与贯通电极17之间的间隙、并将基底导电层15及贯通电极17在第二面11b上露出的面积覆盖的柱状导电部件33(图6的(b)部分)。
所述导电部件33可以为具有弹性的部件。
在将导电部件33作为具有弹性的探针35而形成的情况下，本发明的实施方式的探针卡30可以用作以在晶片(wafer)上形成有多个LSI的状态，在将晶片裁切为单个的LSI芯片之前所进行的功能测试(晶片检查)等中所使用的探针卡。
在将本发明的导电部件33用作这样的探针35的情况下，可以使在形成有起到探针35的作用的柱状导电部件33一面的相反一侧的面(第一面11a)上露出的贯通电极17与插入件等其他部件的凹凸部相接合，并使形成在第二面11b一侧的柱状导电部件33的前端与被检查芯片的端子相接触，来测量被检查芯片的电特性。
根据本实施方式的探针卡30，通过具有贯通电极的突出部17a及其周边的凹陷部25，形成在所述贯通电极17上的导电部件33可在结构上稳定，能够防止导电部件33的横向偏移或脱离。
此外，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内可以适当地进行变更。
(产业上的可利用性)
本发明可用于各种布线基板、多层布线基板及电子设备等的制造。
(附图标记的说明)
10：导电材料填充通孔基板；11：玻璃基板；11a：第一面；11b：第二面；13：孔；
13a：贯通孔；15：基底导电层；17：贯通电极；17a：突出部；19：粘结剂；
21：支撑基板；23：间隙；25：凹陷部；30：探针卡；31：绝缘膜(气体排出部)；
33：导电部件；35：探针；40：插入件；41：下层基板；43：上层基板；
45：贯通电极；47：下层布线；49：上层布线；51：印刷电路基板；53：芯片基板；
55：焊料球；57：焊料球；59：IC芯片；500：电子电路基板

Claims (2)

1.一种结构体，其特征在于，包括：
绝缘性的玻璃基板，包括第一面以及与所述第一面对置的第二面；
多个贯通孔，贯通所述玻璃基板的所述第一面以及所述第二面；以及
多个贯通电极，配置于所述多个贯通孔内，使所述玻璃基板的所述第一面和所述第二面导通，具有从所述第二面向所述贯通孔外露出的突出部，并且包含导电材料，
关于所述贯通孔的至少一部分，其开口面积在所述玻璃基板的厚度方向上随着接近所述第二面而逐渐变大，而具有在所述贯通孔与所述贯通电极之间形成间隙的凹陷部，
所述结构体还包括柱状的多个导电部件，所述柱状的导电部件填充所述间隙，覆盖所述贯通电极在所述第二面上露出的区域，并且从所述第二面突出，
所述多个贯通电极包括第一贯通电极和第二贯通电极，
所述多个导电部件包括：覆盖所述第一贯通电极在所述第二面上露出的部分的第一导电部件、以及覆盖所述第二贯通电极在所述第二面上露出的部分的第二导电部件，
所述第一导电部件和所述第二导电部件在所述第一贯通电极的周围的间隙和所述第二贯通电极的周围的间隙之间隔离，
所述导电部件具有弹性。
2.一种结构体的制造方法，其特征在于，包括如下步骤：
利用激光照射及浸渍于蚀刻液的处理，在包括第一面以及与所述第一面对置的第二面的绝缘玻璃基板的所述第一面形成一端开口的多个孔；
在所述多个孔内，形成使所述第一面以及所述第二面导通并包含导电材料的多个贯通电极；以及
利用浸渍于化学研磨液的处理来将所述玻璃基板从所述第二面一侧进行薄化，使所述贯通电极的突出部从所述第二面露出，
进行所述薄化的步骤为，使所述孔的至少一部分的开口面积在所述玻璃基板的厚度方向上随着靠近所述第二面而逐渐变大，形成用于在所述孔与所述贯通电极之间形成间隙的凹陷部，
所述制造方法还包括形成柱状的多个导电部件的步骤，所述柱状的导电部件填充所述间隙，覆盖所述贯通电极在所述第二面上露出的区域，并且从所述第二面突出，
所述多个贯通电极包括第一贯通电极和第二贯通电极，
所述多个导电部件包括：覆盖所述第一贯通电极在所述第二面上露出的部分的第一导电部件、以及覆盖所述第二贯通电极在所述第二面上露出的部分的第二导电部件，
所述第一导电部件和所述第二导电部件在所述第一贯通电极的周围的间隙和所述第二贯通电极的周围的间隙之间隔离，
所述导电部件具有弹性。
CN201580046181.4A 2014-09-09 2015-09-01 结构体及其制造方法 Active CN106664795B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-183400 2014-09-09
JP2014183400A JP6557953B2 (ja) 2014-09-09 2014-09-09 構造体及びその製造方法
PCT/JP2015/074853 WO2016039223A1 (ja) 2014-09-09 2015-09-01 構造体及びその製造方法

Publications (2)

Publication Number Publication Date
CN106664795A CN106664795A (zh) 2017-05-10
CN106664795B true CN106664795B (zh) 2020-06-19

Family

ID=55458972

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580046181.4A Active CN106664795B (zh) 2014-09-09 2015-09-01 结构体及其制造方法

Country Status (4)

Country Link
US (2) US9769927B2 (zh)
JP (1) JP6557953B2 (zh)
CN (1) CN106664795B (zh)
WO (1) WO2016039223A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037897B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging
JP6790847B2 (ja) * 2017-01-13 2020-11-25 凸版印刷株式会社 配線基板、多層配線基板および配線基板の製造方法
JP6900799B2 (ja) * 2017-06-21 2021-07-07 大日本印刷株式会社 貫通電極基板、貫通電極基板の製造方法および力学量センサ
CN108010853B (zh) * 2017-12-15 2021-06-22 西安科锐盛创新科技有限公司 基于硅通孔的转接板及其制备方法
KR102345691B1 (ko) * 2019-12-13 2021-12-31 한국전자기술연구원 전기화학센서 스트립 및 그 제조방법
US11798816B2 (en) * 2020-06-25 2023-10-24 University Of Central Florida Research Foundation, Inc. Method for isolating a conductive via from a glass substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623373A (zh) * 2007-05-25 2012-08-01 浜松光子学株式会社 切断用加工方法
CN103889912A (zh) * 2011-10-13 2014-06-25 株式会社Ｎｓｃ 单片式化学研磨装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537435Y2 (zh) * 1988-01-27 1993-09-21
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP2000252599A (ja) 1999-02-25 2000-09-14 Alps Electric Co Ltd プリント基板
JP2002026520A (ja) 2000-07-06 2002-01-25 Matsushita Electric Ind Co Ltd 多層配線基板及びその製造方法
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
JP4165133B2 (ja) * 2002-07-03 2008-10-15 富士通株式会社 回路基板およびその製造方法
JP4213478B2 (ja) * 2003-01-14 2009-01-21 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4773697B2 (ja) 2004-06-30 2011-09-14 ルネサスエレクトロニクス株式会社 Ｓｏｉ基板およびその製造方法ならびに半導体装置
JP5471268B2 (ja) 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
JP5563785B2 (ja) * 2009-05-14 2014-07-30 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP2012029166A (ja) * 2010-07-26 2012-02-09 Seiko Instruments Inc パッケージ、パッケージの製造方法、圧電振動子、発振器
KR20120053346A (ko) * 2010-11-17 2012-05-25 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101254857B1 (ko) * 2011-03-07 2013-04-15 삼성에스디아이 주식회사 배터리 팩
US8552548B1 (en) * 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
JP5931547B2 (ja) * 2012-03-30 2016-06-08 イビデン株式会社 配線板及びその製造方法
CN103635017B (zh) * 2012-08-24 2016-12-28 碁鼎科技秦皇岛有限公司 电路板及其制作方法
JP6146144B2 (ja) * 2013-06-03 2017-06-14 富士通株式会社 半導体装置およびその製造方法。

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623373A (zh) * 2007-05-25 2012-08-01 浜松光子学株式会社 切断用加工方法
CN103889912A (zh) * 2011-10-13 2014-06-25 株式会社Ｎｓｃ 单片式化学研磨装置

Also Published As

Publication number Publication date
CN106664795A (zh) 2017-05-10
WO2016039223A1 (ja) 2016-03-17
JP6557953B2 (ja) 2019-08-14
JP2016058535A (ja) 2016-04-21
US9769927B2 (en) 2017-09-19
US20170347451A1 (en) 2017-11-30
US20170181280A1 (en) 2017-06-22
US9924596B2 (en) 2018-03-20

Similar Documents

Publication Publication Date Title
CN106664795B (zh) 结构体及其制造方法
US8198726B2 (en) Through-hole electrode substrate and method of manufacturing the same
JP5644242B2 (ja) 貫通電極基板及びその製造方法
US11881414B2 (en) Method for manufacturing glass device, and glass device
JP5532394B2 (ja) 半導体装置及び回路基板並びに電子機器
KR101117573B1 (ko) 하이브리드 공정을 이용한 ｔｓｖ 가공방법
US10804192B2 (en) Protrusion bump pads for bond-on-trace processing
JP2005051149A (ja) 半導体装置の製造方法
JP2009164607A (ja) ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ
CN104600024B (zh) 半导体装置及其制造方法
JP2011086850A (ja) 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器
JP4900508B2 (ja) 貫通電極基板及びその製造方法
JP2011142291A (ja) 半導体パッケージ及び半導体パッケージの製造方法
US9312175B2 (en) Surface modified TSV structure and methods thereof
CN107567651B (zh) 具有贯通电极的布线基板及其制造方法
WO2023085366A1 (ja) 貫通電極基板、実装基板及び貫通電極基板の製造方法
JP5967131B2 (ja) 半導体装置の製造方法
JP2011109060A (ja) 半導体パッケージ及び半導体パッケージの製造方法
JP5765546B2 (ja) 半導体装置及び回路基板並びに電子機器
TW202412197A (zh) 貫通電極基板及其製造方法、以及安裝基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant