KR20130040496A - 접합기판 및 이의 제조방법 - Google Patents

접합기판 및 이의 제조방법 Download PDF

Info

Publication number
KR20130040496A
KR20130040496A KR1020110105310A KR20110105310A KR20130040496A KR 20130040496 A KR20130040496 A KR 20130040496A KR 1020110105310 A KR1020110105310 A KR 1020110105310A KR 20110105310 A KR20110105310 A KR 20110105310A KR 20130040496 A KR20130040496 A KR 20130040496A
Authority
KR
South Korea
Prior art keywords
substrate
bonded
bonding
ion implantation
manufacturing
Prior art date
Application number
KR1020110105310A
Other languages
English (en)
Inventor
서중원
김동현
김동운
김미경
김민주
박승용
이보현
장봉희
Original Assignee
삼성코닝정밀소재 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성코닝정밀소재 주식회사 filed Critical 삼성코닝정밀소재 주식회사
Priority to KR1020110105310A priority Critical patent/KR20130040496A/ko
Priority to US13/649,711 priority patent/US20130093063A1/en
Priority to JP2012226706A priority patent/JP2013089960A/ja
Publication of KR20130040496A publication Critical patent/KR20130040496A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

본 발명은 접합기판 및 이의 제조방법에 관한 것으로서, 더욱 상세하게는 복수의 홈을 갖는 접합기판 및 이의 제조방법에 관한 것이다.
이를 위해, 본 발명은 제 1 기판에 이온을 주입하여 이온 주입층을 형성하는 이온 주입 단계; 상기 제 1 기판을 복수의 홈이 형성된 제 2 기판에 접합하는 접합 단계; 및 상기 제 1 기판을 상기 이온 주입층을 기준으로 분리하는 분리 단계를 포함하는 것을 특징으로 하는 접합기판 제조방법을 제공한다.

Description

접합기판 및 이의 제조방법{BONDED SUBSTRATE AND MANUFACTURING MOTHOD THEREOF}
본 발명은 접합기판 및 이의 제조방법에 관한 것으로서, 더욱 상세하게는 복수의 홈을 갖는 접합기판 및 이의 제조방법에 관한 것이다.
최근 들어, 발광다이오드(LED), 레이저 다이오드(LD) 등과 같은 첨단 소자 제조의 재료로서 질화 알루미늄(AlN), 질화 갈륨(GaN), 질화 인듐(InN)과 같은 두 종류 이상의 원소화합물로 이루어지는 반도체인 화합물 반도체에 관한 활발한 연구가 진행되고 있다.
특히, GaN(Gallium Nitride)는 매우 큰 직접 천이형 에너지띠 간격을 가지고 있어 UV에서부터 청색에 이르는 영역까지 빛을 낼 수 있어, 차세대 DVD광원으로 쓰이는 청색 LD, 조명용 시장 대체를 위한 백색 LED, 고온·고출력 전자소자 분야 등에서 핵심소재로 사용되는 차세대 광전자 재료이다. 
이와 같은, 화합물 반도체 기판은 성장된 화합물 반도체를 기판에 접합시킴으로써 제조하게 된다.
이하, 종래의 화합물 반도체 기판 제조방법을 GaN 기판을 일 예로 하여 설명한다.
도 1은 종래의 GaN 기판 제조방법을 설명하기 위한 개념도이다.
도 1을 참조하면, GaN 기판을 제조하기 위해, 우선 사파이어 기판(11)을 반응기 내에 장착한다. GaN 기판을 성장시키기 전에 사파이어 기판(11) 위에 암모니아가스(NH3)와 염화수소(HCl)를 혼합한 가스를 흘려주어 표면처리를 할 수 있다. 이후, 반응기 내부 온도를 100℃ 이상의 고온으로 유지한 상태에서 사파이어 기판(11)에 캐리어 가스와 함께 염화갈륨(GaCl)과 암모니아가스(NH3)를 주입하여 GaN 기판(21)을 성장시킨다. 이후, GaN 기판(21)이 성장된 사파이어 기판(11)을 8시간 정도 냉각시킨 후 인산 에칭한다. 마지막으로 GaN 기판(21)이 성장된 사파이어 기판(11)을 레이저 분리로로 이송하고, 사파이어 기판(11)에 레이저를 조사하여 성장된 GaN 기판(21)을 분리한다.
이와 같이, 분리된 GaN 기판(21)을 레이어 트랜스퍼(Layer transfer) 기술을 이용하여 여러 장의 박막 기판으로 분리함으로써, 화합물 반도체 기판을 제조한다.
여기서, 레이어 트랜스퍼(Layer transfer) 기술이란 이온이 주입된 제 1 기판(Donor 기판)을 제 2 기판(Carrier 기판)에 접합한 후 제 1 기판의 이온 주입층을 기준으로 분리하는 기술을 말한다.
도 2는 종래의 레이어 트랜스퍼 기술에 의한 기판 분리 방법을 개략적으로 나타낸 개념도이다.
도 2를 참조하면, 상기 분리된 GaN 기판(21)에 이온 주입기를 이용하여 이온을 주입하여 이온 주입층(21a)을 형성한다. 이후, GaN 기판(21)과 이종 기판(31)을 접촉시키고 가온, 가압하여 GaN 기판(21)과 이종 기판(31)을 직접 접합한다. 마지막으로, 접합된 GaN 기판(21)과 이종 기판(31)에 열을 가하여, GaN 기판(21)을 내부에 형성된 이온 주입층(21a)을 기준으로 분리함으로써 접합기판을 제조한다.
이와 같이, 레이어 트랜스퍼 기술에 의한 기판 분리 방법은 제 1 기판과 제 2 기판을 접합 압력과 온도를 제어하며 접합기를 이용하여 직접 접합하는 공정을 거친다.
이때, 이온이 주입된 제 1 기판의 경우 이온 주입에 의한 결정구조 변화 등에 의해 휨을 갖게 되는 반면, 제 2 기판의 경우 곡률반경이 무한대인 평면을 가지므로, 접합기판의 제 1 기판과 제 2 기판이 완전한 접촉을 이루지 못하고 국부적인 압력에 의한 크랙(crack) 및 빈 공간(void)이 형성되는 문제점이 발생한다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 휨이 완화되고 내부에 빈 공간이 제거된 접합기판 및 이의 제조방법을 제공하는 것이다.
이를 위해, 본 발명은 제 1 기판에 이온을 주입하여 이온 주입층을 형성하는 이온 주입 단계; 상기 제 1 기판을 복수의 홈이 형성된 제 2 기판에 접합하는 접합 단계; 및 상기 제 1 기판을 상기 이온 주입층을 기준으로 분리하는 분리 단계를 포함하는 것을 특징으로 하는 접합기판 제조방법을 제공한다.
여기서, 상기 주입되는 이온은 수소, 헬륨, 질소, 산소, 및 아르곤 중 적어도 어느 하나일 수 있다.
그리고, 상기 제 1 기판은 질화갈륨(GaN), 갈륨비소(GaAs), 인듐인(InP), 질화알루미늄(AlN), 알루미늄 질화갈륨(AlGaN), 및 인듐 질화갈륨(InGaN) 중 어느 하나로 이루어질 수 있다.
그리고, 상기 홈은 제 2 기판의 일측 가장자리에서 타측 가장자리로 연결되며 형성될 수 있다.
또한, 상기 제 2 기판에 형성되는 홈은 직선, 격자, 및 벌집 형태의 패턴 중 어느 하나의 패턴으로 이루어질 수 있다.
그리고, 상기 접합 단계는, 상기 제 1 기판과 상기 제 2 기판을 표면 활성화법 또는 직접 접합법에 의해 접합함으로써 이루어질 수 있다.
또한, 본 발명은 제 1 기판; 및 상기 제 1 기판과의 접합 면에 복수의 홈이 형성되어 상기 제 1 기판과 접합된 제 2 기판을 포함하는 것을 특징으로 하는 접합기판을 제공한다.
여기서, 상기 제 2 기판에 형성되는 홈은 직선, 격자, 및 벌집 형태의 패턴 중 어느 하나의 패턴으로 이루어질 수 있다.
본 발명에 따르면, 휨이 완화된 접합기판을 제조할 수 있다.
또한, 제 1 기판 및 제 2 기판 사이에 내부 빈 공간이 제거되어 제 1 기판과 제 2 기판의 접합품질이 개선된 접합기판을 제조할 수 있다.
도 1은 종래의 GaN 기판 제조방법을 설명하기 위한 개념도.
도 2는 종래의 레이어 트랜스퍼 기술에 의한 기판 분리 방법을 개략적으로 나타낸 개념도.
도 3은 본 발명의 일 실시예에 따른 접합기판 제조방법의 개략적인 흐름도.
도 4는 홈이 형성되지 않은 Si 기판에 GaN을 접합한 후 접합면을 나타낸 사진.
도 5의 (a), (b), (c)는 각각 라인 패턴, 격자 패턴, 벌집 패턴의 홈이 형성된 Si 기판에 GaN을 접합한 후 접합면을 나타낸 사진.
도 6은 홈이 형성되지 않은 Si 기판에 GaN을 접합한 후 GaN을 이온 주입층을 기준으로 분리한 접합기판의 접합면을 나타낸 사진.
도 7의 (a), (b), (c)는 각각 라인 패턴, 격자 패턴, 벌집 패턴의 홈이 형성된 Si 기판에 GaN을 접합한 후 GaN을 이온 주입층을 기준으로 분리한 접합기판의 접합면을 나타낸 사진.
도 8은 본 발명의 일 실시예에 따른 접합기판의 개략적인 단면도.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 접합기판 제조방법 및 접합기판에 대해 상세히 설명한다.
아울러, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 접합기판 제조방법의 개략적인 흐름도이다.
도 3을 참조하면, 본 발명에 따른 접합기판 제조방법은 이온 주입 단계, 접합 단계, 및 분리 단계를 포함하여 구성될 수 있다.
접합기판을 제조하기 위해, 우선 제 1 기판에 이온을 주입하여 이온 주입층을 형성시킨다(S110).
이온 주입층은 제 1 기판에 이온 주입기를 통해 이온을 주입함으로써 형성될 수 있다.
이때, 주입되는 이온은 수소, 헬륨, 질소, 산소, 및 아르곤, 또는 이들이 혼합된 이온이 사용될 수 있다.
이온 주입시 필요한 에너지 범위는 이온이 주입될 기판의 종류, 주입되는 이온의 종류, 및 주입 깊이 등에 따라 정해지며, 이온이 주입되는 깊이는 제조하고자 하는 기판의 두께에 따라 정해질 것이다.
제 1 기판은 질화갈륨(GaN), 갈륨비소(GaAs), 인듐인(InP), 질화알루미늄(AlN), 알루미늄 질화갈륨(AlGaN), 또는 인듐 질화갈륨(InGaN) 등 화합물 반도체 기판일 수 있다.
제 1 기판에 이온이 주입되면, 제 1 기판은 이온 주입에 의한 손상(damage)층이 형성되고, 제 1 기판의 결정격자구조 등이 변하게 되는데, 이로 인해 제 1 기판이 스트레스를 받아 이온 주입면 쪽으로 볼록하게 휘게 된다.
즉, 이온 주입을 주입하게 되면 이온 주입 면의 표면적이 늘어나게 되어 이온 주입면 쪽으로 볼록하게 휘게 된다.
이와 같이, 이온 주입면으로 볼록하게 휘어진 제 1 기판을 복수의 홈이 형성된 제 2 기판에 접합한다(S120).
이때, 접합은 제 1 기판의 이온 주입면과 제 2 기판의 복수의 홈이 형성된 면이 접합될 것이다.
제 2 기판에 형성된 홈은 건식 또는 습식 에칭법에 의해 형성될 수 있으며, 직선, 격자, 및 벌집 형태의 패턴으로 이루어질 수 있으나, 이에 구애됨 없이 다양한 형태가 가능할 것이다.
제 1 기판과 제 2 기판의 접합은 접합면을 플라즈마에 노출시킴으로써 접합면을 활성화시켜 실온 ~ 400℃ 이하의 저온에서 접합하는 표면 활성화법에 의할 수 있다.
또는, 제 2 기판의 홈이 형성된 면에 제 1 기판을 안착시킨 후, 300 ~ 400℃의 고온 분위기에서 가압하여 접합할 수 있을 것이다.
이와 같이 볼록하게 휘어진 제 1 기판을 복수의 홈이 형성된 제 2 기판에 접합함으로써, 휘어진 제 1 기판에 의해 가압 시 발생하는 국부적인 압력을 홈이 형성된 제 2 기판이 자체 변형을 통해 완화함으로써, 접합기판의 휨을 개선할 수 있다.
또한, 제 2 기판에 형성된 홈은 제 2 기판의 일측 가장자리에서 타측 가장자리로 연결되며 형성될 수 있다.
이에 의해, 홈이 형성되지 않은 평평한 기판에 휘어진 제 1 기판을 접합함으로써 접합면 내부에 갇히게 되는 공기 등의 기체를 제 2 기판의 홈을 통해 외부로 배출하여, 접합면 내부 빈 공간(void)을 제거하고 접합 품질을 향상시킬 수 있다.
도 4는 홈이 형성되지 않은 Si 기판에 GaN을 접합한 후 접합면을 나타낸 사진이고, 도 5의 (a), (b), (c)는 각각 라인 패턴, 격자 패턴, 벌집 패턴의 홈이 형성된 Si 기판에 GaN을 접합한 후 접합면을 나타낸 사진이다.
도 4 및 도 5를 비교하면, Si 상에 홈이 형성되지 않은 경우가 홈을 형성한 경우보다 GaN와 접합되지 않은 면(사진 상의 백색 부분)이 넓음을 알 수 있다. 즉, Si 기판 상에 홈을 형성함으로써 접합 품질이 향상됨을 알 수 있다.
이후, 이온 주입층을 기준으로 제 1 기판을 분리함으로써, 접합기판을 제조한다(S130).
제 1 기판의 분리는 접합된 제 1 기판과 제 2 기판을 가온하여 제 1 기판 내부의 이온 주입층이 가스층으로 변형되어 팽창하도록 함으로써 이루어질 수 있다.
도 6은 홈이 형성되지 않은 Si 기판에 GaN을 접합한 후 GaN을 이온 주입층을 기준으로 분리한 접합기판의 접합면을 나타낸 사진이고, 도 7의 (a), (b), (c)는 각각 라인 패턴, 격자 패턴, 벌집 패턴의 홈이 형성된 Si 기판에 GaN을 접합한 후 GaN을 이온 주입층을 기준으로 분리한 접합기판의 접합면을 나타낸 사진이다.
도 6 및 도 7을 비교하면, Si 기판에 홈이 형성된 접합기판의 접합 품질이 향상됐음을 알 수 있다.
도 8은 본 발명의 일 실시예에 따른 접합기판의 개략적인 단면도이다.
도 8을 참조하면, 본 발명에 따른 접합기판은 제 1 기판(210) 및 제 1 기판에 접합된 복수의 홈이 형성된 제 2 기판(220)을 포함하여 구성될 수 있다.
이와 같은, 접합기판은 LED 기판 또는 반도체 기판으로 사용될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등한 것들에 의해 정해져야 한다.
11 : 사파이어 기판 21 : GaN 기판
21a : 이온 주입층 31 : 이종 기판
210 : 제 1 기판 220 : 제 2 기판

Claims (8)

  1. 제 1 기판에 이온을 주입하여 이온 주입층을 형성하는 이온 주입 단계;
    상기 제 1 기판을 복수의 홈이 형성된 제 2 기판에 접합하는 접합 단계; 및
    상기 제 1 기판을 상기 이온 주입층을 기준으로 분리하는 분리 단계; 를 포함하는 것을 특징으로 하는 접합기판 제조방법.
  2. 제1항에 있어서,
    상기 주입되는 이온은 수소, 헬륨, 질소, 산소, 및 아르곤 중 적어도 어느 하나인 것을 특징으로 하는 접합기판 제조방법.
  3. 제1항에 있어서,
    상기 제 1 기판은 질화갈륨(GaN), 갈륨비소(GaAs), 인듐인(InP), 질화알루미늄(AlN), 알루미늄 질화갈륨(AlGaN), 및 인듐 질화갈륨(InGaN) 중 어느 하나로 이루어지는 것을 특징으로 하는 접합기판 제조방법.
  4. 제1항에 있어서,
    상기 홈은 제 2 기판의 일측 가장자리에서 타측 가장자리로 연결되며 형성되는 것을 특징으로 하는 접합기판 제조방법.
  5. 제1항에 있어서,
    상기 제 2 기판에 형성되는 홈은 직선, 격자, 및 벌집 형태의 패턴 중 어느 하나의 패턴으로 이루어지는 것을 특징으로 하는 접합기판 제조방법.
  6. 제1항에 있어서,
    상기 접합 단계는,
    상기 제 1 기판과 상기 제 2 기판을 표면 활성화법 또는 직접 접합법에 의해 접합하는 것을 특징으로 하는 접합기판 제조방법.
  7. 제 1 기판; 및
    상기 제 1 기판과의 접합 면에 복수의 홈이 형성되어 상기 제 1 기판과 접합된 제 2 기판을 포함하는 것을 특징으로 하는 접합기판.
  8. 제7항에 있어서,
    상기 제 2 기판에 형성되는 홈은 직선, 격자, 및 벌집 형태의 패턴 중 어느 하나의 패턴으로 이루어지는 것을 특징으로 하는 접합기판.

KR1020110105310A 2011-10-14 2011-10-14 접합기판 및 이의 제조방법 KR20130040496A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110105310A KR20130040496A (ko) 2011-10-14 2011-10-14 접합기판 및 이의 제조방법
US13/649,711 US20130093063A1 (en) 2011-10-14 2012-10-11 Bonded substrate and method of manufacturing the same
JP2012226706A JP2013089960A (ja) 2011-10-14 2012-10-12 接合基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110105310A KR20130040496A (ko) 2011-10-14 2011-10-14 접합기판 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20130040496A true KR20130040496A (ko) 2013-04-24

Family

ID=48085439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110105310A KR20130040496A (ko) 2011-10-14 2011-10-14 접합기판 및 이의 제조방법

Country Status (3)

Country Link
US (1) US20130093063A1 (ko)
JP (1) JP2013089960A (ko)
KR (1) KR20130040496A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
CN110391131A (zh) * 2018-04-23 2019-10-29 中国科学院上海微系统与信息技术研究所 异质薄膜复合结构及其制备方法
JP7242362B2 (ja) * 2019-03-18 2023-03-20 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Sumco 貼り合わせsoi基板の製造方法および半導体装置

Also Published As

Publication number Publication date
US20130093063A1 (en) 2013-04-18
JP2013089960A (ja) 2013-05-13

Similar Documents

Publication Publication Date Title
US8435833B2 (en) Gallium nitride light emitting devices on diamond
US11222874B2 (en) Discontinuous patterned bonds for semiconductor devices and associated systems and methods
WO2016192434A1 (zh) 一种利用化学腐蚀的方法剥离生长衬底的方法
KR20130040496A (ko) 접합기판 및 이의 제조방법
US7791094B2 (en) Semiconductor light emitting device and method for manufacturing the same
KR101219358B1 (ko) 기판 분리 방법 및 이를 이용한 접합기판 제조방법
KR101144842B1 (ko) 접합기판 제조방법
KR20130061513A (ko) 에칭용 지그 및 이를 포함하는 화학적 리프트 오프 장비
US20140151714A1 (en) Gallium nitride substrate and method for fabricating the same
KR101194637B1 (ko) 광전소자 및 광전소자의 제조 방법
KR20130059677A (ko) 전이기판 제조방법
KR101254716B1 (ko) 패턴을 갖는 전이기판 제조방법
JP2006210961A (ja) 窒化ガリウム系化合物半導体発光素子
CN104465897B (zh) 发光二极管晶粒的制造方法
JP2011193010A (ja) 半導体ウェハ及び高周波電子デバイス用半導体ウェハ
KR101178504B1 (ko) 기판 제조 방법
KR101144840B1 (ko) 접합기판 제조방법
KR20130024479A (ko) 기판 분리 방법, 및 이를 이용한 접합기판과 그 제조방법
TWI793848B (zh) LED結構及其GaN基襯底、GaN基襯底的製作方法
WO2015050350A1 (ko) 전이 기판 제조방법, 이에 의해 제조된 전이 기판, 및 이를 이용한 반도체 소자 제조방법
KR101173985B1 (ko) 기판 제조 방법
KR101178400B1 (ko) 단면미러 질화갈륨 기판 제조방법
US9018027B2 (en) Method of fabricating gallium nitride-based semiconductor device
KR20120078124A (ko) 접합기판 제조방법
KR20130073473A (ko) 지지기판 형성방법 및 이에 사용되는 지지기판 제조용 접합제

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right