JP2006216747A

JP2006216747A - 貫通電極の製造方法および構造

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Publication number: JP2006216747A
Application number: JP2005027373A
Authority: JP
Inventors: Hiroshige Nakamura; 裕成中村; Hiroyuki Wakioka; 寛之脇岡
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2005-02-03
Filing date: 2005-02-03
Publication date: 2006-08-17

Abstract

【課題】導通不良や絶縁不良の発生を抑制し、簡易で信頼性の高い貫通電極の製造方法および構造を提供する。
【解決手段】前記課題は、貫通電極用の孔３内に導電体５が充填された半導体基板１を用意し、前記半導体基板１を加工して前記半導体基板１の半導体および前記孔３内の導電体５を同一面内に露呈させる工程と、前記導電体５の露呈部５ａ直上に保護部材８を形成したのち、前記半導体の露呈部１ｂおよび保護部材８を覆うように絶縁膜６を形成する工程と、前記保護部材８を、該保護部材８上に形成された絶縁膜６と一緒に除去する工程とを備える貫通電極１０の製造方法により解決される。
【選択図】図１

Description

本発明は、集積回路（ＩＣ）やメモリ等を積層する高密度３次元実装および配線に関し、特に、シリコン基板などの半導体基板の表裏をつなぐ貫通電極の製造方法および構造に関する。

従来、半導体基板の表面側と裏面側との間で電気的な接続を行うため、貫通電極が設けられている（例えば特許文献１〜５参照）。
従来の貫通電極の製造方法としては、例えば、図２、図４、図５に示す手順が用いられている。この製造方法では、まず、図２（ａ）に示すように、シリコンウエハなどの半導体基板１の上にブラインドビアホールのマスク用の保護層２を形成する。
次に、図２（ｂ）に示すように半導体基板１にブラインドビアホール３を形成したのち、保護層２を除去する。
次に、図２（ｃ）に示すように、ブラインドビアホール３の内壁および半導体基板１の表面１ａに絶縁層４を形成する。

次に、図２（ｄ）、図４（ａ）、図５（ａ）に示すように、絶縁層４が形成されたブラインドビアホール３内に導電体５（金属）を充填する。
次に、図２（ｅ）、図４（ｂ）に示すように、半導体基板１のブラインドビアホール３が開口した側の面１ａとは反対側から研磨を行い、導電体５を半導体基板１の裏面１ｂに露出させる。また、研磨のあと、図５（ｂ）に示すように、半導体基板１の裏面１ｂで導電体５以外の半導体（シリコン）をエッチングによってわずかに（数μｍ程度）除去し、導電体５を裏面１ｂから突出させてもよい。
次に、図４（ｃ）、図５（ｃ）に示すように、半導体基板１の裏面１ｂに絶縁膜６を形成したのち、図４（ｄ）、図５（ｄ）に示すように、孔３内の導電体５に対応する部分の絶縁膜６をエッチングや研磨により除去する。
特開２００４−２２１３３８号公報特開２００３−２９７９１７号公報特開２００３−２７３１５５号公報特開２００４−２２１３４９号公報特開２００４−２２１３５７号公報

導電体５上の絶縁膜６をエッチングで除去する場合、フォトリソグラフィーのアライメント精度により、コンタクトホール７は導電体５よりも内側に形成され、コンタクトホール７の内径は導電体５の直径よりも小さくなりやすい。このとき、絶縁膜６（特にシリコン酸化膜）は導電体５（金属）との密着が悪いため、導電体５上に残された絶縁膜６は構造的に不安定になる。
コンタクトホール７をウエットエッチングで形成する場合、エッチング液が導電体５と絶縁膜６との界面に侵入し、絶縁膜６を異常に（過度に）エッチングすると、絶縁不良の原因となる。
また、ドライエッチングでは、絶縁膜６を完全に除去することは困難であり、コンタクトホール７となる部分に絶縁膜６が残ると、導通不良を引き起こす。

導電体５上の絶縁膜６を研磨で除去する場合、導電体５上の絶縁膜６のみを半導体基板１の面内で均一に除去することは困難である。このため、導電体５上への絶縁膜６の残りによる導通不良や、導電体５上以外の絶縁膜６まで研磨してしまうことによる絶縁不良の心配がある。

また、絶縁膜６上に配線（図示略）を形成して貫通電極となる導電体５と導通させるとき、図４（ｄ）に示すように、コンタクトホール７の周囲の絶縁膜６の厚みが大きかったり、図５（ｄ）に示すように、導電体５が絶縁膜６から突出している場合、導電体５と絶縁膜６との間の段差により、導通不良となるおそれがある。

本発明は、上記事情に鑑みてなされたものであり、導通不良や絶縁不良の発生を抑制し、簡易で信頼性の高い貫通電極の製造方法および構造を提供することを課題とする。

前記課題を解決するため、本発明は、貫通電極用の孔内に導電体が充填された半導体基板を用意し、前記半導体基板を加工して前記半導体基板の半導体および前記孔内の導電体を同一面内に露呈させる工程と、前記導電体の露呈部直上に保護部材を形成したのち、前記半導体の露呈部および保護部材を覆うように絶縁膜を形成する工程と、前記保護部材を、該保護部材上に形成された絶縁膜と一緒に除去する工程とを備えることを特徴とする貫通電極の製造方法を提供する。

本発明の貫通電極の製造方法において、前記保護部材は、逆テーパー状になっていることが好ましい。
前記保護部材は、フォトレジストによって形成することが好ましい。
前記貫通電極用の孔内に導電体が充填された半導体基板を用意する工程は、半導体基板に孔を形成する工程と、前記孔の内面に絶縁層を形成する工程と、前記絶縁層が形成された孔内に導電体を充填する工程とを備えた方法によって行うこともできる。

また、本発明は、貫通電極用の孔内に導電体が充填され、前記半導体基板の半導体および前記孔内の導電体が同一面内にあり、前記半導体の上に形成された絶縁膜が前記孔と整合する位置で開口して前記導電体が露呈されている貫通電極の構造であって、前記絶縁膜の厚みが、前記孔と整合する開口部の周縁に向かって薄くなっていることを特徴とする貫通電極の構造を提供する。

本発明の貫通電極の製造方法によれば、貫通電極となる導電体上へのコンタクトホールの形成を従来に比べて簡単なプロセスによって実現することができ、導電体上への絶縁膜の残りによる導通不良や、導電体上以外の絶縁膜まで研磨してしまうことによる絶縁不良を低減することができる。
本発明の貫通電極の構造によれば、導電体と絶縁膜との間の段差が小さくなり、絶縁膜上に形成される配線が貫通電極の導電体とスムーズに接続され、断線が起こりにくい構造となる。

以下、最良の形態に基づき、図１、図２を参照して本発明の貫通電極の製造方法の１形態例を説明する。
本発明において、貫通電極用の孔３内に導電体５が充填された半導体基板１の詳細な構成や作製方法としては、特に限定されるものではないが、例えば、図２に例示した作製方法を用いることができる。
この作製方法では、まず、図２（ａ）に示すように、シリコンウエハなどの半導体基板１の一方の面１ａ上に、ブラインドビアホールのマスク用の保護層２を形成する。保護層２には、ブラインドビアホール３が形成される部分に対応した穴２ａを設ける。
半導体基板１の厚さは例えば３００〜７００μｍ程度である。

次に、図２（ｂ）に示すように半導体基板１の一方の面１ａから孔（ブラインドビアホール）３を形成する。ブラインドビアホール３の深さは、例えば２００〜４００μｍ程度である。孔３を形成したあと、不要になった保護層２は除去する。
ブラインドビアホール３の形成方法の一例を示すならば、厚さ５２５μｍのシリコン基板１を用いてドライエッチングにより直径が１００μｍ、深さが３５０μｍ程度の微細孔を形成する。
微細孔の形成方法としては、ドライエッチングの他にも、水酸化カリウム（ＫＯＨ）などを用いたウェットエッチング、マイクロドリルを用いた機械加工なども適用することが可能である。

次に、図２（ｃ）に示すように、熱酸化処理によってブラインドビアホール３の内壁および半導体基板１の一方の面１ａに、酸化シリコンからなる絶縁層４を形成する。
なお、絶縁層４を形成する方法としては、熱酸化処理のほかにも、プラズマＣＶＤ法により酸化シリコンを形成する方法もある。

次に、図２（ｄ）に示すように、溶融金属吸引法によってブラインドビアホール３内に導電体５（金属）を充填する。
導電体５として用いられる金属としては、例えば、錫（Ｓｎ）やインジウム（Ｉｎ）などの金属、適宜の組成の金−錫（Ａｕ−Ｓｎ）合金系、錫−鉛（Ｓｎ−Ｐｂ）合金系、錫（Ｓｎ）基、鉛（Ｐｂ）基、金（Ａｕ）基、インジウム（Ｉｎ）基、アルミニウム（Ａｌ）基などのハンダを使用することができる。

溶融金属吸引法による金属の充填は、例えば、下記の手順によって行うことができる。まず、導電性物質である金−錫合金（Ａｕ（８０質量％）−Ｓｎ（２０質量％））を溶融状態で貯留した溶融金属槽と、孔３が形成された半導体基板１とを減圧チャンバーに収容し、この減圧チャンバー内を減圧する。減圧状態を保ったまま、孔３が開口した面１ａを上側として半導体基板１を溶融金属槽の溶融金属中に浸漬する。次いで減圧チャンバー内を加圧することによって、半導体基板１に形成された孔３内に溶融金属を充填させることができる。充填後、半導体基板１を溶融金属槽から引き上げ、溶融金属を冷却固化する。
なお、孔３内に導電体５を充填する方法としては、溶融金属吸引法のほかにも、めっき法、真空印刷法なども適用可能である。

次に、図２（ｅ）に示すように、半導体基板１のブラインドビアホール３が開口した側の面１ａとは反対側から半導体基板１の研磨を行い、導電体５が露呈するまで半導体基板１の半導体および導電体５を除去する。そして、図１（ａ）に示すように、半導体基板１の半導体および孔３内の導電体５を同一面内に露呈させる。
この研磨工程により、ブラインドビアホール３は、半導体基板１の両面１ａ，１ｂに貫通した貫通孔となる。
なお、半導体基板１の半導体および孔３内の導電体５を同一面内に露呈させる工程は、研磨のみで行う方法に限定されるものではなく、エッチングなどの他の方法を用いたり、研磨と併用したりする方法を適用してもよい。
導電体５が充填された孔３は、ブラインドビアホールに限定されるものではなく、半導体基板１の両面に貫通した貫通孔に導電体５を充填し、その後、半導体基板１の半導体および孔３内の導電体５を同一面内に露呈させる加工を行ってもよい。

次に、図１（ｂ）に示すように、導電体５の露呈部５ａ直上に保護部材８を形成する。
保護部材８の面積は、後工程において形成される絶縁膜６が孔３内の絶縁層４とつながるようにするため、絶縁層４の直上には及ばないようにする。
保護部材８の厚みは、上に形成する絶縁膜６（図１（ｃ）参照）の厚さよりも大きいものとする。これにより、半導体の露呈部１ｂ上に形成された絶縁膜６と、保護部材８上に形成された絶縁膜６とがつながらず、保護部材８が絶縁膜６の隙間９から露出される。
保護部材８は、導電体５の露呈部５ａに接した面８ａよりも、その反対側の面８ｂ（図１（ｃ）において上に絶縁膜６が形成される面）の方が面積が大きい、逆テーパー状になっていることが好ましい。これにより、絶縁膜６の隙間９をより広く確保することができ、後工程における保護部材８の除去が容易になる。
保護部材８としては、絶縁膜６の形成後に除去可能であればいずれの材料も適用可能である。なかでもフォトレジストは、逆テーパー状の形状を容易に形成できるので好ましい。

次に、図１（ｃ）に示すように、半導体基板１の裏面に、半導体の露呈部１ｂおよび保護部材８を覆うように絶縁膜６を形成する。
絶縁膜６を形成する方法としては、例えば、テトラエトキシシランを原料としてプラズマＣＶＤ法により、厚さ１〜２μｍ程度のシリコン酸化膜（ＳｉＯ_２の膜）を形成する方法が好ましいが、このほか、スパッタ法によりシリコン酸化膜を形成する方法、絶縁樹脂をコーティングする方法などを用いることも可能である。

保護部材８によって導電体５の露呈部５ａを覆っているので、絶縁膜６の厚みは、孔３と整合する開口部７の周縁７ａに向かって薄くなる構造を形成することができる。
絶縁膜６の厚さは、絶縁耐圧や機械的強度等の点で、最も薄い箇所でも０．３μｍ以上とするのが望ましい。絶縁膜６の最大の厚さは、半導体との熱膨張係数の差による反りやコスト増大などの問題を避けるため、５μｍ以下が好ましい。

次に、図１（ｄ）に示すように、保護部材８を、該保護部材８上に形成された絶縁膜６と一緒に除去する。保護部材８の除去は、例えば保護部材８がフォトレジストである場合、洗浄液によって溶解する方法を用いることができる。
導電体５に接して設けられた保護部材８を除去すると、該保護部材８上に形成された絶縁膜６も一緒に除去される（すなわちリフトオフ）。
以上の工程により、半導体基板１の裏面１ｂに絶縁膜６が形成され、導電体５上にコンタクトホール７が形成された貫通電極１０が形成される。

本発明の貫通電極の製造方法によれば、導電体５上にコンタクトホール７を形成する工程を従来に比べて簡単なプロセスによって実現することができ、導電体５上への絶縁膜６の残りによる導通不良や、導電体上以外の絶縁膜６まで研磨してしまうことによる絶縁不良を低減することができる。従って、製造コストの削減や歩留まりの向上が期待できる。
導電体５上にコンタクトホール７を形成する工程中、絶縁膜６をエッチングするエッチング液を使用することがないので、絶縁膜６の過剰なエッチングによる絶縁不良や絶縁膜６の不完全なエッチングによる導通不良を防止することができる。
また、導電体５上にコンタクトホール７を形成する工程中、絶縁膜６を除去する研磨が必要ないので、工程を簡略化し、コストを低減する効果が大きい。

本形態例の貫通電極１０によれば、絶縁膜６の厚みは、孔３と整合する開口部７の周縁７ａに向かって薄くなっているので、導電体５と絶縁膜６との間の段差が小さい。このため、図３に示すように、半導体基板１の裏面側の絶縁膜６上に配線１１を形成して貫通電極１０の導電体５と導通させるとき、絶縁膜６上に形成される配線１１が貫通電極１０の導電体５とスムーズに接続されるため、断線が起こりにくい構造となる。

本発明は、集積回路（ＩＣ）やメモリ等を積層する高密度３次元実装および配線等に用いられる貫通電極に利用することができる。

（ａ）〜（ｄ）本発明の貫通電極の製造方法を説明する断面工程図である。（ａ）〜（ｅ）本発明の貫通電極の製造方法を説明する断面工程図である。本発明の貫通電極を配線と接続した状態を説明する断面図である。（ａ）〜（ｄ）従来の貫通電極の製造方法を説明する断面工程図である。（ａ）〜（ｄ）従来の貫通電極の製造方法を説明する断面工程図である。

符号の説明

１…半導体基板、１ｂ…半導体の露呈部、３…貫通電極用の孔（ブラインドビアホール）、４…絶縁層、５…導電体、５ａ…導電体の露呈部、６…絶縁膜、７…絶縁膜の開口部（コンタクトホール）、７ａ…周縁、８…保護部材、１０…貫通電極。

Claims

貫通電極用の孔内に導電体が充填された半導体基板を用意し、前記半導体基板を加工して前記半導体基板の半導体および前記孔内の導電体を同一面内に露呈させる工程と、
前記導電体の露呈部直上に保護部材を形成したのち、前記半導体の露呈部および保護部材を覆うように絶縁膜を形成する工程と、
前記保護部材を、該保護部材上に形成された絶縁膜と一緒に除去する工程と
を備えることを特徴とする貫通電極の製造方法。
前記保護部材は、逆テーパー状になっていることを特徴とする請求項１に記載の貫通電極の製造方法。
前記保護部材は、フォトレジストによって形成することを特徴とする請求項１または２に記載の貫通電極の製造方法。
前記貫通電極用の孔内に導電体が充填された半導体基板を用意する工程は、
半導体基板に孔を形成する工程と、
前記孔の内面に絶縁層を形成する工程と、
前記絶縁層が形成された孔内に導電体を充填する工程と
を備えることを特徴とする請求項１ないし３のいずれかに記載の貫通電極の製造方法。
貫通電極用の孔内に導電体が充填され、前記半導体基板の半導体および前記孔内の導電体が同一面内にあり、前記半導体の上に形成された絶縁膜が前記孔と整合する位置で開口して前記導電体が露呈されている貫通電極の構造であって、
前記絶縁膜の厚みが、前記孔と整合する開口部の周縁に向かって薄くなっていることを特徴とする貫通電極の構造。