CN109378320B - 一种阵列基板及其制备方法 - Google Patents

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Abstract

本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。用以解决相关技术中栅极与源极和漏极之间的交叠区域容易发生短路，而造成面板良率下降的问题。本发明实施例提供一种阵列基板，在阵列基板上设置有多个TFT，每个TFT包括依次设置于衬底基板上的有源层、栅绝缘层、栅极、第一层间绝缘层、第二层间绝缘层、源极和漏极；源极和漏极至少通过贯穿第一层间绝缘层的过孔与有源层接触；第二层间绝缘层包括第一绝缘图案，第一绝缘图案位于第一层间绝缘层与源极和漏极之间，且位于TFT所在的区域，该第一绝缘图案至少覆盖TFT所在区域中源极和漏极与栅极侧面的交叠区域。本发明实施例用于显示面板的生产制造。

Description

一种阵列基板及其制备方法
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
目前，薄膜晶体管(Thin Film Transistor，TFT)是液晶显示器和有源矩阵有机发光二极管(Active Matrix Organic Light Emitting Diode，AMOLED)的主要驱动元件。
发明内容
本发明的主要目的在于，提供一种阵列基板及其制备方法，用以解决相关技术中栅极与源极和漏极之间的交叠区域容易发生短路，而造成面板良率下降的问题。
为达到上述目的，本发明采用如下技术方案：
第一方面，本发明实施例提供一种阵列基板，包括衬底基板以及设置于所述衬底基板上的多个TFT，每个TFT包括依次设置于衬底基板上的有源层、栅绝缘层、栅极、源极和漏极；在所述栅极与所述源极、所述漏极之间还设置有第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层覆盖衬底基板，所述第二层间绝缘层包括第一绝缘图案，所述第一绝缘图案位于所述第一层间绝缘层与所述源极和所述漏极之间，且位于所述TFT所在的区域；所述第一绝缘图案至少覆盖所述源极和所述漏极与所述栅极侧面的交叠区域；所述源极和所述漏极至少通过贯穿所述第一层间绝缘层的过孔与所述有源层接触。
可选的，在TFT所在区域，所述第一绝缘图案在所述衬底基板上的正投影的边缘超出所述栅极在所述衬底基板上的正投影的边缘2-3微米。
可选的，所述源极和所述漏极仅通过贯穿所述第一层间绝缘层的过孔与所述有源层接触。
可选的，还包括多条交叉设置的栅线和数据线，所述栅线与所述栅极同层同材料，所述数据线与所述源极和所述漏极同层同材料；所述第二层间绝缘层还包括第二绝缘图案，所述第二绝缘图案位于所述第一层间绝缘层和所述数据线之间，且覆盖所述栅线和所述数据线的交叠区域。
可选的，沿垂直于所述栅线的方向，所述第二绝缘图案在所述衬底基板上的正投影的边缘超出所述栅线在所述衬底基板上的正投影的边缘2-3微米。
可选的，所述第二层间绝缘层的厚度为所述第一层间绝缘层的厚度的15-20％。
可选的，所述第一层间绝缘层和所述第二层间绝缘层的材料相同，且所述第二层间绝缘层的刻蚀选择比大于所述第一层间绝缘层的刻蚀选择比。
可选的，还包括设置在所述有源层靠近所述衬底基板一侧的遮光金属层；遮光金属层在所述衬底基板上的正投影覆盖所述有源层在所述衬底基板上的正投影；所述遮光金属层仅通过设置在所述第一层间绝缘层中的信号导通孔与所述源极电连接。
第二方面，本发明实施例提供一种阵列基板的制备方法，包括：在衬底基板上形成多个TFT，每个TFT包括依次形成于衬底基板上的有源层、栅绝缘层、栅极、源极和漏极；在所述栅极与所述源极、所述漏极之间还形成有第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层覆盖整个衬底基板，所述第二层间绝缘层包括第一绝缘图案，所述第一绝缘图案位于所述第一层间绝缘层与所述源极和所述漏极之间，且位于所述TFT所在的区域，所述第一绝缘图案至少覆盖所述源极和所述漏极与所述栅极侧面的交叠区域；所述源极和所述漏极通过贯穿所述第一层间绝缘层的过孔与所述有源层接触；所述第一层间绝缘层和所述第二层间绝缘层通过同一次构图工艺形成。
可选的，还包括形成多条交叉设置的栅线和数据线，所述栅线与所述栅极通过同一次构图工艺形成，所述数据线与所述源极和所述漏极通过同一次构图工艺形成；所述第二层间绝缘层还包括第二绝缘图案，所述第二绝缘图案位于所述第一层间绝缘层和所述数据线之间，且覆盖所述栅线和所述数据线的交叠区域。
可选的，所述第二层间绝缘层和所述第一层间绝缘层的材料相同，且所述第二层间绝缘层的刻蚀选择比大于所述第一层间绝缘层的刻蚀选择比。
本发明的实施例提供一种阵列基板及其制备方法，通过增设第二层间绝缘层，由于该第二层间绝缘层包括位于第一层间绝缘层与源极和漏极之间的第一绝缘图案，且由于该第一绝缘图案至少覆盖TFT所在区域中源极和漏极与栅极侧面的交叠区域，因此，相当于增大了层间绝缘层在栅极侧面与源极和漏极的交叠区域的沉积厚度，从而解决相关技术中层间绝缘层在栅极的侧面上沉积较薄而使得栅极与源极和漏极之间的交叠区域容易发生短路，造成面板良率下降的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术提供的一种顶栅结构的TFT的结构示意图；
图2为相关技术提供的一种采用顶栅结构的TFT的阵列基板的俯视图；
图3为本发明的实施例提供的一种阵列基板的结构示意图；
图4为本发明的实施例提供的另一种阵列基板的结构示意图；
图5为本发明的实施例提供的另一种阵列基板的结构示意图；
图6为本发明的实施例提供的另一种阵列基板的结构示意图；
图7为本发明的实施例提供的另一种阵列基板的结构示意图；
图8为本发明的实施例提供的再一种阵列基板的结构示意图；
图9为本发明的实施例提供的一种在衬底基板上形成金属氧化物半导体薄膜的结构示意图；
图10为本发明的实施例提供的一种在衬底基板上形成有源层的结构示意图；
图11为本发明的实施例提供的一种在图10的基础上形成栅绝缘层薄膜和栅金属薄膜的结构示意图；
图12为本发明的实施例提供的一种在图11的基础上通过构图工艺形成栅极41和栅线42的结构示意图；
图13为本发明的实施例提供的一种在图12的基础上形成栅绝缘层的结构示意图；
图14为本发明的实施例提供的一种在图13的基础上剥离掉光刻胶的结构示意图；
图15为本发明的实施例提供的一种在图14的基础上沉积一层第一绝缘层薄膜和一层第二绝缘层薄膜的结构示意图；
图16为本发明的实施例提供的一种在图15的基础上涂覆光刻胶，以及对光刻胶进行曝光、显影的结构示意图；
图17为本发明的实施例提供的一种在图16的基础上形成过孔P1和P2、以及信号导通孔P3的结构示意图；
图18为本发明的实施例提供的一种在图17的基础上形成第一层间绝缘层和第二层间绝缘层的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
顶栅结构的TFT(Thin Film Transistor，薄膜晶体管)相比底栅结构的TFT具有高的开态电流、更高开口率和更好的TFT稳定性而受到关注。
如图1和图2所示，相关技术中采用顶栅结构的TFT的阵列基板包括衬底基板1，以及依次设置在该衬底基板1上的有源层2、栅绝缘层3、栅金属层4、层间绝缘层5，以及形成在该层间绝缘层5上的源漏金属层6。栅金属层4包括栅极41和栅线42；源漏金属层6包括源极61、漏极62和数据线63。其中，对于构成每个TFT中的源极61和漏极61而言，其分别通过形成在该层间绝缘层5中的过孔(如图1和图2中P1和P2所示)与该TFT中的有源层2接触。
在制备采用顶栅结构的TFT的阵列基板的过程中，栅金属层4和源漏金属层6均使用铜，且栅金属层4使用铜的厚度可达到400nm以上，源漏金属层6使用铜的厚度可达到500nm以上。因沉积铜厚度较厚，因此，通过刻蚀工艺所获得的栅线42和栅极41的侧面和底面之间会有一夹角(如图1中栅极41中的θ1所示)，且该夹角θ1通常在60度以上。这样一来，若采用沉积工艺在栅金属层4上沉积层间绝缘层5，栅极41和栅线42的侧面会出现较薄沉积现象，这就使得源极61和漏极62与栅极41侧面的交叠区域(如图1和图2中虚线a所示区域)容易发生短路，以及数据线63与栅线42侧面的交叠区域(如图2中虚线b所示区域)较易发生栅线42和数据线63的短路，使得显示面板产生亮线，造成显示面板良率下降。
基于此，本发明的实施例提供了一种阵列基板，参见图3，该阵列基板包括衬底基板1以及设置于衬底基板1上的多个TFT。每个TFT包括依次设置于衬底基板1上的有源层2、栅绝缘层3、栅极41、源极61和漏极62；在栅极41和源极61、漏极62之间还设置有第一层间绝缘层51和第二层间绝缘层52。第一层间绝缘层51覆盖衬底基板1，第二层间绝缘层52包括第一绝缘图案521，该第一绝缘图案521位于第一层间绝缘层51与源极61和漏极62之间，且位于TFT所在的区域。第一绝缘图案521至少覆盖源极61和漏极62与栅极41侧面的交叠区域(如图3中虚线a所示区域)；源极61和漏极62至少通过贯穿第一层间绝缘层51的过孔(P1和P2)与有源层2接触。
其中，源极61和漏极62至少通过贯穿第一层间绝缘层51的过孔(P1和P2)与有源层2接触，根据第一绝缘图案521的覆盖范围不同，主要分为如下几种情况。
第一种情况下，如图3所示，第一绝缘图案521未延伸至过孔(P1和P2)的位置处，即，第一绝缘图案521覆盖部分有源层2。基于此，源极和漏极62仅通过贯穿第一层间绝缘层41的过孔(P1和P2)与有源层2接触。
第二种情况下，如图4所示，第一绝缘图案521覆盖整个TFT所在区域，即第一绝缘图案521不仅覆盖源极61和漏极62与栅极41的交叠区域，而且覆盖源极61和漏极62与栅极41的未交叠区域。在此情况下，第一绝缘图案521覆盖整个有源层2，源极61和漏极62通过贯穿第一层间绝缘层51和第一绝缘图案521的过孔(P1和P2)与有源层2接触。
当然，上述两种情况均以每个TFT独立设置栅绝缘层3，且栅绝缘层3的尺寸小于有源层2的尺寸进行说明。当栅绝缘层3以整层设置于阵列基板的方式设置时，不管是上述的第一种情况还是第二种情况，源极和漏极62还需通过贯穿栅绝缘层3上的过孔才能与有源层2接触。
以第一绝缘图案521覆盖部分有源层2为例，如图5所示，当栅绝缘层3以整层设置于阵列基板的方式设置时，源极61和漏极62通过贯穿栅绝缘层3和第一层间绝缘层51的过孔(P1和P2)与有源层2接触。
上述的第二层间绝缘层52的厚度可以根据具体需要进行合理设置。在一些示例中，第二层间绝缘层52的厚度可以为第一层间绝缘层51的厚度的15-20％。
本发明的实施例提供了一种阵列基板，通过增设第二层间绝缘层52，由于该第二层间绝缘层52包括位于第一层间绝缘层51与源极61和漏极62之间的第一绝缘图案521，且由于该第一绝缘图案521位于TFT所在区域且覆盖源极61和漏极62与栅极41侧面的交叠区域，因此，相当于增大了栅极41侧面与源极61和漏极62的交叠区域的绝缘层厚度。从而解决相关技术中层间绝缘层5在栅极41的侧面上沉积较薄而使得栅极41与源极61和漏极62之间的交叠区域容易发生短路，造成显示面板良率下降的问题。
可选的，如图3所示，源极61和漏极62仅通过贯穿第一层间绝缘层51的过孔与有源层2接触。这样在形成过孔P1和P2时，可避免增加干刻时间，影响工艺稳定性。
在以上实施例的基础上，参见图3、图4和图5，每个TFT还可以包括设置在有源层2靠近衬底基板1一侧的遮光金属层8。遮光金属层8与有源层2之间通过缓冲层7隔离。缓冲层7可覆盖衬底基板1设置。在每个TFT所在的区域，遮光金属层8在衬底基板1上的正投影覆盖有源层2在衬底基板1上的正投影。
通过设置遮光金属层8，且由于遮光金属层8在衬底基板1上的正投影覆盖有源层2在衬底基板1上的正投影，从而使所述遮光金属层8能够对有源层2进行完全遮盖，防止有源层2受到光线照射造成TFT阈值电压负漂，提升TFT的工作稳定性。在此基础上，通过使遮光金属层8与TFT的源极61电连接，可使遮光金属层8上产生稳定的电压，能够避免产生浮栅效应，保证TFT的工作稳定性。
其中，与以上源极61和漏极62至少通过贯穿第一层间绝缘层51的过孔P1和P2与有源层2接触类似，根据第一绝缘图案521的覆盖范围不同，源极61与遮光金属层8电连接主要分为如下几种情况。
第一种情况，如图3所示，第一绝缘图案521未延伸至信号导通孔P3的位置处，即，第一绝缘图案521覆盖部分遮光金属层8。基于此，该遮光金属层8仅通过设置在第一层间绝缘层51和缓冲层7中的信号导通孔P3与源极61电连接。
第二种情况，如图6所示，第一绝缘图案521覆盖整个遮光金属层8，基于此，该遮光金属层8通过设置在第一层间绝缘层51、栅绝缘层3和缓冲层7中信号导通孔P3与源极61电连接。
在这两种情况下，通过将遮光金属层8连接至源极61，使遮光金属层8上产生稳定的电压，均能够避免产生浮栅效应，保证TFT的工作稳定性。
而第一种情况与第二种情况相比，仅在第一层间绝缘层51和缓冲层7上设置信号导通孔P3，与在栅绝缘层3、第一层间绝缘层51和缓冲层7中设置信号导通孔P3相比，能够缩短信号导通孔P3的干刻时间，保证工艺稳定性。
为了保证第一绝缘图案521完全覆盖该栅极41侧面与源极61和漏极62的交叠区域，本发明的一示例中，如图7所示，在TFT所在区域，第一绝缘图案521在衬底基板1上的正投影的边缘超出栅极41在1衬底基板上的正投影的边缘2-3微米。
本发明的又一实施例中，参见图8，在阵列基板1上还设置有多条交叉设置的栅线42和数据线63，栅线42与栅极41同层同材料，数据线63与源极61和漏极62同层同材料。第二层间绝缘层52还包括第二绝缘图案522，第二绝缘图案522位于第一层间绝缘层51和数据线63之间，且覆盖栅线42和数据线63的交叠区域。
在本发明实施例中，通过设置第二绝缘图案522，由于第二绝缘图案522位于第一层间绝缘层51和数据线63之间，且覆盖栅线42和数据线63的交叠区域，因此，就相当于增加了栅线42与数据线63之间的层间绝缘层5的厚度，可解决相关技术中层间绝缘层5在栅线42的侧面上沉积较薄而使得栅线42与数据线63之间的交叠区域容易发生短路，造成显示面板良率下降的问题。
为了保证第二绝缘图案522完全覆盖该栅线42与数据线63的交叠区域，可选的，继续参见图8，沿垂直于栅线的方向，第二绝缘图案522在衬底基板1上的正投影的边缘超出栅线42在衬底基板1上的正投影的边缘2-3微米。
基于上述，可选的，第一层间绝缘层51和第二层间绝缘层52的材料可以相同，也可以不同。
在一些实施例中，第一层间绝缘层51和第二层间绝缘层52的材料相同，基于此，为了在对第二层间绝缘层52进行刻蚀时，防止第一层间绝缘层51也被刻蚀掉，这就要求第二层间绝缘层52的刻蚀选择比大于第一层间绝缘层51的刻蚀选择比。
基于此，可以通过对刻蚀工艺进行优化来使得第二层间绝缘层52的刻蚀选择比大于第一层间绝缘层51的刻蚀选择比。
示例性的，第一层间绝缘层51和第二层间绝缘层52的材料均为氧化硅的情况下，与第一层间绝缘层51相比，可以通过降低沉积功率、降低沉积温度和/或降低一氧化二氮和硅烷比例的方法获得膜质较差的第二层间绝缘层52。这样一来，在刻蚀时，膜质较差的第二层间绝缘层52的刻蚀选择比大于第一层间绝缘层51的刻蚀选择比，即可防止在刻蚀过程中第一层间绝缘层51也被刻蚀掉。
需要说明的是，本发明的实施例提供的阵列基板可以应用于液晶显示面板(Liquid Crystal Display，简称LCD)和有机电致发光二极管(Organic Light EmittingDiode，简称OLED)显示面板，当该阵列基板应用于液晶显示面板时，该阵列基板还可以包括与TFT的漏极电连接的像素电极；进一步的还可以包括公共电极。
当阵列基板应用于OLED显示面板时，该阵列基板还可以包括与TFT的漏极电连接的阳极、阴极、以及位于阳极和阴极之间的有机材料功能层。
本发明的实施例提供了一种阵列基板的制备方法，包括：
在阵列基板上形成多个TFT，包括：如图3所示，在衬底基板1上依次形成有源层2、栅绝缘层3、栅极41、源极61和漏极62，在栅极41与源极61、漏极62之间还形成有第一层间绝缘层51和第二层间绝缘层52，第一层间绝缘层51覆盖整个衬底基板1，第二层间绝缘层52包括第一绝缘图案521，该第一绝缘图案521位于第一层间绝缘层51与源极61和漏极62之间，且位于TFT所在的区域，该第一绝缘图案521至少覆盖源极61和漏极62与栅极41侧面的交叠区域；源极61和漏极62通过贯穿第一层间绝缘层51的过孔(P1和P2)与有源层2接触。
在此基础上，继续参见图3，在衬底基板1上形成有源层2之前，该阵列基板的制备方法，还包括形成缓冲层7。
在此基础上，继续参见图3，在衬底基板上形成缓冲层7之前，该阵列基板的制备方法，还包括形成遮光金属层8。
在一些实施例中，该阵列基板的制备方法，如图8所示，还包括形成多条交叉设置的栅线42和数据线63，栅线42与栅极41通过同一次构图工艺形成，数据线63与源极61和漏极62通过同一次构图工艺形成；第二层间绝缘层还包括第二绝缘图案522，第二绝缘图案522位于第一层间绝缘层51和数据线63之间，且覆盖栅线42和数据线63的交叠区域。
在这些实施例中，与栅极41侧面和源极61、漏极62的交叠区域设置第一绝缘图案521类似，通过在栅线42与数据线63的交叠区域设置第二绝缘图案522，相当于增大了层间绝缘层5在栅线42与数据线63的交叠区域的沉积厚度，解决了相关技术中层间绝缘层5在栅线42的侧面上沉积较薄而使得栅线42与数据线63之间的交叠区域容易发生短路，造成面板良率下降的问题。
以下将通过具体示例对该阵列基板的制备方法进行详细说明。
首先，参见图9，可以利用化学气化沉积法在衬底基板上沉积一层遮光金属薄膜，可以为钼、钼铌合金等金属，厚度可以为0.1-0.15微米，紧接着通过曝光、显影和刻蚀后形成遮光金属层8。
而后，参见图9，可以利用化学气相沉积法或者磁控溅射的方法在衬底基板1上沉积一层缓冲层7，该缓冲层7的材料可以为氧化硅，厚度可以为0.3-0.5微米。
接着，继续参见图9，可以利用化学气相沉积法在缓冲层7上沉积金属氧化物半导体薄膜02，如图10所示，然后对金属氧化物半导体薄膜02进行一次构图工艺形成有源层2，即在光刻胶涂覆后，用普通的掩模板对光刻胶进行曝光、显影、刻蚀形成有源层2。
然后，如图11所示，可以利用化学气相沉积法或者磁控溅射的方法在衬底基板1上沉积栅绝缘层薄膜03，该栅绝缘层薄膜03的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等，厚度可以为0.1-0.2微米。紧接着，可以利用磁控溅射的方法在衬底基板1上沉积一层栅金属薄膜04，该栅金属薄膜04通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，示例性的采用铜金属进行沉积，厚度可以为0.4-0.5微米。然后，采用构图工艺形成栅极41和栅线42。
这里，具体的，如图11所示，在栅金属薄膜04上涂覆光刻胶100，然后用利用掩模板对光刻胶100进行曝光，并在显影、刻蚀后形成栅极41和栅线42(如图12所示)。此时刻蚀工艺可以为铜湿刻工艺，可以采用过氧化氢溶液进行湿刻。
在栅极41和栅线42湿刻完成后，如图12所示，保留栅极41和栅线42上方的栅极掩膜(即光刻胶图案)进行栅绝缘层薄膜03的干刻，以形成如图13所示的栅绝缘层3。示例性的，可以采用四氟化碳和氧气的混合气体进行干刻。
在形成栅绝缘层3之后，参见图13，继续保留栅极41和栅线42上方的栅极掩膜(即光刻胶图案)，对有源层2进行导体化处理。由于有源层2包括被栅绝缘层3覆盖的沟道区(如图13中P所示区域)以及分别位于沟道区两侧的源极接触区(如图13中Q1所示区域)与漏极接触区(如图13中Q2所示区域)，因此，通过对源极接触区和漏极接触区进行导体化处理，能够降低源极61、漏极62和有源层2的接触电阻，提高导电性。
而后，对光刻胶进行湿法剥离，获得如图14所示的结构。
参见图15，继续在衬底基板1上沉积一层第一绝缘层薄膜051，可以为氧化硅，厚度可以为0.45-0.6微米。紧接着再沉积一层第二绝缘层薄膜052，也可以为氧化硅，而后再通过一次构图工艺形成包含有第一绝缘图案521和第二绝缘图案522的第二层间绝缘层52和包含有过孔P1和P2、以及信号导通孔P3的第一层间绝缘层51。
当然，也可以在衬底基板上沉积一层第一绝缘层薄膜051，先通过第一次构图工艺形成第一层间绝缘层51，再在衬底基板上沉积一层第二绝缘层薄膜052，通过第二次构图工艺形成第二层间绝缘层52。
当第一层间绝缘层51和第二层间绝缘层52通过一次构图工艺形成时，可利用半色调掩模板，通过光刻、刻蚀工艺来形成。
具体的，在衬底基板1上形成第一绝缘层薄膜051和第二绝缘层薄膜052之后，如图16所示，在第二绝缘层薄膜052上涂覆光刻胶100，将半色调掩模板200置于光刻胶100上方，对光刻胶100进行曝光、显影形成光刻胶完全保留部分、光刻胶半保留部分和光刻胶完全去除部分。光刻胶完全保留部分与待形成的第一绝缘图案521和第二绝缘图案522对应，光刻胶完全去除部分与待形成的过孔(P1和P2)和信号导通孔P3对应，光刻胶半保留部分与其余区域对应。通过干刻工艺在光刻胶完全去除区域形成过孔P1、P2和信号导通孔P3，获得如图17所示的结构。
而后，在图17的基础上，通过一次灰化工艺，去掉光刻胶半保留部分；通过一次刻蚀工艺，刻蚀掉光刻胶半保留部分对应的第二绝缘层薄膜052，获得第一层间绝缘层51，而后剥离掉光刻胶完全保留部分，即获得如图18所示的第二层间绝缘层52。
其中，需要说明的是，由于在采用湿刻工艺对第二绝缘层薄膜052进行刻蚀时，通常会发生缩孔，因此，为了保证第二层间绝缘层52在栅极41与源极61和漏极62的交叠区域、以及栅线42与数据线63的交叠区域的覆盖性，可选的，与待形成的第一绝缘图案521对应的光刻胶完全保留部分在衬底基板1上的正投影的边缘超出该栅极41在衬底基板上的正投影的边缘4-6微米；沿垂直于栅线的方向，与待形成的第二绝缘图案522对应的光刻胶完全保留部分在衬底基板1上的正投影的边缘超出该栅线42在衬底基板上的正投影的边缘4-6微米。这样一来，如图18所示，通过将刻蚀的线宽偏差控制在2-3微米，能够使最终所获得的第一绝缘图案521在衬底基板1上的正投影的边缘超出该栅极41在衬底基板上的正投影的边缘2-3微米。并沿垂直于栅线的方向，最终所获得的第二绝缘图案在衬底基板1上的正投影的边缘超出该栅线42在衬底基板1上的正投影的边缘2-3微米，从而能保证第一绝缘图案521完全覆盖栅极41侧面与源极61和漏极62的交叠区域，第二绝缘图案522完全覆盖栅线42与数据线63的交叠区域。
在以上的示例中，第一层间绝缘层51和第二层间绝缘层52的材料可以相同，在此基础上，在采用湿刻工艺对第二绝缘层薄膜052进行刻蚀过程中，为了防止第一绝缘层薄膜051也被刻蚀掉，这就要求第二层间绝缘层52的刻蚀选择比大于第一层间绝缘层51的刻蚀选择比。
基于此，可以通过对刻蚀工艺进行优化来使得第二层间绝缘层52的刻蚀选择比大于第一层间绝缘层51的刻蚀选择比。
示例性的，第一绝缘层薄膜051和第二绝缘层薄膜052的材料均为氧化硅的情况下，与第一绝缘层薄膜051相比，可以通过降低沉积功率、降低沉积温度和/或降低一氧化二氮和硅烷比例的方法获得膜质较差的第二绝缘层薄膜052，这样一来，在刻蚀时，膜质较差的第二绝缘层薄膜052的刻蚀选择比大于第一绝缘层薄膜051的刻蚀选择比，即可防止在刻蚀过程中第一绝缘层薄膜051也被刻蚀掉。具体的，沉积第二绝缘层薄膜052的沉积功率为6KW，而其他沉积条件不变的情况下，沉积膜质稍差的层间绝缘层的沉积功率可以为3KW。
进而，如图8所示，采用和制作栅极41类似的方法，在衬底基板1上沉积一层金属薄膜，通过构图工艺形成数据线63、源极61和漏极62。例如也可以采用铜湿刻工艺形成数据线63、源极61和漏极62，铜湿刻所采用的光阻的厚度可以为1.5-1.8微米，所采用的药液可以为过氧化氢溶液，湿刻完成后进行光阻剥离。
本发明的实施例提供了一种阵列基板的制备方法，与相关技术中沉积一层层间绝缘层5相比，由于栅极41侧面与源极61和漏极62的交叠区域中膜质稍差的层间绝缘层52的存在，解决了相关技术中层间绝缘层5在栅极41的侧面上沉积较薄而使得栅极41与源极61和漏极62之间的交叠区域容易发生短路，造成面板良率下降的问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种阵列基板，其特征在于，包括衬底基板以及设置于所述衬底基板上的多个TFT，每个所述TFT包括依次设置于衬底基板上的有源层、栅绝缘层、栅极、源极和漏极；
在所述栅极与所述源极、所述漏极之间还设置有第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层覆盖衬底基板，所述第二层间绝缘层包括第一绝缘图案；所述第一绝缘图案位于所述第一层间绝缘层与所述源极和所述漏极之间，且位于所述TFT所在的区域；所述第一绝缘图案至少覆盖所述源极和所述漏极与所述栅极侧面的交叠区域；
所述源极和所述漏极至少通过贯穿所述第一层间绝缘层的过孔与所述有源层接触。
2.根据权利要求1所述的阵列基板，其特征在于，在TFT所在区域，所述第一绝缘图案在所述衬底基板上的正投影的边缘超出所述栅极在所述衬底基板上的正投影的边缘2-3微米。
3.根据权利要求1所述的阵列基板，其特征在于，所述源极和所述漏极仅通过贯穿所述第一层间绝缘层的过孔与所述有源层接触。
4.根据权利要求1所述的阵列基板，其特征在于，还包括多条交叉设置的栅线和数据线，所述栅线与所述栅极同层同材料，所述数据线与所述源极和所述漏极同层同材料；
所述第二层间绝缘层还包括第二绝缘图案，所述第二绝缘图案位于所述第一层间绝缘层和所述数据线之间，且覆盖所述栅线和所述数据线的交叠区域。
5.根据权利要求4所述的阵列基板，其特征在于，
沿垂直于所述栅线的方向，所述第二绝缘图案在所述衬底基板上的正投影的边缘超出所述栅线在所述衬底基板上的正投影的边缘2-3微米。
6.根据权利要求1-5任一项所述的阵列基板，其特征在于，所述第二层间绝缘层的厚度为所述第一层间绝缘层的厚度的15-20％。
7.根据权利要求1所述的阵列基板，其特征在于，
所述第一层间绝缘层和所述第二层间绝缘层的材料相同，且所述第二层间绝缘层的刻蚀选择比大于所述第一层间绝缘层的刻蚀选择比。
8.根据权利要求1所述的阵列基板，其特征在于，还包括设置在所述有源层靠近所述衬底基板一侧的遮光金属层；遮光金属层在所述衬底基板上的正投影覆盖所述有源层在所述衬底基板上的正投影；
所述遮光金属层仅通过设置在所述第一层间绝缘层中的信号导通孔与所述源极电连接。
9.一种阵列基板的制备方法，其特征在于，包括：
在衬底基板上形成多个TFT，每个TFT包括依次形成于衬底基板上的有源层、栅绝缘层、栅极、源极和漏极；在所述栅极与所述源极、所述漏极之间还形成有第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层覆盖衬底基板，所述第二层间绝缘层包括第一绝缘图案，所述第一绝缘图案位于所述第一层间绝缘层与所述源极和所述漏极之间，且位于所述TFT所在的区域；所述第一绝缘图案至少覆盖所述源极和所述漏极与所述栅极侧面的交叠区域；
所述源极和所述漏极通过贯穿所述第一层间绝缘层的过孔与所述有源层接触；
所述第一层间绝缘层和所述第二层间绝缘层通过同一次构图工艺形成。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，
还包括形成多条交叉设置的栅线和数据线，所述栅线与所述栅极通过同一次构图工艺形成，所述数据线与所述源极和所述漏极通过同一次构图工艺形成；
所述第二层间绝缘层还包括第二绝缘图案，所述第二绝缘图案位于所述第一层间绝缘层和所述数据线之间，且覆盖所述栅线和所述数据线的交叠区域。
11.根据权利要求9所述的阵列基板的制备方法，其特征在于，
所述第二层间绝缘层和所述第一层间绝缘层的材料相同，且所述第二层间绝缘层的刻蚀选择比大于所述第一层间绝缘层的刻蚀选择比。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244115B (zh) * 2020-03-09 2022-12-02 合肥鑫晟光电科技有限公司 一种显示用基板及其制备方法、显示装置
CN111682034A (zh) * 2020-07-10 2020-09-18 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示装置
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103913917A (zh) * 2014-03-27 2014-07-09 上海天马微电子有限公司 一种tft阵列基板及显示面板
CN106024809A (zh) * 2016-07-07 2016-10-12 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
US9634145B2 (en) * 2014-10-29 2017-04-25 Eastman Kodak Company TFT substrate with variable dielectric thickness
US20170178972A1 (en) * 2015-09-03 2017-06-22 United Microelectronics Corp. Method for fabricating semiconductor device
CN107092394A (zh) * 2017-04-26 2017-08-25 京东方科技集团股份有限公司 触控基板及其制作方法、触摸屏

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332243A (ja) * 2005-05-25 2006-12-07 Toshiba Corp 半導体装置及びその製造方法
CN101840922B (zh) * 2009-03-16 2012-05-30 北京京东方光电科技有限公司 阵列基板及制造方法
CN104317089B (zh) * 2014-10-27 2017-02-01 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN104617104B (zh) * 2015-01-08 2017-06-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN206301805U (zh) * 2016-12-29 2017-07-04 厦门天马微电子有限公司 一种薄膜晶体管、阵列基板及显示装置
CN106876327B (zh) * 2017-02-17 2019-10-15 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN107068918A (zh) * 2017-05-12 2017-08-18 京东方科技集团股份有限公司 一种oled面板的制备方法
CN107316838B (zh) * 2017-06-30 2020-03-10 上海中航光电子有限公司 阵列基板、制作方法、触控显示面板及触控显示装置
CN108447872B (zh) * 2018-03-14 2021-01-22 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103913917A (zh) * 2014-03-27 2014-07-09 上海天马微电子有限公司 一种tft阵列基板及显示面板
US9634145B2 (en) * 2014-10-29 2017-04-25 Eastman Kodak Company TFT substrate with variable dielectric thickness
US20170178972A1 (en) * 2015-09-03 2017-06-22 United Microelectronics Corp. Method for fabricating semiconductor device
CN106024809A (zh) * 2016-07-07 2016-10-12 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
CN107092394A (zh) * 2017-04-26 2017-08-25 京东方科技集团股份有限公司 触控基板及其制作方法、触摸屏

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