KR20090021874A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20090021874A
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안정훈
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 소자 분리 영역 및 활성 영역이 정의되어 있는 반도체 기판, 반도체 기판 상에 형성된 게이트 전극, 및 게이트 전극의 측벽에 형성되며, 외측벽에 제1 블록킹막이 형성된 제1 스페이서 및 제1 스페이서의 외측벽에 형성된 제2 스페이서를 포함하는 스페이서를 구비한다.
소자 분리 영역, 스페이서, 산화막, 표면처리, 블록킹막

Description

반도체 소자 및 그 제조 방법{Semiconductor device and methods of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 신뢰성이 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 논리 회로 및 정보저장 영역을 구현하는 수동 소자 및 능동 소자의 조합으로 이루어져 있다. 대표적인 능동 소자인 트랜지스터는 반도체 장치에서 스위치, 전류 및 전압의 분배, 신호의 출력 등 다양한 기능을 수행한다.
트랜지스터는 디자인 룰에 따라 형성되어 그 성능을 발휘하는 것이 요구된다. 이와 같은 트랜지스터는 증착, 식각, 세정 등의 공정을 수 차례 반복 수행하여 형성된다.
하지만, 트랜지스터의 제조 과정에서 발생할 수 있는 공정 변수와 구조적인 변형으로 인해 트랜지스터는 디자인 룰과 다르게 형성될 수 있다. 예를 들어, 게이트 전극의 측벽에 형성되는 스페이서를 비롯한 각종 산화막에는 식각 공정, 또는 증착 공정 전후에 실시되는 세정 공정에 의해 의도하지 않은 식각이 발생될 수 있다. 이와 같이, 각종 산화막이 식각 공정 또는 세정 공정에 의해 의도하지 않은 식 각이 발생됨으로써, 반도체 소자의 최종 프로파일은 디자인 룰과 다를 수 있다. 예를 들면, 게이트 전극 양 측벽의 스페이서가 게이트 전극 상면의 높이보다 낮게 형성되면, 게이트 전극 상부에 형성되는 실리사이드막은 게이트 전극 양 측벽에 인접할수록 두께가 더 두껍게 형성될 수 있다. 또, 소자 분리 영역은 식각 공정 또는 세정 공정에 의해 활성 영역보다 높이가 더 낮아질 수 있다. 이와 같이, 다양한 위치에 형성되는 산화막에 의도하지 않은 식각이 발생하게 되면, 산화막에 인접한 다른 구조물의 프로파일에도 영향을 줄 수 있고, 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 반도체 소자를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 소자 분리 영역 및 활성 영역이 정의되어 있는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 전극, 및 상기 게이트 전극의 측벽에 형성되며, 외측벽에 제1 블록킹막이 형성된 제1 스페이서 및 상기 제1 스페이서의 외측벽에 형성된 제2 스페이서를 포함하는 스페이서를 구비한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 소자 분리 영역을 형성하여 활성 영역을 정의하고, 상기 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 절연막 및 게이트 전극의 측벽에 제1 스페이서를 형성하고, 상기 제1 스페이서의 외측벽에 표면처리 공정을 수행하여 제1 블록킹막을 형성하고, 상기 제1 블록킹막이 형성된 상기 제1 스페이서의 외측벽에 제2 스페이서를 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법에 의하면, 트랜지스터의 형성시 제1 스페이서 및 소자 분리 영역에 표면처리 공정을 수행함으로써, 식각 공정 또는 세정 공정에서 산화막에 과식각이 발생되는 것을 방지할 수 있다. 따라서, 게이트 전극 상부의 실리사이드막은 균일한 두께를 가지도록 형성될 수 있고, 활성 영역과 소자 분리 영역 사이의 단차는 최소화될 수 있다. 또, 파티클 제거를 위한 세정 공정을 강화하여 수행할 수 있으므로, 불량율을 감소시키고 수율을 향상시킬 수 있다. 나아가, 반도체 소자의 신뢰성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다. 어떤 층 또는 막이 다른 층 또는 막 또는 반도체 기판의 "상부"에 있다 라고 기재되는 경우에, 어떤 층 또는 막은 다른 층 또는 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 또 다른 층 또는 막이 개재될 수도 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 소자 분리 영역(105)이 형성되어 있는 반도체 기판(100), 게이트 전극(120), 및 스페이서(130)를 포함한다.
반도체 기판(100)은 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어진 기판, 또는 SOI(Silicon On Insulator) 기판이 적용될 수도 있다. 그리고, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 적용될 수 있다. 나아가, 도면으로 도시하지는 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
소자 분리 영역(105)은 반도체 기판(100) 내에 형성되어 활성 영역을 정의한다. 소자 분리 영역(105)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide)막, 또는 STI(Shallow Trench Isolation)막일 수 있다. 도 1에 도시된 바와 같이, 소자 분리 영역(105)은 산화막(102) 및 블록킹막(104)을 포함한다. 블록킹막(104)은 소자 분리 영역(105)의 상부 영역에 위치하며, 질소(N2)를 포함한다. 즉, 소자 분리 영역(105)의 상부에 위치하는 블록킹막(104)은 예를 들어, SiON 또는 SiN으로 이루어질 수 있다. 블록킹막(104)은 제조 공정에서 소자 분리 영역(105)이 활성 영역보다 리세스되는 것을 방지한다.
소자 분리 영역(105)이 형성되어 있는 반도체 기판(100) 내에는 서로 이격된 저농도 소스/드레인 영역(106) 및 고농도 소스/드레인 영역(108)이 형성되어 있다. 마주하는 한쌍의 저농도 소스/드레인 영역(106) 사이에는 채널 영역(101)이 정의된다. 고농도 소스/드레인 영역(108) 상부의 반도체 기판(100) 내에는 실리사이드막(109)이 형성되어 있을 수 있다.
반도체 기판(100) 상에는 게이트 전극(120)이 형성되어 있다. 게이트 전극(120)은 예를 들어, 폴리실리콘막, 불순물이 주입된 폴리실리콘막, 금속막, 금속 실리사이드막 등으로 이루어진 단일막이거나, 이들의 적층막일 수 있다. 금속막 또는 금속 실리사이드막의 금속 성분은 예를 들어 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다. 이하의 실시예에서는 게이트 전극(120)이 폴리실리콘막(122) 및 그 상부에 형성된 실리사이드막(129)을 포함하는 경우의 예를 들어 설명할 것이다.
반도체 기판(100)과 게이트 전극(120) 사이에는 게이트 절연막(110)이 형성 되어 있다. 게이트 절연막(110)은 예를 들어 실리콘 산화막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 게이트 절연막(110)에는 필요에 따라 고유전율 절연막이나 저유전율 절연막이 적용될 수도 있다.
게이트 전극(120) 및 게이트 절연막(110)의 측벽에는 스페이서(130)가 형성되어 있다. 스페이서(130)는 게이트 전극(120) 및 게이트 절연막(110)의 측벽에 형성되며, 외측벽에 제1 블록킹막(134)이 형성된 제1 스페이서(135) 및 제1 스페이서(135)의 외측벽에 형성된 제2 스페이서(137)를 포함한다. 여기서, 제1 스페이서(135)의 외측벽은 게이트 전극(120)의 중심축을 기준으로 게이트 전극(120)의 중앙으로부터 먼 방향의 제1 스페이서(135) 측벽을 지칭한다. 즉, 제1 스페이서(135)의 내측벽은 게이트 전극(120)의 측벽과 맞닿아 있고, 제1 스페이서(135)의 외측벽은 제2 스페이서(137)와 맞닿아 있다.
제1 스페이서(135)는 게이트 전극(120)과 제2 스페이서(137) 사이의 스트레스(stress) 완충 작용을 할 수 있다. 여기서, 제1 스페이서(135)는 완충 스페이서(132) 및 블록킹막(134)을 포함한다. 완충 스페이서(132)는 SiO2로 이루어질 수 있고, 블록킹막(134)은 질소(N2)를 포함할 수 있다. 즉, 제1 스페이서(135)의 블록킹막(134)은 SiON 또는 SiN으로 이루어질 수 있다. 블록킹막(134)은 제1 스페이서(135)가 게이트 전극(120)의 상면보다 리세스되는 것을 방지한다. 제2 스페이서(137)는 예를 들어, 실리콘 질화막(SiN막) 또는 실리콘 산질화막(SiON막)으로 이루어질 수 있다.
제1 스페이서(135) 및 제2 스페이서(137)의 상단의 높이는 게이트 전극(120) 상면의 높이와 같을 수 있다. 또, 실리사이드막(129)은 게이트 전극(120)의 상부에 균일한 두께로 형성되어 있을 수 있다. 이와 같이, 균일한 두께의 실리사이드막(129)을 포함하는 게이트 전극(120)은 반도체 소자(10)의 동작시 전기적으로 안정적인 동작을 제공할 수 있다.
한편, 이에 제한되는 것은 아니지만, 제2 스페이서(137)의 하면은 저농도 소스/드레인 영역(106)과 오버랩되고, 제2 스페이서(137)의 외측면 하단은 저농도 소스/드레인 영역(106) 및 고농도 소스/드레인 영역(108)의 경계에 위치할 수 있다. 그러나, 이는 예시적인 것에 불과하며, 저농도 소스/드레인 영역(106) 및 고농도 소스/드레인 영역(108)은 채널 영역(101)의 방향으로 더 연장되어 있을 수도 있다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 상세히 설명한다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 이하의 실시예에서, 이미 언급된 구성 요소, 구조, 형상, 재질 등은 중복된 설명을 생략하거나 간략화하기로 한다.
우선, 도 2를 참조하면, 반도체 기판(100) 내에 소자 분리 영역(105a)을 형성하여 활성 영역을 정의한다. 소자 분리 영역(105a)은 예컨대 STI 공정 또는 LOCOS 공정으로 형성할 수 있다. 소자 분리 영역(105a)을 형성하는 방법은 본 기술 분야에 널리 공지되어 있으므로 상세한 설명은 생략하기로 한다. 소자 분리 영 역(105a)은 예를 들어 SiO2로 형성할 수 있다.
이어서, 도 3을 참조하면, 소자 분리 영역(도 2의 105a)의 상부 영역에 표면처리 공정을 수행하여 블록킹막(104)을 형성함으로써 소자 분리 영역(105)을 완성한다. 이 때, 표면처리 공정은 예를 들어, N2 이온 주입 또는 질화(Nitridation) 공정으로 진행될 수 있다. 그 결과, 소정의 두께를 가지는 블록킹막(104)을 포함하는 소자 분리 영역(105)이 완성된다. 이 때, 블록킹막(104)은 질소를 포함하며, 예를 들어 SiON 또는 SiN으로 이루어질 수 있다. 이와 같이, 소자 분리 영역(105)의 상부에 블록킹막(104)을 형성하면, 후속 공정, 예컨대 세정 공정 또는 식각 공정에 의해 소자 분리 영역(105)이 식각되어 활성 영역의 상면보다 리세스되는 것을 방지할 수 있다. 또, 블록킹막(104)을 형성함으로써, 후속하는 게이트 전극의 형성 이후, 파티클 제거를 위한 세정 공정을 강화하여 수행할 수 있다.
이어서, 도 4를 참조하면, 반도체 기판(100) 상에 게이트 절연막(110) 및 게이트 전극(120a)을 순차적으로 형성한다.
우선, 반도체 기판(100) 상에 게이트 절연막용 박막을 형성한다. 게이트 절연막용 박막은 예컨대, 퍼니스(furnace) 공정이나 RTP((Rapid Thermal Process) 공정을 이용한 열산화 공정, 또는 CVD(Chemical Vapor Deposition), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 등과 같은 증착 공정에 의해 형성될 수 있다.
다음으로, 게이트 절연막용 박막 상에 게이트 전극용 도전막을 형성한다. 게 이트 전극용 도전막은 예컨대 CVD, LPCVD, PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), MOCVD(Metal Organic CVD) 등의 방법으로 형성될 수 있다. 이어서, 게이트 절연막용 박막 및 게이트 전극용 도전막을 패터닝하여 게이트 전극(120a) 및 게이트 절연막(110)을 형성한다. 본 단계에서 게이트 전극(120a) 및 게이트 절연막(110)을 형성한 후, 파티클 제거를 위한 세정 공정을 강화하여 수행할 수 있으므로, 불량율을 감소시키고 수율을 향상시킬 수 있다.
한편, 도면으로 도시하지는 않았지만, 본 발명의 일 실시예에 따른 표면처리 공정을 이용하여 산화막을 보호하는 방법은 게이트 절연막(110)에도 적용될 수 있다. 즉, 게이트 절연막(110)의 노출된 측벽에도 표면처리 공정을 수행하여 세정 공정 또는 식각 공정 수행시 게이트 절연막(110)의 측벽이 일부 식각되는 것을 방지할 수 있다.
이어서, 도 5를 참조하면, 게이트 전극(120a) 및 게이트 절연막(110)의 측벽에 제1 스페이서(135a)를 형성한다. 제1 스페이서(135a)는 도 4의 결과물 전면에 제1 스페이서용 절연막을 형성하고 에치백함으로써 형성될 수 있다. 제1 스페이서용 절연막은 예컨대, 퍼니스 공정이나 RTP 공정을 이용한 열산화 공정, 또는 CVD, LPCVD, PECVD 등과 같은 증착 공정에 의해 형성될 수 있다. 제1 스페이서(135a)는 예를 들어 실리콘 산화막(SiO2막)으로 형성될 수 있다.
이어서, 도 6을 참조하면, 제1 스페이서(도 5의 135a)의 외측벽에 표면처리 공정을 수행하여 블록킹막(134)을 형성한다. 이 때, 표면처리 공정은 상술한 소자 분리 영역(105)의 형성시 수행한 표면처리 공정과 실질적으로 동일한 공정으로 수행될 수 있다. 즉, 표면처리 공정은 예를 들어, N2 이온 주입 또는 질화 공정으로 진행될 수 있다. 그 결과, 소정 두께의 블록킹막(134)을 포함하는 제1 스페이서(135)가 형성된다. 이 때, 블록킹막(134)은 질소를 포함하며, 예를 들어 SiON 또는 SiN으로 이루어질 수 있다. 이어서, 세정 공정이 수행될 수 있다.
상술한 바와 같이, 제1 스페이서(135)의 외측벽에 블록킹막(134)을 형성하면, 세정 공정에서 제1 스페이서(135)가 일부 과식각(overetch)되는 것을 방지할 수 있다. 예를 들어, 세정 용액으로 HF 용액을 사용하는 경우, 제1 스페이서가 실리콘 산화막으로만 이루어져 있으면, 제1 스페이서는 세정 용액에 의해 과식각되어 게이트 전극의 상면보다 리세스될 수 있다. 이와는 달리, 본 발명의 일 실시예에서와 같이, 블록킹막(134)을 포함하는 제1 스페이서(135)는 세정 용액에 대한 저항성이 강하여 식각되지 않고 그 형상이 유지될 수 있다.
다음으로, 제1 스페이서(135) 양측의 반도체 기판(100) 내에 저농도 소스/드레인 영역(106a)을 형성한다.
이어서, 도 7을 참조하면, 제1 스페이서(135)의 외측벽에 제2 스페이서(137)를 형성하여 스페이서(130)를 완성한다. 제2 스페이서(137)는 도 6의 결과물 전면에 제2 스페이서용 절연막을 형성하고 에치백함으로써 형성될 수 있다. 제2 스페이서(137)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 제2 스페이서(137)는 도시된 바와 같이, 밖으로 볼록한 형상으로 형성될 수 있으 나, 이에 한정되는 것은 아니다. 여기서, 제1 스페이서(135) 및 제2 스페이서(137)의 상단은 게이트 전극(120a)의 상면과 높이가 같도록 형성될 수 있다.
다음으로, 제2 스페이서(137) 양측의 반도체 기판(100) 내에 고농도 소스/드레인 영역(108)을 형성한다. 이 때, 저농도 소스/드레인 영역(106)은 통상적인 LDD의 형상을 가질 수 있다. 여기서, 저농도 및 고농도 소스/드레인 영역(106, 108)의 경계는 후속 공정에서 열처리 수행 여부에 따라 변할 수 있으므로, 각 도면에 도시된 형태에 제한되지 않음은 자명하다.
다시, 도 1을 참조하면, 게이트 전극(120)의 상부 및 노출된 고농도 소스/드레인 영역(108)의 상부에 실리사이드막(129, 109)을 형성한다. 실리사이드막(129, 109)을 형성하기 위해서는 우선, 반도체 기판(100)의 전면에 실리사이드용 금속막, 예를 들어 텅스텐(W), 코발트((Co), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta) 등의 금속을 적층하고, 열처리하여 게이트 전극(120)의 상부 및 고농도 소스/드레인 영역(108)의 상부를 실리사이드화 한다. 게이트 전극(120)이 폴리실리콘으로 이루어진 경우, 반도체 기판(100)을 열처리하는 것에 의해 고농도 소스/드레인 영역(108)의 상부뿐만 아니라 게이트 전극(120)의 상부도 실리사이드화될 수 있다.
이어서, 실리사이드화되지 않은 반도체 기판(100) 상의 실리사이드용 금속막을 제거함으로써, 게이트 전극(120)의 상부 및 노출된 고농도 소스/드레인 영역(108)의 상부에 자기 정렬된(self-aligned) 실리사이드막(129, 109)이 완성될 수 있다. 이 때, 게이트 전극(120) 상부의 실리사이드막(129)은 게이트 전극(120)과 상면의 높이가 같게 형성된 스페이서(130)에 의해 균일한 두께로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 101: 채널 영역
104, 134: 블록킹막 105: 소자 분리 영역
106: 저농도 소스/드레인 영역 108: 고농도 소스/드레인 영역
109, 129: 실리사이드막 110: 게이트 절연막
120: 게이트 전극 135: 제1 스페이서
137: 제2 스페이서

Claims (8)

  1. 소자 분리 영역 및 활성 영역이 정의되어 있는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 전극; 및
    상기 게이트 전극의 측벽에 형성되며, 외측벽에 제1 블록킹막이 형성된 제1 스페이서 및 상기 제1 스페이서의 외측벽에 형성된 제2 스페이서를 포함하는 스페이서를 구비하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 반도체 기판과 상기 게이트 전극 사이에 형성된 게이트 절연막,
    상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소스/드레인 영역, 및
    상기 게이트 전극의 상부 및 상기 소스/드레인 영역의 상부에 형성된 실리사이드막을 더 포함하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제1 스페이서는 산화막으로 이루어지되, 상기 제1 블록킹막은 질소(N2)를 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 소자 분리 영역은 상부 영역에 형성된 제2 블록킹막을 포함하며, 상기 제2 블록킹막은 질소(N2)를 포함하는 반도체 소자.
  5. 반도체 기판 내에 소자 분리 영역을 형성하여 활성 영역을 정의하고,
    상기 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고,
    상기 게이트 절연막 및 게이트 전극의 측벽에 제1 스페이서를 형성하고,
    상기 제1 스페이서의 외측벽에 표면처리 공정을 수행하여 제1 블록킹막을 형성하고,
    상기 제1 블록킹막이 형성된 상기 제1 스페이서의 외측벽에 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제2 스페이서를 형성한 후에 상기 게이트 전극 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하고,
    상기 게이트 전극의 상부 및 상기 소스/드레인 영역의 상부에 실리사이드막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 표면처리 공정은 N2 이온 주입 공정 또는 질화(Nitridation) 공정으로 진행되는 반도체 소자의 제조 방법.
  8. 제 5항에 있어서,
    상기 소자 분리 영역을 형성한 후에 상기 소자 분리 영역의 상부 영역에 N2 이온 주입 공정 또는 질화 공정을 진행하여 제2 블록킹막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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