CN107706186A - 一种三维存储器的制备方法及其结构 - Google Patents

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邵明
徐强
李广济
宋豪杰
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
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Abstract

本发明提供的一种三维存储器的制备方法及其结构，提供一基板，在所述基板上形成三维存储器的阵列存储区；在所述阵列存储区形成阵列共源极，以及与所述阵列共源极电连接的接触孔，所述阵列共源极位于所述接触孔处的宽度大于阵列共源极其它位置处的宽度；通过以上方法可以增加阵列共源极间通孔的工艺窗口，解决通孔窗口不足的问题，从而进一步提升产品的良率。

Description

一种三维存储器的制备方法及其结构
技术领域
本发明涉及半导体器件及其制造领域，尤其涉及一种三维存储器的制备方法及其结构。
背景技术
随着市场需求对存储器容量的不断提高，传统的基于平面或二维结构的存储器在单位面积内可提供的存储单元数量已经接近极限，无法进一步满足市场对更大容量存储器的需求。就如同在一块有限的平面上建立的数间平房，这些平房整齐排列，但是随着需求量的不断增加，平房的数量不断井喷，可最终这块面积有限的平面只能容纳一定数量的平房而无法继续增加。平面结构的存储器已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。
为了解决上述困难，业界提出了三维存储器(3D NAND)的概念，其是一种新兴的闪存类型，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。不同于将存储芯片放置在单面，新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的精度。基于该技术，可打造出存储容量比同类NAND技术高达数倍的存储设备。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。利用新的技术使得颗粒能够进行立体式的堆叠，从而解决了由于晶圆物理极限而无法进一步扩大单晶片可用容量的限制，在同样体积大小的情况下，极大的提升了存储器颗粒单晶片的容量体积，进一步推动了存储颗粒总体容量的飙升。
图1-5示出了现有的三维存储器的制备工艺流程示意图。如图1所示，首先提供一基板10，所述基板10可以是任何半导体衬底，例如硅晶圆，在所述基板10上交替沉积二氧化硅层11和氮化硅层12的多层层叠结构13；如图2所示，在所述多层层叠结构13中形成通孔14，并进一步将所述氮化硅层12刻蚀掉；如图3所示，在上述被去掉的氮化硅层12的位置填充钨金属，并进行隔离刻蚀，形成隔离的金属栅层15；如图4所示，在所述通孔14的侧壁上沉积二氧化硅层介质层16，并在通孔内形成沟道区17，如图5所示，在多层层叠结构13顶部继续沉积金属层并通过光刻工艺以形成阵列共源极18，再沉积二氧化硅层19以覆盖多层层叠结构的顶部，并在二氧化硅层19中形成阵列共源极通孔20，并在通孔20中填充金属以电连接阵列共源极引线18。
通孔(via)为相邻的金属层之间提供了电连接通路，通孔中有导电金属填充，以形成金属层间的导电通路。如图6所示，在现有工艺中，阵列共源极1(ACS，Array CommonSource)上方的通孔20工艺窗口(window)受到阵列共源极18的线宽的影响，其通孔20窗口的大小不能超过阵列共源极18线宽的尺度，由于阵列共源极18线宽的不断减小，导致通孔20的直径随之减小，而过小的通孔20直径会影响通孔中导电金属的填充，导致通孔内的导电金属填充不充分，出现短路现象，从而影响存储器件的正常工作。
发明内容
本发明的目的就是为了解决以上问题，本发明的目的通过以下技术方案实现的。
一种三维存储器的制备方法，其特征在于，包括如下步骤：
提供一基板，在所述基板上形成三维存储器的阵列存储区；
在所述阵列存储区形成阵列共源极，以及与所述阵列共源极电连接的接触孔，所述阵列共源极位于所述接触孔处的宽度大于阵列共源极其它位置处的宽度。
优选地，所述接触孔的孔径小于所述阵列共源极位于该接触孔处的宽度，并且所述接触孔的孔径等于或大于所述阵列共源极其它位置处的宽度。
优选地，所述阵列共源极位于所述接触孔处的形状与所述接触孔的形状相似。
优选地，所述阵列共源极位于所述接触孔处的形状为矩形，菱形，圆形，椭圆形，多边形。
优选地，所述阵列共源极位于所述接触孔处的宽度为100埃至5000埃。
优选地，所述形成三维存储器的陈列存储区包括在所述基板上交替形成氮化硅层和二氧化硅层的多层堆叠结构；在所述多层层叠结构中形成通孔，所述通孔的底部暴露所述基板，并将所述氮化硅层刻蚀掉；在上述被去掉的氮化硅层的位置填充金属，例如金属钨，并进行隔离刻蚀，形成金属栅层；在所述通孔的的侧壁上沉积二氧化硅层介质层，并在通孔内形成存储单元的沟道区，在多层层叠结构顶部继续沉积金属层，并通过光刻工艺形成阵列共源极引线，再沉积二氧化硅层覆盖所述多层层叠结构的顶部，并在二氧化硅层中形成阵列共源极通孔，并填充金属以电连接阵列共源极引线。
本发明还提供一种三维存储器结构，其特征在于，所述三维存储器结构是由如上述任意一项所述的方法制备得到的。
本发明的优点在于：可以增加阵列共源极间通孔的工艺窗口，解决通孔窗口不足的问题，从而进一步提升产品的良率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1-5示出了根据本发明背景技术中三维存储器的制备工艺流程结构示意图。
图6示出了根据本发明背景技术中三维存储器中阵列共源极上通孔的结构示意图。
图7示出了根据本发明的实施例中三维存储器中阵列共源极上通孔的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
参考图7所示，本发明的实施例一提出一种三维存储器的制备方法，其特征在于，包括以下步骤：
提供一基板10，在所述基板10上形成三维存储器的阵列存储区；
所述形成三维存储器的陈列存储区包括在所述基板10上交替形成氮化硅层11和二氧化硅层12的多层堆叠结构13；在所述多层层叠结构13中形成通孔14，所述通孔14的底部暴露所述基板10，并将所述氮化硅层11刻蚀掉；在上述被去掉的氮化硅层的位置填充金属，例如金属钨，并进行隔离刻蚀，形成金属栅层15；在所述通孔的侧壁上沉积二氧化硅层介质层16，并在通孔内形成沟道区17，在多层层叠结构13顶部继续沉积金属层并通过光刻工艺形成阵列共源极18，再沉积二氧化硅层19以覆盖所述多层层叠结构的顶部，并在二氧化硅层19中形成阵列共源极通孔20，并填充金属以电连接阵列共源极引线18。
在所述阵列存储区形成阵列共源极引线18，以及与所述阵列共源极18电连接的接触孔20，所述阵列共源极引线18位于所述接触孔20处182的宽度大于阵列共源极其它位置处181的宽度。形成所述阵列共源极引线的工艺包括光刻工艺，对所述多层层叠结构13顶部沉积的金属层提供与后续要形成的阵列共源极引线图形一致的光刻掩模。
实施例二
本发明的实施例二提出一种三维存储器的制备方法，在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
优选地，所述接触孔的孔径小于所述阵列共源极位于该接触孔处的宽度，并且所述接触孔的孔径等于或大于所述阵列共源极其它位置处的宽度。
所述阵列共源极位于该接触孔处的宽度为100至5000埃。所述接触孔的孔径为90埃至4900埃。
例如，优选地，所述接触孔的孔径为100埃，相应的阵列共源极位于接触孔处的宽度为120埃，而阵列共源极位于其它位置处的宽度为90埃。
或者，优选地，所述接触孔的孔径为500埃，相应的阵列共源极位于接触孔处的宽度为600埃，而阵列共源极位于其它位置处的宽度为400埃。
或者，优选地，所述接触孔的孔径为1000埃，相应的阵列共源极位于接触孔处的宽度为1200埃，而阵列共源极位于其它位置处的宽度为900埃。
或者，优选地，所述接触孔的孔径为2000埃，相应的阵列共源极位于接触孔处的宽度为2300埃，而阵列共源极位于其它位置处的宽度为1500埃。
或者，优选地，所述接触孔的孔径为2500埃，相应的阵列共源极位于接触孔处的宽度为2800埃，而阵列共源极位于其它位置处的宽度为2000埃。
或者，优选地，所述接触孔的孔径为3000埃，相应的阵列共源极位于接触孔处的宽度为3300埃，而阵列共源极位于其它位置处的宽度为2500埃。
实施例三
本发明的实施例三提出一种三维存储器的制备方法，在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
所述阵列共源极位于所述接触孔处的形状与所述接触孔的形状相似。优选地，所述阵列共源极位于所述接触孔处的形状为矩形，菱形，圆形，椭圆形，多边形。
实施例四
本发明的实施例四提出一种三维存储器结构，所述三维存储器结构是由如上述实施例一至三任意一项所述的方法制备得到的。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种三维存储器的制备方法，其特征在于，包括如下步骤：
提供一基板，在所述基板上形成三维存储器的阵列存储区；
在所述阵列存储区形成阵列共源极，以及与所述阵列共源极电连接的接触孔，所述阵列共源极位于所述接触孔处的宽度大于阵列共源极其它位置处的宽度。
2.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述接触孔的孔径小于所述阵列共源极位于该接触孔处的宽度，并且所述接触孔的孔径等于或大于所述阵列共源极其它位置处的宽度。
3.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述阵列共源极位于所述接触孔处的形状与所述接触孔的形状相似。
4.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述阵列共源极位于所述接触孔处的形状为矩形，菱形，圆形，椭圆形，多边形。
5.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述阵列共源极位于所述接触孔处的宽度为100埃至5000埃。
6.如权利要求1所述的一种三维存储器的制备方法，其特征在于：所述形成三维存储器的陈列存储区包括在所述基板上交替形成氮化硅层和二氧化硅层的多层堆叠结构；在所述多层层叠结构中形成通孔，所述通孔的底部暴露所述基板，并将所述氮化硅层刻蚀掉；在上述被去掉的氮化硅层的位置填充金属，并进行隔离刻蚀，形成金属栅层；在所述通孔的侧壁上沉积二氧化硅层介质层，并在通孔形成沟道区，在多层层叠结构顶部继续沉积金属层以形成阵列共源极，再沉积二氧化硅层，并在二氧化硅层中形成阵列共源极通孔以电连接阵列共源极引线。
7.一种三维存储器结构，其特征在于，所述三维存储器结构是由如权利要求1-6任意一项所述的方法制备得到的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185967A (zh) * 2020-09-29 2021-01-05 长江存储科技有限责任公司 一种三维存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456675A (zh) * 2010-10-25 2012-05-16 三星电子株式会社 三维半导体器件
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法
US20140349453A1 (en) * 2011-07-07 2014-11-27 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional semiconductor memory devices using direct strapping line connections

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456675A (zh) * 2010-10-25 2012-05-16 三星电子株式会社 三维半导体器件
US20140349453A1 (en) * 2011-07-07 2014-11-27 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional semiconductor memory devices using direct strapping line connections
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112185967A (zh) * 2020-09-29 2021-01-05 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112185967B (zh) * 2020-09-29 2021-11-09 长江存储科技有限责任公司 一种三维存储器及其制作方法

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