CN113362873A - 非易失性半导体存储装置及非易失性半导体存储装置的驱动方法 - Google Patents

非易失性半导体存储装置及非易失性半导体存储装置的驱动方法 Download PDF

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Abstract

本发明的实施方式提供一种能够提高阈值修正精度的非易失性半导体存储装置及非易失性半导体存储装置的驱动方法。本实施方式的非易失性半导体存储装置包含：第1信道层，具有第1漏极侧及第1源极侧选择晶体管以及第1存储单元晶体管；第2信道层，具有第2漏极侧及第2源极侧选择晶体管以及第2存储单元晶体管；字线，作为第1及第2存储单元晶体管的栅极电极；以及控制器；控制器在对第1存储单元晶体管执行读出动作时，在使第2漏极侧及第2源极侧选择晶体管接通并使第1漏极侧及第1源极侧选择晶体管断开的状态下，将第1电压供给到字线，此后，在使第1漏极侧及第1源极侧选择晶体管接通的状态下，将第2电压供给到字线。

Description

非易失性半导体存储装置及非易失性半导体存储装置的驱动 方法
[相关申请案]
本申请案享有以日本专利申请案2020-37061号(申请日：2020年3月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种非易失性半导体存储装置及非易失性半导体存储装置的驱动方法。
背景技术
作为非易失性半导体存储装置，已知有一种NAND(Not And，与非)型闪速存储器。为了使NAND型闪速存储器大容量化，由多个存储单元三维排列而成的三维NAND型闪速存储器正在实用化。作为三维NAND型闪速存储器的形态，例如有纵向形成存储器串的形态、及在水平方向上形成存储器串的形态。
发明内容
实施方式提供一种能够提高阈值修正精度的非易失性半导体存储装置及非易失性半导体存储装置的驱动方法。
本实施方式的非易失性半导体存储装置包含：衬底，具有在第1方向及与第1方向交叉的第2方向上延伸的主面；位线，配置在衬底的第3方向上的一侧并在第3方向上延伸，所述第3方向与第1方向及第2方向交叉；源极线，配置在衬底的第3方向上的一侧，并在第3方向上延伸；第1信道层，配置在衬底的第3方向上的一侧，并在第1方向上延伸，且具有第1漏极侧选择晶体管、第1源极侧选择晶体管及第1存储单元晶体管，所述第1漏极侧选择晶体管与位线连接，所述第1源极侧选择晶体管与源极线连接，所述第1存储单元晶体管连接于第1漏极侧选择晶体管与第1源极侧选择晶体管之间；第2信道层，配置在第1信道层的第3方向上的一侧，并在第1方向上延伸，且具有第2漏极侧选择晶体管、第2源极侧选择晶体管及第2存储单元晶体管，所述第2漏极侧选择晶体管与位线连接，所述第2源极侧选择晶体管与源极线连接，所述第2存储单元晶体管连接于第2漏极侧选择晶体管与第2源极侧选择晶体管之间；字线，配置在第1信道层及第2信道层的第2方向上的一侧，并在第3方向上延伸，作为第1存储单元晶体管及第2存储单元晶体管的栅极电极发挥功能；以及控制器；且控制器在对第1存储单元晶体管执行读出动作时，执行：第1动作，在使第2漏极侧选择晶体管及第2源极侧选择晶体管接通并且使第1漏极侧选择晶体管及第1源极侧选择晶体管断开的状态下，将第1电压供给到字线；以及第2动作，第1动作之后，在使至少第1漏极侧选择晶体管及第1源极侧选择晶体管接通的状态下，将第2电压供给到字线。
本实施方式的非易失性半导体存储装置的驱动方法中，非易失性半导体存储装置包含：衬底，具有在第1方向及与第1方向交叉的第2方向上延伸的主面；位线，配置在衬底的第3方向上的一侧并在第3方向上延伸，所述第3方向与第1方向及第2方向交叉；源极线，配置在衬底的第3方向上的一侧，并在第3方向上延伸；第1信道层，配置在衬底的第3方向上的一侧，并在第1方向上延伸，且具有第1漏极侧选择晶体管、第1源极侧选择晶体管及第1存储单元晶体管，所述第1漏极侧选择晶体管与位线连接，所述第1源极侧选择晶体管与源极线连接，所述第1存储单元晶体管连接于第1漏极侧选择晶体管与第1源极侧选择晶体管之间；第2信道层，配置在第1信道层的第3方向上的一侧，并在第1方向上延伸，且具有第2漏极侧选择晶体管、第2源极侧选择晶体管及第2存储单元晶体管，所述第2漏极侧选择晶体管与位线连接，所述第2源极侧选择晶体管与源极线连接，所述第2存储单元晶体管连接于第2漏极侧选择晶体管与第2源极侧选择晶体管之间；字线，配置在第1信道层及第2信道层的第2方向上的一侧，并在第3方向上延伸，作为第1存储单元晶体管及第2存储单元晶体管的栅极电极发挥功能；以及控制器；所述非易失性半导体存储装置的驱动方法是使控制器对第1存储单元晶体管执行读出动作，读出动作包括：第1动作，在使第2漏极侧选择晶体管及第2源极侧选择晶体管接通并且使第1漏极侧选择晶体管及第1源极侧选择晶体管断开的状态下，将第1电压供给到字线；以及第2动作，第1动作之后，在使至少所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，将第2电压供给到所述字线。
附图说明
图1是一实施方式的非易失性半导体存储装置的框图。
图2是一实施方式的非易失性半导体存储装置所具备的存储单元阵列的电路图。
图3是表示一实施方式的非易失性半导体存储装置的存储单元区域及SGD区域的俯视图。
图4是一实施方式的非易失性半导体存储装置的SGD区域的剖视图。
图5A是表示一实施方式的非易失性半导体存储装置的存储单元区域及SGS区域的俯视图。
图5B是表示一实施方式的非易失性半导体存储装置的存储单元区域及SGS区域的俯视图。
图6是表示一实施方式的感测放大器单元的电路构成的一例的电路图。
图7是表示一实施方式的存储单元晶体管的阈值分布的一例的阈值分布图。
图8是表示一实施方式的非易失性半导体存储装置中的读出动作的时序图。
图9是表示一实施方式的非易失性半导体存储装置中的读出动作的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有同一功能及构成的构成要素，标注共通的参照符号。另外，在对具有共通的参照符号的多个构成要素进行区分的情况下，对该共通的参照符号标注下标来进行区分。此外，在无需对多个构成要素特别进行区分的情况下，仅对该多个构成要素标注共通的参照符号，而不标注下标。
本申请案的说明书及权利要求书(以下也记载为“本说明书等”)中，作为实施方式之一的非易失性半导体存储装置例如是三维NAND型闪速存储器，更具体来说，是存储器串在水平方向上延伸的三维NAND型闪速存储器。
＜1.整体构成＞
首先，对本实施方式的非易失性半导体存储装置1的整体构成进行说明。图1是表示非易失性半导体存储装置1的基本整体构成的框图的一例。图1中，以箭头线表示各区块间的连接的一部分，但各区块间的连接并不限定于图1所示的示例。
如图1所示，非易失性半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、命令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器模块20、数据寄存器21、及列解码器22。
输入输出电路10控制从外部控制器2输入(接收)信号DQ、及将信号DQ输出(发送)到外部控制器2。信号DQ例如包含数据DAT、地址ADD、及命令CMD。更具体来说，输入输出电路10将从外部控制器2接收的数据DAT发送到数据寄存器21，将从外部控制器2接收的地址ADD发送到地址寄存器13，并将从外部控制器2接收的命令CMD发送到命令寄存器14。另外，输入输出电路10将从状态寄存器12接收的状态资讯STS、从数据寄存器21接收的数据DAT、及从地址寄存器13接收的地址ADD等发送到外部控制器2。
逻辑控制电路11从外部控制器2接收各种控制信号。逻辑控制电路11根据所接收的控制信号，控制输入输出电路10及定序器15。
状态寄存器12例如暂时保存写入动作、读出动作、及抹除动作中的状态资讯STS，并对外部控制器2通知各动作是否已正常结束。
地址寄存器13暂时保存所接收的地址ADD。地址寄存器13将行地址RADD传送到行解码器19，并将列地址CADD传送到列解码器22。
命令寄存器14暂时保存所接收的命令CMD，并将该命令CMD传送到定序器15。
定序器15控制非易失性半导体存储装置1整体的动作。更具体来说，定序器15根据所接收的命令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器模块20、数据寄存器21、及列解码器22等，而执行写入动作、读出动作、及抹除动作等。本说明书等中，定序器15有时也称为控制器。
就绪/忙碌电路16根据定序器15的动作状況，将就绪/忙碌信号RBn发送到外部控制器2。
电压产生电路17根据定序器15的控制，产生写入动作、读出动作、及抹除动作所需的电压，并将所产生的电压供给到例如存储单元阵列18、行解码器19、及感测放大器模块20等。行解码器19及感测放大器模块20将从电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。
存储单元阵列18具备多个区块BLK(BLK0～BLK3、…)，所述多个区块包含与行及列建立对应的多个非易失性存储单元晶体管(以下也记载为“存储单元”)。各区块BLK包含多个串单元SU(SU0～SU3、…)。而且，各串单元SU包含多个存储器组MG(存储器串对)。此处，存储单元阵列18内的区块BLK的个数、区块BLK内的串单元SU的个数、及串单元SU内的存储器组MG的个数为任意数量。关于存储单元阵列18的详细情况，将在下文进行叙述。
行解码器19对行地址RADD进行解码。行解码器19基于解码结果，对存储单元阵列18施加所需电压。
感测放大器模块20在读出动作时，感测从存储单元阵列18读出的数据，并将感测读出的数据发送到数据寄存器21。另外，感测放大器模块20在写入动作时，将写入数据发送到存储单元阵列18。
数据寄存器21具备多个锁存电路。锁存电路暂时保存写入数据或读出数据。
列解码器22例如在写入动作、读出动作、及抹除动作时，对列地址CADD进行解码，并根据解码结果，选择数据寄存器21内的锁存电路。
＜2.存储单元阵列的电路构成＞
接下来，对存储单元阵列18的电路构成进行说明。图2是存储单元阵列18的电路图的一例。此外，存储单元阵列18的电路构成为一例，本实施方式的非易失性半导体存储装置的存储单元阵列18的电路构成并不限定于图2所示的示例。存在将与图1同一、或类似的构成的说明省略的情况。
如上所述，存储单元阵列18包含多个区块BLK，各区块BLK包含多个串单元SU，各串单元SU包含多个存储器组MG(存储器串对)。图2中，示出积层在Z方向上且与共通地连接于位线接点CBL的多个半导体层对应的多个存储器组MG。图2所示的多个存储器组MG例如对应于图4所示的被存储器沟槽MT分离开的区域(各存储器构成MR1～MR4)。本说明书等中，半导体层分别对应于串单元SU。以下，将对应于最上层的半导体层31(存储器组MG)的选择栅极线中的漏极侧记载为SGD1，将源极侧记载为SGS1。将对应于最下层的半导体层31(存储器组MG)的选择栅极线中的漏极侧记载为SGDk(k为2以上的自然数)，将源极侧记载为SGSk。将与针对最下层的半导体层31积层一层的半导体层31(存储器组MG)存储器组MG)对应的选择栅极线中的漏极侧记载为SGDk－1，将源极侧记载为SGSk－1。此外，本说明书等中，半导体层有时也记载为信道层。
如图2所示，存储单元阵列18包含多个存储器组MG。更具体来说，积层在Z方向上的半导体层31(串单元SU)分别包含在Y方向上分离的多个存储器组MG。存储器组MG分别包含两个存储器串MSa及MSb、以及选择晶体管ST1及ST2。以下，在不限定存储器串MSa及MSb的情况下，记载为存储器串MS。另外，本说明书等中，选择晶体管ST1有时也记载为漏极侧选择晶体管，选择晶体管ST2有时也记载为源极侧选择晶体管。
存储器串MSa例如包含4个存储单元晶体管MCa0～MCa3。同样地，存储器串MSb例如包含4个存储单元晶体管MCb0～MCb3。以下，在不限定存储单元晶体管MCa0～MCa3及MCb0～MCb3的情况下，记载为存储单元晶体管MC。
存储单元晶体管MC具备控制栅极及电荷储存层，非易失地保存数据。此外，存储单元晶体管MC可以是对电荷储存层使用绝缘层的MONOS(metal oxide nitride oxidesilicon，金属氧化氮氧化硅)型，也可以是对电荷储存层使用导电层的FG(floating gate，浮栅)型。以下所示的本实施方式中，以FG型为例进行说明。另外，存储器串MS各自所包含的存储单元晶体管MC的个数例如可以是8个、16个、32个、48个、64个、96个、或128个，其数量不受限定。
存储器串MSa所包含的存储单元晶体管MCa0～MCa3的电流路径串联地连接。同样地，存储器串MSb所包含的存储单元晶体管MCb0～MCb3的电流路径串联地连接。存储单元晶体管MCa0及MCb0的漏极共通地连接于选择晶体管ST1的源极。存储单元晶体管MCa3及MCb3的源极共通地连接于选择晶体管ST2的漏极。此外，存储器组MG所包含的选择晶体管ST1及ST2的个数为任意数量，只要分别为1个以上即可。另外，例如根据作为下述信道层发挥功能的半导体层31的尺寸，存储单元晶体管MCa0～MCa3及MCb0～MCb3也可以作为1个存储器串发挥功能。也就是说，存储单元晶体管MCb0、MCa0、MCb1、MCa1、MCb2、MCa2、MCb3及MCa3也可以作为串联地连接的1个存储器串发挥功能。
沿着Z方向配置的多个存储器组MG的存储单元晶体管MC的栅极经由接触插塞CWL共通地连接于1个字线WL。更具体来说，例如沿着Z方向配置的多个存储单元晶体管MCa0的栅极(栅极电极)共通地连接于字线WLa0。同样地，存储单元晶体管MCa1、MCa2、及MCa3的栅极电极分别连接于字线WLa1、WLa2、及WLa3。存储单元晶体管MCb0～MCb3的栅极分别连接于字线WLb0～WLb3。
如图3所示，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点CBL共通地连接于对应的位线BL。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的栅极电极分别连接于不同的选择栅极线SGD。更具体来说，例如对应于配置在最上层的存储器组MG的选择晶体管ST1的栅极电极连接于选择栅极线SGD1。对应于配置在最下层的存储器组MG的选择晶体管ST1的栅极电极连接于选择栅极线SGDk。
沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞(源极线接触插塞CSL；导电层45；参照图5A)共通地连接于1个源极线SL1。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的栅极电极分别连接于不同的选择栅极线SGS。
本实施方式的非易失性半导体存储装置1中，图2所示的沿着Z方向配置的多个存储器组MG也沿着Y方向配置。例如，本实施方式的非易失性半导体存储装置1将图2所示的沿着Z方向配置的多个存储器组MG作为1个存储器构成(Memory Ridge，存储器桥)，如图4所示，包含第1存储器构成MR1、沿着Y方向而与第1存储器构成MR1邻接配置的第2存储器构成MR2、沿着Y方向而与第2存储器构成MR2邻接配置的第3存储器构成MR3、及沿着Y方向而与第3存储器构成MR3邻接配置的第4存储器构成MR4。
第1存储器构成MR1中，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点(接触插塞CBL(导电层37))共通地连接于1个位线BL1。另外，第1存储器构成MR1中，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞(源极线接触插塞CSL；导电层45；参照图5A)共通地连接于1个源极线SL1(省略图示)。另外，第2存储器构成MR2中，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点(接触插塞CBL(导电层37))共通地连接于1个位线BL2。另外，第2存储器构成MR2中，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞(源极线接触插塞CSL；导电层45；参照图5A)共通地连接于1个源极线SL2(省略图示)。
第3存储器构成MR3中，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点(接触插塞CBL(导电层37))共通地连接于1个位线BL3，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞(源极线接触插塞CSL；导电层45；参照图5A)共通地连接于1个源极线SL3(省略图示)。另外，第4存储器构成MR4中，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点(接触插塞CBL(导电层37))共通地连接于1个位线BL4，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞(源极线接触插塞CSL；导电层45；参照图5A)共通地连接于1个源极线SL4(省略图示)。
半导体层31在Z方向上层状地配置着多层。各层的半导体层31通过在X方向上延伸的存储器沟槽MT，而在Y方向上各自分离。各层中在Y方向上分离的半导体层31分别在Z方向及X方向上延伸，而形成存储器组MG。由此，各层的半导体层31形成配置在Y方向上的多个存储器组MG。此处，例如最下层的半导体层31是第n(n为小于k的自然数)层半导体层，针对最下层的半导体层31积层一层的半导体层31是第n+1层半导体层31，最上层的半导体层31是第k层的半导体层。
如图1及图2、下述图3及图4所示，本实施方式的非易失性半导体存储装置1包含：衬底(省略图示)，具有在X方向(第1方向)及与X方向交叉的Y方向(第2方向)上延伸的主面；位线BL1，相对于该衬底，配置在Z方向(第3方向)上的一侧(上侧)并在Z方向上延伸，所述Z方向与X方向及Y方向交叉；源极线SL1，配置在该衬底的Z方向上的一侧，并在Z方向上延伸；第n层半导体层31(第1信道层)，配置在该衬底的Z方向上的一侧，并在X方向上延伸，且具有选择晶体管ST1-k(第1漏极侧选择晶体管)、选择晶体管ST2-k(第1源极侧选择晶体管)及存储单元晶体管MCa0(第1存储单元晶体管)，所述选择晶体管ST1-k(第1漏极侧选择晶体管)与位线BL1连接，所述选择晶体管ST2-k(第1源极侧选择晶体管)与源极线SL1连接，所述存储单元晶体管MCa0(第1存储单元晶体管)连接于选择晶体管ST1-k与选择晶体管ST2-k之间；第n+1层半导体层31(第2信道层)，相对于第n层半导体层31配置在Z方向上的一侧，并在Y方向上延伸，且具有选择晶体管ST1-k－1(第2漏极侧选择晶体管)、选择晶体管ST2-k－1(第2源极侧选择晶体管)、及存储单元晶体管(第2存储单元晶体管)，所述选择晶体管ST1-k－1(第2漏极侧选择晶体管)与位线BL1连接，所述选择晶体管ST2-k－1(第2源极侧选择晶体管)与源极线SL1连接，所述存储单元晶体管(第2存储单元晶体管)连接于选择晶体管ST1-k－1与选择晶体管ST2-k－1之间；字线WLa0，相对于第n层半导体层31及第n+1层半导体层31配置在Y方向上的一侧(纸面右侧)，并在Z方向上延伸，作为存储单元晶体管MCa0、及连接于选择晶体管ST1-k－1与选择晶体管ST2-k－1之间的存储单元晶体管的栅极电极发挥功能；以及定序器(控制器)。
＜3.存储单元区域、SGD区域、阶梯接触区域的构造＞
接下来，对存储单元区域MCA、SGD区域SGDA、及对应于选择栅极线SGD的阶梯接触区域SCDA中的存储单元阵列18的平面构成及剖面构成的一例进行说明。图3是表示存储单元阵列18的存储单元区域及SGD区域的俯视图的一例。此外，图3所示的平面构成为一例，本实施方式的非易失性半导体存储装置的存储单元阵列18的平面构成并不限定于图3所示的示例。存在将与图1及图2同一、或类似的构成的说明省略的情况。
如图3所示，在沿着Y方向配置的两个半导体层31之间设置着存储器沟槽MT。存储器沟槽MT埋入着绝缘层(省略图示)。
存储单元区域MCA中，在半导体层31的侧面设置着绝缘层32。绝缘层32作为形成下述绝缘层36(隧道绝缘膜)及电荷储存层35时的蚀刻终止层发挥功能。
另外，存储单元区域MCA中，以将存储器沟槽MT分离的方式设置着多个字线柱WLP。字线柱WLP包含在Z方向上延伸的导电层33及与导电层33的侧面接触的绝缘层34。导电层33作为接触插塞CWL发挥功能。绝缘层34作为存储单元晶体管MC的阻挡绝缘膜发挥功能。
在Y方向上，在字线柱WLP与半导体层31之间，以将绝缘层32分离的方式设置着电荷储存层35及绝缘层36。绝缘层36作为隧道绝缘膜发挥功能。更具体来说，在XY平面中，沿着X方向的电荷储存层35的一侧面与字线柱WLP的绝缘层34接触，其他侧面(沿着X方向的另一侧面、及沿着Y方向的两个侧面)与绝缘层36接触。而且，绝缘层36的侧面的一部分与半导体层31及绝缘层32接触。
因此，在导电层33与半导体层31之间，从导电层33朝向半导体层31依次形成着绝缘层34、电荷储存层35、及绝缘层36。包含半导体层31的一部分、导电层33的一部分、绝缘层34的一部分、电荷储存层35、及绝缘层36的区域(也记载为半导体层31与字线柱WLP的交叉区域)作为存储单元晶体管MC发挥功能。在图3的示例中，1个半导体层31中，半导体层31与设置在图3的纸面下侧的字线柱WLP的交叉区域作为存储单元晶体管MCa发挥功能，半导体层31与设置在图3的纸面上侧的字线柱WLP的交叉区域作为存储单元晶体管MCb发挥功能。另外，例如对应于1个半导体层31的多个存储单元晶体管MCa从SGD区域SGDA朝向SGS区域SGSA依次记载为MCa0、MCa1、…。存储单元晶体管MCb0、MCb1、…也一样。
在SGD区域中，设置着贯通半导体层31的导电层37。导电层37作为接触插塞CBL发挥功能。在图3所示的示例中，半导体层31在与导电层37的连接区域中具有圆形的形状。此外，半导体层31在与导电层37的连接区域中的形状为任意形状。例如，连接区域的形状也可以是多边形。连接区域只要是在XY平面中能够确保充分的裕度的形状即可，所述裕度用来使加工贯通半导体层31的接触插塞CBL的孔时不会因制造偏差等导致接触插塞CBL的孔从半导体层31突出。
在SGD区域SGDA中，以包围半导体层31的侧面的方式设置着绝缘层38，也就是说，设置着与X方向上的半导体层31的端部及沿着X方向斜向(X-Y方向)的半导体层31的侧面接触的绝缘层38。绝缘层38作为选择晶体管ST1-1～ST1-k的栅极绝缘膜发挥功能。绝缘层38的与接触半导体层31的侧面对向的侧面接触导电层39。对导电层39使用导电材料。导电材料例如可以是金属材料，也可以是添加了杂质的Si等半导体，更具体来说，也可以是添加了磷(P)的多晶硅。另外，对绝缘层38例如使用SiO2。绝缘层38优选为由SiON膜构成。例如，在无需进行选择晶体管ST1-1～ST1-k的阈值调整的情况下，绝缘层38优选为由包含3层构造即SiO2/SiN/SiO2的ONO膜代替SiON膜而构成。
导电层39作为选择栅极线SGD1～SGDk发挥功能。更具体来说，导电层39包含第1部分及多个第2部分，所述第1部分在Y方向上延伸，所述多个第2部分在SGD区域中在X方向斜向上延伸，沿着X方向斜向的一侧面与绝缘层38接触，且端部连接于导电层39的第1部分。
在SGD区域中，从存储单元区域到导电层37的包含半导体层31、绝缘层38、及导电层39的第2部分的区域作为选择晶体管ST1发挥功能。更具体来说，导电层39的第2部分作为选择晶体管ST1的栅极电极发挥功能，绝缘层38作为选择晶体管ST1的栅极绝缘膜发挥功能，且在半导体层31中形成选择晶体管ST1的信道。因此，对应于4串接触插塞CBL的选择晶体管ST1的栅极长度各不相同。
在阶梯接触区域SCDA中，设置着贯通导电层39的第1部分的导电层40及绝缘层44。导电层40作为接触插塞CSGD发挥功能。绝缘层44作为虚设柱HR发挥功能。导电层40电连接于积层在Z方向上的导电层39的第1部分中的任一个。在未电连接的导电层39与导电层40之间形成着绝缘层40i。绝缘层40i包含绝缘层41、42、43。绝缘层41以与导电层40的侧面(以下也记载为“外表面”)接触的方式设置。绝缘层42以与绝缘层41的外表面的一部分接触的方式设置。绝缘层43以与绝缘层42的外表面接触的方式设置。对导电层40使用导电材料。导电材料例如也可以是金属材料，更具体来说，也可以使用W及TiN。
＜4.SGD区域的剖面构造＞
图4是存储单元阵列18的SGD区域的剖视图的一例。此外，图4所示的剖面构成为一例，本实施方式的非易失性半导体存储装置的存储单元阵列18的剖面构成并不限定于图4所示的示例。存在将与图1～图3同一、或类似的构成的说明省略的情况。
图4中，示出SGD1～SGDk连接于各存储器串的情况。在半导体衬底(省略图示)上的绝缘层500上形成着绝缘层501。另外，在绝缘层501上，依次积层形成着绝缘层51及半导体层31。形成贯通这些积层体且底面达到绝缘层52的孔，在孔内形成导电层37。导电层37例如由高浓度地掺杂着P(磷)或As(砷)的n+型多晶硅、W(钨)或TiN(氮化钛)等金属或金属氮化物形成。导电层37由于是连接多层的层，因此作为HU(接线)层发挥功能。导电层37例如形成位线的接触插塞CBL。
导电层37与导电层511连接，并经由导电插塞521而与各位线BL连接。如此一来，各位线BL连接于接触插塞CBL。图4中，仅示出位线BL3与导电层37连接的情况，与位线BL3同样地，其他位线BL1、BL2及BL4也分别经由对应的导电层及导电插塞而连接于位线接点。
＜5.存储单元区域、SGS区域、阶梯接触区域的构造＞
接下来，对存储单元区域MCA、SGS区域SGSA、及对应于选择栅极线SGS的阶梯接触区域SCSA中的存储单元阵列18的平面构成的一例进行说明。图5A及图5B是表示存储单元阵列18的存储单元区域及SGS区域的俯视图的一例。此外，图5A及图5B所示的平面构成为一例，本实施方式的非易失性半导体存储装置的存储单元阵列18的平面构成并不限定于图5A及图5B。存在将与图1～图4同一、或类似的构成的说明省略的情况。
存储单元阵列18的存储单元区域及SGS区域可以例如图5A所示4个半导体层31在SGS区域SGSA的附近分别独立地连接且在SGS区域中设置贯通半导体层31的导电层45，也可以如图5B所示，两个半导体层31在SGS区域SGSA的附近共通地连接且在SGS区域中设置贯通半导体层31的导电层45。通过在存储单元阵列18的存储单元区域及SGS区域中，两个半导体层31在SGS区域SGSA的附近共通地连接，缩小本实施方式的非易失性半导体存储装置的面积。导电层45作为源极线接触插塞CSL发挥功能。与图3同样地，在图5A及图5B的示例中，半导体层31在与导电层45的连接区域中具有圆形的形状。此外，导电层45也可以包含与导电层37(位线的接触插塞CBL)相同的导电材料。
在SGS区域SGSA中，与绝缘层38同样地，以包围半导体层31的侧面的方式设置着绝缘层46。绝缘层46作为选择晶体管ST2的栅极绝缘膜发挥功能。此外，绝缘层46也可以包含与绝缘层38相同的绝缘材料。
绝缘层46的与接触半导体层31的侧面对向的侧面接触导电层47。导电层47作为选择栅极线SGS发挥功能。更具体来说，导电层47包含第1部分及多个第2部分，所述第1部分在Y方向上延伸，所述多个第2部分在SGS区域中，一侧面与绝缘层46接触，端部与导电层47的第1部分接触。此外，导电层47也可以包含与导电层39(选择栅极线SGD1～SGDk)相同的导电材料。
在SGS区域中，从存储单元区域到导电层45的包含半导体层31、绝缘层46、及导电层47的第2部分的区域作为选择晶体管ST2发挥功能。更具体来说，导电层47的第2部分作为选择晶体管ST2的栅极电极发挥功能，绝缘层46作为选择晶体管ST2的栅极绝缘膜发挥功能，且在半导体层31形成选择晶体管ST2的信道。
在阶梯接触区域中，设置着贯通导电层47的第1部分的导电层49及绝缘层44。导电层49作为接触插塞CSGS发挥功能。导电层49电连接于积层在Z方向上的导电层47的第1部分中的任一个。与对应于选择栅极线SGD的阶梯接触区域同样地，以包围导电层49的方式设置着绝缘层41～43。此外，导电层49也可以包含与导电层40(接触插塞CSGD)相同的导电材料。
＜6.感测放大器单元的电路构成＞
接下来，对感测放大器单元SAU的电路构成的一例进行说明。图6是感测放大器单元SAU的电路构成的一例。此外，图6所示的感测放大器单元SAU的电路构成为一例，本实施方式的非易失性半导体存储装置的感测放大器单元SAU的电路构成并不限定于图6所示的示例。存在将与图1～图5同一、或类似的构成的说明省略的情况。
感测放大器模块20包含分别与位线BL1～BLm(m为2以上的自然数)建立关联的多个感测放大器单元SAU。图6中，抽选1个感测放大器单元SAU的电路构成进行表示。
感测放大器单元SAU例如能够暂时保存读出到对应的位线BL的数据。另外，感测放大器单元SAU能够使用暂时保存的数据进行逻辑运算。非易失性半导体存储装置1能够使用感测放大器模块20(感测放大器单元SAU)执行本实施方式的读出动作，详细情况将在下文进行叙述。
如图6所示，感测放大器单元SAU包含感测放大器部SA、以及锁存电路SDL、ADL、BDL、CDL、及XDL。感测放大器部SA、以及锁存电路SDL、ADL、BDL、CDL、及XDL以能够相互收发数据的方式由总线LBUS连接。
感测放大器部SA例如在读出动作中，感测读出到对应的位线BL的数据，并判定所读出的数据是“0”还是“1”。感测放大器部SA例如包含p信道MOS(metal oxidesemiconductor，金属氧化物半导体)晶体管120、n信道MOS晶体管121～128、及电容器129。
晶体管120的一端连接于电源线，晶体管120的栅极连接于锁存电路SDL内的节点INV。晶体管121的一端连接于晶体管120的另一端，晶体管121的另一端连接于节点COM，对晶体管121的栅极输入控制信号BLX。晶体管122的一端连接于节点COM，对晶体管122的栅极输入控制信号BLC。晶体管123是高耐压的MOS晶体管，晶体管123的一端连接于晶体管122的另一端，晶体管123的另一端连接于对应的位线BL，对晶体管123的栅极输入控制信号BLS。
晶体管124的一端连接于节点COM，晶体管124的另一端连接于节点SRC，晶体管124的栅极连接于节点INV。晶体管125的一端连接于晶体管120的另一端，晶体管125的另一端连接于节点SEN，对晶体管125的栅极输入控制信号HLL。晶体管126的一端连接于节点SEN，晶体管126的另一端连接于节点COM，对晶体管126的栅极输入控制信号XXL。
晶体管127的一端被接地，晶体管127的栅极连接于节点SEN。晶体管128的一端连接于晶体管127的另一端，晶体管128的另一端连接于总线LBUS，对晶体管128的栅极输入控制信号STB。电容器129的一端连接于节点SEN，对电容器129的另一端输入时钟CLK。
以上所说明的控制信号BLX、BLC、BLS、HLL、XXL、及STB例如由定序器15产生。另外，对连接于晶体管120的一端的电源线，例如施加作为非易失性半导体存储装置1的内部电源电压的电压VDD，对节点SRC，例如施加作为非易失性半导体存储装置1的接地电压的电压VSS。
锁存电路SDL、ADL、BDL、CDL、及XDL暂时保存读出数据。锁存电路XDL例如连接于数据寄存器21，用于感测放大器单元SAU与输入输出电路10之间的数据的输入输出。
锁存电路SDL例如包含反相器130及131、以及信道MOS晶体管132及133。反相器130的输入节点连接于节点LAT，反相器130的输出节点连接于节点INV。反相器131的输入节点连接于节点INV，反相器131的输出节点连接于节点LAT。晶体管132的一端连接于节点INV，晶体管132的另一端连接于总线LBUS，对晶体管132的栅极输入控制信号STI。晶体管133的一端连接于节点LAT，晶体管133的另一端连接于总线LBUS，对晶体管133的栅极输入控制信号STL。例如，节点LAT中所保存的数据相当于锁存电路SDL中所保存的数据，节点INV中所保存的数据相当于节点LAT中所保存的数据的反相数据。锁存电路ADL、BDL、CDL、及XDL的电路构成例如与锁存电路SDL的电路构成相同，因此省略说明。
以上所说明的感测放大器模块20中，各感测放大器单元SAU判定读出到位线BL的数据的时点基于控制信号STB被断定的时点。本说明书等中所谓“定序器15断定控制信号STB”，对应于定序器15使控制信号STB从“L”电平变成“H”电平的情况。
此外，本实施方式的感测放大器模块20的构成并不限定于此。例如，感测放大器单元SAU中，栅极被输入控制信号STB的晶体管128也可以由p信道MOS晶体管构成。在此情况下，所谓“定序器15断定控制信号STB”，对应于定序器15使控制信号STB从“H”电平变成“L”电平的情况。
另外，感测放大器单元SAU所具备的锁存电路的个数可以设计成任意个数。在此情况下，锁存电路的个数例如基于1个存储单元晶体管MC所保存的数据的比特数而设计。另外，也可以对1个感测放大器单元SAU经由选择器连接多个位线BL。
＜7.存储单元晶体管的阈值分布＞
接下来，对存储单元晶体管MC的阈值分布的一例进行说明。图7是表示存储单元晶体管MC的阈值分布的一例的阈值分布图。此外，图7所示的存储单元晶体管MC的阈值分布为一例，本实施方式的非易失性半导体存储装置的存储单元晶体管MC的阈值分布并不限定于图7所示的示例。存在将与图1～图6同一、或类似的构成的说明省略的情况。
本实施方式的非易失性半导体存储装置1例如使用将3比特数据存储在1个存储单元晶体管MC中的TLC(Triple-Level Cell，三阶储存单元)方式作为存储单元晶体管MC的写入方式。
图3分别示出TLC方式中的存储单元晶体管MC的阈值分布、数据分配、读出电压、及验证电压的一例。图3所示的阈值分布的纵轴对应于存储单元晶体管MC的个数，横轴对应于存储单元晶体管MC的阈值电压Vth。
TLC方式中，如图3所示，多个存储单元晶体管MC形成8个阈值分布。将该8个阈值分布(写入电平)从阈值电压低到高依次称为“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平。对“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平例如分配如下所示的各不相同的3比特数据。
“ER”电平：“111”(“下位比特/中位比特/上位比特”)数据
“A”电平：“011”数据
“B”电平：“001”数据
“C”电平：“000”数据
“D”电平：“010”数据
“E”电平：“110”数据
“F”电平：“100”数据
“G”电平：“101”数据
在相邻的阈值分布之间设定写入动作中分别所使用的验证电压。具体来说，分别对应于“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平设定验证电压AV、BV、CV、DV、EV、FV、及GV。
例如，验证电压AV设定在“ER”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。如果对存储单元晶体管MC施加验证电压AV，那么阈值电压包含在“ER”电平中的存储单元晶体管MC成为接通状态，阈值电压包含在“A”电平以上的阈值分布中的存储单元晶体管MC成为断开状态。
另外，例如其他验证电压BV、CV、DV、EV、FV、及GV也与验证电压AV同样地设定。验证电压BV设定在“A”电平与“B”电平之间，验证电压CV设定在“B”电平与“C”电平之间，验证电压DV设定在“C”电平与“D”电平之间，验证电压EV设定在“D”电平与“E”电平之间，验证电压FV设定在“E”电平与“F”电平之间，验证电压GV设定在“F”电平与“G”电平之间。
例如，也可以将验证电压AV设定为0.8V，将验证电压BV设定为1.6V，将验证电压CV设定为2.4V，将验证电压DV设定为3.1V，将验证电压EV设定为3.8V，将验证电压FV设定为4.6V，将验证电压GV设定为5.6V。然而，验证电压AV、BV、CV、DV、EV、FV、及GV并不限定于此处所示的示例。验证电压AV、BV、CV、DV、EV、FV、及GV例如可以在0V～7.0V的范围内适当、阶段性地设定。
另外，也可以在相邻的阈值分布之间设定各读出动作中所使用的读出电压。例如，判定存储单元晶体管MC的阈值电压包含在“ER”电平中还是包含在“A”电平以上的读出电压AR设定在“ER”电平中的最大阈值电压与“A”电平中的最小阈值电压之间。
其他读出电压BR、CR、DR、ER、FR、及GR也可以与读出电压AR同样地设定。例如，将读出电压BR设定在“A”电平与“B”电平之间，将读出电压CR设定在“B”电平与“C”电平之间，将读出电压DR设定在“C”电平与“D”电平之间，将读出电压ER设定在“D”电平与“E”电平之间，将读出电压FR设定在“E”电平与“F”电平之间，将读出电压GR设定在“F”电平与“G”电平之间。
而且，对于比最高阈值分布(例如“G”电平)的最大阈值电压高的电压，设定读出通过电压VREAD。栅极被施加读出通过电压VREAD的存储单元晶体管MC无论所要存储的数据如何均成为接通状态。
此外，验证电压AV、BV、CV、DV、EV、FV、及GV例如设定为分别高于读出电压AR、BR、CR、DR、ER、FR、及GR的电压。也就是说，验证电压AV、BV、CV、DV、EV、FV、及GV分别设定在“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、及“G”电平的阈值分布的下端附近。
例如，在应用以上所说明的数据分配的情况下，读出动作中，下位比特的1页数据(下位页数据)由使用读出电压AR及ER的读出结果确定。中位比特的1页数据(中位页数据)由使用读出电压BR、DR、及FR的读出结果确定。上位比特的1页数据(上位页数据)由使用读出电压CR及GR的读出结果确定。如此一来，下位页数据、中位页数据、及上位页数据分别通过2次、3次、及2次读出动作而确定，因此将该数据分配称为“2-3-2码”。
此外，以上所说明的1个存储单元晶体管MC中所存储的数据的比特数、及相对于存储单元晶体管MC的阈值分布的数据分配为一例，并不限定于此处的示例。例如，也可以将2比特或4比特以上的数据存储在1个存储单元晶体管MC中。另外，各读出电压及读出通过电压在各方式中可以设定为相同电压值，也可以设定为不同电压值。
＜8.写入动作及读出动作的概要＞
对图2所示的存储单元阵列的动作方法进行说明。如果将半导体层31(串单元SU)的层数设为k，那么在被存储器沟槽MT分离开的区域(各存储器构成MR1～MR4)中包含在Z方向上积层的k个存储器组MG。
作为具体例，选取半导体层31(串单元SU)的层数k＝12的情况进行说明。在此情况下，积层12层存储器组MG(存储器串对)。另外，设置分别对应于12层存储器组MG(存储器串对)的12条选择栅极线SGD。
各串单元SU构成同时动作的1个区块BLK。写入动作、读出动作、及抹除动作以区块BLK为单位来执行。
例如，本实施方式的非易失性半导体存储装置1在写入动作中反复执行程序循环。程序循环包含编程动作及验证动作。编程动作是指如下动作：通过在选择存储单元晶体管MC中将电子注入到电荷储存层，而使该选择存储单元晶体管MC的阈值电压上升。或者，编程动作是指如下动作：通过禁止向电荷储存层注入电子，而使选择储单元晶体管MC的阈值电压维持。验证动作是指如下动作：通过在编程动作之后使用验证电压进行读出的动作，来确认选择存储单元晶体管MC的阈值电压是否已达到目标电平。阈值电压已达到目标电平的选择存储单元晶体管MC此后将被禁止写入。
在本实施方式的非易失性半导体存储装置1中，通过反复执行包含以上所说明的编程动作及验证动作的程序循环，而使选择存储单元晶体管MC的阈值电压上升到目标电平。
电荷储存层中所储存的电子有时以不稳定的状态储存。因此，存在如下情况：存储单元晶体管MC的电荷储存层中所储存的电子从上述编程动作结束的时点起，随着时间的经过从电荷储存层中脱离。如果电子从电荷储存层中脱离，那么存储单元晶体管MC的阈值电压就会降低。因此，在写入动作完成后所执行的读出动作中，为了应对随着时间的经过可能引起的此种存储单元晶体管的阈值电压降低，而使用低于验证电压的读出电压进行读出动作。此外，读出动作也可以包含验证动作。另外，本说明书等中，非易失性半导体存储装置1的各动作包含在各动作方法中。更具体来说，非易失性半导体存储装置1的写入动作包含在写入动作方法中，非易失性半导体存储装置1的读出动作包含在读出动作方法中，非易失性半导体存储装置1的抹除动作包含在抹除动作方法中，非易失性半导体存储装置1的验证动作包含在验证动作方法中。
＜9.读出动作的一例＞
＜9-1.本实施方式与现有例的比较＞
图8是表示本实施方式的非易失性半导体存储装置1中的读出动作中所利用的施加于各种电路构成要素的电压的时间变化的一例的时序图。此外，图8所图示的时序图仅为用来表示施加于各种电路构成要素的电压的概略性时序图，例如未必准确地图示出供给到字线的电压、选择栅极线SGD及SGS的电位变化等。另外，图8所示的时序图仅为表示读出动作的一例的时序图的一例，本实施方式的非易失性半导体存储装置的时序图并不限定于图8所示的示例。存在将与图1～图7同一、或类似的构成的说明省略的情况。
在以下说明中，将连接于各存储器串MSa或MSb中的选择存储单元晶体管MC的字线称为选择字线WL_sel，将连接于除此以外的存储单元晶体管MC的字线称为非选择字线WL_usel。选择字线WL_sel及非选择字线WL_usel设为对所有半导体层共通(所有层共通)地供给。另外，着眼于第n层半导体层31及第n+1层半导体层31，将半导体层称为信道层(channel)。此处，第n层的选择栅极线SGD及SGS为选择栅极线SGDk及SGSk，第n+1层的选择栅极线SGD及SGS为选择栅极线SGDk－1及SGSk－1。另外，将图8所示的电压供给到选择栅极线SGD及SGS，但也可以将图8所示的电压供给到选择栅极线SGD及SGS中的任一选择栅极线。另外，源极线SL也可以改称为源极线CELSRC。此外，在选择存储单元晶体管MC属于存储器串MSa及MSb中的一个存储器串(例如MSa)的情况下，为了不产生与该存储器串所并联的电流路径，例如对与属于存储器串MSa及MSb中的另一个存储器串(例如MSb)的存储单元晶体管MC连接的字线施加接地电压VSS。
在本实施方式的非易失性半导体存储装置1中的读出动作中，定序器15在对第n层信道层所包含的存储单元晶体管MC执行读出时，执行第1动作而读出由选择字线WL-sel选择的第n+1层的存储单元晶体管MC中所存储的数据，所述第1动作是在使第n+1层所包含的选择晶体管(第2漏极侧选择晶体管)ST1-k－1及选择晶体管(第2源极侧选择晶体管)ST2-k－1接通(on)并且使选择晶体管ST1-k及选择晶体管ST2-k断开(off)的状态下，将3个各不相同的读出电压(读出电压BR、读出电压DR及读出电压FR)供给到选择字线WL-sel。
进而，在本实施方式的非易失性半导体存储装置1中的读出动作中，第1动作之后，执行第2动作而读出由选择字线WL-sel选择的第n层的存储单元晶体管MC中所存储的数据，所述第2动作是在使至少第n层所包含的选择晶体管(第1漏极侧选择晶体管)ST1-k及选择晶体管(第1源极侧选择晶体管)ST2-k接通(on)的状态下，将两个各不相同的读出电压(读出电压AR、及读出电压ER)供给到选择字线WL-sel。此处，第2动作反复进行x(x为2以上的自然数)次。
在本实施方式的非易失性半导体存储装置1中，第n层信道层所包含的存储单元晶体管MC的数据(阈值电压)是使用通过对第n层信道层所包含的存储单元晶体管MC的多次读出获取的读出电压、及从第n+1层的存储单元晶体管MC读出的多个数据(读出电压、阈值电压)来决定的。此处，例如通过对第n层信道层所包含的存储单元晶体管MC的多次读出获取的读出电压(阈值电压)、及从第n+1层的存储单元晶体管MC读出的多个数据(读出电压、阈值电压)暂时保存在感测放大器单元SAU所包含的锁存电路SDL、ADL、BDL及CDL等中。例如，使用锁存电路SDL、ADL、BDL及CDL等中所保存的通过对第n层信道层所包含的存储单元晶体管MC的多次读出获取的读出电压(阈值电压)、及从第n+1层的存储单元晶体管MC读出的多个数据(读出电压、阈值电压)，在感测放大器单元SAU内进行逻辑运算，由此算出第n层信道层所包含的存储单元晶体管MC的数据(阈值电压)。如以上所说明那样，非易失性半导体存储装置1能够使用感测放大器模块20(感测放大器单元SAU)并利用定序器15，执行本实施方式的读出动作。
本说明书等中，读出动作所包含的第1动作中供给到选择字线WL-sel的电压有时也称为第1电压。在本实施方式中，第1电压包含3个各不相同的读出电压，但第1电压并不限定于图8中所示的示例。例如，第1电压只要是两个各不相同的读出电压即可，也可以是读出电压AR及读出电压BR。另外，本说明书等中，读出动作所包含的第2动作中供给到选择字线WL-sel的电压有时也称为第2电压。在本实施方式中，第2电压包含两个各不相同的读出电压，但第2电压并不限定于图8中所示的示例。例如，第2电压只要为能够将图7所示的读出数据的各电平区分的电压即可，也可以是读出电压CR及读出电压ER。
此处，对比较例的读出动作进行说明。存储器串在水平方向上延伸的三维NAND型闪速存储器例如图2或图4所示，仅在第n层信道层(半导体层31)与第n+1层信道层(半导体层31)之间设置着绝缘层51。因此，例如第n层信道层所包含的存储单元晶体管MCa0的FG与第n+1层信道层所包含的存储单元晶体管MCa0的FG之间、第n层信道层所包含的存储单元晶体管MCa0的FG与第n+1层信道层所包含的存储单元晶体管MCa0的信道之间、以及第n层信道层所包含的存储单元晶体管MCa0的信道与第n+1层信道层所包含的存储单元晶体管MCa0的信道之间存在电容性耦合。结果，在存储器串在水平方向上延伸的三维NAND型闪速存储器中，第n层信道层的存储单元晶体管与第n+1层信道层的存储单元晶体管的干扰较大。也就是说，在Z方向上邻接的存储单元晶体管间的干扰较大。
例如，如果将数据写入(将电子注入)到第n层信道层所包含的存储单元晶体管MCa0之后，将数据写入(将电子注入)到第n+1层信道层所包含的存储单元晶体管MCa0，那么第n层信道层所包含的存储单元晶体管MCa0与第n+1层信道层所包含的存储单元晶体管MCa0就会经由容量性耦合而产生干扰。结果存在如下可能性：如果将数据写入到第n+1层信道层所包含的存储单元晶体管MCa0之后，将写入到第n层信道层所包含的存储单元晶体管MCa0的数据读出，那么第n层信道层所包含的存储单元晶体管MCa0的有效阈值就会发生变化，从而发生误读出。
另一方面，在本实施方式的非易失性半导体存储装置1中的读出动作中，对第n层信道层所包含的连接于选择字线WL-sel的存储单元晶体管MC执行读出时，首先，读出连接于相同选择字线WL-sel的第n+1层信道层所包含的存储单元晶体管MC中所存储的数据。此时，对选择字线WL-sel供给多个读出电压。结果，能够读出与多个读出电压的每一个对应的第n+1层的存储单元晶体管MC中所存储的数据。另外，在本实施方式的非易失性半导体存储装置1中的读出动作中，读出第n+1层信道层所包含的存储单元晶体管MC中所存储的数据之后，使用从第n+1层的存储单元晶体管MC读出的多个读出电压，执行多次对第n层信道层所包含的存储单元晶体管MC的读出。在本实施方式的非易失性半导体存储装置1中，能够使用通过对第n层信道层所包含的存储单元晶体管MC的多次读出获取的读出电压、及从第n+1层的存储单元晶体管MC读出的多个数据(电压)，来决定第n层信道层所包含的存储单元晶体管MC的数据。因此，在本实施方式的非易失性半导体存储装置1中的读出动作中，能够基于对第n+1层信道层所包含的存储单元晶体管赋予读出电压而获得的结果，来修正第n层信道层所包含的存储单元晶体管的读出电压。因此，通过使用本实施方式的非易失性半导体存储装置1的读出动作，能够精度良好地修正邻接的存储单元晶体管间的干扰，因而能够抑制误读出，缓和阈值分布的宽度(扩大宽度)。另外，通过缓和阈值分布的宽度，能够缩短写入时间。
此外，第1电压及第2电压只要是能够基于所读出的多个数据(电压)决定对第n层信道层所包含的存储单元晶体管MC的读出电压的电压即可。
＜9-2.第1动作的示例＞
返回到图8继续进行说明。对选择字线WL_sel、非选择字线WL_usel、选择栅极线SGDk、选择栅极线SGSk、选择栅极线SGDk－1、选择栅极线SGSk－1、及源极线CELSRC的电压施加是通过由定序器15(图1)控制例如电压产生电路17(图1)、列解码器22(图1)、行解码器19(图1)、感测放大器模块20(图1)而执行的。进而，控制信号STB由定序器15控制。
读出动作开始时，施加于选择字线WL_sel、非选择字线WL_usel、选择栅极线SGDk及SGSk、选择栅极线SGDk－1及SGSk－1、位线BL、源极线CELSRC、第n层信道层、及第n+1层信道层的电压分别为电压VSS。另外，控制信号STB的电压为低(Low、L)电平。低电平也可以为电压VSS。
由定序器15执行第1动作。执行第1动作的期间是第1动作期间。在第1动作中，连接于相同选择字线WL-sel的第n+1层信道层所包含的存储单元晶体管MC中所存储的数据的读出由定序器15执行。例如，在第1动作中，定序器15在使第n层信道层所包含的选择晶体管ST1-k及选择晶体管ST1-k接通的状态下不将第1电压供给到选择字线WL-sel，在使第n层信道层所包含的选择晶体管ST1-k及选择晶体管ST1-k断开的状态下将第1电压供给到选择字线WL-sel。以下，对本实施方式的非易失性半导体存储装置1的读出动作(第1动作)的示例详细地进行说明。
对于在第1动作期间的时刻t00到时刻t01之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将电压VGS施加于选择栅极线SGDk及SGSk。电压VGS例如为使选择晶体管ST1-k－1及ST1-k、以及选择晶体管ST2-k－1及ST2-k成为接通(on)状态的电压。此时，施加于选择栅极线SGDk及SGSk的电压VGS的脉冲宽度是充分长到使选择晶体管ST1-k及选择晶体管ST2-k成为接通状态的程度的脉冲宽度。将低(Low、L)电平施加于控制信号STB。此外，在第1动作期间的时刻t00到时刻t04之间，将读出通过电压VREAD施加于非选择字线WL_usel，将电压VGS施加于选择栅极线SGDk－1及SGSk－1，将电压VSS施加于第n+1层信道层、及第n层信道层。通过将电压VSS施加于第n+1层信道层及第n层信道层，使第n+1层信道层及第n层信道层不升压(boost)。此处，位线BL及源极线CELSRC成为与电压VSS相同的电位。
对于在第1动作期间的时刻t01到时刻t02之间施加于各信号线的电压等进行说明。将读出电压BR施加于选择字线WL_sel。对于控制信号STB，从施加低电平变成施加高(High、H)电平。如果控制信号STB从低电平变成高电平，那么控制信号STB就被断定。由此，将基于任意读出电压BR而读出第n+1层信道层的存储单元晶体管MC的读出数据(电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。此外，在第1动作期间的时刻t02到时刻t04之间，对于选择栅极线SGDk及SGSk，从施加电压VGS变成施加电压VSS。此时，选择晶体管ST1-k及选择晶体管ST2-k成为断开(off)状态。
对于在第1动作期间的时刻t02到时刻t03之间施加于各信号线的电压等进行说明。将读出电压DR施加于选择字线WL_sel。对于控制信号STB，从施加低电平变成施加高电平。如果控制信号STB从低电平变成高电平，那么控制信号STB就被断定。由此，将基于任意读出电压DR而读出第n+1层信道层的存储单元晶体管MC的读出数据(电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。
对于在第1动作期间的时刻t03到时刻t04之间施加于各信号线的电压等进行说明。将读出电压FR施加于选择字线WL_sel。对于控制信号STB，从施加低电平变成施加高电平。如果控制信号STB从低电平变成高电平，那么控制信号STB就被断定。由此，将基于任意读出电压FR而读出第n+1层信道层的存储单元晶体管MC的读出数据(电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。
在第1动作期间的时刻t04到时刻t10之间，将电压VSS分别施加于选择字线WL_sel、非选择字线WL_usel、选择栅极线SGDk及SGSk、选择栅极线SGDk－1及SGSk－1、位线BL、源极线CELSRC、第n层信道层、以及第n+1层信道层。另外，对于控制信号STB的电压，从施加高电平变成施加低电平。如果控制信号STB从高电平变成低电平，那么控制信号STB就被否定。
在第1动作中，表示定序器15将3个各不相同的读出电压(读出电压BR、DR、及FR)供给到选择字线WL-se的示例，但定序器15对选择字线WL-sel供给的电压并不限定于图8所示的示例。定序器15对选择字线WL-sel供给的电压例如也可以是读出电压CR、DR及FR，也可以是两个各不相同的读出电压CR及FR，还可以是两个各不相同的读出电压BR及ER。定序器15通过将更多的读出电压供给到选择字线WL-sel，能够精度良好地修正邻接的存储单元晶体管间的干扰，因此第n层信道层所包含的选择存储单元晶体管MC的阈值的修正精度提高。此外，本说明书等中，施加电压也可以改称为供给电压。
＜9-3.第2动作的示例＞
在本实施方式中的非易失性半导体存储装置1的读出中，反复执行x次第2动作。此处，以反复执行3次(x＝3)第2动作的情况为例进行说明。
与第1动作同样地，由定序器15执行第2动作。在第2动作中，连接于相同选择字线WL-sel的第n层信道层所包含的存储单元晶体管MC中所存储的数据的读出由定序器15执行。
例如，在第2动作中，定序器15在使第n层所包含的选择晶体管ST1-k及选择晶体管ST2-k接通(on)的状态下，将电压供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1，将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1之后，使选择晶体管ST1-k－1及选择晶体管ST2-k－1成为断开状态。另外，例如在第1次第2动作中将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度与在第2次第2动作中将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度不同。在第1次第2动作中，根据将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度，供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1的电压上升到电压VGSH，在第2次第2动作中，根据将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度，供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1的电压上升到电压VGSM。电压VGSH与电压VGSM不同。更具体来说，在第1次第2动作中供给电压VGS时的脉冲宽度长于在第2次第2动作中供给电压VGS时的脉冲宽度。另外，电压VGSH大于电压VGSM。本说明书等中，电压VGS也称为第3电压。
另外，例如在第2次第2动作中将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度与在第3次第2动作中将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度不同。在第2次第2动作中，根据将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度，供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1的电压上升到电压VGSM，在第3次第2动作中，根据将电压VGS供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1时的脉冲宽度，供给到选择晶体管ST1-k－1及选择晶体管ST2-k－1的电压上升到电压VGSL。电压VGSM与电压VGSL不同。更具体来说，在第2次第2动作中供给电压VGS时的脉冲宽度长于在第3次第2动作中供给电压VGS时的脉冲宽度。另外，电压VGSM大于电压VGSL。
进而，在第2动作中，当定序器15供给使选择晶体管ST1-k－1及选择晶体管ST2-k－1成为断开状态的电压时，第n+1层信道层的电压成为将第n+1层信道层升压的电压，第n层信道层的电压成为不将第n层信道层升压的电压。更具体来说，在第1次第2动作中，第n+1层信道层的电压成为将第n+1层信道层升压的电压VBSTL，并且第n层信道层的电压成为不将第n层信道层升压的电压，在第2次第2动作中，第n+1层信道层的电压成为将第n+1层信道层升压的电压VBSTM，并且第n层信道层的电压成为不将第n层信道层升压的电压。此处，升压电压VBSTL是与升压电压VBSTM不同的电压。更具体来说，升压电压VBSTL是小于升压电压VBSTM的电压。本说明书等中，升压电压VBSTL也称为第1升压电压，升压电压VBSTM也称为第2升压电压。
另外，在第3次第2动作中，第n+1层信道层的电压成为将第n+1层信道层升压的电压VBSTH，并且第n层信道层的电压成为不将第n层信道层升压的电压。此处，升压电压VBSTH是与升压电压VBSTL及升压电压VBSTM不同的电压。更具体来说，升压电压VBSTH是大于升压电压VBSTL及升压电压VBSTM的电压。本说明书等中，有时升压电压VBSTM也称为第1升压电压，升压电压VBSTH也称为第2升压电压，升压电压VBSTL也称为第3升压电压。
以下，对本实施方式的非易失性半导体存储装置1的读出动作(第2动作)的示例详细地进行说明。首先，对第1次第2动作进行说明。对于在第1次第2动作期间的时刻t10到时刻t11之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压上升到电压VGSH。电压VGSH例如为小于电压VGS且使选择晶体管ST1-k－1及ST2-k－1成为接通(on)状态的电压。施加于选择栅极线SGDk－1及SGSk－1的电压VGS的脉冲宽度比施加于选择栅极线SGDk及SGSk的电压VGS的脉冲宽度短。另外，将电压VSS施加于第n+1层及第n层信道层。通过将电压VSS施加于第n+1层及第n层信道层，使第n+1层及第n层信道层不升压(boost)。进而，将电压VGS施加于选择栅极线SGDk及SGSk。电压VGS是使选择晶体管ST1-k及ST2-k成为接通(on)状态的电压。将低电平施加于控制信号STB。
对于在第1次第2动作期间的时刻t11到时刻t12之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGSH变成电压VSS。第n+1层信道层的电压成为升压电压VBSTL。通过第n+1层信道层的电压成为电压VBSTL，第n+1层信道层升压。将电压VGS施加于选择栅极线SGDk及SGSk，从而选择晶体管ST1-k及ST2-k成为接通(on)状态。将电压VSS施加于第n层信道层，使第n层信道层不升压。将低电平施加于控制信号STB。
本说明书等中，所谓升压电压是通过字线WL或非选择字线WL_usel与信道的耦合而上升的电位。另外，本说明书等中，从施加于选择栅极线SGD及SGS的电压开始降低到将电压施加于非选择字线WL_usel为止的期间称为升压期间。从施加于选择栅极线SGD及SGS的电压开始降低到将电压施加于非选择字线WL_usel为止的期间是从切断对选择栅极线SGD及SGS的电压供给到非选择字线WL_usel的电压不再上升为止的期间，是将电压VBSTL施加于第n+1层信道层的期间，也是使选择晶体管ST1-k－1及ST2-k－1从接通状态转变为断开状态的期间。在第1次第2动作期间，时刻t11到时刻t12是升压期间。
对于在第1次第2动作期间的时刻t12到时刻t13之间施加于各信号线的电压等进行说明。将读出电压AR施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。将电压VSS施加于选择栅极线SGDk－1及SGSk－1，而使选择晶体管ST1-k－1及ST2-k－1成为断开状态。由于第n+1层信道层的电压成为升压电压VBSTL，因此第n+1层信道层维持升压后的状态。将电压VGS施加于选择栅极线SGDk及SGSk，从而选择晶体管ST1-k及ST2-k维持接通状态。将电压VSS施加于第n层信道层，使第n层信道层不升压。对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压AR而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。
在第1次第2动作期间的时刻t13到时刻t14之间，将读出电压ER施加于选择字线WL_sel。另外，对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压ER而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。在第1次第2动作期间的时刻t13到时刻t14之间，施加于除选择字线WL_sel及控制信号STB以外的信号线等的电压等与针对第1次第2动作期间的时刻t12到时刻t13之间所说明的电压等相同，因此省略此处的说明。
在第1次第2动作期间的时刻t14到时刻t20之间，将电压VSS分别施加于选择字线WL_sel、非选择字线WL_usel、选择栅极线SGDk及SGSk、选择栅极线SGDk－1及SGSk－1、位线BL、源极线CELSRC、第n层信道层、以及第n+1层信道层。另外，对于控制信号STB的电压，从施加高电平变成施加低电平。如果控制信号STB从高电平变成低电平，那么控制信号STB就被否定。
在现有的读出动作中，将使选择晶体管ST1-k－1及ST2-k－1充分成为接通状态的电压施加于选择栅极线SGDk－1。另外，将电压VSS施加于第n+1层信道层，未使第n+1层信道层升压。而另一方面，在本实施方式的非易失性半导体存储装置1的第2动作中，将电压呈脉冲状施加于选择栅极线SGDk－1及SGSk－1，使选择晶体管ST1-k－1及ST2-k－1从接通状态转变为断开状态，使第n+1层信道层的电压成为升压电压，并且将电压VGS施加于选择栅极线SGDk及SGSk，使选择晶体管ST1-k及ST2-k成为接通状态，在此状态下，不将第n层信道层升压，因此容易将第n层信道层所包含的选择存储单元晶体管MC接通。
接下来，对第2次第2动作进行说明。对于在第2次第2动作期间的时刻t20到时刻t21之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度，选择栅极线SGDk－1及SGSk－1的电压上升到电压VGSM。电压VGSM例如是小于电压VGS及VGSH且使选择晶体管ST1-k－1及ST2-k－1成为接通(on)状态的电压。在第2次第2动作期间的时刻t20到时刻t21之间施加于选择栅极线SGDk－1及SGSk－1的电压VGS的脉冲宽度比在第1次第2动作期间的时刻t10到时刻t11之间施加于选择栅极线SGDk－1及SGSk－1的电压VGS的脉冲宽度、以及施加于选择栅极线SGDk及SGSk的电压VGS的脉冲宽度短。另外，将电压VSS施加于第n+1层及第n层信道层，使第n+1层及第n层信道层不升压。进而，将电压VGS施加于选择栅极线SGDk及SGSk，将低电平施加于控制信号STB。
对于在第2次第2动作期间的时刻t21到时刻t22之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGSM变成电压VSS。电压VGSM小于电压VGSH。第n+1层信道层的电压成为升压电压VBSTM。升压电压VBSTM大于升压电压VBSTL。通过第n+1层信道层中电压成为电压VBSTM，第n+1层信道层升压。在第2次第2动作期间的时刻t21到时刻t22之间，也与第1次第2动作期间的时刻t20到时刻t21同样地，将电压VGS施加于选择栅极线SGDk及SGSk，从而选择晶体管ST1-k及ST2-k成为接通状态，将电压VSS施加于第n层信道层，使第n层信道层不升压，且将低电平施加于控制信号STB。在第2次第2动作期间，时刻t21到时刻t22为升压期间。
在第2次第2动作期间的时刻t22到时刻t24之间，第n+1层信道层的电压成为升压电压VBSTM，因此第n+1层信道层维持升压后的状态。另外，在第2次第2动作期间的时刻t22到时刻t23之间，对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压AR而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。进而，在第2次第2动作期间的时刻t23到时刻t24之间，对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压ER而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。在第2次第2动作期间的时刻t22到时刻t30之间，施加于除第n+1层信道层及控制信号STB以外的信号线等的电压等由于与第1次第2动作期间的时刻t12到时刻t20中所说明的电压等相同，因此省略此处的说明。
在第2次第2动作期间，与第1次第2动作期间相比，对选择栅极线SGDk－1及SGSk－1施加电压的时间较短。结果，在第2次第2动作期间，与第1次第2动作期间相比能够延长升压期间，因此与第1次第2动作期间相比能够增大升压电压。因此，更容易将第n层信道层所包含的选择存储单元晶体管MC接通。
接着，对第3次第2动作进行说明。对于在第3次第2动作期间的时刻t30到时刻t31之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压上升到电压VGSL。电压VGSL例如是小于电压VGSM且使选择晶体管ST1-k－1及ST2-k－1成为接通(on)状态的电压。施加于选择栅极线SGDk－1及SGSk－1的电压VGS的脉冲宽度比在第2次第2动作期间的时刻t20到时刻t21之间施加于选择栅极线SGDk－1及SGSk－1的电压VGS的脉冲宽度、以及施加于选择栅极线SGDk及SGSk的电压VGS的脉冲宽度短。另外，将电压VSS施加于第n+1层及第n层信道层，使第n+1层及第n层信道层不升压。进而，将电压VGS施加于选择栅极线SGDk及SGSk，将低电平施加于控制信号STB。
对于在第3次第2动作期间的时刻t31到时刻t32之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGSL变成电压VSS。第n+1层信道层的电压成为升压电压VBSTH。升压电压VBSTH大于升压电压VBSTM。通过第n+1层信道层的电压成为电压VBSTH，第n+1层信道层升压。在第3次第2动作期间的时刻t31到时刻t32之间，也与第1次第2动作期间的时刻t20到时刻t21同样地，将电压VGS施加于选择栅极线SGDk及SGSk，从而选择晶体管ST1-k及ST2-k成为接通状态，将电压VSS施加于第n层信道层，使第n层信道层不升压，将低电平施加于控制信号STB。在第3次第2动作期间，时刻t31到时刻t32是升压期间。
在第3次第2动作期间的时刻t32到时刻t34之间，第n+1层信道层的电压成为升压电压VBSTH，因此第n+1层信道层维持升压后的状态。另外，在第3次第2动作期间的时刻t32到时刻t33之间，对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压AR而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。进而，在第3次第2动作期间的时刻t33到时刻t34之间，对于控制信号STB，从施加低电平变成施加高电平，从而控制信号STB被断定，由此将基于任意读出电压ER而读出第n层信道层的存储单元晶体管MC的读出数据(读出电压、阈值电压)传送到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL)。在第3次第2动作期间的时刻t32到时刻t40之间，施加于除第n+1层信道层及控制信号STB以外的信号线等的电压等由于与第1次第2动作期间的时刻t12到时刻t20中所说明的电压等相同，因此省略此处的说明。
在第3次第2动作期间，与第1次及第2次第2动作期间相比，对选择栅极线SGDk－1及SGSk－1施加电压的时间较短。结果，在第3次第2动作期间，与第1次及第2次第2动作期间相比能够延长升压期间，因此与第1次及第2次第2动作期间相比能够进一步增大升压电压。因此，更容易将第n层信道层所包含的选择存储单元晶体管MC接通。
示出在第2动作中定序器15将两个各不相同的读出电压(读出电压AR、及ER)供给到选择字线WL-sel的示例，但定序器15对选择字线WL-sel供给的电压并不限定于图8所示的示例。定序器15对选择字线WL-sel供给的电压例如也可以是读出电压CR及FR，也可以是1个读出电压，还可以是3个各不相同的读出电压。
另外，示出在第1次～第3次第2动作中定序器15对选择字线WL-sel供给的两个各不相同的读出电压为相同电压的示例，但也可以在第1次第2动作及第2次第2动作中，定序器15对选择字线WL-sel供给的读出电压为不同电压，还可以在第1次～第3次的每一次第2动作中，定序器15对选择字线WL-sel供给的读出电压均为不同电压。定序器15通过在第2动作中，将更多的读出电压供给到选择字线WL-sel，能够精度良好地修正邻接的存储单元晶体管间的干扰，因此第n层信道层所包含的选择存储单元晶体管MC的阈值电压的修正精度提高。
如以上所说明那样，在本实施方式的非易失性半导体存储装置1的读出动作中，读出第n层信道层所包含的存储单元晶体管MC的数据的情况下，由定序器15执行多次第2动作，且在执行多次的第2动作的每一次中，改变施加于选择栅极线SGDk－1及SGSk－1的电压的脉冲宽度。结果，能够在执行多次的第2动作的每一次中，改变施加于信道层的升压电压，因此能够改变存储单元晶体管MC的信道的形成容易度，从而改变存储单元晶体管MC的接通容易度。
另外，在本实施方式的非易失性半导体存储装置1的读出动作中，由定序器15执行将3个各不相同的读出电压供给到选择字线WL-sel的第1动作，因此能够使用至少3个各不相同的读出结果，来决定第n层的存储单元晶体管MC的数据(读出电压、阈值电压)。当决定第n层的存储单元晶体管MC的数据(读出电压、阈值电压)时，能够针对每个存储单元晶体管MC分别决定使用3个各不相同的读出结果(阈值电压)中的哪个结果(阈值电压)来决定(修正)存储单元晶体管MC的数据(读出电压、阈值电压)。
例如，在第n+1层信道层所包含的存储单元晶体管MC的读出结果(阈值电压)例如大于读出电压FR的情况下，认为第n层信道层所包含的存储单元晶体管MC因与第n+1层信道层的存储单元晶体管MC的耦合而产生的干扰较大。结果，存在第n层信道层所包含的存储单元晶体管MC的阈值电压看起来非常高的可能性。因此，为了抵消与第n+1层信道层的存储单元晶体管MC的较大的干扰，只要使用通过大于读出电压FR的读出电压读出的第n+1层信道层的存储单元晶体管MC的读出电压(阈值电压)，决定第n层的存储单元晶体管MC的数据(读出电压、阈值电压)即可。
＜10.读出动作的另一例＞
图9是表示本实施方式的非易失性半导体存储装置1中的读出动作中所利用的施加于各种电路构成要素的电压的时间变化的另一例的时序图。图9所示的时序图与图8所示的时序图相比，在第2动作期间的一部分中不同。具体来说，图9所示的时序图与图8所示的时序图相比，第1次第2动作期间的时刻t1到时刻t11之间的动作、第2次第2动作期间的时刻t2到时刻t21之间的动作、及第3次第2动作期间的时刻t3到时刻t31之间的动作不同。此处，主要对图9所示的时序图与图8所示的时序图的不同点进行说明。存在将与图1～图8同一、或类似的构成的说明省略的情况。
此外，图9所图示的时序图与图8同样地，仅为用来表示施加于各种电路构成要素的电压的概略性时序图，例如未必准确地图示出供给到字线的电压、选择栅极线SGD及SGS的电位变化等。另外，图9所示的时序图仅为表示读出动作的一例的时序图，本实施方式的非易失性半导体存储装置的时序图并不限定于图9所示的示例。
以下，对本实施方式的非易失性半导体存储装置1的读出动作(第2动作)的示例详细地进行说明。首先，对于在第1次第2动作期间的时刻t1到时刻t10之间施加于各信号线的电压等进行说明。将电压VSS分别施加于选择字线WL_sel、非选择字线WL_usel、选择栅极线SGDk及SGSk、第n层信道层、以及第n+1层信道层。通过将电压VSS施加于第n+1层及第n层信道层，使第n+1层及第n层信道层不升压(boost)。根据供给电压VGS时的脉冲宽度而施加于选择栅极线SGDk－1及SGSk－1的电压从电压VSS变成电压VGS。电压VGS是使选择晶体管ST1-k－1及ST2-k－1成为接通(on)状态的电压。另外，对控制信号STB的电压施加低电平。
对于在第1次第2动作期间的时刻t10到时刻t11之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。施加于选择栅极线SGDk－1及SGSk－1的电压为电压VGS。另外，将电压VSS分别施加于第n层信道层、及第n+1层信道层。第n+1层及第n层信道层不升压(boost)。进而，将电压VGS施加于选择栅极线SGDk及SGSk。电压VGS是使选择晶体管ST1-k及ST2-k成为接通(on)状态的电压。将低电平施加于控制信号STB。将低电平施加于控制信号STB。
对于在第2次第2动作期间的时刻t11到时刻t12之间施加于各信号线的电压等进行说明。将电压VSS施加于选择字线WL_sel。将读出通过电压VREAD施加于非选择字线WL_usel。施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGS变成电压VSS。第n+1层信道层的电压成为升压电压VBSTL。通过第n+1层信道层中电压成为电压VBSTL，第n+1层信道层升压。将电压VGS施加于选择栅极线SGDk及SGSk，从而选择晶体管ST1-k及ST2-k成为接通状态，将电压VSS施加于第n层信道层，使第n层信道层不升压，将低电平施加于控制信号STB。在第2次第2动作期间，时刻t11到时刻t12为升压期间。
图9所示的时序图的第1次第2动作期间的时刻t12到时刻t2之间施加于信号线等的电压等与针对图8所示的时序图的第1次第2动作期间的时刻t12到时刻t20之间所说明的电压等相同，因此省略此处的说明。
接下来，对第2次第2动作进行说明。第2次第2动作期间的时刻t2到时刻t21之间施加于各信号线的电压等由于与第1次第2动作期间的时刻t1到时刻t11之间施加于各信号线的电压等相同，因此省略此处的说明。
在第2次第2动作期间的时刻t21到时刻t22之间，施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGS变成电压VSS。施加于除选择栅极线SGDk－1及SGSk－1以外的各信号线的电压等与针对图8所示的时序图的第2次第2动作期间的时刻t21到时刻t22之间所说明的对电压等施加的电压等相同，因此省略此处的说明。另外，图9所示的时序图的第2次第2动作期间的时刻t22到时刻t3之间施加于信号线等的电压等与针对图8所示的时序图的第2次第2动作期间的时刻t22到时刻t30之间所说明的对电压等施加的电压等相同，因此省略此处的说明。
第3次第2动作期间的时刻t3到时刻t31之间施加于各信号线的电压等由于与第1次第2动作期间的时刻t1到时刻t11之间施加于各信号线的电压等相同，因此省略此处的说明。
在第3次第2动作期间的时刻t31到时刻t32之间，施加于选择栅极线SGDk－1及SGSk－1的电压从电压VGS变成电压VSS。施加于除选择栅极线SGDk－1及SGSk－1以外的各信号线的电压等与针对图8所示的时序图的第3次第2动作期间的时刻t31到时刻t32之间所说明的对电压等施加的电压等相同，因此省略此处的说明。另外，图9所示的时序图的第3次第2动作期间的时刻t32到时刻t34之间施加于信号线等的电压等与针对图8所示的时序图的第3次第2动作期间的时刻t32到时刻t34之间所说明的对电压等施加的电压等相同，因此省略此处的说明。
在本实施方式的非易失性半导体存储装置1的图9所示的时序图中的第2动作中，也将电压呈脉冲状施加于选择栅极线SGDk－1及SGSk－1，使选择晶体管ST1-k－1及ST2-k－1从接通状态转变为断开状态，使第n+1层信道层的电压成为升压电压，并且将电压VGS施加于选择栅极线SGDk及SGSk，使选择晶体管ST1-k及ST2-k成为接通状态，在此状态下，不将第n层信道层升压，因此容易将第n层信道层所包含的选择存储单元晶体管MC接通。
另外，在本实施方式的非易失性半导体存储装置1的图9所示的时序图中的第2动作中，在第2次第2动作期间，与第1次第2动作期间相比，对选择栅极线SGDk－1及SGSk－1施加电压的时间也较短，在第3次第2动作期间，与第1次及第2次第2动作期间相比，对选择栅极线SGDk－1及SGSk－1施加电压的时间也较短。也就是说，在第2次第2动作期间对选择栅极线SGDk－1及SGSk－1施加电压VGS的脉冲宽度比在第1次第2动作期间对选择栅极线SGDk－1及SGSk－1施加电压VGS的脉冲宽度短，在第3次第2动作期间对选择栅极线SGDk－1及SGSk－1施加电压VGS的脉冲宽度比在第2次第2动作期间对选择栅极线SGDk－1及SGSk－1施加电压VGS的脉冲宽度短。结果，在第2次第2动作期间，与第1次第2动作期间相比能够延长升压期间，在第3次第2动作期间，与第2次第2动作期间相比能够延长升压期间。因此，在第2次第2动作期间，与第1次第2动作期间相比能够增大升压电压，在第3次第2动作期间，与第2次第2动作期间相比能够增大升压电压。因此，对选择栅极线SGDk－1及SGSk－1施加电压VGS的脉冲宽度越短，第n+1层信道层的升压电压就变得越大，从而第n层信道层所包含的选择存储单元晶体管MC变得更容易接通。
本实施方式的非易失性半导体存储装置1在基于图9所示的时序图动作的情况下，能够获得与基于图8所示的时序图动作的情况同样的作用效果。
＜其他实施方式＞
在所述第1实施方式及第2实施方式中作为半导体存储装置所包含的构成进行说明的各部可以通过硬件或软件中的任一种来实现，或者也可以通过硬件与软件的组合来实现。
在所述实施方式中，使用诸如同一及一致之类的记载的情况下，同一及一致中也可以包括包含设计范围内的误差的情况。
另外，在记载为施加或供给某电压的情况下，包括以下情况中的任一种：进行如施加或供给该电压的控制；以及实际上施加或供给该电压。进而，施加或供给某电压也可以包括例如施加或供给0V的电压。
本说明书中所谓“连接”表示电连接，不排除例如其间介隔其他元件的情况。
以上，对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明范围。这些新颖的实施方式可以通过其他各种形态来实施，可以在不脱离发明主旨的范围内，适当进行组合来实施，可以进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
1 非易失性半导体存储装置
2 外部控制器
10 输入输出电路
11 逻辑控制电路
12 状态寄存器
13 地址寄存器
14 命令寄存器
15 定序器
16 忙碌电路
17 电压产生电路
18 存储单元阵列
19 行解码器
20 感测放大器模块
21 数据寄存器
22 列解码器
31 半导体层
32 绝缘层
33 导电层
34 绝缘层
35 电荷储存层
36 绝缘层
37 导电层
38 绝缘层
39 导电层
40 导电层
40i 绝缘层
41 绝缘层
42 绝缘层
43 绝缘层
44 绝缘层
45 导电层
46 绝缘层
47 导电层
49 导电层
51 绝缘层
52 绝缘层
120 晶体管
121 晶体管
122 晶体管
123 晶体管
124 晶体管
125 晶体管
126 晶体管
127 晶体管
128 晶体管
129 电容器
130 反相器
131 反相器
132 晶体管
133 晶体管
500 绝缘层
511 导电层
521 导电插塞

Claims (18)

1.一种非易失性半导体存储装置，包含：
衬底，具有在第1方向及与所述第1方向交叉的第2方向上延伸的主面；
位线，配置在所述衬底的第3方向上的一侧并在所述第3方向上延伸，所述第3方向与所述第1方向及所述第2方向交叉；
源极线，配置在所述衬底的所述第3方向上的所述一侧，并在所述第3方向上延伸；
第1信道层，配置在所述衬底的所述第3方向上的所述一侧，并在所述第1方向上延伸，且具有第1漏极侧选择晶体管、第1源极侧选择晶体管及第1存储单元晶体管，所述第1漏极侧选择晶体管与所述位线连接，所述第1源极侧选择晶体管与所述源极线连接，所述第1存储单元晶体管连接于所述第1漏极侧选择晶体管与所述第1源极侧选择晶体管之间；
第2信道层，配置在所述第1信道层的所述第3方向上的所述一侧，并在所述第1方向上延伸，且具有第2漏极侧选择晶体管、第2源极侧选择晶体管及第2存储单元晶体管，所述第2漏极侧选择晶体管与所述位线连接，所述第2源极侧选择晶体管与所述源极线连接，所述第2存储单元晶体管连接于所述第2漏极侧选择晶体管与所述第2源极侧选择晶体管之间；
字线，配置在所述第1信道层及所述第2信道层的所述第2方向上的一侧，并在所述第3方向上延伸，作为所述第1存储单元晶体管与所述第2存储单元晶体管的栅极电极发挥功能；以及
控制器；且
所述控制器在对所述第1存储单元晶体管执行读出动作时，执行：
第1动作，在使所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管接通并且使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管断开的状态下，将第1电压供给到所述字线；以及
第2动作，所述第1动作之后，在使至少所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，将第2电压供给到所述字线。
2.根据权利要求1所述的非易失性半导体存储装置，其中
所述控制器在所述第1动作中，
在使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，不将所述第1电压供给到所述字线，且
在使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管断开的状态下，将所述第1电压供给到所述字线。
3.根据权利要求2所述的非易失性半导体存储装置，其中
所述控制器反复进行x次所述第2动作，其中x为2以上的自然数，
所述第2动作中，在使至少所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，
将第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管，
将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管之后，将所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管断开，且
第x－1次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度与第x次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度不同。
4.根据权利要求3所述的非易失性半导体存储装置，其中
所述第x－1次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度长于所述第x次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度。
5.根据权利要求3所述的非易失性半导体存储装置，其中
所述第x－1次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压与所述第x次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压不同。
6.根据权利要求3所述的非易失性半导体存储装置，其中
所述第x－1次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压大于所述第x次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压。
7.根据权利要求3所述的非易失性半导体存储装置，其中
当所述控制器将所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管断开时，
所述第2信道层的电压成为将所述第2信道层升压的电压，并且所述第1信道层的电压成为不将所述第1信道层升压的电压。
8.根据权利要求7所述的非易失性半导体存储装置，其中
在所述第x－1次所述第2动作中，所述第2信道层的电压成为将所述第2信道层升压的第1升压电压，
在所述第x次所述第2动作中，所述第2信道层的电压成为将所述第2信道层升压的第2升压电压，且
所述第1升压电压与所述第2升压电压不同。
9.根据权利要求8所述的非易失性半导体存储装置，其中
所述第1升压电压小于所述第2升压电压。
10.一种非易失性半导体存储装置的驱动方法，其中
所述非易失性半导体存储装置包含：
衬底，具有在第1方向及与所述第1方向交叉的第2方向上延伸的主面；
位线，配置在所述衬底的第3方向上的一侧并在所述第3方向上延伸，所述第3方向与所述第1方向及所述第2方向交叉；
源极线，配置在所述衬底的所述第3方向上的所述一侧，并在所述第3方向上延伸；
第1信道层，配置在所述衬底的所述第3方向上的所述一侧，并在所述第1方向上延伸，且具有第1漏极侧选择晶体管、第1源极侧选择晶体管及第1存储单元晶体管，所述第1漏极侧选择晶体管与所述位线连接，所述第1源极侧选择晶体管与所述源极线连接，所述第1存储单元晶体管连接于所述第1漏极侧选择晶体管与所述第1源极侧选择晶体管之间；
第2信道层，配置在所述第1信道层的所述第3方向上的所述一侧，并在所述第1方向上延伸，且具有第2漏极侧选择晶体管、第2源极侧选择晶体管及第2存储单元晶体管，所述第2漏极侧选择晶体管与所述位线连接，所述第2源极侧选择晶体管与所述源极线连接，所述第2存储单元晶体管连接于所述第2漏极侧选择晶体管与所述第2源极侧选择晶体管之间；
字线，配置在所述第1信道层及所述第2信道层的所述第2方向上的一侧，并在所述第3方向上延伸，作为所述第1存储单元晶体管与所述第2存储单元晶体管的栅极电极发挥功能；以及
控制器；
所述非易失性半导体存储装置的驱动方法是使所述控制器对所述第1存储单元晶体管执行读出动作，
所述读出动作包括：
第1动作，在使所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管接通并且使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管断开的状态下，将第1电压供给到所述字线；以及
第2动作，所述第1动作之后，在使至少所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，将第2电压供给到所述字线。
11.根据权利要求10所述的非易失性半导体存储装置的驱动方法，其中
所述第1动作包括：在使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，将所述第1电压供给到所述字线；以及
在使所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管断开的状态下，将所述第1电压供给到所述字线。
12.根据权利要求11所述的非易失性半导体存储装置的驱动方法，其中
所述第2动作由所述控制器反复进行x次，其中x为2以上的自然数，并包括：
在使至少所述第1漏极侧选择晶体管及所述第1源极侧选择晶体管接通的状态下，
将第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管；以及
将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管之后，将所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管断开；且
第x－1次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度与第x次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度不同。
13.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其中
所述第x－1次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度长于所述第x次所述第2动作中将所述第3电压供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管时的脉冲宽度。
14.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其中
所述第x－1次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压与所述第x次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压不同。
15.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其中
所述第x－1次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压大于所述第x次所述第2动作中供给到所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管的所述第3电压。
16.根据权利要求12所述的非易失性半导体存储装置的驱动方法，其中
通过所述控制器将所述第2漏极侧选择晶体管及所述第2源极侧选择晶体管断开时，
所述第2信道层的电压成为将所述第2信道层升压的电压，并且所述第1信道层的电压成为不将所述第1信道层升压的电压。
17.根据权利要求16所述的非易失性半导体存储装置的驱动方法，其中
所述第x－1次所述第2动作包括：使所述第2信道层的电压成为将所述第2信道层升压的第1升压电压；
所述第x次所述第2动作包括：使所述第2信道层的电压成为将所述第2信道层升压的第2升压电压，且
所述第1升压电压与所述第2升压电压不同。
18.根据权利要求17所述的非易失性半导体存储装置的驱动方法，其中
所述第1升压电压小于所述第2升压电压。
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