TW202341436A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202341436A
TW202341436A TW112123921A TW112123921A TW202341436A TW 202341436 A TW202341436 A TW 202341436A TW 112123921 A TW112123921 A TW 112123921A TW 112123921 A TW112123921 A TW 112123921A TW 202341436 A TW202341436 A TW 202341436A
Authority
TW
Taiwan
Prior art keywords
film
conductor layer
conductor
semiconductor
memory cell
Prior art date
Application number
TW112123921A
Other languages
English (en)
Inventor
小林茂樹
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202341436A publication Critical patent/TW202341436A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Dram (AREA)

Abstract

本發明之實施形態提供一種可抑制消耗電力增加之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：位元線(BL)；記憶胞電晶體(MT)，其連接於位元線；及電容器(CAP)，其連接於記憶胞電晶體與位元線之間。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為可非揮發地記憶資料之半導體記憶裝置，已知悉NAND快閃記憶體。又，作為揮發性地記憶資料、且可進行高速之資料寫入及讀出之半導體記憶裝置，已知悉DRAM(Dynamic random access memory，‎動態隨機存取記憶體)。
實施形態提供一種可抑制消耗電力增加之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1位元線；第1記憶胞電晶體，其連接於上述第1位元線；及第1電容器，其連接於上述第1記憶胞電晶體與上述第1位元線之間。
以下，參照圖式對於實施形態進行說明。各實施形態例示用於將發明之技術性思想具體化之裝置或方法。圖式係示意性或概念性者，各圖式之尺寸及比率等不一定與現實之尺寸及比率相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
再者，在以下之說明中，對於具有大致相同之功能及構成之構成要素，賦予包含文字或數字之相同之參考符號。再者，在對藉由相同之參考符號來參照、且具有同樣之構成之要素彼此予以相互區別之情形下，有在該參考符號之後，進一步賦予文字或數字之情形。
又，構成要素「/A」設為具有與構成要素A同等之構成、且係與構成要素A成對之構成要素。
1. 實施形態 對於實施形態之半導體記憶裝置進行說明。
1.1 構成 首先，對於實施形態之半導體記憶裝置之構成進行說明。
1.1.1 整體構成 圖1係用於說明包含實施形態之半導體記憶裝置之記憶體系統之整體構成之方塊圖。半導體記憶裝置1包含：NAND型快閃記憶體，其可非揮發地記憶資料；及DRAM(Dynamic random access memory，‎動態隨機存取記憶體)，其可揮發性地記憶資料；且由外部之記憶體控制器2控制。於圖1之例中，半導體記憶裝置1與記憶體控制器2之間之通訊，顯示例如支持NAND介面規格之情形，但不一定限定於此。例如，半導體記憶裝置1與記憶體控制器2之間之通訊可進一步支持與DRAM之介面規格。
如圖1所示般，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、及感測放大器模組16。亦將半導體記憶裝置1內之構成中除了記憶胞陣列10、列解碼器模組15、及感測放大器模組16之構成(指令暫存器11、位址暫存器12、定序器13、及驅動模組14)稱為周邊電路PERI。
記憶胞陣列10包含複數個區塊BLK0～BLKn及/BLK0～/BLKn(n係1以上之整數)、以及2個虛設區塊dBLK及/dBLK。區塊BLK及/BLK係可非揮發地記憶資料之複數個DRAM記憶胞及複數個NAND記憶胞之集合，例如作為資料之抹除單位而使用。以下，為了簡單化，而有將DRAM記憶胞及NAND記憶胞總稱而簡稱為「記憶胞」之情形。虛設區塊dBLK及/dBLK作為針對區塊BLK及/BLK之參考用電容器發揮功能。
於記憶胞陣列10設置有複數條位元線、複數條字元線、及複數條選擇閘極線。各DRAM記憶胞例如與1條位元線及1條選擇閘極線建立關聯。各NAND記憶胞例如與1條位元線及1條字元線與建立關聯。對於記憶胞陣列10之詳細之構成將於後述。
指令暫存器11保持半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別使用於區塊BLK、字元線、選擇閘極線、及位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保持於指令暫存器11之指令CMD控制驅動模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動模組14產生讀出動作、寫入動作、抹除動作等所使用之電壓。而且，驅動模組14例如對與基於保持於位址暫存器12之頁位址PAd而選擇之字元線及選擇閘極線對應之信號線施加所產生之電壓。
列解碼器模組15基於保持於位址暫存器12之區塊位址BAd，選擇所對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15例如將施加於與所選擇之字元線對應之信號線之電壓，向所選擇之區塊BLK內之所選擇之字元線傳送。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞之資料，並將判定結果作為讀出資料DAT向記憶體控制器2傳送。
以上所說明之半導體記憶裝置1及記憶體控制器2可藉由該等之組合而構成為1個半導體裝置。作為如此之半導體裝置，可舉出例如SD TM卡之記憶卡、或SSD(solid state drive，固態硬碟)等。
1.1.2 平面佈局 接著，對於實施形態之半導體記憶裝置之平面佈局進行說明。
再者，於以下所參照之圖式中，X軸與位元線BL之延伸方向對應，Y軸與字元線WL之延伸方向對應，Z軸與相對於形成有半導體記憶裝置1之半導體基板之表面之鉛垂方向對應。
圖2係用於說明實施形態之半導體記憶裝置之平面佈局之平面圖。如圖2所示般，感測放大器模組16於半導體基板上沿著Y軸延伸地設置，包含沿著Y軸排列之複數個感測放大器SA。複數個感測放大器SA分別連接於對應之位元線BL及/BL之組。
記憶胞陣列10分割成沿著X軸夾著感測放大器模組16之2個區域而設置。位元線BL在記憶胞陣列10之該2個區域中一者之上方沿著X軸延伸，位元線/BL在記憶胞陣列10之該2個區域中另一者之上方沿著X軸延伸。
於記憶胞陣列10之2個區域中位元線BL之下方之區域，設置有於沿著X軸遠離感測放大器模組16之方向上依序排列之虛設區塊dBLK、區塊BLK0、區塊BLK1、…、及區塊BLKn。於記憶胞陣列10之2個區域中位元線/BL之下方之區域，設置有於沿著X軸於遠離感測放大器模組16之方向上依序排列之虛設區塊/dBLK、區塊/BLK0、區塊/BLK1、…、及區塊/BLKn。
又，於記憶胞陣列10，設置有沿著Y軸排列之胞區域CA及佈線區域HA。胞區域CA係設置有記憶胞之區域，佈線區域HA係用於將列解碼器模組15與胞區域CA之間電性連接之區域。
列解碼器模組15於記憶胞陣列10及感測放大器模組16之沿著Y軸之第1端處，沿著X軸延伸地設置。周邊電路PERI於記憶胞陣列10及感測放大器模組16之沿著Y軸之第2端處，沿著X軸延伸地設置。周邊電路PERI、記憶胞陣列10之胞區域CA、佈線區域HA、及列解碼器模組15沿著Y軸依序排列。
1.1.3 記憶胞陣列之電路構成 圖3係用於說明實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。於圖3中，顯示記憶胞陣列10所含之複數個區塊BLK中之1個區塊BLK、與虛設區塊dBLK。再者，區塊/BLK及虛設區塊/BLK之構成分別與區塊BLK及虛設區塊dBLK之構成相同，因此省略說明。
首先，對於區塊BLK之構成進行說明。
如圖3所示般，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含與位元線BL1、BL2、…、BLm(m係1以上之整數)分別建立關聯之複數個記憶串MS。
各記憶串MS例如包含記憶胞電晶體MT0～MT7、選擇電晶體ST1～ST3、及電容器CAP。記憶胞電晶體MT包含控制閘極及電荷蓄積膜，作為非揮發地保持資料之NAND記憶胞發揮功能。電容器CAP具有包含電性連接於記憶串MS之電極之1對電極，作為揮發性地保持資料之DRAM記憶胞發揮功能。選擇電晶體ST1～ST3使用於各種動作時之串單元SU之選擇、以及串單元SU內之記憶胞電晶體MT之選擇及電容器CAP之選擇。
於各記憶串MS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之第1端連接於建立關聯之位元線BL，選擇電晶體ST1之第2端經由節點N0，共通連接於電容器CAP之第1端之電極與選擇電晶體ST3之第1端。電容器CAP之第2端之電極連接於配線CAPL。選擇電晶體ST3之第2端連接於串聯連接之記憶胞電晶體MT0～MT7之第1端。選擇電晶體ST2之第1端連接於串聯連接之記憶胞電晶體MT0～MT7之第2端。選擇電晶體ST2之第2端連接於源極線SL。配線CAPL及源極線SL，例如構成為藉由連接於未圖示之驅動器，而可控制成特定之電壓(例如，接地電壓)。
於同一區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。選擇電晶體ST3之閘極共通連接於選擇閘極線SGM。
再者，於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合，例如稱為單位晶胞CU。例如，包含各自記憶1位元資料之記憶胞電晶體MT之單位晶胞CU之記憶容量定義為「1頁資料」。
接著，對於虛設區塊dBLK之構成，繼續使用圖3進行說明。
虛設區塊dBLK之構成與區塊BLK內之1個串單元SU之構成相同。虛設區塊dBLK包含與位元線BL1～BLm分別建立關聯之複數個虛設記憶串dMS。
各虛設記憶串dMS例如包含虛設記憶胞電晶體dMT0～dMT7、虛設選擇電晶體dST1～dST3、及虛設電容器dCAP。虛設記憶胞電晶體dMT、虛設電容器dCAP、及虛設選擇電晶體dST1～dST3之構成分別記憶胞電晶體MT、電容器CAP、及選擇電晶體ST1～ST3之構成相同。虛設電容器dCAP於讀出動作時，作為用於判定蓄積於讀出對象之電容器CAP之電荷之量之參考胞發揮功能。
於各虛設記憶串dMS中，虛設記憶胞電晶體dMT0～dMT7串聯連接。虛設選擇電晶體dST1之第1端連接於建立關聯之位元線BL，虛設選擇電晶體dST1之第2端經由節點dN0，共通連接於虛設電容器dCAP之第1端之電極、與虛設選擇電晶體dST3之第1端。虛設電容器dCAP之第2端之電極連接於配線dCAPL。虛設選擇電晶體dST3之第2端連接於串聯連接之虛設記憶胞電晶體dMT0～dMT7之第1端。虛設選擇電晶體dST2之第1端連接於串聯連接之虛設記憶胞電晶體dMT0～dMT7之第2端。虛設選擇電晶體dST2之第2端連接於源極線SL。配線dCAPL及源極線SL，例如構成為藉由連接於未圖示之驅動器，而可控制成特定之電壓(例如，接地電壓)。
於同一虛設區塊dBLK中，虛設記憶胞電晶體dMT0～dMT7之控制閘極分別共通連接於虛設字元線dWL0～dWL7。虛設區塊dBLK內之複數個虛設選擇電晶體dST1～dST3之閘極分別共通連接於虛設選擇閘極線dSGD、dSGS、及dSGM。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL係由在各串單元SU中分配有同一行位址之記憶串MS及虛設記憶串dMS共有。源極線SL例如於複數個區塊BLK及虛設區塊dBLK間被共有。
再者，本實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各記憶串MS所含之記憶胞電晶體MT以及選擇電晶體ST之個數可設計成任意之個數。各區塊BLK所含之串單元SU之個數可設計成任意之個數。
接著，使用圖4對於記憶於記憶胞電晶體MT及電容器CAP之資料進行說明。如圖4所示般，於本實施形態中，記憶胞電晶體MT及電容器CAP均構成為可記憶1位元。
首先，參照圖4(A)，對於記憶於記憶胞電晶體MT之資料與臨限值電壓之關係進行說明。
如圖4(A)所示般，記憶胞電晶體MT之臨限值電壓根據蓄積於電荷蓄積膜之電荷量而變化。因此，根據臨限值電壓而判定記憶於記憶胞電晶體MT之資料。具體而言，於記憶胞電晶體MT之臨限值電壓係電壓VCGR以上時，判定為於該記憶胞電晶體MT記憶有資料「0」。另一方面，於臨限值電壓低於電壓VCGR時，判定為於該記憶胞電晶體MT記憶有資料「1」。電壓VCGR係讀出動作時所使用之電壓，亦稱為讀出電壓VCGR。
接著，於圖4(B)中，對於記憶於電容器CAP之資料與節點N0之電壓之關係進行說明。
如圖4(B)所示般，根據充電於1對電極間之電荷量(電壓)而判定記憶於電容器CAP之資料。具體而言，於充電於電容器CAP之電壓(亦即，相對於配線CAPL之電壓之節點N0之電壓係電源電壓VDD之一半即電壓VDD/2以上時，判定為於該電容器CAP記憶有資料「1」。另一方面，於相對於配線CAPL之電壓之節點N0之電壓為未達電壓VDD/2時，判定為於該電容器CAP記憶有資料「0」。
1.1.4 記憶胞陣列之構造 接著，對於實施形態之半導體記憶裝置之記憶胞陣列之構造之一例進行說明。
再者，以下，於平面圖中，為了易於觀察圖而適當附加陰影。附加於平面圖之陰影與附加有陰影之構成要素之素材或特性未必一定關聯。於剖視圖中，為了便於觀察圖，而適當省略絕緣層(層間絕緣膜)、配線、接觸部等之構成要素。
1.1.4.1 胞區域 圖5係用於說明實施形態之半導體記憶裝置之記憶胞陣列之胞區域之構造之平面圖，與圖2之區域V對應。於圖5中，作為一例，顯示包含與胞區域CA之區塊BLK0內之串單元SU0～SU3、及虛設區塊dBLK對應之構造體之區域之一部分。再者，於圖5中省略圖示，區塊/BLK及虛設區塊/dBLK具有與區塊BLK及虛設區塊dBLK相同之構成，故省略說明。
如圖5所示般，胞區域CA例如包含狹縫SLT及SHE、記憶體柱MP、接觸部CP及LI、位元線BL、以及配線積層體。
複數個狹縫SLT分別沿著Y軸延伸，且沿著X軸排列。複數個狹縫SHE分別沿著Y軸延伸，且在相鄰之狹縫SLT間沿著X軸排列。狹縫SLT之寬度例如寬於狹縫SHE之寬度。狹縫SLT及SHE各者包含絕緣體。狹縫SLT於相鄰之2個區塊BLK間，將與字元線WL對應之配線層、及與選擇閘極線SGD對應之配線層予以分斷。又，狹縫SLT於相鄰之區塊BLK0與虛設區塊dBLK之間，將與字元線WL對應之配線層及與選擇閘極線SGD對應之配線層、與虛設字元線dWL對應之配線層、及與虛設選擇閘極線dSGD對應之配線層予以分斷。狹縫SHE於相鄰之串單元SU間，將與選擇閘極線SGD對應之配線層予以分斷。
由狹縫SLT及SHE區劃出之區域，與1個串單元SU或虛設區塊dBLK對應。於沿著X軸相鄰之狹縫SLT間設置有串單元SU0～SU3。而且，由在狹縫SLT間排列之3個狹縫SHE區劃出之4個區域，分別與串單元SU0～SU3對應。
於狹縫SLT之內部，設置有和與選擇閘極線SGD及字元線WL對應之配線層絕緣之接觸部LI。於記憶體柱MP內構成之導電路徑經由接觸部LI與源極線SL電性連接。
複數個柱於相鄰之狹縫SLT間之區域，例如沿著X軸配置為11行之錯落狀。於3個狹縫SHE各者之下方，設置有1行份額之柱。11行份額之柱中其餘之8行份額之柱於狹縫SLT及SHE之間各設置2行份額，該2行份額之柱作為1個串單元SU內之記憶體柱MP發揮功能。於記憶胞陣列10，圖5所示之1區塊BLK份額之佈局沿著X軸重複配置n個份額。
又，複數個柱於狹縫SLT與感測放大器模組16之間之區域，沿著X軸配置成2行之錯落狀。該2行份額之柱作為虛設區塊dBLK內之記憶體柱MP發揮功能。
複數條位元線BL分別沿著X軸延伸，且沿著Y軸排列。1條位元線BL於俯視下，以針對每一虛設區塊dBLK及串單元SU與1個記憶體柱MP重疊之方式配置。位元線BL針對每一虛設區塊dBLK及串單元SU經由記憶體柱MP與接觸部CP而連接。於記憶體柱MP內構成之導電路徑經由接觸部CP與對應之位元線BL電性連接。
再者，以上所說明之記憶胞陣列10之平面佈局畢竟僅為一例，並不限定於此。例如，配置於相鄰之狹縫SLT間之狹縫SHE之數目可設計成任意之數目。相鄰之狹縫SLT間之串單元SU之個數基於狹縫SHE之數目而變化。記憶體柱MP之個數及配置可設計成任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計成任意之條數。
圖6係沿著圖5之VI-VI線之剖視圖，顯示胞區域CA中之記憶胞陣列10之剖面構造之一例。如圖6所示般，記憶胞陣列10於半導體基板20之上方包含導電體層21～27。
具體而言，於半導體基板20之上方，隔著絕緣體層(未圖示)設置有導電體層21。導電體層21使用作為選擇閘極線SGS。
於導電體層21之上方，絕緣體層(未圖示)與導電體層22交替地積層複數層(圖6之例中為8層)份額。例如，複數個導電體層22自半導體基板20側依序使用作為字元線WL0～WL7。
於最上層之導電體層22之上方，隔著絕緣體層(未圖示)設置有導電體層23。例如，導電體層23使用作為選擇閘極線SGM。
於導電體層23之上方，絕緣體層(未圖示)與導電體層24交替地積層複數層(圖6之例中為3層)份額。例如，複數個導電體層23相互電性連接，使用作為1個配線CAPL。
導電體層23與最下層之導電體層24之沿著Z軸之間隔可大於相鄰之導電體層21與導電體層22之間、相鄰之2個導電體層22之間、及相鄰之導電體層22與導電體層23之間之沿著Z軸之間隔。
於最上層之導電體層24之上方，隔著絕緣體層(未圖示)設置有導電體層25。導電體層25使用為作選擇閘極線SGD。
導電體層21～25例如形成為沿著XY平面擴展之板狀，含有鎢(W)。
於導電體層25之上方，隔著絕緣體層(未圖示)設置有導電體層27。例如導電體層27使用作為位元線BL。導電體層27例如含有銅(Cu)。
記憶體柱MP沿Z方向延伸地設置，通過導電體層21～25，底部到達較半導體基板20之上表面更下方。記憶體柱MP包含下部柱LMP、及形成於下部柱LMP之上方之上部柱UMP。
下部柱LMP例如包含芯膜30、半導體膜31、積層膜32、及半導體部33。具體而言，芯膜30設置於下部柱LMP之大致中心，沿著Z軸延伸。芯膜30之上端例如位於導電體層23之上方且為最下層之導電體層24之下方，下端例如位於導電體層21之下方。芯膜30例如含有氧化矽(SiO 2)等絕緣體。
半導體膜31例如含有多晶矽，覆蓋芯膜30之底面及側面。半導體膜31之下端與半導體基板20接觸，半導體膜31之上端位於導電體層23之上方且為最下層之導電體層24之下方。半導體膜31包含以包圍芯膜30之側面之方式形成之圓筒狀之部分。
積層膜32覆蓋半導體膜31之側面。關於積層膜32之構成之詳情將於後述。
半導體部33覆蓋芯膜30之上表面，與半導體膜31中位於芯膜30之上方之部分接觸。半導體部33具有到達下部柱LMP之上端之圓柱形狀。半導體部33將下部柱LMP與上部柱UMP之間電性連接，例如，藉由含有砷(As)或磷(P)等n +型雜質而抑制電阻值之增加。
上部柱UMP例如包含芯膜40、半導體膜41、絕緣體膜42、導電體膜43、絕緣體膜44、及半導體部45。具體而言，芯膜40設置於上部柱UMP之大致中心，沿著Z軸延伸。芯膜40之上端例如位於較導電體層25更上方，下端例如位於最下層之導電體層24之下方。芯膜40例如含有氧化矽(SiO 2)等絕緣體。
半導體膜41例如含有多晶矽，覆蓋芯膜40之底面及側面。半導體膜41之下端與下部柱LMP之半導體部33接觸。半導體膜41之上端位於較導電體層25更上層。半導體膜41包含以包圍芯膜40之側面之方式形成之圓筒狀之部分。
絕緣體膜42含有具有高於積層膜32或絕緣體膜44之介電常數之介電常數之材料(例如，ZrTiOx等之High-κ材料)，覆蓋半導體膜41之側面之一部分。絕緣體膜42之上端位於最上層之導電體層24與導電體層25之間，絕緣體膜42之下端位於最下層之導電體層24與半導體膜41之下端之間。
導電體膜43包含金屬材料，覆蓋絕緣體膜42之側面。導電體膜43之上端位於最上層之導電體層24與導電體層25之間，導電體膜43之下端位於最下層之導電體層24與下部柱LMP之上端之間。亦即，導電體膜43將複數個導電體層24之間電性連接。
絕緣體膜44含有氮化矽(SiN)之氧化物，於導電體層25與半導體膜41之間設置成圓筒狀。絕緣體膜44於沿著Z軸夾著導電體層25之層間絕緣膜(未圖示)之間，與導電體層25一起設置。因此，絕緣體膜44之上端及下端分別與導電體層25之上端及下端對齊。
半導體部45覆蓋芯膜40之上表面，與半導體膜41中位於芯膜40之上方之部分接觸。半導體部45例如係圓柱狀，到達上部柱UMP之上端。
於記憶體柱MP內之半導體膜41、及半導體部45之上表面，設置有作為柱狀之接觸部CP發揮功能之導電體層26。導電體層26例如含有鎢(W)。導電體層26之上表面與對應之1個導電體層27(位元線BL)接觸，且電性連接。
絕緣體層50例如沿著YZ平面形成為板狀，作為將導電體層21～25沿著X軸予以分斷之狹縫SLT發揮功能。藉由絕緣體層50，導電體層21～25例如在相鄰之2個區塊BLK之間，或在相鄰之區塊BLK與虛設區塊dBLK之間被分斷。絕緣體層50之上端位於導電體層25與導電體層27之間，絕緣體層50之下端例如位於較半導體基板20之上表面更下方。絕緣體層50例如含有氧化矽(SiO 2)等絕緣體。
導電體層51於絕緣體層50與導電體層21～25之間，例如沿著YZ平面形成為板狀，作為連接半導體基板20與源極線SL(未圖示)之接觸部LI發揮功能。導電體層51例如含有多晶矽。
絕緣體層52例如沿著YZ平面形成為板狀，作為將導電體層25沿著X軸予以分斷之狹縫SHE發揮功能。藉由絕緣體層52，導電體層25例如在相鄰之2個串單元SU之間被分斷。絕緣體層52之上端位於導電體層25與導電體層27之間，絕緣體層52之下端例如位於導電體層25與最上層之導電體層24之間。絕緣體層52例如含有氧化矽(SiO 2)等絕緣體。
接著，對於記憶體柱MP之沿著XY平面之剖面構造使用圖7、圖8、及圖9參照地予以說明。
圖7係沿著圖6之VII-VII線之剖視圖，顯示下部柱LMP中與導電體層22交叉之部分之剖面構造之一例。
如圖7所示般，於下部柱LMP之中心部設置芯膜30，半導體膜31包圍芯膜30之側面，積層膜32包圍半導體膜31之側面。積層膜32例如包含通道絕緣膜32a、電荷蓄積膜32b、及區塊絕緣膜32c。
通道絕緣膜32a包圍半導體膜31之側面，電荷蓄積膜32b包圍通道絕緣膜32a之側面，區塊絕緣膜32c包圍電荷蓄積膜32b之側面。導電體層22包圍區塊絕緣膜32c之側面。通道絕緣膜32a及區塊絕緣膜32c各者例如含有氧化矽(SiO 2)，電荷蓄積膜32b例如含有氮化矽(SiN)。
藉由如以上般構成，而下部柱LMP中與導電體層22交叉之部分作為記憶胞電晶體MT發揮功能。同樣地，下部柱LMP中與導電體層21及23交叉之部分可分別作為選擇電晶體ST2及ST3發揮功能。即，半導體膜31於下部柱LMP中，作為記憶胞電晶體MT、以及選擇電晶體ST2及ST3各者之電流路徑(通道)而使用。
圖8係沿著圖6之VIII-VIII線之剖視圖，顯示上部柱UMP中與導電體層24交叉之部分之剖面構造之一例。
如圖8所示般，於上部柱UMP之中心部設置有芯膜40，半導體膜41包圍芯膜40之側面，絕緣體膜42包圍半導體膜41之側面，導電體膜43包圍絕緣體膜42之側面。導電體層24包圍導電體膜43之側面。
藉由如以上般構成，而上部柱UMP中與導電體層24交叉之部分可作為電容器CAP發揮功能。即，半導體膜41中與導電體層24交叉之部分，使用作為電容器CAP之1對電極中之一者(節點N0)。又，導電體膜43及複數個導電體層24使用作為電容器CAP之1對電極中之另一者(配線CAPL)。藉此，與由1層份額之導電體層24構成電容器之情形相比，可擴大電容器之電極之面積。此外，藉由在絕緣體膜42中使用High-κ材料，而可增大電極間之介電常數。因此，可將電容器CAP設計成可使用作為DRAM之程度之大小之容量。
圖9係沿著圖6之IX-IX線之剖視圖，顯示上部柱UMP中與導電體層25交叉之部分之剖面構造之一例。
如圖9所示般，於上部柱UMP之中心部設置有芯膜40，半導體膜41包圍芯膜40之側面，絕緣體膜42包圍半導體膜41之側面，絕緣體膜44包圍半導體膜41之側面。導電體層25包圍絕緣體膜44之側面。
藉由如以上般構成，而上部柱UMP中與導電體層25交叉之部分，可作為選擇電晶體ST1發揮功能。即，半導體膜41中與導電體層25交叉之部分，使用作為選擇電晶體ST1之(即位元線BL與下部柱LMP之間之)電流路徑。
1.1.4.2 佈線區域
圖10係用於說明實施形態之半導體記憶裝置之記憶胞陣列之佈線區域之構造之平面圖，與圖2中之區域X對應。於圖10中，作為一例，顯示含有與佈線區域HA中之區塊BLK0對應之構造體之區域之一部分。再者，於圖10中省略圖示，區塊/BLK、以及虛設區塊dBLK及/dBLK具有與區塊BLK相同之構成，因此省略說明。
如圖10所示般，佈線區域HA例如包含狹縫SLT及SHE、接觸部LI及CC、以及配線積層體。
構成配線積層體之配線層SGD、CAPL、SGM、WL7～WL0、及SGS於沿著Y軸遠離胞區域CA之方向上，依序階梯狀設置。亦即，於俯視下，配線層SGD、CAPL、SGM、WL7～WL0、及SGS 越為下層之配線層，沿著Y軸越長，而具有不與上方之配線層重複之階地區域。
而且，於與配線層對應之階地區域，設置有接觸部CC。具體而言，於俯視下，接觸部CC_SGD0～CC_SGD3分別設置於選擇閘極線SGD0～SGD3之階地區域內。接觸部CC_CAPL設置於配線CAPL之階地區域內。接觸部CC_SGM設置於選擇閘極線SGM之階地區域內。接觸部CC_WL7～CC_WL0分別設置於字元線WL7～WL0之階地區域內。接觸部CC_SGS設置於選擇閘極線SGS之階地區域內。
再者，如上述般，配線CAPL係由複數個導電體層24構成，但該複數個導電體層24例如具有沿著Y軸相同之長度，因此沿著Y軸之端部對齊。又，於該複數個導電體層24之沿著Y軸之端部，設置將複數個導電體層24電性連接之構造JCT_CAPL。
再者，以上所說明之佈線區域HA之平面佈局終極而言僅為一例，並不限定於此。例如，配線層之階梯形狀之階數可任意設計，除了沿著Y軸之階差外，亦可設置沿著X軸之階差。又，於佈線區域HA，並不限定於接觸部CC，亦可設置沿著Z軸貫通階梯狀之配線層內之柱狀之構造體。該柱狀之構造體例如具有與記憶體柱MP相同之構造，於後述之記憶胞陣列10之製造製程中，具有支持階梯狀之構造體之功能。
圖11係沿著圖10之XI-XI線之剖視圖，顯示佈線區域HA中之記憶胞陣列10之剖面構造之一例。如圖11所示般，導電體層21～25沿著Y軸延伸，到達佈線區域HA。
於佈線區域HA，於導電體層21之上表面，設置有作為接觸部CC_SGS發揮功能之導電體膜61。於複數個導電體層22之上表面分別自下層設置依序作為CC_WL0～CC_WL7發揮功能之複數個導電體膜62。於導電體層23之上表面，設置有作為接觸部CC_SGM發揮功能之導電體膜63。於最下層之導電體層24之上表面，設置有作為接觸部CC_CAPL發揮功能之導電體膜64。導電體膜64例如連接於上層之導電體層24之上表面上，藉由導電體膜66與所有層之導電體層24電性連接。於導電體層25之上表面，設置有作為接觸部CC_SGD發揮功能之導電體膜65。導電體膜61～65例如含有鎢(W)，具有沿著Z軸延伸之柱狀之形狀。
於複數個導電體層24之端部，設置有作為構造JCT_CAPL發揮功能之導電體膜66。導電體膜66例如含有鎢(W)，具有沿著XZ平面延伸之板狀之形狀，與複數個導電體層24各者相接。
1.1.5 感測放大器 接著，對於實施形態之半導體記憶裝置之感測放大器之構成進行說明。
圖12係顯示實施形態之半導體記憶裝置之感測放大器之構成之電路圖。於圖12中，顯示圖2所示之感測放大器模組16中與1對位元線BL及/BL連接之1個感測放大器SA之電路構成。
如圖12所示般，感測放大器SA包含電晶體Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、及Tr7。電晶體Tr1、Tr3、及Tr5例如係p型MOS(Metal oxide semiconductor，金屬氧化物半導體)電晶體，電晶體Tr2、Tr4、Tr6、及Tr7係n型MOS電晶體。
電晶體Tr1包含連接於節點N1之第1端、連接於節點N3之第2端、及連接於節點N2之閘極。電晶體Tr2包含連接於節點N1之第1端、連接於節點N4之第2端、及連接於節點N2之閘極。
電晶體Tr3包含連接於節點N2之第1端、連接於節點N3之第2端、及連接於節點N1之閘極。電晶體Tr4包含連接於節點N2之第1端、連接於節點N4之第2端、及連接於節點N1之閘極。
電晶體Tr5包含施加有電源電壓VDD之第1端、連接於節點N3之第2端、及供給有信號ENn之閘極。電晶體Tr6包含連接於節點N4之第1端、施加有電壓VSS之第2端、及供給有信號EN之閘極。信號ENn係信號EN之反轉信號。電壓VSS係接地電壓，例如係0 V。
電晶體Tr7包含連接於節點N1之第1端、連接於節點N2之第2端、及供給有信號EQ之閘極。
於如以上般構成之感測放大器SA，經由節點N1連接有位元線BL，經由節點N2連接有位元線/BL。藉此，於1個感測放大器SA，經由位元線BL並聯連接有虛設記憶串dMS及複數個記憶串MS，且經由位元線/BL並聯連接有虛設記憶串/dMS及複數個記憶串/MS。
1.2 動作 接著，對於實施形態之半導體記憶裝置之動作進行說明。
再者，於以下之說明中，將成為動作之對象之記憶胞電晶體MT(NAND記憶胞)及電容器CAP(DRAM記憶胞)分別稱為選擇記憶胞電晶體MT及選擇電容器CAP，將選擇記憶胞電晶體MT以外之記憶胞電晶體MT及選擇電容器CAP以外之電容器CAP稱為非選擇記憶胞電晶體MT及非選擇電容器CAP。將連接於選擇記憶胞電晶體MT之字元線WL稱為選擇字元線WLsel，將選擇字元線WLsel以外之字元線WL稱為非選擇字元線WLusel。將包含選擇記憶胞電晶體MT及選擇電容器CAP之串單元SU稱為選擇串單元SU，將選擇串單元SU以外之串單元SU稱為非選擇串單元SU。
1.2.1 讀出動作 對於實施形態之半導體記憶裝置之讀出動作，使用圖13所示之時序圖進行說明。圖13顯示自連接於某位元線BL及選擇字元線WLsel之組之選擇記憶胞電晶體MT讀出資料之情形。
首先，對於自選擇記憶胞電晶體MT朝選擇電容器CAP傳送資料之動作進行說明。於本實施形態之讀出動作中，藉由自選擇記憶胞電晶體MT朝選擇電容器CAP傳送資料，而破壞記憶於選擇電容器CAP之資料。
如圖13所示般，直至時刻t1為止，對位元線BL及/BL、選擇閘極線SGD、SGM、及SGS、配線CAPL、接觸部LI、以及所有字元線WL施加電壓VSS。又，於包含選擇記憶胞電晶體MT及選擇電容器CAP之記憶串MS(選擇記憶串MS)之通道，施加有電壓VSS。
於時刻t1，開始記憶於選擇記憶胞電晶體MT之資料朝選擇電容器CAP之傳送動作。具體而言，列解碼器模組15對選擇閘極線SGS及SGM施加電壓Vsg，經由接觸部LI對源極線SL施加電壓VDD。電壓Vsg例如係將選擇電晶體ST1～ST3各者設為導通狀態之電壓。藉此，選擇電晶體ST2及ST3成為導通狀態。
又，列解碼器模組15對選擇字元線WLsel施加電壓VCGR，且對非選擇字元線WLusel施加電壓VREAD。電壓VREAD係無關於記憶胞電晶體MT之臨限值電壓而將該記憶胞電晶體MT設為導通狀態之電壓。
於選擇記憶胞電晶體MT之臨限值電壓未達電壓VCGR時(亦即，於選擇記憶胞電晶體MT記憶有資料「1」時)，選擇記憶串MS內之所有記憶胞電晶體MT成為導通狀態。因此，源極線SL之電壓VDD經由選擇記憶串MS內之記憶胞電晶體MT及選擇電晶體ST3之通道，向節點N0傳送。因此，節點N0成為電壓VDD/2以上，而於選擇電容器CAP傳送有選擇記憶胞MT之資料「1」。
另一方面，於選擇記憶胞電晶體MT之臨限值電壓為電壓VCGR以上時(亦即，於選擇記憶胞MT記憶有資料「0」時)，選擇記憶胞電晶體MT成為關斷狀態。因此，於記憶串MS內之通道中較選擇記憶胞電晶體MT更靠電容器CAP側，未傳送有源極線SL之電壓VDD。因此，節點N0之電壓為電壓VSS不變(未達電壓VDD/2)，作為結果而於選擇電容器CAP傳送有選擇記憶胞電晶體MT之資料「0」。
於時刻t2，於位元線BL及/BL、選擇閘極線SGD、SGM、及SGS、配線CAPL、接觸部LI、及所有字元線WL施加有電壓VSS。與此相伴，於選擇記憶串MS之通道施加有電壓VSS。藉此，選擇記憶胞電晶體MT之資料朝選擇電容器CAP之傳送期間結束。
繼而，對於將選擇電容器CAP內之資料讀出至感測放大器模組16之動作進行說明。
於時刻t3，感測放大器模組16內之感測放大器SA對所對應之位元線BL及/BL施加電壓VDD/2。具體而言，例如，定序器13供給「L」位準之信號ENn、「H」位準之信號EN、及「H」位準之信號EQ，將感測放大器SA內之電晶體Tr5～Tr7設為導通狀態。藉此，使位元線BL及/BL之電壓等於電壓VDD及電壓VSS之中間電壓(=VDD/2)。再者，於圖13中省略圖示，於時刻t3，列解碼器模組15對與虛設區塊/dBLK對應之虛設選擇閘極線/dSGD施加電壓Vsg。藉此，與虛設區塊/dBLK對應之虛設選擇電晶體/dST1成為導通狀態，虛設電容器/dCAP充電成電壓VDD/2。
於時刻t4，列解碼器模組15對與選擇串單元SU對應之選擇閘極線SGD施加電壓Vsg，且對與非選擇串單元SU對應之選擇閘極線SGD繼續施加電壓VSS。藉此，與選擇串單元SU對應之選擇電晶體ST1成為導通狀態。
於時刻t5，定序器13供給「L」位準之信號EQ，將感測放大器SA內之電晶體Tr7設為關斷狀態。藉此，位元線BL及/BL之電壓基於選擇電容器CAP與虛設電容器/dCAP之間之充電量之大小關係而變化。
於電容器CAP之節點N0為電壓VDD/2以上時(亦即，於電容器CAP記憶有資料「1」時)，位元線BL之電壓自電壓VDD/2稍許上升。感測放大器SA對位元線BL與/BL之間之電壓差予以放大，並對位元線BL及/BL分別施加電壓VDD及VSS。藉此，感測放大器模組16感測位元線BL之電壓為電壓VDD/2以上，而可自選擇電容器CAP讀出資料「1」。
另一方面，於電容器CAP之節點N0未達電壓VDD/2時(亦即，於電容器CAP記憶有資料「0」時)，位元線BL之電壓自電壓VDD/2稍許下降。感測放大器SA將位元線BL與/BL之間之電壓差予以放大，並對位元線BL及/BL分別施加電壓VSS及VDD。藉此，感測放大器模組16感測位元線BL之電壓未達電壓VDD/2，而可自選擇電容器CAP讀出資料「1」。
於時刻t6，列解碼器模組15對與選擇串單元SU對應之選擇閘極線SGD施加電壓VSS，而將選擇電晶體ST1設為關斷狀態。
於時刻t7，感測放大器模組16對位元線BL施加電壓VSS。
藉由如以上般動作，而自選擇電容器CAP之讀出動作結束。
再者，充電至電容器CAP之電荷，隨著時間之經過而洩漏，因此當於電容器CAP記憶有資料「1」時，節點N0為了維持電壓VDD/2以上，而定期地執行刷新動作。刷新動作與上述之自選擇電容器CAP之讀出動作(圖13中之時刻t3～時刻t7之動作)相同。藉此，記憶有資料「1」之節點N0之電壓可維持電壓VDD/2以上。
1.2.2 抹除動作 接著，對於實施形態之半導體記憶裝置之抹除動作，使用圖14所示之時序圖進行說明。圖14顯示自連接於某位元線BL及選擇字元線WLsel之組之選擇記憶胞電晶體MT抹除資料之情形。再者，即便在執行抹除動作過程中，於選擇電容器CAP內亦記憶有資料。
如圖14所示般，直至時刻t11為止，對位元線BL及/BL、選擇閘極線SGD、SGM、及SGS、配線CAPL、接觸部LI、及所有字元線WL施加電壓VSS。與此相伴，於選擇記憶串MS內之較選擇電晶體ST3更靠記憶胞電晶體MT側之通道，施加有電壓VSS。另一方面，於節點N0，充電有與記憶於選擇電容器CAP之資料相應之電壓(於記憶有資料「1」時為電壓VDD/2以上之電壓，於記憶有資料「0」時為電壓VSS)。
於時刻t11，列解碼器模組15對接觸部LI施加電壓VERA。電壓VERA係用於抽除蓄積於記憶胞電晶體MT之電荷而使用之高電壓。又，列解碼器模組15對選擇字元線WLsel及選擇閘極線SGM分別不斷施加電壓VSS及Va，而將非選擇字元線WLusel及選擇閘極線SGS設為浮動狀態。電壓Va係用於使選擇電晶體ST3之閘極-源極間電壓小於電壓VERA之恆定電壓，抑制蓄積於選擇電晶體ST3之電荷在抹除動作時被抽除。藉此，選擇記憶胞電晶體MT之閘極-源極間電壓選擇性地成為電壓VERA，記憶於選擇記憶胞電晶體MT之資料被抹除。
於時刻t17，列解碼器模組15對接觸部LI、選擇閘極線SGM及SGS、以及所有字元線WL施加電壓VSS。
藉由如以上般動作，而抹除動作結束。
再者，上述之抹除動作所需之期間相對於針對電容器CAP定期地執行之刷新動作之間隔可變長。因此，於圖14之例中，顯示在時刻t11與時刻t17之間之時刻t12～t16之期間，執行刷新動作之情形。時刻t12～t16之刷新動作與圖13中所說明之時刻t3～t7中之刷新動作相同，因此省略說明。藉此，即便於抹除動作之執行過程中，記憶有資料「1」之節點N0之電壓亦可維持電壓VDD/2以上。
1.2.3 寫入動作 接著，對於實施形態之半導體記憶裝置之寫入動作，使用圖15所示之時序圖進行說明。圖15顯示對連接於某位元線BL及選擇字元線WLsel之組之選擇記憶胞電晶體MT寫入資料之情形。
首先，對於經由位元線BL對選擇電容器CAP寫入資料之動作進行說明。
如圖15所示般，直至時刻t21為止，對位元線BL及/BL、選擇閘極線SGD、SGM、及SGS、配線CAPL、接觸部LI、及所有字元線WL施加電壓VSS。與此相伴，於選擇記憶串MS之通道施加有電壓VSS。
於時刻t21，感測放大器模組16對連接於預定寫入資料「1」之選擇電容器CAP之位元線BL施加電壓VDD，對連接於預定寫入資料「0」之選擇電容器CAP之位元線BL施加電壓VSS。
又，列解碼器模組15對與選擇串單元SU對應之選擇閘極線SGD施加電壓Vsg，對與非選擇串單元SU對應之選擇閘極線SGD施加電壓VSS。藉此，僅與選擇串單元SU對應之選擇閘極線SGD成為導通狀態，施加於位元線BL之電壓向節點N0傳送。亦即，於預定寫入資料「1」之選擇電容器CAP之節點N0傳送有電壓VDD，於預定寫入資料「0」之選擇電容器CAP之節點N0傳送有電壓VSS。
於時刻t22，感測放大器模組16對位元線BL施加電壓VSS，列解碼器模組15對選擇閘極SGD施加電壓VSS。
藉由如以上般動作，而對選擇電容器CAP寫入資料。
繼而，對於將寫入至選擇電容器CAP之資料向選擇記憶胞電晶體MT傳送之動作進行說明。
於時刻t23～t28之期間，執行記憶於選擇電容器CAP之資料之刷新動作。亦即，於圖15中之時刻t23、t24、t25、t27、及t28，執行與圖13中之時刻t3、t4、t5、t6、及t7之動作相同之動作。藉此，記憶有資料「1」之選擇電容器CAP之節點N0之電壓接近電壓VDD。
又，於節點N0之電壓被刷新之時刻t25與時刻t27之間之時刻t26，列解碼器模組15對選擇閘極線SGM施加電壓Vsg，且對選擇字元線WLsel及非選擇字元線WLusel分別施加電壓VPGM及VPASS。電壓VPASS係無關於記憶胞電晶體MT之臨限值電壓而將該記憶胞電晶體MT設為導通狀態、且抑制該記憶胞電晶體MT之臨限值電壓之上升之電壓。電壓VPGM係高於電壓VPASS、而使記憶胞電晶體MT之臨限值電壓上升之電壓。
藉此，於在節點N0施加有電壓VDD之(於選擇電容器CAP記憶有資料「1」之)記憶串MS中，於記憶胞電晶體MT側之通道傳送有電壓VDD。因此，於選擇記憶胞電晶體MT施加有電壓(VPGM-VDD)。因此，選擇記憶胞電晶體MT之臨限值電壓不上升，作為結果而於選擇記憶胞電晶體MT寫入有資料「1」。
另一方面，於在節點N0施加有電壓VSS(於選擇電容器CAP記憶有資料「0」)時，於記憶串MS中，於記憶胞電晶體側之通道傳送有電壓VSS。因此，於選擇記憶胞電晶體MT施加有電壓(VPGM-VSS)之電壓。因此，藉由選擇記憶胞電晶體MT之臨限值電壓上升而寫入有資料「0」。
其後，於時刻t27，列解碼器模組15對選擇字元線WLsel施加電壓VPASS，對選擇閘極線SGD施加電壓VSS。
於時刻t28之後之時刻t29，列解碼器模組15對選擇閘極線SGS施加電壓Vsg，將選擇電晶體ST2設為導通狀態。藉此，通道與源極線SL電性連接，位於通道內之電子被朝源極線SL側抽除。
於時刻t30，列解碼器模組15對選擇閘極線SGS施加電壓VSS。
藉由如以上般動作，而寫入動作結束。
1.3 製造方法 接著，對於實施形態之半導體記憶裝置之自半導體基板20上之積層體之形成至狹縫SHE形成為止之一系列製造步驟之一例進行說明。圖16、圖17、圖19～圖22、圖24、圖25、及圖31顯示實施形態之半導體記憶裝置之製造步驟中之包含與記憶胞陣列10之佈線區域HA對應之構造體之剖面構造之一例。圖18、圖23、圖26～圖30、及圖32～圖34顯示實施形態之半導體記憶裝置之製造步驟中之包含與記憶胞陣列10之胞區域CA對應之構造體之剖面構造之一例。
首先，如圖16所示般，遍及胞區域CA及佈線區域HA，於半導體基板20之上表面積層有絕緣體層71及犧牲材72。於犧牲材72之上表面，絕緣體層71及犧牲材73交替地積層複數層(圖16之例中為8層)。於最上層之犧牲材73之上表面，積層有絕緣體層71及犧牲材74。於犧牲材74之上表面上，積層有絕緣體層71。絕緣體層71例如含有氧化矽(SiO 2)，犧牲材72～74例如含有氮化矽(SiN)。
接著，如圖17所示般，於佈線區域HA中，於最上層之絕緣體層71之上表面上設置未圖示之遮罩，藉由微影術於該遮罩形成圖案。其後，依次重複：基於所獲得之圖案進行對犧牲材72～74、及絕緣體層71之積層構造之各向異性蝕刻，及藉由將遮罩圖案減細而去除其一部分。藉此，可以上述之積層構造中與佈線區域HA對應之部分沿著Y軸成為階梯狀之方式進行蝕刻。本步驟中之各向異性蝕刻例如係RIE(Reactive ion etching，反應性離子蝕刻)。其後，該階梯構造被絕緣體層75埋入至最上層之絕緣體層71之位置。絕緣體層75例如含有氧化矽(SiO 2)。
接著，如圖18所示般，於胞區域CA，形成下部柱LMP。具體而言，例如，藉由微影術及各向異性蝕刻，形成通過絕緣體層71及犧牲材72～74並到達半導體基板20之孔。繼而，於該孔內依序形成區塊絕緣膜32c、電荷蓄積膜32b、及通道絕緣膜32a而形成積層膜32。然後，在藉由各向異性蝕刻去除孔底部之積層膜32之後，依序形成半導體膜31及芯膜30，而孔內被填埋。本步驟中之各向異性蝕刻例如係RIE。其後，去除距孔上端特定之深度之芯膜30，於去除了該芯膜30之一部分之空間形成半導體部33。於半導體部33，例如，摻雜有n +型雜質。藉此，形成下部柱LMP。
接著，如圖19所示般，遍及胞區域CA及佈線區域HA，於絕緣體層71及75之上表面，將絕緣體層76及犧牲材77交替地積層複數層(圖19之例中為3層)。於最上層之犧牲材77之上表面，積層有絕緣體層76。絕緣體層76例如含有氧化矽(SiO 2)，犧牲材77例如含有氮化矽(SiN)。
接著，如圖20所示般，於佈線區域HA，於最上層之絕緣體層76之上表面上設置未圖示之遮罩，藉由微影術於該遮罩形成圖案。其後，基於所獲得之圖案執行對於犧牲材77及絕緣體層76之積層構造之各向異性蝕刻。藉此，於佈線區域HA，絕緣體層71之一部分及絕緣體層75露出。又，於犧牲材77及絕緣體層76之積層構造之沿著Y軸之端部，複數層犧牲材77各者露出。本步驟中之各向異性蝕刻例如係RIE。
接著，如圖21所示般，在遍及全面地設置犧牲材78之後，藉由微影術及各向異性蝕刻，將犧牲材78圖案化。藉此，將犧牲材78去除除了覆蓋犧牲材77及絕緣體層76之積層構造之沿著Y軸之端部之部分(亦即，沿著XZ平面之板狀之部分)。犧牲材78例如含有氮化矽(SiN)。
接著，如圖22所示般，以填埋藉由圖20所示之步驟而去除了犧牲材77及絕緣體層76之積層構造之部分之方式形成絕緣體層79。絕緣體層79例如含有氧化矽(SiO 2)。將犧牲材78及絕緣體層79例如藉由CMP(Chemical mechanical polishing)而去除較最上層之絕緣體層76更上方之部分。
接著，如圖23所示般，於胞區域CA，形成上部柱UMP之一部分。具體而言，例如，藉由微影術及各向異性蝕刻，形成通過最下層之犧牲材77並到達最下層之絕緣體層76之孔。再者，理想的是於該孔之底部，不露出下部柱LMP之半導體部33。繼而，於該孔內形成導電體膜43。在藉由各向異性蝕刻去除孔底部之導電體膜43之後，形成絕緣體膜42。然後，藉由各向異性蝕刻進一步去除孔底部之絕緣體膜42，露出下部柱LMP之半導體部33。本步驟中之各向異性蝕刻例如係RIE。其後，形成犧牲材80，而孔內被填埋。犧牲材80例如含有非晶矽。
再者，於上述之例中，對於在去除絕緣體膜42之一部分之時序下半導體部33露出之情形進行了說明，但並不限定於此。半導體部33露出之時序只要滿足導電體膜43與半導體部33不接觸之條件，為任意。
接著，如圖24所示般，遍及胞區域CA及佈線區域HA，於絕緣體層76及79、以及犧牲材78之上表面，交替地積層絕緣體層81及犧牲材82。於最上層之犧牲材82之上表面，積層絕緣體層81。絕緣體層81例如含有氧化矽(SiO 2)，犧牲材82例如含有氮化矽(SiN)。
接著，如圖25所示般，於佈線區域HA，於最上層之絕緣體層81之上表面上設置未圖示之遮罩，藉由微影術於該遮罩形成圖案。其後，基於所獲得之圖案執行對於犧牲材82及絕緣體層81之積層構造之各向異性蝕刻。藉此，於佈線區域HA中，絕緣體層76之一部分與絕緣體層79及犧牲材78露出。本步驟中之各向異性蝕刻例如係RIE。其後，犧牲材82及絕緣體層81之積層構造之經去除之部分由絕緣體層83填埋至最上層之絕緣體層81之位置。絕緣體層81例如含有氧化矽(SiO 2)。
接著，如圖26所示般，於胞區域CA中，於藉由圖23所示之步驟而形成之上部柱UMP之一部分之上方，形成孔H1。孔H1例如通過犧牲材82並到達最下層之絕緣體層81。藉此，於孔H1內，露出犧牲材82。繼而，對露出於孔H1內之犧牲材82實施氧化處理，而形成絕緣體膜44。
接著，如圖27所示般，在去除孔H1之底部之絕緣體層81而使犧牲材80露出之後，將該犧牲材80選擇性地去除。藉此，形成半導體部33露出於底部之孔H2。
接著，如圖28所示般，於孔H2內依序形成半導體膜41及芯膜40，而孔H2被填埋。其後，去除距孔H2上端特定之深度之芯膜40，於去除了該芯膜40之一部分之空間形成半導體部45。藉此，形成上部柱UMP。
接著，如圖29所示般，於胞區域CA，於與狹縫SLT及接觸部LI對應之區域形成孔H3。該孔H3將犧牲材72～74、77、及82予以分斷。孔H3之下端例如到達半導體基板20。藉此，於孔H3內，犧牲材72～74、77、及82露出。
接著，如圖30及圖31所示般，遍及胞區域CA及佈線區域HA，將犧牲材72～74、77、及82分別置換成導電體層21～25，且將犧牲材78置換成導電體膜66。具體而言，經由孔H3，例如藉由濕式蝕刻，選擇性地去除犧牲材72～74、77、及82。對於在去除犧牲材77之後於佈線區域HA露出之犧牲材78，亦藉由上述之濕式蝕刻同時選擇性地去除。然後，於去除了犧牲材72～74、77、78、及82之空間內，經由該孔H3設置導電體層21～23及24、導電體膜66、以及導電體層25。
接著，如圖32所示般，於孔H2內形成絕緣體層50。繼而，於去除孔H2底部之絕緣體層50之後，再次使半導體基板20露出。然後，於使半導體基板20再次露出之孔H2內形成導電體層51，而孔H2被填埋。
接著，如圖33所示般，於胞區域CA，於在上表面形成絕緣體層84之後，於與狹縫SHE對應之區域形成孔H4。該孔H4將導電體層25予以分斷，孔H4之下端例如到達最下層之絕緣體層81。
接著，如圖34所示般，於孔H4內形成絕緣體層52，而孔H4被填埋。
根據以上步驟，半導體基板20上之積層體之形成至狹縫SHE之形成之一系列之製造步驟結束。
1.4 本實施形態之效果 根據實施形態，記憶串MS具備：記憶胞電晶體MT，其連接於位元線BL，作為NAND記憶胞發揮功能；及電容器CAP，其連接於位元線BL及記憶胞電晶體MT之間，作為DRAM記憶胞發揮功能。藉此，於1個半導體記憶裝置1內，可經由同一位元線BL，對NAND記憶胞及DRAM記憶胞各者進行存取。因此，與將NAND記憶胞與DRAM記憶胞設置於不同之半導體記憶裝置內之情形相比，可提高資料自DRAM記憶胞向NAND記憶胞之傳送頻度，進而，可於記憶體系統內減少DRAM記憶胞所需之記憶容量。因此，可降低DRAM記憶胞之刷新動作所需之電力，而可抑制消耗電力增加。
又，於半導體基板20上，DRAM記憶胞設置於NAND記憶胞之上方。藉此，可於記憶體系統內使DRAM記憶胞所佔之面積與NAND記憶胞共有。因此，可緩和對記憶體系統之面積要求之制約。
又，記憶胞陣列10分割成夾著感測放大器模組16之2個區域。感測放大器模組16內之感測放大器SA對於該記憶胞陣列10之2個區域，相互藉由位元線BL及/BL而連接。藉此，感測放大器SA可藉由與連接於位元線/BL之虛設記憶串/dMS之比較而讀出連接於位元線BL之記憶串MS之資料。
具體而言，感測放大器SA在使位元線BL及/BL等於電壓VDD/2之後，將選擇記憶串MS之選擇電晶體ST1設為導通狀態。藉此，可於充電至選擇電容器CAP之電壓為電壓VDD/2以上時，使位元線BL之電壓高於位元線/BL之電壓，於充電至選擇電容器CAP之電壓未達電壓VDD/2時，使位元線BL之電壓低於位元線/BL之電壓。因此，感測放大器SA可基於位元線BL與位元線/BL之間之電壓差，判定資料。
再者，於上述之讀出動作中為了高精度地感測位元線BL或/BL之電壓變化，理想的是電容器CAP之容量為位元線BL及/BL之容量之10%左右、或者其以上。亦即，理想的是儘量增大電容器CAP之容量，且儘量減小位元線BL之容量。
根據本實施形態，於使用於電容器CAP之絕緣體膜42，使用High-κ材料。藉此，可使絕緣體膜42之介電常數高於使用於記憶胞電晶體MT之積層膜32之介電常數及使用於選擇電晶體ST1之絕緣體膜44之介電常數。因此，例如，即便在絕緣體膜42之膜厚與積層膜32及絕緣體膜44相同之情形下，仍可將可作為DRAM記憶胞發揮功能之程度之容量賦予電容器CAP。
又，導電體層24沿著Z軸積層複數層。藉此，可增加電容器CAP之電極之面積。因此，與導電體層24為1層之情形相比，可增加電容器CAP之容量。再者，複數個導電體層24藉由導電體膜43及66而共通連接。藉此，可將複數個導電體層24視為1個電極。
2. 其他 再者，於上述之實施形態中，對於在俯視下，記憶胞陣列10與周邊電路PERI、列解碼器模組15、及感測放大器模組16沿著X軸或Y軸排列地配置之情形進行了說明，但並不限定於此。例如，周邊電路PERI、列解碼器模組15、及感測放大器模組16亦可設置於記憶胞陣列10與半導體基板20之間。
又，於上述之實施形態中，對於虛設區塊dBLK設置於複數個區塊BLK0～BLKn與感測放大器模組16之間之情形進行了說明，但並不限定於此。例如，虛設區塊dBLK亦可以在與感測放大器模組16之間夾著複數個區塊BLK0～BLKn之方式配置。
又，於上述之實施形態中，對於選擇閘極線SGM共通連接於同一區塊BLK內之所有選擇電晶體ST3之閘極之情形進行了說明，但並不限定於此。例如，選擇閘極線SGM亦可與選擇閘極SGD同樣地，與同一區塊BLK內之串單元SU0～SU3各者對應而個別地設置。
對於本發明之若干個實施形態進行了說明，但該等之實施形態作為示例而提出，並非意圖限定發明之範圍。該等實施形態可以其他各種形態進行實施，在不脫離發明之主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化與包含於發明的範圍及主旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21~27:導電體層 30:芯膜 31:半導體膜 32:積層膜 32a:通道絕緣膜 32b:電荷蓄積膜 32c:區塊絕緣膜 33:半導體部 40:芯膜 41:半導體膜 42:絕緣體膜 43:導電體膜 44:絕緣體膜 45:半導體部 50:絕緣體層 51:導電體層 52: 絕緣體層 61~66:導電體膜 71,75,76,79,80,81,83,84:絕緣體層 72~74,77,78,82:犧牲材 ADD:位址資訊 BAd:區塊位址 BL,BL0~BLm,/BL:位元線 BLK,BLK0~BLKn,/BLK0~/BLKn:區塊 CA:胞區域 CAd:行位址 CAP:電容器/選擇電容器 CAPL:配線/配線層 CC_SGD,CC_SGD0~CC_SGD3,CC_CAPL,CC_SGS,CC_SGM,CC_WL0~CC_WL7:接觸部 CMD:指令 CP:接觸部 CU:單位晶胞 DAT:寫入資料/讀出資料 dBLK,/dBLK:虛設區塊 dCAP:虛設電容器 dCAPL:配線 dMT0~dMT7:虛設記憶胞電晶體 dMS,/dMS:虛設記憶串 dN0:節點 dSGD,dSGM,dSGS:虛設選擇閘極線 dST1~dST3:虛設選擇電晶體 dWL0~dWL7:虛設字元線 EN,ENn,EQ:信號 H1,H2,H3,H4:孔 HA:佈線區域 IX-IX:線 JCT_CAPL:構造 LI:接觸部 LMP:下部柱 MP:記憶體柱 MS,/MS:記憶串/選擇記憶串 MT0~MT7:記憶胞電晶體 N0~N4:節點 PAd:頁位址 PERI:周邊電路 SA:感測放大器 SGD,SGD0~SGD3:選擇閘極線 SGM,SGS:選擇閘極線/配線層 SHE:狹縫 SL:源極線 SLT:狹縫 ST1~ST3:選擇電晶體 SU0~SU3:串單元 t1~t7,t11~t17,t21~t30:時刻 Tr1～Tr7:電晶體 UMP:上部柱 V:區域 VCGR:電壓/讀出電壓 VDD:電源電壓/電壓 Va,VERA,VPGM,VPASS,VREAD,VSS,Vsg:電壓 VII-VII,VIII-VIII,XI-XI:線 WL,WL0~WL7:字元線/配線層 X:軸/區域 Y,Z:軸
圖1係用於說明包含實施形態之半導體記憶裝置之記憶體系統之構成之方塊圖。 圖2係用於說明實施形態之半導體記憶裝置之平面佈局之平面圖。 圖3係用於說明實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。 圖4(A)、(B)係用於說明記憶於實施形態之記憶胞電晶體及電容器之資料之電勢圖。 圖5係圖2之區域V之胞區域之平面圖。 圖6係沿著圖5之VI-VI線之胞區域之剖視圖。 圖7係沿著圖6之VII-VII線之記憶胞電晶體之剖視圖。 圖8係沿著圖6之VIII-VIII線之電容器之剖視圖。 圖9係沿著圖6之IX-IX線之選擇電晶體之剖視圖。 圖10係圖2之區域X之佈線區域之平面圖。 圖11係沿著圖10之XI-XI線之佈線區域之剖視圖。 圖12係用於說明實施形態之半導體記憶裝置之感測放大器之構成之電路圖。 圖13係用於說明實施形態之半導體記憶裝置之讀出動作之時序圖。 圖14係用於說明實施形態之半導體記憶裝置之抹除動作之時序圖。 圖15係用於說明實施形態之半導體記憶裝置之寫入動作之時序圖。 圖16～圖34係用於說明實施形態之半導體記憶裝置之製造步驟之記憶胞陣列之剖視圖。
BL0~BLm:位元線
BLK:區塊
CAP:電容器/選擇電容器
CAPL:配線/配線層
CU:單位晶胞
dBLK:虛設區塊
dCAP:虛設電容器
dCAPL:配線
dMT0~dMT7:虛設記憶胞電晶體
dMS:虛設記憶串
dN0:節點
dSGD,dSGM,dSGS:虛設選擇閘極線
dST1~dST3:虛設選擇電晶體
dWL0~dWL7:虛設字元線
MS:記憶串/選擇記憶串
MT0~MT7:記憶胞電晶體
N0:節點
SGD0~SGD3:選擇閘極線
SGM,SGS:選擇閘極線/配線層
SL:源極線
ST1~ST3:選擇電晶體
SU0~SU3:串單元
WL0~WL7:字元線/配線層

Claims (8)

  1. 一種半導體記憶裝置，其具備設置於基板之上方之第1構造體，且 前述第1構造體包含： 複數個第1導電體層，其等在前述基板之上方沿著第1方向積層； 至少1個第2導電體層，其等在前述複數個第1導電體層之上方沿著前述第1方向積層； 第3導電體層，其在前述至少1個第2導電體層之上方沿著前述第1方向積層； 第1半導體膜，其在前述複數個第1導電體層、前述至少1個第2導電體層、及前述第3導電體層內沿著前述第1方向延伸； 第1絕緣體膜，其配置於前述複數個第1導電體層與前述第1半導體膜之間，包含第1電荷蓄積膜； 第2絕緣體膜，其配置於前述至少1個第2導電體層與前述第1半導體膜之間；及 第3絕緣體膜，其配置於前述第3導電體層與前述第1半導體膜之間。
  2. 如請求項1之半導體記憶裝置，其中前述第2絕緣體膜之介電常數高於前述第1絕緣體膜之介電常數及前述第3絕緣體膜之介電常數。
  3. 如請求項1之半導體記憶裝置，其中前述至少1個第2導電體層包含複數個第2導電體層，且 該半導體記憶裝置更具備與前述複數個第2導電體層各者接觸之導電體膜。
  4. 如請求項3之半導體記憶裝置，其中前述導電體膜配置於前述複數個第2導電體層與前述第2絕緣體膜之間。
  5. 如請求項3之半導體記憶裝置，其中前述複數個第2導電體層配置於前述導電體膜與前述第2絕緣體膜之間。
  6. 如請求項1之半導體記憶裝置，其中前述第3絕緣體膜之上端與前述第3導電體層之上端對齊， 前述第3絕緣體膜之下端與前述第3導電體層之下端對齊。
  7. 如請求項1之半導體記憶裝置，其中前述第1半導體膜包含與前述第1絕緣體膜相接之第1部分、與前述第2絕緣體膜及前述第3絕緣體膜相接之第2部分、及前述第1部分及前述第2部分之間之第3部分， 前述第1半導體膜之第3部分包含n +型雜質。
  8. 如請求項1之半導體記憶裝置，其於前述基板之上方具備與前述第1構造體分離地設置之第2構造體，且 前述第2構造體包含： 複數個第4導電體層，其等在前述基板之上方沿著前述第1方向積層； 至少1個第5導電體層，其等在前述複數個第4導電體層之上方沿著前述第1方向積層； 第6導電體層，其在前述至少1個第4導電體層之上方沿著前述第1方向積層； 第2半導體膜，其在前述複數個第4導電體層、前述至少1個第5導電體層、及前述第6導電體層內沿著前述第1方向延伸； 第4絕緣體膜，其配置於前述複數個第4導電體層與前述第2半導體膜之間，包含第2電荷蓄積膜； 第5絕緣體膜，其配置於前述至少1個第5導電體層與前述第2半導體膜之間；及 第6絕緣體膜，其配置於前述第6導電體層與前述第2半導體膜之間； 前述複數個第1導電體層、前述至少1個第2導電體層、前述第3導電體層、前述複數個第4導電體層、前述至少1個第5導電體層、及前述第6導電體層，在與前述基板平行之第1面內沿著與前述第1方向交叉之第2方向延伸， 前述第1構造體及前述第2構造體在前述第1面內沿著與前述第2方向交叉之第3方向排列。
TW112123921A 2020-09-17 2021-08-17 半導體記憶裝置 TW202341436A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/JP2020/035256 2020-09-17
PCT/JP2020/035256 WO2022059132A1 (ja) 2020-09-17 2020-09-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
TW202341436A true TW202341436A (zh) 2023-10-16

Family

ID=80776578

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110130317A TWI809478B (zh) 2020-09-17 2021-08-17 半導體記憶裝置
TW112123921A TW202341436A (zh) 2020-09-17 2021-08-17 半導體記憶裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110130317A TWI809478B (zh) 2020-09-17 2021-08-17 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20230180488A1 (zh)
CN (1) CN116114394A (zh)
TW (2) TWI809478B (zh)
WO (1) WO2022059132A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778484A (ja) * 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
KR100389925B1 (ko) * 2001-03-05 2003-07-04 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
TW544840B (en) * 2002-06-27 2003-08-01 Intelligent Sources Dev Corp A stack-type DRAM memory structure and its manufacturing method
US6998670B2 (en) * 2003-04-25 2006-02-14 Atmel Corporation Twin EEPROM memory transistors with subsurface stepped floating gates
US8891285B2 (en) * 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9293205B2 (en) * 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
JP2020047347A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
TWI809478B (zh) 2023-07-21
US20230180488A1 (en) 2023-06-08
WO2022059132A1 (ja) 2022-03-24
TW202226536A (zh) 2022-07-01
CN116114394A (zh) 2023-05-12

Similar Documents

Publication Publication Date Title
JP3947135B2 (ja) 不揮発性半導体記憶装置
JP2017135238A (ja) 半導体記憶装置及びその製造方法
JP2019212687A (ja) 半導体メモリ
US20130194867A1 (en) Semiconductor memory device
JP2009266946A (ja) 三次元積層不揮発性半導体メモリ
JP2013004778A (ja) 半導体記憶装置
JP2016162475A (ja) 半導体記憶装置
JP2009146942A (ja) 不揮発性半導体記憶装置
JP2020155610A (ja) 半導体記憶装置
JP2021141102A (ja) 半導体記憶装置
CN110838319A (zh) 半导体存储装置
TWI759811B (zh) 記憶體裝置
WO2021191951A1 (ja) 半導体記憶装置
JP2022108538A (ja) 半導体記憶装置
TWI809478B (zh) 半導體記憶裝置
US8743611B2 (en) Non-volatile semiconductor memory device
WO2021181455A1 (ja) 半導体記憶装置及び半導体記憶装置の製造方法
CN112563287B (zh) 半导体装置及半导体装置的制造方法
TW202038435A (zh) 半導體記憶裝置
TWI828214B (zh) 記憶體裝置
US20240096416A1 (en) Semiconductor memory device
CN220606443U (zh) 存储器件
TWI769648B (zh) 半導體記憶裝置及半導體記憶裝置的控制方法
US20240005991A1 (en) Semiconductor storage device
TW202407983A (zh) 記憶裝置