JP7203629B2 - 半導体メモリ - Google Patents

Description

実施形態は、半導体メモリに関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特開２０１７－２２４３７０号公報

半導体メモリの読み出し動作を高速化する。

実施形態の半導体メモリは、複数の第１及び第２メモリセルと、第１及び第２メモリセルアレイと、第１及び第２ワード線と、コントローラとを含む。複数の第１及び第２メモリセルの各々は、第１閾値電圧と、第１閾値電圧よりも高い第２閾値電圧と、第２閾値電圧よりも高い第３閾値電圧と、第３閾値電圧よりも高い第４閾値電圧と、第４閾値電圧よりも高い第５閾値電圧と、第５閾値電圧よりも高い第６閾値電圧と、第６閾値電圧よりも高い第７閾値電圧と、第７閾値電圧よりも高い第８閾値電圧とのいずれかを有するように設定される。第１メモリセルアレイは、複数の第１メモリセルを含む。第２メモリセルアレイは、複数の第２メモリセルを含む。第１ワード線は、複数の第１メモリセルに接続される。第２ワード線は、複数の第２メモリセルに接続される。第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、及び第６ビットを含む６ビットのデータが記憶される。第１ビットを含む第１ページの読み出し動作において、前記コントローラは、第１ワード線に１種類の読み出し電圧を印加することによって複数の第１メモリセルから第１データを読み出し、第１データに基づいて確定させた第１ページのデータを外部に出力する。第２ビットを含む第２ページの読み出し動作において、コントローラは、第２ワード線に１種類の読み出し電圧を印加することによって複数の第２メモリセルから第２データを読み出し、第２データに基づいて確定させた第２ページのデータを外部に出力する。第３ビットを含む第３ページの読み出し動作において、コントローラは、第１ワード線に２種類の読み出し電圧を印加することによって複数の第１メモリセルから第３データを読み出し、第２ワード線に２種類の読み出し電圧を印加することによって複数の第２メモリセルから第４データを読み出し、第３データと第４データとに基づいて確定させた第３ページのデータを外部に出力する。

第１実施形態に係る半導体メモリを備えるメモリシステムの構成例を示すブロック図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるセンスアンプモジュールのより詳細な回路構成の一例を示す回路図。 第１実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１実施形態における読み出し結果の組み合わせの一例を示すテーブル。 第１実施形態における読み出し結果の組み合わせの一例を示すテーブル。 第１実施形態における読み出し結果の組み合わせの一例を示すテーブル。 第１実施形態における読み出し結果の組み合わせの一例を示すテーブル。 第１実施形態に係る半導体メモリの書き込み動作におけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの書き込み動作におけるラッチ回路を減らした場合のシーケンサの動作の一例を示した図。 第１実施形態に係る半導体メモリの第１ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの第２ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの第３ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの第４ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの第５ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態に係る半導体メモリの第６ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１実施形態の比較例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けと読み出し動作で使用される電圧との一例を示す図。 第２実施形態に係る半導体メモリの第１及び第２ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第２実施形態に係る半導体メモリの第３及び第６ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第２実施形態に係る半導体メモリの第４及び第５ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第３実施形態に係る半導体メモリの第１、第４、及び第５ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第３実施形態に係る半導体メモリの第２、第３、及び第６ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第４実施形態に係る半導体メモリの第１、第４、及び第５ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第４実施形態に係る半導体メモリの第２、第３、及び第６ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第５実施形態に係る半導体メモリのシーケンシャル読み出しの選択方法の一例を示すフローチャート。 第６実施形態に係る半導体メモリの書き込み動作におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第６実施形態に係る半導体メモリの第１段階の書き込みにおけるデータの割り付けの一例を示すテーブル。 第６実施形態に係る半導体メモリの第１段階の書き込みにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第６実施形態に係る半導体メモリの第２段階の書き込みにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第６実施形態に係る半導体メモリの第２段階の書き込み動作におけるラッチ回路を減らした場合のシーケンサの動作の一例を示した図。 第６実施形態に係る半導体メモリにおける書き込み動作のフローチャート。 第７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第７実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第７実施形態に係る半導体メモリの書き込み動作におけるラッチ回路を減らした場合のシーケンサの動作の一例を示した図。 第７実施形態に係る半導体メモリの第１及び第２ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第７実施形態に係る半導体メモリの第３及び第４ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第７実施形態に係る半導体メモリの第５及び第６ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第８実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第８実施形態に係る半導体メモリの書き込み動作におけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの書き込み動作におけるラッチ回路を減らした場合のシーケンサの動作の一例を示した図。 第８実施形態に係る半導体メモリの第１ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第２ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第３ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第４ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第５ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第６ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第７ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態に係る半導体メモリの第８ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第８実施形態の比較例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けと読み出し動作で使用される電圧との一例を示す図。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第９実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第９実施形態に係る半導体メモリの書き込み動作におけるラッチ回路を減ら した場合のシーケンサの動作の一例を示した図。 第１０実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１０実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態に係る半導体メモリの第１ページ読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１０実施形態に係る半導体メモリの第２及び第３ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１０実施形態に係る半導体メモリの第４及び第５ページのシーケンシャル読み出しにおけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１０実施形態の変形例に係る半導体メモリの構成例を示すブロック図。 第１０実施形態に係る半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１０実施形態に係る半導体メモリのＷＬ分割有りの場合における読み出し動作の一例を示すタイミングチャート。 第１０実施形態の第１変型例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態の第１変形例における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態の第２変型例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態の第２変形例における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態の第３変型例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態の第３変形例における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態の第３変形例における半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１０実施形態の第４変型例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態の第４変形例における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態及び第１０実施形態の各変形例における読み出し回数を示すテーブル。 第１１実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１１実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１１実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１２実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１３実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１３実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１３実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１４実施形態に係る半導体メモリの構成例を示すブロック図。 第１４実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１４実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１４実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１４実施形態に係る半導体メモリの読み出し動作におけるコマンドシーケンスと選択ワード線に印加される電圧との一例を示すタイミングチャート。 第１４実施形態の変形例に係る半導体メモリの構成例を示すブロック図。 第１５実施形態に係る半導体メモリの書き込み動作におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１５実施形態に係る半導体メモリの第１書き込みにおけるデータの割り付けの一例を示すテーブル。 第１５実施形態に係る半導体メモリの第１書き込みにおけるデータの割り付けの一例を示すテーブル。 第１５実施形態に係る半導体メモリの第２書き込みにおけるデータの割り付けの一例を示すテーブル。 第１５実施形態に係る半導体メモリの第１書き込み後且つ第２書き込み前の読み出し動作で使用される読み出し電圧の一例を示すテーブル。 第１５実施形態に係る半導体メモリの第２書き込み後の読み出し動作で使用される読み出し電圧の一例を示すテーブル。 第１６実施形態に係る半導体メモリの書き込み動作におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１６実施形態に係る半導体メモリの第２書き込みにおけるデータの割り付けの一例を示すテーブル。 第１６実施形態に係る半導体メモリの第２書き込みにおけるデータの割り付けの一例を示すテーブル。 第１６実施形態に係る半導体メモリの第２書き込み後の読み出し動作で使用される読み出し電圧の一例を示すテーブル。 第６実施形態の変形例に係る半導体メモリのシーケンシャル読み出しの選択方法の一例を示すフローチャート。 第１実施形態に係る半導体メモリの備えるドライバ回路の詳細な回路構成の一例を示す回路図。 第１実施形態の変形例に係る半導体メモリの備えるドライバ回路の詳細な回路構成の一例を示す回路図。 第１実施形態の変形例に係る半導体メモリのブロック図。 １６値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１２７に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 １２値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１２９に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 ８値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１３１に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 ６値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１３３に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 ４値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１３５に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 ３値書き込み時におけるラッチ回路のアサインの一例を示すテーブル。 図１３７に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示すテーブル。 第１０実施形態の第４変形例における半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１１実施形態の第２変形例における半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１１実施形態の第２変形例における半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１０実施形態の変形例に係る半導体メモリの構成例を示すブロック図。 第１０実施形態の第５変型例におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１０実施形態の第５変形例における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１０実施形態の第５変形例における半導体メモリのＷＬ分割無しの場合における読み出し動作の一例を示すタイミングチャート。 第１０実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。 第１０実施形態に係る半導体メモリの書き込み動作の一例を示すタイミングチャート。 第１４実施形態に係る半導体メモリの構成例を示すブロック図。 第１０実施形態の第５変形例に係る半導体メモリの書き込み動作で使用される閾値分布及びデータの割り付けの一例を示す図。 第１０実施形態の第５変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１０実施形態の第５変形例に係る半導体メモリの構成例を示すブロック図。 第１０実施形態の第５変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１０実施形態の第５変形例に係る半導体メモリの構成例を示すブロック図。 第１０実施形態の第５変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１１実施形態の第２変形例に係る半導体メモリの書き込み動作で使用される閾値分布及びデータの割り付けの一例を示す図。 第１１実施形態の第２変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１１実施形態の第２変形例に係る半導体メモリの構成例を示すブロック図。 第１１実施形態の第２変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１１実施形態の第２変形例に係る半導体メモリの構成例を示すブロック図。 第１１実施形態の第２変形例に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１７実施形態におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態におけるメモリセルトランジスタの閾値分布に適用されるデータの割り付けの一例を示すテーブル。 第１７実施形態における読み出し結果に適用される読み出しデータの定義の一例を示すテーブル。 第１７実施形態に係る半導体メモリの書き込み動作で使用される閾値分布及びデータの割り付けの一例を示す図。 第１７実施形態に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１７実施形態に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１７実施形態に係る半導体メモリの書き込み動作におけるシーケンサの動作の一例を示した図。 第１７実施形態に係る半導体メモリの読み出し動作の一例を示すタイミングチャート。 第１４実施形態に係る半導体メモリの読み出し動作における入力データとデータの定義との関係の一例を示すテーブル。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明では、略同一の機能及び構成を有する構成要素に同一符号が付されている。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字のそれぞれは、同じ文字又は数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士の区別に使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態におけるメモリシステム１について説明する。

［１－１］構成
［１－１－１］メモリシステム１の全体構成
図１は、第１実施形態におけるメモリシステム１の構成例を示している。

図１に示すように、メモリシステム１は、例えば半導体メモリ１０及びメモリコントローラ２０を備えている。以下に、半導体メモリ１０及びメモリコントローラ２０のそれぞれの詳細な構成の一例について順に説明する。

（半導体メモリ１０の構成）
半導体メモリ１０は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

図１に示すように、半導体メモリ１０は、例えばメモリセルアレイ１１Ａ及び１１Ｂ、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６Ａ及び１６Ｂ、センスアンプモジュール１７Ａ及び１７Ｂ、並びに論理回路１８を備えている。

メモリセルアレイ１１Ａ及び１１Ｂのそれぞれは、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１１Ａ及び１１Ｂのそれぞれには、複数のビット線及び複数のワード線が設けられ、各メモリセルは、１本のビット線及び１本のワード線に関連付けられている。

コマンドレジスタ１２は、半導体メモリ１０がメモリコントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１４に読み出し動作を実行させる命令や、書き込み動作を実行させる命令を含んでいる。

アドレスレジスタ１３は、半導体メモリ１０がメモリコントローラ２０から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。

ブロックアドレスＢＡは、例えば各種動作の対象となるメモリセルを含むブロックＢＬＫの選択に使用される。ページアドレスＰＡは、例えば各種動作の対象となるメモリセルに関連付けられたワード線の選択に使用される。以下では、選択されたワード線ＷＬのことを選択ワード線ＷＬselと称する。カラムアドレスＣＡは、例えば各種動作の対象となるビット線の選択に使用される。

シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、半導体メモリ１０全体の動作を制御する。例えばシーケンサ１４は、ドライバ回路１５、ロウデコーダモジュール１６Ａ及び１６Ｂ、並びにセンスアンプモジュール１７Ａ及び１７Ｂを制御して、メモリコントローラ２０から受信したデータＤＡＴの書き込み動作や、メモリセルアレイ１１Ａ及び１１Ｂに記憶されたデータＤＡＴを読み出す動作を実行する。

ドライバ回路１５は、シーケンサ１４の制御に基づいて所望の電圧を生成する。そしてドライバ回路１５は、例えばアドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、メモリセルアレイ１１Ａの選択ワード線ＷＬselに印加する電圧と、メモリセルアレイ１１Ｂの選択ワード線ＷＬselに印加するをとを、それぞれ対応する信号線に印加する。

ロウデコーダモジュール１６Ａ及び１６Ｂは、例えばアドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、それぞれメモリセルアレイ１１Ａ及び１１Ｂ内の１個のブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６Ａ及び１６Ｂは、例えばドライバ回路１５が生成した電圧を、それぞれメモリセルアレイ１１Ａ及び１１Ｂ内で選択したブロックＢＬＫに設けられた配線に転送する。

センスアンプモジュール１７Ａ及び１７Ｂは、例えばメモリコントローラ２０から受信した書き込みデータＤＡＴに応じて、それぞれメモリセルアレイ１１Ａ及び１１Ｂに対応するビット線に所望の電圧を印加する。また、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれは、対応するビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２０に送信する。

論理回路１８は、半導体メモリ１０の入出力回路と、センスアンプモジュール１７との間に接続される。そして、論理回路１８は、例えば読み出し動作時において、センスアンプモジュール１７Ａの読み出し結果と、センスアンプモジュール１７Ｂの読み出し結果とに基づいて、読み出しデータを確定する。また、論理回路１８は、受け取ったデータを半導体メモリ１０の入出力回路とセンスアンプモジュール１７との間で転送することも出来る。

以下では、メモリセルアレイ１１、ロウデコーダモジュール１６、及びセンスアンプモジュール１７の組のことを、プレーンと称する。第１実施形態に係る半導体メモリ１０は、メモリセルアレイ１１Ａ、ロウデコーダモジュール１６Ａ、及びセンスアンプモジュール１７Ａを含むプレーンＰＬ１と、メモリセルアレイ１１Ｂ、ロウデコーダモジュール１６Ｂ、及びセンスアンプモジュール１７Ｂを含むプレーンＰＬ２とを含んでいる。

プレーンＰＬ１及びＰＬ２は、シーケンサ１４によって独立に制御され得る。そして、第１実施形態に係る半導体メモリ１０では、プレーンＰＬ１及びＰＬ２間で関連付けられたブロックＢＬＫの組によってデータが記憶される。例えば、プレーンＰＬ１内のブロックＢＬＫ０～ＢＬＫｎが、それぞれプレーンＰＬ２内のブロックＢＬＫ０～ＢＬＫｎに関連付けられている。プレーンＰＬ１及びＰＬ２間のブロックＢＬＫの関連付けは、任意の組み合わせに設計され得る。データの記憶方法の詳細については後述する。

（メモリコントローラ２０の構成）
メモリコントローラ２０は、外部のホスト機器からの命令に応答して、半導体メモリ１０に対してデータの読み出し、書き込み、及び消去等を命令する。

図１に示すように、メモリコントローラ２０は、例えばホストインターフェイス回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、バッファメモリ２４、ＥＣＣ（Error Correction Code）回路２５、及びＮＡＮＤインターフェイス回路２６を備えている。

ホストインターフェイス回路２１は、外部のホスト機器と接続され、メモリコントローラ２０及びホスト機器間のデータ、コマンド、及びアドレスの転送を制御する。ホストインターフェイス回路２１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格をサポートする。

ＣＰＵ２２は、メモリコントローラ２０全体の動作を制御する。例えばＣＰＵ２２は、ホスト機器から受信した書き込み命令に応答して、書き込みコマンドを発行する。また、ＣＰＵ２２は、例えばウェアレベリング等、半導体メモリ１０のメモリ空間を管理するための様々な処理を実行する。

ＲＡＭ２３は、例えばＤＲＡＭ（Dynamic Random Access Memory)等の揮発性メモリである。ＲＡＭ２３は、ＣＰＵ２２の作業領域として使用され得る。例えば、ＲＡＭ２３は、半導体メモリ１０を管理するためのファームウェア、各種管理テーブル、各種動作時におけるカウント結果等を保持する。

バッファメモリ２４は、例えばメモリコントローラ２０が半導体メモリ１０から受信した読み出しデータや、ホスト機器から受信した書き込みデータ等を一時的に保持する。

ＥＣＣ回路２５は、エラー訂正に関する処理を実行する。具体的には、書き込み動作時にＥＣＣ回路２５は、ホスト機器から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時にＥＣＣ回路２５は、半導体メモリ１０から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正する。

ＮＡＮＤインターフェイス回路２６は、メモリコントローラ２０と半導体メモリ１０との間のデータ、コマンド、及びアドレス等の転送を制御する。半導体メモリ１０とメモリコントローラ２０との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。

具体的には、半導体メモリ１０とメモリコントローラ２０との間の通信には、例えばコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。

コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１０が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１０が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１０に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１０に命令する信号である。

レディビジー信号ＲＢｎは、半導体メモリ１０がメモリコントローラ２０からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２０に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。

以上で説明した半導体メモリ１０及びメモリコントローラ２０は、それらの組み合わせにより１個の半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

尚、メモリコントローラ２０は、カウンタを備えていても良い。この場合にメモリコントローラ２０は、例えばカウンタの保持するカウント数に基づいて、書き込み動作を実行するワード線ＷＬの順番等を制御する。

［１－１－２］メモリセルアレイ１１の構成
（回路構成について）
図２は、第１実施形態に係る半導体メモリ１０の備えるメモリセルアレイ１１の回路構成の一例を、メモリセルアレイ１１に含まれた複数のブロックＢＬＫのうち１個のブロックＢＬＫを抽出して示している。

図２に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含んでいる。

各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２間に直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイ１１の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。

第１実施形態に係る半導体メモリ１０では、プレーンＰＬ１内の１個のメモリセルトランジスタＭＴと、プレーンＰＬ２内の１個のメモリセルトランジスタＭＴとの組によって、６ビットデータが記憶され得る。

本明細書では、１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴのことを、「セルユニットＣＵ」と称する。また、プレーンＰＬ１内の１個のセルユニットＣＵとプレーンＰＬ２内の１個のセルユニットＣＵとの組において、プレーンＰＬ１及びＰＬ２間のメモリセルトランジスタＭＴの組の各々が１ビットデータを記憶した場合に、当該セルユニットＣＵの組み合わせが記憶するデータの総量のことを「１ページデータ」と定義する。

つまり、第１実施形態に係る半導体メモリ１０では、プレーンＰＬ１に含まれた１個のセルユニットＣＵと、プレーンＰＬ２に含まれた１個のセルユニットＣＵとの組み合わせによって、６ページデータが記憶され得る。

プレーンＰＬ１及びＰＬ２のそれぞれのセルユニットＣＵの組によって記憶される６ページデータは、第１ページデータ、第２ページデータ、第３ページデータ、第４ページデータ、第５ページデータ、第６ページデータを含む。本明細書では、第１ページデータ、第２ページデータ、第３ページデータ、第４ページデータ、第５ページデータ、及び第６ページデータが、それぞれ第１ビットデータ、第２ビットデータ、第３ビットデータ、第４ビットデータ、第５ビットデータ、及び第６ビットデータを含むものと定義する。

（平面レイアウトについて）
図３は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示している。尚、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応し、Ｚ方向は半導体メモリ１０が形成される半導体基板３０の表面に対する鉛直方向に対応している。

図３に示すように、複数のストリングユニットＳＵは、例えば各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。

各ストリングユニットＳＵは、複数のメモリピラーＭＨを含んでいる。複数のメモリピラーＭＨのそれぞれは、例えば１個のＮＡＮＤストリングＮＳに対応している。複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配置される。各メモリピラーＭＨには、例えば少なくとも１本のビット線ＢＬが重なっている。そして、各メモリピラーＭＨは、コンタクトＣＰを介して１本のビット線ＢＬに接続される。

また、メモリセルアレイ１１には、例えば複数のスリットＳＬＴが設けられる。複数のスリットＳＬＴは、例えば各々がＹ方向に延伸して設けられ、Ｘ方向に配列している。スリットＳＬＴには、例えば絶縁体が埋め込まれる。隣り合うスリットＳＬＴ間には、例えば１個のストリングユニットＳＵが設けられる。尚、隣り合うスリットＳＬＴ間には、複数のストリングユニットＳＵが設けられても良い。

（断面構造について）
図４は、第１実施形態に係る半導体メモリ１０の備えるメモリセルアレイ１１の断面構造の一例を示している。尚、以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。

図４に示すように、メモリセルアレイ１１が形成される領域には、半導体基板３０、導電体３１～４２、メモリピラーＭＨ、及びコンタクトＣＰが含まれている。

半導体基板３０の表面は、ＸＹ平面に平行に設けられる。半導体基板３０の上方には、絶縁層を介して導電体３１が設けられる。導電体３１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。図示が省略されているが、半導体基板３０と導電体３１との間の領域には、例えばセンスアンプモジュール１７等の回路が設けられる。

導電体３１の上方には、絶縁層を介して導電体３２が設けられる。導電体３２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。

導電体３２の上方には、導電体３３～４０が順に積層される。導電体３３～４０のうちＺ方向に隣り合う導電体は、絶縁層を介して積層される。導電体３３～４０のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。例えば導電体３３～４０は、それぞれワード線ＷＬ０～ＷＬ７として使用される。

導電体４０の上方には、絶縁層を介して導電体４１が設けられる。導電体４１は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。

導電体４１の上方には、絶縁層を介して導電体４２が設けられる。導電体４２は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体４２は、Ｘ方向に沿って配列している。

スリットＳＬＴは、例えばＹＺ平面に沿って広がった板状に形成され、導電体３２～４１を分断している。スリットＳＬＴの上端は、例えばメモリピラーＭＨの上端を含む層と導電体４２が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体３１に接触している。

メモリピラーＭＨは、例えばＺ方向に沿って延伸した柱状に形成され、導電体３２～４１を貫通している。メモリピラーＭＨの上端は、例えば導電体４１が設けられた層と導電体４２が設けられた層との間の層に含まれている。メモリピラーＭＨの下端は、例えば導電体３１に接触している。

また、メモリピラーＭＨは、例えばブロック絶縁膜４３、絶縁膜４４、トンネル酸化膜４５、及び半導体部材４６を含んでいる。

ブロック絶縁膜４３は、Ｚ方向に延伸したメモリホールの内壁に設けられる。ブロック絶縁膜４３の内壁には、絶縁膜４４が設けられる。絶縁膜４４の内壁には、トンネル酸化膜４５が設けられる。トンネル酸化膜４５の内壁には、半導体部材４６が設けられる。半導体部材４６の下部は、導電体３１に接触している。尚、半導体部材４６の内壁に、さらに異なる材料が形成されても良いし、エアーギャップが形成されても良い。

半導体部材４６上には、柱状のコンタクトＣＰが設けられる。コンタクトＣＰの上面には、１個の導電体４２、すなわち１本のビット線ＢＬが接触している。尚、メモリピラーＭＨと導電体４２との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。

以上で説明したメモリピラーＭＨの構成では、例えばメモリピラーＭＨと導電体３２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと導電体３３～４０とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。メモリピラーＭＨと導電体４１とが交差する部分が、選択トランジスタＳＴ１として機能する。

つまり、本例において、絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。半導体部材４６は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。

尚、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれは、任意の個数に設計され得る。

また、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更され得る。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体３２が割り当てられても良く、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体４１が割り当てられても良い。

［１－１－３］ロウデコーダモジュール１６の構成
図５は、第１実施形態に係る半導体メモリ１０の備えるロウデコーダモジュール１６の回路構成の一例を示している。

図５に示すように、ロウデコーダモジュール１６は、例えばロウデコーダＲＤ０～ＲＤｎを含んでいる。

ロウデコーダＲＤは、ブロックＢＬＫの選択に使用される。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。

ロウデコーダＲＤは、例えばブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ１～ＴＲ１３を含んでいる。

ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。そしてブロックデコーダＢＤは、デコード結果に基づいて、所定の電圧を転送ゲート線ＴＧに印加する。転送ゲート線ＴＧは、トランジスタＴＲ１～ＴＲ１３のゲートに共通接続される。トランジスタＴＲ１～ＴＲ１３は、ドライバ回路１５から配線された各種信号線と、関連付けられたブロックＢＬＫの各種配線との間に接続される。

具体的には、ドライバ回路１５には、信号線ＳＧＤＤ０～ＳＧＤＤ３と、信号線ＣＧ０～ＣＧ７と、信号線ＳＧＳＤとが接続されている。信号線ＳＧＤＤ０～ＳＧＤＤ３は、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に対応している。信号線ＣＧ０～ＣＧ７は、それぞれワード線ＷＬ０～ＷＬ７に対応している。信号線ＳＧＳＤは、選択ゲート線ＳＧＳに対応している。

トランジスタＴＲ１の一端は、信号線ＳＧＳＤに接続され、トランジスタＴＲ１の他端は、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ２～ＴＲ９の一端は、それぞれ信号線ＣＧ０～ＣＧ７に接続され、トランジスタＴＲ２～ＴＲ９の他端は、それぞれワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ１０～ＴＲ１３の一端は、信号線ＳＧＤＤ０～ＳＧＤＤ３に接続され、トランジスタＴＲ１０～ＴＲ１３の他端は、選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。

以上の構成により、ロウデコーダモジュール１６は、各種動作を実行するブロックＢＬＫを選択することが出来る。

具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベルの電圧を転送ゲート線ＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。

例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤ０に含まれたトランジスタＴＲ１～ＴＲ１３がオン状態になり、その他のロウデコーダＲＤに含まれたトランジスタＴＲ１～ＴＲ１３がオフ状態になる。

この場合、ブロックＢＬＫ０に設けられた各種配線と、対応する信号線との間の電流経路が形成され、他のブロックＢＬＫに設けられた各種配線と、対応する信号線との間の電流経路が遮断される。その結果、ドライバ回路１５によって各信号線に印加された電圧が、ロウデコーダＲＤ０を介して、選択されたブロックＢＬＫ０に設けられた各種配線に印加される。ロウデコーダモジュール１６は、その他のブロックＢＬＫが選択された場合についても同様に動作することが可能である。

［１－１－４］センスアンプモジュール１７の構成
図６は、第１実施形態に係る半導体メモリ１０の備えるセンスアンプモジュール１７の回路構成の一例を示している。

図６に示すように、センスアンプモジュール１７は、例えばセンスアンプユニットＳＡＵ０～ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられている。

各センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続される。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。ラッチ回路ＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用され得る。

ラッチ回路ＸＤＬは、半導体メモリ１０のキャッシュメモリとして機能することも出来る。例えば、半導体メモリ１０は、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＥＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いている場合にレディ状態になることが可能である。

図７は、第１実施形態に係る半導体メモリの備えるセンスアンプモジュール１７のより詳細な回路構成の一例を、センスアンプモジュール１７に含まれた複数のセンスアンプユニットＳＡＵのうち１個のセンスアンプユニットＳＡＵを抽出して示している。

図７に示すように、センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ５０、ｎチャネルＭＯＳトランジスタ５１～５８、及びキャパシタ５９を含んでいる。ラッチ回路ＳＤＬは、例えばインバータ６０及び６１、並びにｎチャネルＭＯＳトランジスタ６２及び６３を含んでいる。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

トランジスタ５０の一端は、電源線に接続される。トランジスタ５０のゲートは、ノードＩＮＶに接続される。トランジスタ５０の一端に接続された電源線には、例えば電源電圧ＶＤＤが印加される。トランジスタ５１の一端は、トランジスタ５０の他端に接続される。トランジスタ５１の他端はノードＣＯＭに接続される。トランジスタ５１のゲートには、制御信号ＢＬＸが入力される。

トランジスタ５２の一端は、ノードＣＯＭに接続される。トランジスタ５２のゲートには、制御信号ＢＬＣが入力される。トランジスタ５３は、例えば高耐圧のｎチャネルＭＯＳトランジスタである。トランジスタ５３の一端は、トランジスタ５２の他端に接続される。トランジスタ５３の他端は、対応するビット線ＢＬに接続される。トランジスタ５３のゲートには、制御信号ＢＬＳが入力される。

トランジスタ５４の一端は、ノードＣＯＭに接続される。トランジスタ５４の他端は、ノードＳＲＣに接続される。トランジスタ５４のゲートは、ノードＩＮＶに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。トランジスタ５５の一端は、トランジスタ５０の他端に接続される。トランジスタ５５の他端は、ノードＳＥＮに接続される。トランジスタ５５のゲートには、制御信号ＨＬＬが入力される。

トランジスタ５６の一端は、ノードＳＥＮに接続される。トランジスタ５６の他端は、ノードＣＯＭに接続される。トランジスタ５６のゲートには、制御信号ＸＸＬが入力される。トランジスタ５７の一端は、接地される。トランジスタ５７のゲートは、ノードＳＥＮに接続される。

トランジスタ５８の一端は、トランジスタ５７の他端に接続される。トランジスタ５８の他端は、バスＬＢＵＳに接続される。トランジスタ５８のゲートには、制御信号ＳＴＢが入力される。キャパシタ５９の一端は、ノードＳＥＮに接続される。キャパシタ５９の他端には、クロックＣＬＫが入力される。

インバータ６０の入力ノードは、ノードＬＡＴに接続される。インバータ６０の出力ノードは、ノードＩＮＶに接続される。インバータ６１の入力ノードは、ノードＩＮＶに接続される。インバータ６１の出力ノードは、ノードＬＡＴに接続される。

トランジスタ６２の一端は、ノードＩＮＶに接続される。トランジスタ６２の他端は、バスＬＢＵＳに接続される。トランジスタ６２のゲートには、制御信号ＳＴＩが入力される。トランジスタ６３の一端は、ノードＬＡＴに接続される。トランジスタ６３の他端は、バスＬＢＵＳに接続される。トランジスタ６３のゲートには、制御信号ＳＴＬが入力される。

以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢのそれぞれは、例えばシーケンサ１４によって生成される。センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。

以下の説明において、「制御信号ＳＴＢをアサートする」とは、シーケンサ１４が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。センスアンプモジュール１７の構成によっては、「制御信号ＳＴＢをアサートする」という動作が、シーケンサ１４が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させることに対応する場合もある。

尚、センスアンプモジュール１７の構成は、以上で説明した構成に限定されず、種々変更することが出来る。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、プレーンＰＬ１内の１個のセルユニットＣＵとプレーンＰＬ２内の１個のセルユニットＣＵとの組が記憶するページ数に基づいて適宜変更することが出来る。図６では、センスアンプユニットＳＡＵに６個のラッチ回路（ラッチ回路ＡＤＬ～ＥＤＬ及びＸＤＬ）が設けられた場合について例示されたが、ラッチ回路の数は減らすことも可能である。

また、論理回路１８は、例えば読み出し動作時において、センスアンプモジュール１７内のセンスアンプユニットＳＡＵｉ（ｉは変数）の読み出し結果と、センスアンプユニットＳＡＵｉとは異なるセンスアンプユニットＳＡＵｊ（ｊは変数）の読み出し結果とに基づいて、読み出しデータを確定することも出来る。また、センスアンプユニットＳＡＵｉの読み出し結果は、センスアンプユニットＳＡＵｉとは異なるセンスアンプユニットＳＡＵｊへ転送することも出来る。そして、センスアンプユニットＳＡＵｊは、例えばノードＳＥＮをダイナミックラッチとして用いた演算により、論理回路１８と同様の演算を実行し得る。これにより確定した読み出しデータは、センスアンプユニットＳＡＵｊ内のラッチ回路ＸＤＬから、半導体メモリ１０の入出力回路へ転送される。

［１－１－５］メモリセルトランジスタＭＴの閾値分布について
図８は、第１実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。図８に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。

図８に示すように、第１実施形態に係る半導体メモリ１０では、例えば１個のセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの閾値電圧によって、８個の閾値分布が形成され得る。

本明細書では、この８個の閾値分布（書き込みレベル）を、閾値電圧の低い方から順に、“Ｚ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。

隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。例えば、“Ｚ”レベルにおける最大の閾値電圧と、“Ａ”レベルにおける最小の閾値電圧との間に、読み出し電圧ＡＲが設定される。

同様に、“Ａ”レベル及び“Ｂ”レベル間に読み出し電圧ＢＲが設定される。“Ｂ”レベル及び“Ｃ”レベル間に読み出し電圧ＣＲが設定される。“Ｃ”レベル及び“Ｄ”レベル間に読み出し電圧ＤＲが設定される。“Ｄ”レベル及び“Ｅ”レベル間に読み出し電圧ＥＲが設定される。“Ｅ”レベル及び“Ｆ”レベル間に読み出し電圧ＦＲが設定される。“Ｆ”レベル及び“Ｇ”レベル間に読み出し電圧ＧＲが設定される。

例えば、メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＡＲが印加されると、閾値電圧が“Ｚ”レベルに分布している場合にオン状態になり、“Ａ”レベル以上に分布している場合にオフ状態になる。

同様に、メモリセルトランジスタＭＴは、ゲートに読み出し電圧ＢＲが印加されると、閾値電圧が“Ａ”レベル以下に分布している場合にオン状態になり、“Ｂ”レベル以上に分布している場合にオフ状態になる。ゲートにその他の読み出し電圧が印加された場合においても、メモリセルトランジスタＭＴは閾値電圧に応じてオン状態又はオフ状態になる。

最も高い閾値分布よりも高い電圧には、読み出しパス電圧ＶＲＥＡＤが設定される。具体的には、読み出しパス電圧ＶＲＥＡＤは、“Ｇ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出しパス電圧ＶＲＥＡＤが印加されると、記憶するデータに依らずにオン状態になる。

また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルに対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。

ベリファイ電圧ＡＶは、“Ｚ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間、且つ“Ａ”レベルの近傍に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間、且つ“Ｂ”レベルの近傍に設定される。その他のベリファイ電圧も同様に、対応する書き込みレベルの近傍に設定される。つまり、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりも高い電圧に設定される。

［１－１－６］データの割り付けについて
図９及び図１０は、第１実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図９及び図１０に示すように、第１実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける８種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける８種類の閾値電圧とによって、６４種類の組み合わせが形成され得る。そして、第１実施形態では、例えば以下に示すように、６４種類の組み合わせに対してそれぞれ異なる６ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１１０１００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１１１１０１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１１１００１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１０１００１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１０１０１１”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“１０００１０”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“１０００００”データ
（９）“Ａ”レベル、“Ｚ”レベル：“１１１０００”データ
（１０）“Ａ”レベル、“Ａ”レベル：“１１１１００”データ
（１１）“Ａ”レベル、“Ｂ”レベル：“１１０１０１”データ
（１２）“Ａ”レベル、“Ｃ”レベル：“１１０００１”データ
（１３）“Ａ”レベル、“Ｄ”レベル：“１００００１”データ
（１４）“Ａ”レベル、“Ｅ”レベル：“１０００１１”データ
（１５）“Ａ”レベル、“Ｆ”レベル：“１０１０１０”データ
（１６）“Ａ”レベル、“Ｇ”レベル：“１０１０００”データ。

（１７）“Ｂ”レベル、“Ｚ”レベル：“１１１１１０”データ
（１８）“Ｂ”レベル、“Ａ”レベル：“１１１０１０”データ
（１９）“Ｂ”レベル、“Ｂ”レベル：“１１００１１”データ
（２０）“Ｂ”レベル、“Ｃ”レベル：“１１０１１１”データ
（２１）“Ｂ”レベル、“Ｄ”レベル：“１００１１１”データ
（２２）“Ｂ”レベル、“Ｅ”レベル：“１００１０１”データ
（２３）“Ｂ”レベル、“Ｆ”レベル：“１０１１００”データ
（２４）“Ｂ”レベル、“Ｇ”レベル：“１０１１１０”データ
（２５）“Ｃ”レベル、“Ｚ”レベル：“１１０１１０”データ
（２６）“Ｃ”レベル、“Ａ”レベル：“１１００１０”データ
（２７）“Ｃ”レベル、“Ｂ”レベル：“１１１０１１”データ
（２８）“Ｃ”レベル、“Ｃ”レベル：“１１１１１１”データ
（２９）“Ｃ”レベル、“Ｄ”レベル：“１０１１１１”データ
（３０）“Ｃ”レベル、“Ｅ”レベル：“１０１１０１”データ
（３１）“Ｃ”レベル、“Ｆ”レベル：“１００１００”データ
（３２）“Ｃ”レベル、“Ｇ”レベル：“１００１１０”データ。

（３３）“Ｄ”レベル、“Ｚ”レベル：“０１０１１０”データ
（３４）“Ｄ”レベル、“Ａ”レベル：“０１００１０”データ
（３５）“Ｄ”レベル、“Ｂ”レベル：“０１１０１１”データ
（３６）“Ｄ”レベル、“Ｃ”レベル：“０１１１１１”データ
（３７）“Ｄ”レベル、“Ｄ”レベル：“００１１１１”データ
（３８）“Ｄ”レベル、“Ｅ”レベル：“００１１０１”データ
（３９）“Ｄ”レベル、“Ｆ”レベル：“０００１００”データ
（４０）“Ｄ”レベル、“Ｇ”レベル：“０００１１０”データ
（４１）“Ｅ”レベル、“Ｚ”レベル：“０１０１１１”データ
（４２）“Ｅ”レベル、“Ａ”レベル：“０１００１１”データ
（４３）“Ｅ”レベル、“Ｂ”レベル：“０１１０１０”データ
（４４）“Ｅ”レベル、“Ｃ”レベル：“０１１１１０”データ
（４５）“Ｅ”レベル、“Ｄ”レベル：“００１１１０”データ
（４６）“Ｅ”レベル、“Ｅ”レベル：“００１１００”データ
（４７）“Ｅ”レベル、“Ｆ”レベル：“０００１０１”データ
（４８）“Ｅ”レベル、“Ｇ”レベル：“０００１１１”データ。

（４９）“Ｆ”レベル、“Ｚ”レベル：“０１０００１”データ
（５０）“Ｆ”レベル、“Ａ”レベル：“０１０１０１”データ
（５１）“Ｆ”レベル、“Ｂ”レベル：“０１１１００”データ
（５２）“Ｆ”レベル、“Ｃ”レベル：“０１１０００”データ
（５３）“Ｆ”レベル、“Ｄ”レベル：“００１０００”データ
（５４）“Ｆ”レベル、“Ｅ”レベル：“００１０１０”データ
（５５）“Ｆ”レベル、“Ｆ”レベル：“００００１１”データ
（５６）“Ｆ”レベル、“Ｇ”レベル：“０００００１”データ
（５７）“Ｇ”レベル、“Ｚ”レベル：“０１００００”データ
（５８）“Ｇ”レベル、“Ａ”レベル：“０１０１００”データ
（５９）“Ｇ”レベル、“Ｂ”レベル：“０１１１０１”データ
（６０）“Ｇ”レベル、“Ｃ”レベル：“０１１００１”データ
（６１）“Ｇ”レベル、“Ｄ”レベル：“００１００１”データ
（６２）“Ｇ”レベル、“Ｅ”レベル：“００１０１１”データ
（６３）“Ｇ”レベル、“Ｆ”レベル：“００００１０”データ
（６４）“Ｇ”レベル、“Ｇ”レベル：“００００００”データ。

図１１は、図９及び図１０に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。尚、以下の説明では、第１ページ、第２ページ、第３ページ、第４ページ、第５ページ、及び第６ページを対象とした読み出し動作のことを、それぞれ第１ページ読み出し、第２ページ読み出し、第３ページ読み出し、第４ページ読み出し、第５ページ読み出し、及び第６ページ読み出しと称する。

図１１に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＥＲ及びＧＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＥＲ及びＧＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果とにより確定される。

そして、第１実施形態に係る半導体メモリ１０において、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

図１２～図１５は、上述した閾値電圧の６４種類の組み合わせに対して図１１に示された読み出し電圧を用いた読み出し動作が実行された場合における、プレーンＰＬ１の読み出し結果とプレーンＰＬ２の読み出し結果との一覧表を示している。

図１２～図１５において、プレーンＰＬ１及びＰＬ２の読み出し結果の組み合わせでハッチングが付加されていない箇所は、読み出しデータが“１”であることを示し、ハッチングが付加されている箇所は、読み出しデータが“０”であることを示している。このように、図１１に示されたデータの定義と閾値電圧の６４種類の組み合わせとによって、図９及び図１０に示されたデータの割り付けを導出することも出来る。

［１－２］動作
次に、第１実施形態に係る半導体メモリ１０の書き込み動作及び読み出し動作について順に説明する。

尚、以下の説明において、半導体メモリ１０が動作を開始する前に、レディビジー信号ＲＢｎは“Ｈ”レベル（レディ状態）、プレーンＰＬ１及びＰＬ２のそれぞれの選択ワード線ＷＬselの電圧は接地電圧ＶＳＳであるものとする。

また、以下の説明において、プレーンＰＬ１の選択ワード線ＷＬselには、ドライバ回路１５とロウデコーダモジュール１６Ａによって電圧が印加され、プレーンＰＬ２の選択ワード線ＷＬselには、ドライバ回路１５とロウデコーダモジュール１６Ｂによって電圧が印加されるものとする。

［１－２－１］書き込み動作
書き込み動作において半導体メモリ１０は、プログラムループを繰り返し実行する。各プログラムループは、プログラム動作及びベリファイ動作を含んでいる。

プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。各プログラムループのプログラム動作において、既に所望の閾値電圧に達しているメモリセルトランジスタＭＴは、書き込み禁止に設定される。書き込み禁止のメモリセルトランジスタＭＴでは、例えばセルフブースト技術によって閾値電圧の上昇が抑制される。

ベリファイ動作は、メモリセルトランジスタＭＴが所望の閾値電圧に達したかどうかを判定する読み出し動作である。ベリファイ動作では、書き込みデータに基づいて、センスアンプユニットＳＡＵ毎にベリファイされる書き込みレベルが決定される。ベリファイ動作において、所望の閾値電圧に達したことが確認されたメモリセルトランジスタＭＴは、当該レベルのベリファイにパスしたと判定される。

図１６は、第１実施形態に係る半導体メモリ１０の書き込み動作におけるコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。尚、以下の説明において、書き込み対象のビット線ＢＬとは、書き込み対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを示し、書き込み禁止のビット線ＢＬとは、書き込み禁止のメモリセルトランジスタＭＴに接続されたビット線ＢＬのことを示している。

図１６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１を送信する。コマンドセットＣＳ１は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第１ビットに対応する書き込みデータ（第１ページデータ）とを含んでいる。半導体メモリ１０が受信した第１ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＡＤＬに転送させる。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ２を送信する。コマンドセットＣＳ２は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第２ビットに対応する書き込みデータ（第２ページデータ）とを含んでいる。半導体メモリ１０が受信した第２ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＢＤＬに転送させる。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第３ビットに対応する書き込みデータ（第３ページデータ）とを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＣＤＬに転送させる。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第４ビットに対応する書き込みデータ（第４ページデータ）とを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第４ページデータを例えばラッチ回路ＤＤＬに転送させる。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第５ビットに対応する書き込みデータ（第５ページデータ）とを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第５ページデータを例えばラッチ回路ＥＤＬに転送させる。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第６ビットに対応する書き込みデータ（第６ページデータ）とを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬに保持された第１～第６ページデータに基づいて書き込み動作を実行する。

第１実施形態に係る半導体メモリ１０の書き込み動作において、シーケンサ１４は、プレーンＰＬ１に対する書き込み動作と、プレーンＰＬ２に対する書き込み動作とを同時に並列で実行する。以下では、プレーンＰＬ１に対する書き込み動作のことを第１プレーン書き込みと称し、プレーンＰＬ２に対する書き込み動作のことを第２プレーン書き込みと称する。

第１プレーン書き込みにおいてシーケンサ１４は、まずプログラム動作を実行する。

プログラム動作において、プレーンＰＬ１の選択ワード線ＷＬselには、プログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。

選択ワード線ＷＬselにプログラム電圧ＶＰＧＭが印加されると、書き込み対象のビット線ＢＬに接続されたＮＡＮＤストリングＮＳに含まれ、且つ選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴの電荷蓄積層に電子が注入され、当該メモリセルトランジスタＭＴの閾値電圧が上昇する。

このとき、書き込み禁止のビット線ＢＬに接続され、且つ選択ワード線ＷＬselに接続されたＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴでは、例えばセルフブースト技術によって、閾値電圧の上昇が抑制される。

そして、シーケンサ１４は、選択ワード線ＷＬselの電圧をＶＳＳに下降させると、ベリファイ動作を実行する。

ベリファイ動作において、選択ワード線ＷＬselに例えばベリファイ電圧ＡＶが印加される。選択ワード線ＷＬselにベリファイ電圧ＡＶが印加されている間に、センスアンプモジュール１７Ａ内の各センスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて、選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＡＶを超えているか否かを判定する。

以上で説明したプログラム動作及びベリファイ動作が、１回のプログラムループに相当する。次に、シーケンサ１４は、プログラム電圧ＶＰＧＭをステップアップして、同様のプログラムループを繰り返し実行する。

プログラム電圧ＶＰＧＭのステップアップ幅である電圧ＤＶＰＧＭは、任意の値に設定され得る。また、各プログラムループのベリファイ動作においてベリファイが実行される書き込みレベルの種類及び数は、プログラムループの進行に伴い適宜変更され得る。

シーケンサ１４は、各プログラムループのベリファイ動作において、例えばベリファイをパスしたメモリセルトランジスタＭＴの数が所定の数を超えたことを検知すると、当該レベルに対応するデータの書き込みが完了したものとみなす。そして、シーケンサ１４は、以降のプログラムループにおいて、書き込みが完了した書き込みレベルに対するベリファイを省略する。シーケンサ１４は、全ての書き込みレベルにおいて書き込みが完了したことを検知すると、第１プレーン書き込みを終了する。

第２プレーン書き込みの詳細は、例えば第１プレーン書き込みと同様である。第１プレーン書き込みと第２プレーン書き込みとのそれぞれが終了すると、シーケンサ１４は書き込み動作を終了し、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以上のように第１プレーン書き込み又は第２プレーン書き込みが実行されたセルユニットＣＵでは、６ページ分の書き込みデータと図９及び図１０を用いて説明したデータの割り付けとに基づいて、図８を用いて説明したようなメモリセルトランジスタＭＴの閾値分布が形成される。

以上の説明では、第１実施形態に係る半導体メモリ１０の書き込み動作において、センスアンプユニットＳＡＵに６個のラッチ回路が設けられた場合について例示されたが、ラッチ回路の数は減らすことも可能である。

以下に、図１６及び図１７を用いて、４個のラッチ回路(ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ)が設けられた場合について、図１６に示すコマンドセットＣＳ１～ＣＳ６がメモリコントローラ２０によって半導体メモリ１０へ送信された場合の、シーケンサ１４の実行する動作の一例を説明する。図１７は、第１実施形態に係る半導体メモリ１０の書き込み動作におけるシーケンサ１４の実行する動作の一例を示すフローチャートである。

図１６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１を送信する。コマンドセットＣＳ１は、第１ページに対応する動作を指示するコマンドを含み、第１ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第１ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（１））。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＡＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＳＤＬに転送させる（図１７（２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ２を送信する。コマンドセットＣＳ２は、第２ページに対応する動作を指示するコマンドを含み、第２ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第２ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（３））。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＳＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＡＤＬに転送させる（図１７（４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、第３ページに対応する動作を指示するコマンドを含み、第３ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（５））。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆～ＳＤＬ”を例えばラッチ回路ＢＤＬに転送する（図１７（６））。尚、このときの演算に用いられるダイナミックラッチとしては、例えばノードＳＥＮ、ビット線ＢＬ、及びメモリピラーＭＰ等が使用され得る。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、第４ページに対応する動作を指示するコマンドを含み、第４ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（７））。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を、例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＢＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＳＤＬ”を例えばラッチ回路ＢＤＬに転送させる（図１７（８））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、第５ページに対応する動作を指示するコマンドを含み、第５ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（９））。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆～ＳＤＬ”を例えばラッチ回路ＢＤＬに転送する。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータを例えばラッチ回路ＣＤＬに転送させる（図１７（１０））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、第６ページに対応する動作を指示するコマンドを含み、第６ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図１７（１１））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＢＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＳＤＬ”を例えばラッチ回路ＢＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータ、及びラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を例えばラッチ回路ＣＤＬに転送させる（図１７（１２））。

するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータに基づいて書き込み動作を実行する。

図１７に示した例における、各メモリセルトランジスタＭＴの閾値電圧に対するラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータを以下に示している。プレーンＰＬ１、及びプレーンＰＬ２についても同様に、各プレーン内の各閾値電圧に対してそれぞれ異なるデータが割り当てられる。
（例）“メモリセルトランジスタＭＴの閾値電圧”：“ＡＤＬに保持されたデータ／ＢＤＬに保持されたデータ／ＣＤＬに保持されたデータ”。

（１）“Ｚ”レベル：“１１１”データ
（２）“Ａ”レベル：“１１０”データ
（３）“Ｂ”レベル：“１００”データ
（４）“Ｃ”レベル：“１０１”データ
（５）“Ｄ”レベル：“００１”データ
（６）“Ｅ”レベル：“０００”データ
（７）“Ｆ”レベル：“０１０”データ
（８）“Ｇ”レベル：“０１１”データ。

［１－２－２］読み出し動作
第１実施形態に係る半導体メモリ１０は、ページ単位で読み出し動作を実行することが可能である。以下に、第１実施形態に係る半導体メモリ１０における第１ページ読み出し、第２ページ読み出し、第３ページ読み出し、第４ページ読み出し、第５ページ読み出し、及び第６ページ読み出しのそれぞれについて順に説明する。

（第１ページ読み出し）
図１８は、第１実施形態に係る半導体メモリ１０における第１ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図１８に示すように、まずメモリコントローラ２０は、例えばコマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“０１ｈ”は、第１ページに対応する動作を指示するコマンドである。コマンド“００ｈ”は、読み出し動作を指示するコマンドである。コマンド“３０ｈ”は、半導体メモリ１０に、受信したコマンド及びアドレスに基づいた読み出し動作の開始を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１ページ読み出しを開始する。

第１ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する読み出し動作を実行し、プレーンＰＬ２に対する読み出し動作を実行しない。以下では、プレーンＰＬ１に対する読み出し動作のことを第１プレーン読み出しと称し、プレーンＰＬ２に対する読み出し動作のことを第２プレーン読み出しと称する。

第１ページ読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに読み出し電圧ＤＲが印加される。そして、シーケンサ１４は、プレーンＰＬ１の選択ワード線ＷＬselに読み出し電圧ＤＲが印加されている間に、プレーンＰＬ１に対応する制御信号ＳＴＢをアサートする。

すると、センスアンプモジュール１７Ａ内の各センスアンプユニットＳＡＵが、対応するビット線ＢＬの電圧に基づいて、選択ワード線ＷＬselに接続されたメモリセルトランジスタＭＴの閾値電圧が読み出し電圧ＤＲを超えているか否かを判定する。

読み出し電圧ＤＲによる読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。このように、読み出し結果がいずれかのラッチ回路に保持されると、シーケンサ１４は第１プレーン読み出しを終了する。

第１プレーン読み出しが終了すると、シーケンサ１４は、第１プレーン読み出しの読み出し結果を例えばプレーンＰＬ１内のセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体メモリ１０から読み出しデータＤＡＴを出力させる。

具体的には、プレーンＰＬ１内のラッチ回路ＸＤＬに保持されたデータが、メモリコントローラ２０の制御に基づいて論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ１のデータと図１１に示されたデータの定義に基づいて第１ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

尚、第１実施形態に係る半導体メモリ１０の第１ページ読み出しでは、プレーンＰＬ１の読み出し結果のみで読み出しデータが確定するため、論理回路１８は、プレーンＰＬ１から転送されたデータをそのままメモリコントローラ２０に転送しても良い。

以下の説明では、読み出し電圧が印加された際には、当該読み出し電圧が印加された期間において制御信号ＳＴＢがアサートされるものとする。また、複数の読み出し電圧が順に印加される場合には、複数の読み出し結果の論理演算が実行されることによって、“０”データ又は“１”データが確定するものとする。

（第２ページ読み出し）
図１９は、第１実施形態に係る半導体メモリ１０における第２ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図１９に示すように、まず、メモリコントローラ２０は、例えばコマンド“０２ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０２ｈ”は、第２ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第２ページ読み出しを開始する。

第２ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ２に対する第２プレーン読み出し動作を実行し、プレーンＰＬ１に対する第１プレーン読み出しを実行しない。

第２ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＤＲを用いた読み出し動作が実行される。この読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第２プレーン読み出しが終了すると、シーケンサ１４は、第２プレーン読み出しの読み出し結果を例えばプレーンＰＬ２内のセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体メモリ１０から読み出しデータＤＡＴを出力させる。

具体的には、プレーンＰＬ２内のラッチ回路ＸＤＬに保持されたデータが、メモリコントローラ２０の制御に基づいて論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ２のデータと図１１に示されたデータの定義に基づいて第２ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

尚、第１実施形態に係る半導体メモリ１０の第２ページ読み出しでは、プレーンＰＬ１の読み出し結果のみで読み出しデータが確定するため、論理回路１８は、プレーンＰＬ２から転送されたデータをそのままメモリコントローラ２０に転送しても良い。

（第３ページ読み出し）
図２０は、第１実施形態に係る半導体メモリ１０における第３ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２０に示すように、まず、メモリコントローラ２０は、例えばコマンド“０３ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０３ｈ”は、第３ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第３ページ読み出しを開始する。

第３ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

尚、本明細書において、“第１プレーン読み出しと、第２プレーン読み出しとを同時に並列で実行する”とは、プレーンＰＬ１において１種類の読み出し電圧が印加されるタイミング及び期間と、プレーンＰＬ２において１種類の読み出し電圧が印加されるタイミング及び期間とが略同じであることを示している。

第３ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＡＲ及びＣＲを用いた読み出し動作が実行される。この読み出し電圧ＡＲ及びＣＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第３ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ及びＦＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、例えばシーケンサ１４は、プレーンＰＬ１において、第１プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させ、プレーンＰＬ２において、第２プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させる。この後、シーケンサ１４は、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体メモリ１０から読み出しデータＤＡＴを出力させる。

具体的には、プレーンＰＬ１及びＰＬ２内のそれぞれのラッチ回路ＸＤＬに保持されたデータが、メモリコントローラ２０の制御に基づいて論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ１及びＰＬ２のデータと図１１に示されたデータの定義とに基づいて第３ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第４ページ読み出し）
図２１は、第１実施形態に係る半導体メモリ１０における第４ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２１に示すように、まず、メモリコントローラ２０は、例えばコマンド“０４ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０４ｈ”は、第４ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第４ページ読み出しを開始する。

第４ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第４ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ及びＦＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第４ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＡＲ及びＣＲを用いた読み出し動作が実行される。この読み出し電圧ＡＲ及びＣＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第３ページ読み出しと同様であり、論理回路１８は、図１１に示されたデータの定義に基づいて第４ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第５ページ読み出し）
図２２は、第１実施形態に係る半導体メモリ１０における第５ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２２に示すように、まず、メモリコントローラ２０は、例えばコマンド“０５ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０５ｈ”は、第５ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第３ページ読み出しを開始する。

第５ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第５ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ及びＦＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第５ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行される。この読み出し電圧ＥＲ及びＧＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第３ページ読み出しと同様であり、論理回路１８は、図１１に示されたデータの定義に基づいて第５ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第６ページ読み出し）
図２３は、第１実施形態に係る半導体メモリ１０における第６ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２３に示すように、まず、メモリコントローラ２０は、例えばコマンド“０６ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０６ｈ”は、第６ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第３ページ読み出しを開始する。

第６ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第６ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行される。この読み出し電圧ＥＲ及びＧＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第６ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ及びＦＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第３ページ読み出しと同様であり、論理回路１８は、図１１に示されたデータの定義に基づいて第６ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

［１－３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１０に依れば、メモリセルに複数ビットデータを記憶させる場合における読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体メモリ１０の詳細な効果について説明する。

まず、第１実施形態の比較例として、１個のメモリセルトランジスタＭＴが３ビットデータを記憶する場合について説明する。図２４は、第１実施形態の比較例におけるデータの割り付けと読み出し電圧との一例を示している。

図２４に示すように、第１実施形態の比較例では、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルのそれぞれの閾値分布に対して、それぞれ“１１１（上位ビット／中位ビット／下位ビット）”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“１０１”データが割り当てられている。

また、第１実施形態の比較例では、図８の説明と同様に、“Ａ”レベル～“Ｇ”レベルのそれぞれに対応して、読み出し電圧及びベリファイ電圧が設定される。そして、下位ページデータは、読み出し電圧ＡＲ及びＥＲのそれぞれを用いた読み出し結果により確定される。中位ページデータは、読み出し電圧ＢＲ、ＤＲ及びＦＲのそれぞれを用いた読み出し結果により確定される。上位ページのデータは、読み出し電圧ＣＲ及びＧＲのそれぞれを用いた読み出し結果により確定される。このようなデータの割り付けは、各ページの読み出し回数に基づいて、例えば２－３－２コードと称される。第１実施形態の比較例において、１ページあたりの読み出し回数は、（２＋３＋２）／３＝２．３３回である。

これに対して、第１実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組で６ビットデータを記憶する。そして、第１実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（１＋１＋２＋２＋２＋２）／６＝１．６７回である。

このように、第１実施形態に係る半導体メモリ１０において、メモリセルトランジスタＭＴあたりの記憶容量は、第１実施形態の比較例と同様である。一方で、第１実施形態に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１実施形態の比較例よりも少なくなる。

以上のように、第１実施形態に係る半導体メモリ１０は、ページ単位の読み出し動作における読み出し回数を抑制することが出来る。従って、第１実施形態に係る半導体メモリ１０は、比較例と同等の記憶容量を実現し、且つ比較例よりも読み出し動作を高速化することが出来る。

尚、第１実施形態に係る半導体メモリ１０では、第１ページ読み出しにおいてプレーンＰＬ１の読み出し結果のみでデータが確定するため、プレーンＰＬ２に対する読み出し動作が省略される。同様に、第２ページ読み出しにおいてプレーンＰＬ２の読み出し結果のみでデータが確定するため、プレーンＰＬ１に対する読み出し動作が省略される。

このように、第１実施形態に係る半導体メモリ１０では、ページ単位の読み出し動作において、一方のプレーンに対する読み出し動作を適宜省略することが出来る。その結果、第１実施形態に係る半導体メモリ１０は、読み出し動作における消費電力を抑制することが出来る。

［１－４］第１実施形態の変形例
第１実施形態では、図９及び図１０に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１実施形態の第１～第４変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１実施形態の第１変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（ＣＲ、ＧＲ））、（（ＥＲ、ＧＲ）、（ＢＲ、ＦＲ））、（（省略）、（ＤＲ））、（（ＤＲ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、１］、［０、１、０、１］］。

（第１実施形態の第２変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ、ＧＲ））、（（ＢＲ、ＦＲ）、（ＣＲ、ＥＲ））、（（ＥＲ、ＧＲ）、（ＢＲ、ＦＲ））、（（省略）、（ＤＲ））、（（ＤＲ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、１］、［０、１、０、１］］。

（第１実施形態の第３変形例）
読み出し電圧：［（（ＡＲ、ＥＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ、ＣＲ））、（（ＢＲ、ＦＲ）、（ＥＲ、ＧＲ））、（（ＣＲ、ＧＲ）、（ＢＲ、ＦＲ））、（（省略）、（ＤＲ））、（（ＤＲ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、１］、［０、１、０、１］］。

（第１実施形態の第４変形例）
読み出し電圧：［（（ＡＲ、ＧＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ、ＣＲ））、（（ＢＲ、ＦＲ）、（ＥＲ、ＧＲ））、（（ＣＲ、ＥＲ）、（ＢＲ、ＦＲ））、（（省略）、（ＤＲ））、（（ＤＲ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、１］、［０、１、０、１］］。

（第１実施形態の第５変形例）
読み出し電圧：［（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＢＲ）、（ＤＲ））、（（ＦＲ）、（ＤＲ））、（（ＡＲ、ＧＲ）、（ＢＲ、ＦＲ））、（（ＣＲ、ＥＲ）、（ＢＲ、ＦＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。 以上で示された第１実施形態の第１～第５変形例に係る半導体メモリ１０のそれぞれは、第１実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［２］第２実施形態
第２実施形態に係る半導体メモリ１０の構成は、第１実施形態に係る半導体メモリ１０の構成と同様である。第２実施形態に係る半導体メモリ１０は、２ページデータのシーケンシャル読み出しを実行する。以下に、第２実施形態に係る半導体メモリ１０について、第１実施形態と異なる点を説明する。

［２－１］読み出し動作
第２実施形態に係る半導体メモリ１０では、２ページデータのシーケンシャル読み出しとして、例えば第１及び第２ページのシーケンシャル読み出しと、第３及び第６ページのシーケンシャル読み出しと、第４及び第５ページのシーケンシャル読み出しとがそれぞれ実行され得る。

（第１及び第２ページのシーケンシャル読み出し）
図２５は、第２実施形態に係る半導体メモリ１０における第１及び第２ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２５に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｘｘｈ”は、例えば第１及び第２ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１及び第２ページのシーケンシャル読み出しを開始する。

第１及び第２ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＤＲが印加される。この読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＤＲが印加される。この読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

このとき、半導体メモリ１０は、プレーンＰＬ１内のラッチ回路ＸＤＬに第１ページデータに関する読み出し結果が保持され、プレーンＰＬ２内のラッチ回路ＸＤＬに第２ページデータに関する読み出し結果が保持された状態となっている。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体メモリ１０から読み出しデータＤＡＴを出力させる。

具体的には、第１実施形態で説明した第１ページ読み出しと同様に、プレーンＰＬ１内のラッチ回路ＸＤＬに保持された読み出し結果が論理回路１８に転送され、論理回路１８が当該読み出し結果に基づいて確定した第１ページデータをメモリコントローラ２０に出力する。第１ページデータの出力が完了すると、第１実施形態で説明した第２ページ読み出しと同様に、プレーンＰＬ２内のラッチ回路ＸＤＬに保持された読み出し結果が論理回路１８に転送され、論理回路１８が当該読み出し結果に基づいて確定した第２ページデータをメモリコントローラ２０に出力する。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、第１及び第２ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第２ページデータを出力した後に第１ページデータを出力しても良い。具体的には、入力コマンドまたはアドレスを変えることで、第２ページデータ、第１ページデータの順でデータが出力されても良い。また、第１ページデータと第２ページデータとの組を、ページサイズを大きくすることによって１つのページとして扱っても良い。

（第３及び第６ページのシーケンシャル読み出し）
図２６は、第２実施形態に係る半導体メモリ１０における第３及び第６ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２６に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｙｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｘｙｈ”は、例えば第３及び第６ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第３及び第６ページのシーケンシャル読み出しを開始する。

第３及び第６ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ及びＦＲが順に印加される。例えば、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

シーケンサ１４は、例えば第１プレーン読み出しにおいて読み出し電圧ＡＲ及びＣＲの読み出し結果が確定し且つ第２プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定したタイミングで、これらのデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２で第３ページデータに関連する読み出し結果が確定し、第３ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第３ページ読み出しと同様に、半導体メモリ１０から第３ページデータを出力させる。

このとき、半導体メモリ１０は、第３ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しとを並列で処理している。具体的には、例えばプレーンＰＬ１では、第３ページデータが出力している間に読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第３ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、並列で処理されていた第１プレーン読み出しが終了したことを検知すると、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第３ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第６ページ読み出しと同様に、半導体メモリ１０から第６ページデータを出力させる。

尚、半導体メモリ１０が第３ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第３ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第６ページデータが出力されても良い。

第２プレーン読み出しにおける読み出し電圧ＢＲ及びＦＲの読み出し結果は、第３ページデータの出力時と、第６ページデータの出力時とのそれぞれにおいて使用される。例えば、第３ページデータの出力時において、プレーンＰＬ２内のラッチ回路ＸＤＬに保持された読み出し電圧ＢＲ及びＦＲの読み出し結果は、論理回路１８に転送された後にラッチ回路ＸＤＬに維持されても良いし、その他のラッチ回路に待避されても良い。

尚、第３及び第６ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第６ページデータを出力した後に第３ページデータを出力しても良い。具体的には、入力コマンドまたはアドレスを変えることで、第６ページデータ、第３ページデータの順でデータが出力されても良い。また、第３ページデータと第６ページデータとの組を、ページサイズを大きくすることによって１つのページとして扱っても良い。この場合、第１プレーン読み出しにおいて、読み出し電圧ＥＲ、ＧＲ、ＡＲ、及びＣＲの順、又は読み出し電圧ＧＲ、ＥＲ、ＣＲ、及びＡＲの順で読み出しが実行されても良い。第２プレーン読み出しにおいて、読み出し電圧ＦＲ及びＢＲの順で読み出しが実行されても良い。

（第４及び第５ページのシーケンシャル読み出し）
図２７は、第２実施形態に係る半導体メモリ１０における第４及び第５ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２７に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｚｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｘｚｈ”は、例えば第４及び第５ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第４及び第５ページのシーケンシャル読み出しを開始する。

第４及び第５ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ及びＦＲが順に印加される。例えば、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

例えばシーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定し且つ第２プレーン読み出しにおいて読み出し電圧ＡＲ及びＣＲの読み出し結果が確定したタイミングで、これらのデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２で第４ページデータに関連する読み出し結果が確定し、第４ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第４ページ読み出しと同様に、半導体メモリ１０から第４ページデータを出力させる。

このとき、半導体メモリ１０は、第４ページデータのメモリコントローラ２０への出力と、第２プレーン読み出しとを並列で処理している。具体的には、例えばプレーンＰＬ２では、第４ページデータが出力している間に読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第４ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、並列で処理されていた第２プレーン読み出しが終了したことを検知すると、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第４ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第５ページ読み出しと同様に、半導体メモリ１０から第５ページデータを出力させる。

尚、半導体メモリ１０が第４ページデータをメモリコントローラ２０に出力している間に第２プレーン読み出しが終了する場合には、第４ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第５ページデータが出力されても良い。

第１プレーン読み出しにおける読み出し電圧ＢＲ及びＦＲの読み出し結果は、第４ページデータの出力時と、第５ページデータの出力時とのそれぞれにおいて使用される。例えば、第４ページデータの出力時において、プレーンＰＬ１内のラッチ回路ＸＤＬに保持された読み出し電圧ＢＲ及びＦＲの読み出し結果は、論理回路１８に転送された後にラッチ回路ＸＤＬに維持されても良いし、その他のラッチ回路に待避されても良い。

尚、第４及び第５ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第５ページデータを出力した後に第４ページデータを出力しても良い。具体的には、入力コマンドまたはアドレスを変えることで、第５ページデータ、第４ページデータの順でデータが出力されても良い。また、第４ページデータと第５ページデータとの組を、ページサイズを大きくすることによって１つのページとして扱っても良い。この場合、第２プレーン読み出しにおいて、読み出し電圧ＥＲ、ＧＲ、ＡＲ、及びＣＲの順、又は読み出し電圧ＧＲ、ＥＲ、ＣＲ、及びＡＲの順で読み出しが実行されても良い。第１プレーン読み出しにおいて、読み出し電圧ＦＲ及びＢＲの順で読み出しが実行されても良い。

［２－２］第２実施形態の効果
以上のように、第２実施形態に係る半導体メモリ１０は、２ページデータのシーケンシャル読み出しを実行することが出来る。また、第２実施形態に係る半導体メモリ１０では、以下に示す効果を得ることが出来る。

第２実施形態における２ページデータのシーケンシャル読み出しでは、プレーンＰＬ１の読み出し結果のみを使用する第１ページと、プレーンＰＬ２の読み出し結果のみを使用する第２ページとが組み合わされている。この場合、第１及び第２ページのシーケンシャル読み出しにおいて、プレーンＰＬ１及びＰＬ２のそれぞれで使用される読み出し電圧が１種類になる。

その結果、第２実施形態に係る半導体メモリ１０は、第１及び第２ページのシーケンシャル読み出しにおいて、プレーンＰＬ１及びＰＬ２に対して並列で実行される１回の読み出し動作によって第１及び第２ページデータを確定することが出来る。

従って、第２実施形態に係る半導体メモリ１０は、第１及び第２ページのシーケンシャル読み出しにおいて、読み出し動作を高速化することが出来る。

また、第２実施形態における２ページデータのシーケンシャル読み出しでは、プレーンＰＬ１において同じ読み出し結果が使用される第３及び第６ページが組み合わされている。プレーンＰＬ２において同じ読み出し結果が使用される第４及び第５ページが組み合わされている。

これにより、第２実施形態に係る半導体メモリ１０は、第３及び第６ページのシーケンシャル読み出しと、第４及び第５ページのシーケンシャル読み出しとのそれぞれにおいて、重複する読み出し電圧を使用する読み出し動作を省略することが出来る。

つまり、第２実施形態に係る半導体メモリ１０は、第３及び第６ページのシーケンシャル読み出しと、第４及び第５ページのシーケンシャル読み出しとのそれぞれにおいて、消費電力を抑制することが出来る。

尚、第２実施形態では、第１及び第２ページの組と、第３及び第６ページの組と、第４及び第５ページの組とによってそれぞれ２ページデータのシーケンシャル読み出しが実行される場合について例示したが、これに限定されない。２ページデータのシーケンシャル読み出しにおけるページの組み合わせは、任意の組み合わせに設定され得る。

［３］第３実施形態
第３実施形態に係る半導体メモリ１０の構成は、第１実施形態に係る半導体メモリ１０の構成と同様である。第３実施形態に係る半導体メモリ１０は、３ページデータのシーケンシャル読み出しを実行する。以下に、第３実施形態に係る半導体メモリ１０について、第１及び第２実施形態と異なる点を説明する。

［３－１］読み出し動作
第３実施形態に係る半導体メモリ１０では、３ページデータのシーケンシャル読み出しとして、例えば第１、第４、及び第５ページのシーケンシャル読み出しと、第２、第３、及び第６ページのシーケンシャル読み出しとがそれぞれ実行され得る。

（第１、第４、及び第５ページのシーケンシャル読み出し）
図２８は、第３実施形態に係る半導体メモリ１０における第１、第４、及び第５ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２８に示すように、まずメモリコントローラ２０は、例えばコマンド“ｙｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｙｘｈ”は、第１、第４、及び第５ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１、第４、及び第５ページのシーケンシャル読み出しを開始する。

第１、第４、及び第５ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ、ＦＲ、及びＤＲが順に印加される。例えば、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

例えばシーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定し且つ第２プレーン読み出しにおいて読み出し電圧ＡＲ及びＣＲの読み出し結果が確定したタイミングで、これらのデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２で第４ページデータに関連する読み出し結果が確定し、第４ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

尚、第１、第４、及び第５ページのシーケンシャル読み出しでは、第１プレーン読み出しにおける読み出し電圧ＢＲ及びＦＲの読み出し結果が、第４ページデータの出力時と、第５ページデータの出力時とのそれぞれにおいて使用される。このため、第４ページデータの出力時において、プレーンＰＬ１における読み出し電圧ＢＲ及びＦＲの読み出し結果は、論理回路１８に転送された後においても、例えばセンスアンプモジュール１７Ａ内のラッチ回路に保持される。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第４ページ読み出しと同様に、半導体メモリ１０から第４ページデータを出力させる。

このとき、半導体メモリ１０では、第４ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しと、第２プレーン読み出しとが並列で処理されている。具体的には、例えば第４ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＤＲを用いた読み出し動作が実行され、プレーンＰＬ２では読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第４ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＤＲの読み出し結果が確定したタイミングで、このデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第４ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第１ページ読み出しと同様に、半導体メモリ１０から第１ページデータを出力させる。

このとき、半導体メモリ１０は、第１ページデータのメモリコントローラ２０への出力と、第２プレーン読み出しとを並列で処理している。具体的には、例えば第１ページデータが出力されている間に、プレーンＰＬ２では読み出し電圧ＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第１ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＥＲ及びＧＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＢＲ及びＦＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＥＲ及びＧＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第１ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第５ページ読み出しと同様に、半導体メモリ１０から第５ページデータを出力させる。

尚、半導体メモリ１０が第４ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第４ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第１ページデータが出力されても良い。半導体メモリ１０が第１ページデータをメモリコントローラ２０に出力している間に第２プレーン読み出しが終了する場合には、第１ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第５ページデータが出力されても良い。

（第２、第３、及び第６ページのシーケンシャル読み出し）
図２９は、第３実施形態に係る半導体メモリ１０における第２、第３、及び第６ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図２９に示すように、まずメモリコントローラ２０は、例えばコマンド“ｙｙｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｙｙｈ”は、第２、第３、及び第６ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第２、第３、及び第６ページのシーケンシャル読み出しを開始する。

第２、第３、及び第６ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ、ＦＲ、及びＤＲが順に印加される。例えば、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

例えばシーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＡＲ及びＣＲの読み出し結果が確定し且つ第２プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定したタイミングで、これらのデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２で第３ページデータに関連する読み出し結果が確定したタイミングで、第３ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

尚、第２、第３、及び第６ページのシーケンシャル読み出しでは、第２プレーン読み出しにおける読み出し電圧ＢＲ及びＦＲの読み出し結果が、第３ページデータの出力時と、第６ページデータの出力時とのそれぞれにおいて使用される。このため、第３ページデータの出力時において、プレーンＰＬ２における読み出し電圧ＢＲ及びＦＲの読み出し結果は、論理回路１８に転送された後においても、例えばセンスアンプモジュール１７Ｂ内のラッチ回路に保持される。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第３ページ読み出しと同様に、半導体メモリ１０から第３ページデータを出力させる。

このとき、半導体メモリ１０では、第３ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しと、第２プレーン読み出しとが並列で処理されている。具体的には、例えば第３ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＥＲ及びＧＲを用いた読み出し動作が実行され、プレーンＰＬ２では読み出し電圧ＤＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第３ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＤＲの読み出し結果が確定したタイミングで、このデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第３ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第２ページ読み出しと同様に、半導体メモリ１０から第２ページデータを出力させる。

このとき、半導体メモリ１０は、第２ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しとを並列で処理している。具体的には、例えば第２ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第１ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＥＲ及びＧＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＥＲ及びＧＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＢＲ及びＦＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第２ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第６ページ読み出しと同様に、半導体メモリ１０から第６ページデータを出力させる。

尚、半導体メモリ１０が第３ページデータをメモリコントローラ２０に出力している間に第２プレーン読み出しが終了する場合には、第３ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第２ページデータが出力されても良い。半導体メモリ１０が第２ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第２ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第６ページデータが出力されても良い。

［３－２］第３実施形態の効果
以上のように、第３実施形態に係る半導体メモリ１０は、３ページデータのシーケンシャル読み出しを実行することが出来る。また、第３実施形態に係る半導体メモリ１０では、以下に示す効果を得ることが出来る。

第３実施形態における３ページデータのシーケンシャル読み出しでは、プレーンＰＬ１において１回の読み出し動作によってデータが確定する第１ページと、プレーンＰＬ１において同じ読み出し結果を使用する第２及び第６ページとが組み合わされている。同様に、プレーンＰＬ２において１回の読み出し動作によってデータが確定する第２ページと、プレーンＰＬ２において同じ読み出し結果を使用する第３及び第４ページとが組み合わされている。

これにより、第３実施形態に係る半導体メモリ１０は、第１、第３、及び第６ページのシーケンシャル読み出しと、第２、第４、及び第５ページのシーケンシャル読み出しとのそれぞれにおいて、重複する読み出し電圧を使用する読み出し動作を省略することが出来る。つまり、第３実施形態に係る半導体メモリ１０における３ページデータのシーケンシャル読み出しは、第２実施形態と同様に、消費電力を抑制することが出来る。

また、第３実施形態における３ページデータのシーケンシャル読み出しでは、重複する読み出し動作を省略することによって、異なるページの読み出し動作をプレーンＰＬ１とプレーンＰＬ２とで並列で処理することが出来る。

具体的には、例えば第１、第３、及び第６ページのシーケンシャル読み出しにおいて、第２ページに対応するプレーンＰＬ２の読み出し動作と、第６ページに対応するプレーンＰＬ１の読み出し動作とを並列で処理することが出来る。その結果、第３実施形態に係る半導体メモリ１０における３ページデータのシーケンシャル読み出しは、読み出し動作を高速化することが出来る。

尚、第３実施形態では、第１、第３、及び第６ページの組と、第２、第４、及び第５ページの組とによってそれぞれ３ページデータのシーケンシャル読み出しが実行される場合について例示したが、これに限定されない。３ページデータのシーケンシャル読み出しにおけるページの組み合わせは、任意の組み合わせに設定され得る。

以上で説明した第３実施形態では、半導体メモリ１０が最初に第４ページ又は第３ページのデータを読み出し、次に第１ページ又は第２ページのデータを読み出し、最後に第５ページ又は第６ページのデータを読み出す場合について例示した。

これに限定されず、半導体メモリ１０は、最初に第５ページ又は第６ページのデータを読み出し、次に第１ページ又は第２ページのデータを読み出し、最後に第４ページ又は第３ページのデータを読み出しても良い。

この場合、第１、第４、及び第５ページのシーケンシャル読み出しにおいて、プレーンＰＬ１は、第３実施形態と同様に読み出し電圧ＢＲ、ＦＲ、ＤＲの順に読み出し、プレーンＰＬ２は、読み出し電圧ＥＲ、ＧＲ、ＡＲ、ＣＲの順に読み出す。

また、第２、第３、及び第６ページのシーケンシャル読み出しにおいて、プレーンＰＬ２は、第３実施形態と同様に読み出し電圧ＢＲ、ＦＲ、ＤＲの順に読み出し、プレーンＰＬ１は、読み出し電圧ＥＲ、ＧＲ、ＡＲ、ＣＲの順に読み出す。

以下では、このような３ページデータのシーケンシャル読み出しの方法のことを、第３実施形態の変形例と称する。第３実施形態の変形例における３ページデータのシーケンシャル読み出しは、第３実施形態と同様の効果を得ることが出来る。

［４］第４実施形態
第４実施形態に係る半導体メモリ１０の構成は、第１実施形態に係る半導体メモリ１０の構成と同様である。第４実施形態は、第３実施形態で説明した３ページデータのシーケンシャル読み出しの変形例である。以下に、第４実施形態に係る半導体メモリ１０について、第１～第３実施形態と異なる点を説明する。

［４－１］読み出し動作
（第１、第４、及び第５ページのシーケンシャル読み出し）
図３０は、第４実施形態に係る半導体メモリ１０における第１、第４、及び第５ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図３０に示すように、まずメモリコントローラ２０は、例えばコマンド“ｚｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｚｘｈ”は、第１、第４、及び第５ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１、第４、及び第５ページのシーケンシャル読み出しを開始する。

第１、第４、及び第５ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＤＲ、ＢＲ、及びＦＲが順に印加される。例えば、読み出し電圧ＤＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

例えばシーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＤＲの読み出し結果が確定したタイミングで、このデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１で第１ページデータに関連する読み出し結果が確定し、第１ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第１ページ読み出しと同様に、半導体メモリ１０から第１ページデータを出力させる。

このとき、半導体メモリ１０では、第１ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しと、第２プレーン読み出しとが並列で処理されている。具体的には、例えば第１ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行され、プレーンＰＬ２では読み出し電圧ＣＲ、ＥＲ、及びＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第１ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＢＲ及びＦＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＡＲ及びＣＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第１ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第４ページ読み出しと同様に、半導体メモリ１０から第４ページデータを出力させる。

このとき、半導体メモリ１０は、第４ページデータのメモリコントローラ２０への出力と、第２プレーン読み出しとを並列で処理している。具体的には、例えば第４ページデータが出力されている間に、プレーンＰＬ２では読み出し電圧ＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第４ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＥＲ及びＧＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＢＲ及びＦＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＥＲ及びＧＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第４ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第５ページ読み出しと同様に、半導体メモリ１０から第５ページデータを出力させる。

尚、半導体メモリ１０が第１ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第１ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第４ページデータが出力されても良い。半導体メモリ１０が第４ページデータをメモリコントローラ２０に出力している間に第２プレーン読み出しが終了する場合には、第４ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第５ページデータが出力されても良い。

（第２、第３、及び第６ページのシーケンシャル読み出し）
図３１は、第４実施形態に係る半導体メモリ１０における第２、第３、及び第６ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図３１に示すように、まずメモリコントローラ２０は、例えばコマンド“ｚｙｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

コマンド“ｚｙｈ”は、第２、第３、及び第６ページのシーケンシャル読み出しを指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第２、第３、及び第６ページのシーケンシャル読み出しを開始する。

第２、第３、及び第６ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＣＲ、ＥＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＣＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＥＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＤＲ、ＢＲ、及びＦＲが順に印加される。例えば、読み出し電圧ＤＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＢＲ及びＦＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

例えばシーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＤＲの読み出し結果が確定したタイミングで、このデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ２で第２ページデータに関連する読み出し結果が確定し、第２ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第２ページ読み出しと同様に、半導体メモリ１０から第２ページデータを出力させる。

このとき、半導体メモリ１０では、第２ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しと、第２プレーン読み出しとが並列で処理されている。具体的には、例えば第２ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＣＲ、ＥＲ、及びＧＲを用いた読み出し動作が実行され、プレーンＰＬ２では読み出し電圧ＢＲ及びＦＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第２ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第２プレーン読み出しにおいて読み出し電圧ＢＲ及びＦＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＡＲ及びＣＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＢＲ及びＦＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第２ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第３ページ読み出しと同様に、半導体メモリ１０から第３ページデータを出力させる。

このとき、半導体メモリ１０は、第３ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しとを並列で処理している。具体的には、例えば第３ページデータが出力されている間に、プレーンＰＬ１では読み出し電圧ＧＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第３ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、第１プレーン読み出しにおいて読み出し電圧ＥＲ及びＧＲの読み出し結果が確定したタイミングで、センスアンプモジュール１７Ａ内の読み出し電圧ＥＲ及びＧＲの読み出し結果と、センスアンプモジュール１７Ｂ内の読み出し電圧ＢＲ及びＦＲの読み出し結果とをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第４ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、第１実施形態で説明した第６ページ読み出しと同様に、半導体メモリ１０から第６ページデータを出力させる。

尚、半導体メモリ１０が第２ページデータをメモリコントローラ２０に出力している間に第２プレーン読み出しが終了する場合には、第２ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第３ページデータが出力されても良い。半導体メモリ１０が第３ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第３ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第６ページデータが出力されても良い。

［４－２］第４実施形態の効果
以上で説明した第４実施形態における３ページデータのシーケンシャル読み出しと、第３実施形態における３ページデータのシーケンシャル読み出しとは、出力されるページの順番が異なっている。

このような場合においても、第４実施形態に係る半導体メモリ１０に依れば、第３実施形態に係る半導体メモリ１０と同様に、３ページデータのシーケンシャル読み出しを実行することが出来、第３実施形態と同様の効果を得ることが出来る。

［５］第５実施形態
第５実施形態に係るメモリシステム１の構成は、第１実施形態に係るメモリシステム１の構成と同様である。第５実施形態に係るメモリシステム１では、３ページデータのシーケンシャル読み出しにおいて、第３実施形態の方法と、第３実施形態の変形例の方法と、第４実施形態の方法とが使い分けられる。以下に、第５実施形態に係るメモリシステム１について、第１～第４実施形態と異なる点を説明する。

［５－１］読み出し動作
図３２は、第５実施形態に係るメモリシステム１におけるシーケンシャル読み出しの選択方法の一例を示している。

図３２に示すように、第５実施形態に係るメモリシステム１では、３ページデータのシーケンシャル読み出しにおいて、データの出力順に優先度が設定がされているかによって実行される動作が選択される。

具体的には、例えばメモリコントローラ２０は、外部のホスト機器から要求されたデータにおいて、第１ページ又は第２ページの優先度が高く設定されているかどうかを確認する（ステップＳ１０）。

第１ページ又は第２ページの優先度が高く設定されている場合、メモリコントローラ２０は、第４実施形態のシーケンシャル読み出しの実行を半導体メモリ１０に指示する（ステップＳ１１）。

第１ページ又は第２ページの優先度が高く設定されていない場合、メモリコントローラ２０は、外部のホスト機器から要求されたデータにおいて、第３ページ又は第４ページの優先度が高く設定されているかどうかを確認する（ステップＳ１２）。

第３ページ又は第４ページの優先度が高く設定されている場合、メモリコントローラ２０は、第３実施形態のシーケンシャル読み出しの実行を半導体メモリ１０に指示する（ステップＳ１３）。

第３ページ又は第４ページの優先度が高く設定されていない場合、メモリコントローラ２０は、第３実施形態の変形例のシーケンシャル読み出しの実行を半導体メモリ１０に指示する（ステップＳ１４）。

以上のように第３実施形態の方法と、第３実施形態の変形例の方法と、第４実施形態の方法とを使い分けた場合、データの出力順の優先度に基づいて、３ページデータのシーケンシャル読み出しにおいて出力されるデータの順番が異なる。

例えば、第１、第４、第５ページのシーケンシャル読み出しにおいて、ステップＳ１３におけるシーケンシャル読み出しが実行された場合、第４ページ、第１ページ、第５ページの順にデータが出力される。一方で、ステップＳ１１におけるシーケンシャル読み出しが実行された場合、第１ページ、第４ページ、第５ページの順にデータが出力される。

［５－２］第５実施形態の効果
以上のように、第５実施形態に係るメモリシステム１は、３ページデータのシーケンシャル読み出しにおいて、優先度に応じて読み出し順番を変更することが出来る。これにより、第５実施形態に係るメモリシステム１は、レイテンシを改善することが出来る。

［６］第６実施形態
第６実施形態に係る半導体メモリ１０の構成は、第１実施形態に係る半導体メモリ１０の構成と同様である。第６実施形態に係る半導体メモリ１０は、第１実施形態で説明した６ページデータの書き込みを２段階に分けて実行する。以下に、第６実施形態に係る半導体メモリ１０について、第１～第５実施形態と異なる点を説明する。

［６－１］構成
［６－１－１］メモリセルトランジスタＭＴの閾値分布について
第６実施形態に係る半導体メモリ１０は、第１実施形態で図８を用いて説明した８個の閾値分布を形成する前に、大まかな書き込み動作（第１段階の書き込み）を実行して２個の閾値分布を形成する。その後、第６実施形態に係る半導体メモリ１０は、大まかに書き込まれたメモリセルトランジスタＭＴに対して精密な書き込み動作（第２段階の書き込み）を実行することにより、８個の閾値分布を形成する。

図３３は、第６実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示している。図３３（ａ）は、書き込み前（消去状態）のメモリセルトランジスタＭＴの閾値分布を示し、図３３（ｂ）は、第１段階の書き込み後のメモリセルトランジスタＭＴの閾値分布を示し、図３３（ｃ）は、第２段階の書き込み後のメモリセルトランジスタＭＴの閾値分布を示している。

第６実施形態に係る半導体メモリ１０は、第１段階の書き込みによって、図３３（ａ）に示された“Ｚ”レベルの閾値分布から、図３３（ｂ）に示された“Ｚ”レベルと“ＬＭ”レベルの閾値分布を形成する。

その後、第６実施形態に係る半導体メモリ１０は、第２段階の書き込みによって、図３３（ｂ）に示された“Ｚ”レベルの閾値分布から、図３３（ｃ）に示された“Ｚ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布を形成し、図３３（ｂ）に示された“ＬＭ”レベルの閾値分布から、図３３（ｃ）に示された“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布を形成する。

“ＬＭ”レベルに含まれたメモリセルトランジスタＭＴは、例えば“Ａ”レベル以上且つ“Ｄ”レベル以下の閾値電圧を有している。具体的には、“ＬＭ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、例えば“Ａ”レベルにおける最小の閾値電圧と、“Ｄ”レベルにおける最大の閾値電圧との間に設定される。

そして、“Ｚ”レベル及び“ＬＭ”レベル間に読み出し電圧ＬＭＲが設定され、“ＬＭ”レベルに対応してベリファイ電圧ＬＭＶが設定される。具体的には、読み出し電圧ＬＭＲは、“Ｚ”レベルにおける最大の閾値電圧と、“ＬＭ”レベルにおける最小の閾値電圧との間に設定される。

ベリファイ電圧ＬＭＶは、“Ｚ”レベルにおける最大の閾値電圧と“ＬＭ”レベルにおける最小の閾値電圧との間、且つ“Ｅ”レベルの近傍に設定される。第１段階の書き込み後且つ第２段階の書き込み前の読み出しパス電圧ＶＲＥＡＤは、“ＬＭ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。

尚、“ＬＭ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、６ビットデータの記憶に使用されるデータの割り付けに基づいて適宜変更され得る。例えば、“ＬＭ”レベルの閾値分布は、第１及び第２ページ読み出しで使用される読み出し電圧のうち最も低い読み出し電圧に基づいて設定される。

［６－１－２］データの割り付けについて
図３４は、第６実施形態における第１段階の書き込みに対応するデータの割り付けの一例を示している。

図３４に示すように、第６実施形態における第１段階の書き込みでは、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける２種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける２種類の閾値電圧とによって、４種類の組み合わせが形成され得る。そして、第６実施形態では、例えば以下に示すように、４種類の組み合わせに対してそれぞれ異なる２ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット”データ
（１）“Ｚ”レベル、“Ｚ”レベル：“１１”データ
（２）“Ｚ”レベル、“ＬＭ”レベル：“１０”データ
（３）“ＬＭ”レベル、“Ｚ”レベル：“０１”データ
（４）“ＬＭ”レベル、“ＬＭ”レベル：“００”データ。

第６実施形態における第２段階の書き込みに対応するデータの割り付けは、第１実施形態で図９及び図１０を用いて説明したデータの割り付けと同様のため、説明を省略する。

［６－２］書き込み動作
（第１段階の書き込み）
図３５は、第６実施形態に係る半導体メモリ１０の第１段階の書き込みにおけるコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。第６実施形態における第１段階の書き込みでは、例えば第１ページ及び第２ページに対応する書き込み動作が一括で実行される。

具体的には、図３５に示すように、まずメモリコントローラ２０は、コマンドセットＣＳ１及びＣＳ２を順に半導体メモリ１０に送信する。コマンドセットＣＳ１及びＣＳ２はそれぞれ、第１及び第２ページに対応する動作を指示するコマンドを含み、第１及び第２ページに対応する書き込みデータＤＡＴとを含んでいる。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移して、受信した書き込みデータＤＡＴをセンスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路に転送する。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後にビジー状態に遷移して、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路に保持された第１及び第２ページの書き込みデータに基づいた第１段階の書き込みを実行する。

第１段階の書き込みにおいて、シーケンサ１４は、第１及び第２ページの書き込みデータに基づいて、プレーンＰＬ１に対する第１プレーン書き込みと、プレーンＰＬ２に対する第２プレーン書き込みとを同時に並列で実行する。

第１プレーン書き込みと第２プレーン書き込みとのそれぞれでは、図３４に示されたデータの割り付けに基づいて書き込み対象及び書き込み禁止のそれぞれのメモリセルトランジスタＭＴが設定され、プログラムループが実行される。

本例では、第１プレーン書き込みと第２プレーン書き込みとのそれぞれにおいて“ＬＭ”レベルの書き込みが実行されるため、各プログラムループのベリファイ動作において選択ワード線ＷＬselにベリファイ電圧ＬＭＶが印加されている。

第１段階の書き込みにおける、第１プレーン書き込み動作と第２プレーン第２書き込み動作とのそれぞれの詳細は、第１実施形態で図１１を用いて説明した第１プレーン書き込みと同様のため、説明を省略する。第１プレーン書き込みと第２プレーン書き込みとのそれぞれが終了すると、シーケンサ１４は書き込み動作を終了し、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

第１プレーン書き込み又は第２プレーン書き込みが実行されたセルユニットＣＵでは、２ページ分の書き込みデータと図３４を用いて説明したデータの割り付けとに基づいて、図３３（ｂ）に示されたようなメモリセルトランジスタＭＴの閾値分布が形成される。

尚、第１段階の書き込みで使用されるプログラム電圧ＶＰＧＭの初期値は、後述する第２段階の書き込みで使用されるプログラム電圧ＶＰＧＭの初期値よりも高い電圧に設定されても良い。また、第１段階の書き込みにおけるプログラム電圧ＶＰＧＭのステップアップ幅は、第２段階の書き込みにおけるプログラム電圧ＶＰＧＭのステップアップ幅よりも大きく設定されても良い。

また、図３５では、半導体メモリ１０がコマンドセットＣＳ１を受信した後に一時的にビジー状態に遷移しているが、これに限定されない。例えば、半導体メモリ１０は、コマンドセットＣＳ１を受信した後に一時的にビジー状態に遷移せずに、第１ページ及び第２ページのデータ入力後に第１段階の書き込みを開始しても良い。

（第２段階の書き込み）
図３６は、第６実施形態に係る半導体メモリ１０の第２段階の書き込みにおけるコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。第６実施形態における第２段階の書き込みでは、例えば第３～第６ページに対応する書き込み動作が一括で実行される。

具体的には、図３６に示すように、まずメモリコントローラ２０は、コマンドセットＣＳ３～ＣＳ６を順に半導体メモリ１０に送信する。コマンドセットＣＳ３～ＣＳ６はそれぞれ、第３～第６ページに対応する動作を指示するコマンドを含み、第３～第６ページに対応する書き込みデータＤＡＴとを含んでいる。

半導体メモリ１０は、例えばコマンドセットＣＳを受信する度に一時的にビジー状態に遷移し、書き込みデータをセンスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵ内のラッチ回路に転送する。第３～第５ビットに対応する書き込みデータは、センスアンプユニットＳＡＵ内でそれぞれ異なるラッチ回路に保持される。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第６ビットに対応する書き込みデータ（第６ページデータ）とを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７Ｂのいずれかのラッチ回路に保持される。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。すると、シーケンサ１４は、プレーンＰＬ１とプレーンＰＬ２とのそれぞれに対するＩＤＬ（Internal Data Load）を同時に並列で実行する。ＩＤＬは、選択されたセルユニットＣＵに既に書き込まれているデータを、対応するセンスアンプユニットＳＡＵ内のラッチ回路に復元する読み出し動作である。

例えば、プレーンＰＬ１に対するＩＤＬでは、読み出し電圧ＬＭＲ又はＡＲを用いた読み出し動作が実行され、第１ページの書き込みデータに対応する読み出し結果が、例えばセンスアンプモジュール１７Ａ内のセンスアンプユニットＳＡＵのラッチ回路に復元される。復元された第１ページの書き込みデータは、センスアンプモジュール１７Ｂ内のセンスアンプユニットＳＡＵのラッチ回路に複写される。

プレーンＰＬ２に対するＩＤＬでは、読み出し電圧ＬＭＲ又はＡＲを用いた読み出し動作が実行され、第２ページの書き込みデータに対応する読み出し結果が、例えばセンスアンプモジュール１７Ｂ内のセンスアンプユニットＳＡＵのラッチ回路に復元される。復元された第２ページの書き込みデータは、センスアンプモジュール１７Ａ内のセンスアンプユニットＳＡＵのラッチ回路に複写される。

プレーンＰＬ１に対するＩＤＬと、プレーンＰＬ２に対するＩＤＬとのそれぞれが終了すると、センスアンプモジュール１７Ａ内のセンスアンプユニットＳＡＵと、センスアンプモジュール１７Ｂ内のセンスアンプユニットＳＡＵとのそれぞれが、第１～第６ページデータを保持した状態になる。

それから、シーケンサ１４は、プレーンＰＬ１に対する第１プレーン書き込みと、プレーンＰＬ２に対する第２プレーン書き込みとを同時に並列で実行する。第１プレーン書き込みと第２プレーン書き込みとのそれぞれの詳細は、第１実施形態で説明した第１プレーン書き込みと同様のため、説明を省略する。

以上のように第１プレーン書き込み又は第２プレーン書き込みが実行されたセルユニットＣＵでは、第１実施形態と同様に、６ページ分の書き込みデータと図９及び図１０を用いて説明したデータの割り付けとに基づいて、図８を用いて説明したようなメモリセルトランジスタＭＴの閾値分布が形成される。

以上の説明では、第６実施形態に係る半導体メモリ１０の書き込み動作において、センスアンプユニットＳＡＵに６個のラッチ回路が設けられた場合について例示されたが、ラッチ回路の数は減らすことも可能である。

以下に、図３６及び図３７を用いて、４個のラッチ回路(ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ)が設けられた場合について、図３５及び図３６に示すコマンドセットＣＳ１及びＣＳ２、及びコマンドセットＣＳ３～ＣＳ６がメモリコントローラ２０によって半導体メモリ１０へ送信された場合の、シーケンサ１４の実行する動作の一例を説明する。図３７は、第１実施形態に係る半導体メモリ１０の書き込み動作におけるシーケンサ１４の実行する動作の一例を示すフローチャートである。尚、本例において第１段階の書き込みにおいてシーケンサ１４が実行する動作は、図３５を用いて説明した動作と同様のため説明を省略する。

図３６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、第３ページに対応する動作を指示するコマンドを含み、第３ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図３７（１））。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＳＤＬに転送させる（図３７（２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、第４ページに対応する動作を指示するコマンドを含み、第４ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図３７（３））。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を、例えばラッチ回路ＣＤＬに転送する。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第４ページデータを例えばラッチ回路ＢＤＬに転送させる（図３７（４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、第５ページに対応する動作を指示するコマンドを含み、第５ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図３７（５））。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第５ページデータを例えばラッチ回路ＳＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第５ページデータを例えばラッチ回路ＣＤＬに転送させる（図３７（６））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、第６ページに対応する動作を指示するコマンドを含み、第６ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図３７（７））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第６ページデータを例えばラッチ回路ＢＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を、例えばラッチ回路ＣＤＬに転送させる（図３７（８））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。すると、シーケンサ１４は、プレーンＰＬ１とプレーンＰＬ２とのそれぞれに対するＩＤＬ（Internal Data Load）を同時に並列で実行する（図３７（９））。

例えば、プレーンＰＬ１に対するＩＤＬでは、読み出し電圧ＬＭＲ又はＡＲを用いた読み出し動作が実行され、第１ページの書き込みデータに対応する読み出し結果が、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに復元される。復元された第１ページの書き込みデータは、センスアンプモジュール１７Ｂ内ののラッチ回路ＸＤＬに複写される。プレーンＰＬ２に対するＩＤＬでは、読み出し電圧ＬＭＲ又はＡＲを用いた読み出し動作が実行され、第２ページの書き込みデータに対応する読み出し結果が、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに復元される。復元された第２ページの書き込みデータは、センスアンプモジュール１７Ａ内のラッチ回路ＸＤＬに複写される（図３７（１０）、（１１））。

そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂに対して、ラッチ回路ＳＤＬに保持されたデータとラッチ回路ＸＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＳＤＬ＆～ＸＤＬ”を、例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂに対して、ラッチ回路ＢＤＬに保持されたデータとラッチ回路ＸＤＬに保持されたデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＢＤＬ＆ＸＤＬ｜ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送させる（図３７（１２））。

するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータに基づいて第２段階の書き込みを実行する。尚、図３７に示した例における、各メモリセルトランジスタＭＴの閾値電圧に対するラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータは、第１実施形態において図１７を用いて説明したデータと同様である。

尚、図３６では、半導体メモリ１０がコマンドセットＣＳ３、ＣＳ４、及びＣＳ５のそれぞれを受信した後に一時的にビジー状態に遷移しているが、これに限定されない。例えば、半導体メモリ１０は、コマンドセットＣＳ３、ＣＳ４、及びＣＳ５のそれぞれを受信した後に一時的にビジー状態に遷移せずに、第３ページ、第４ページ、第５ページ、及び第６ページのデータ入力後に第２段階の書き込みを開始しても良い。

（書き込み順番について）
図３８は、第６実施形態に係る半導体メモリ１０の書き込み動作における書き込み順番の一例を示すフローチャートである。尚、以下の説明では、説明を簡便にするために変数ｉ及びｊを用いる。変数ｉ及びｊは、例えばメモリコントローラ２０が備えるカウンタによって保持される変数であり、メモリコントローラ２０の制御によってインクリメントされる。

図３８に示すように、まずメモリコントローラ２０は、ワード線ＷＬｉ（ｉ＝０）を選択して且つストリングユニットＳＵ０～ＳＵ３を順に選択した第１段階の書き込みを半導体メモリ１０に指示する（ステップＳ２０）。

ステップＳ２０における第１段階の書き込みが終了すると、変数ｉがインクリメントされ、変数ｊはリセット（ｊ＝０）される（ステップＳ２１）。そしてメモリコントローラ２０は、ワード線ＷＬｉを選択し且つストリングユニットＳＵｊを選択した第１段階の書き込みを半導体メモリ１０に指示する（ステップＳ２２）。例えば、半導体メモリ１０は、ワード線ＷＬ１を選択し且つストリングユニットＳＵ０を選択した第１段階の書き込みを実行する。

次に、メモリコントローラ２０は、ワード線ＷＬ（ｉ－１）を選択し且つストリングユニットＳＵｊを選択した第２段階の書き込みを半導体メモリ１０に指示する（ステップＳ２３）例えば、半導体メモリ１０は、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０を選択した第２段階の書き込みを実行する。

ステップＳ２３における第２段階の書き込みが終了した時点で、ｊ＝３ではない場合（ステップＳ２４、ＮＯ）、変数ｊがインクリメントされ（ステップＳ２５）、ステップＳ２２以降の動作が繰り返される。一方でｊ＝３である場合（ステップＳ２４、ＹＥＳ）、続けて変数ｉの値が確認される（ステップＳ２６）。

ｉ＝７ではない場合（ステップＳ２６、ＮＯ）、ステップＳ２１に戻り、変数ｉがインクリメントされて且つ変数ｊがリセットされてから、ステップＳ２２以降の動作が繰り返される。一方でｉ＝７である場合（ステップＳ２６、ＹＥＳ）、メモリコントローラ２０は、ワード線ＷＬｉ（ｉ＝７）を選択して且つストリングユニットＳＵ０～ＳＵ３を順に選択した第２段階の書き込みを半導体メモリ１０に指示する（ステップＳ２７）。

以上のように、第６実施形態に係る半導体メモリ１０は、ワード線ＷＬ０を選択した各ストリングユニットＳＵに対する第１段階の書き込みを実行した後に、ワード線ＷＬ１を選択した第１段階の書き込みと、ワード線ＷＬ０を選択した第２段階の書き込みとを交互に実行する。この動作は、例えばストリングユニットＳＵ０からＳＵ３まで順に選択して実行される。

そして、半導体メモリ１０は、例えばワード線ＷＬ０とストリングユニットＳＵ３とを選択した第２段階の書き込みを実行した後に、ワード線ＷＬ２を選択した第１段階の書き込みと、ワード線ＷＬ１を選択した第２段階の書き込みとを交互に実行する。以下、同様に第１段階の書き込みと第２段階の書き込みとが実行される。

［６－２］第６実施形態の効果
以上で説明した第６実施形態に係る半導体メモリ１０に依れば、書き込んだデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。

半導体メモリでは、書き込み動作により所望の閾値電圧に調整されたメモリセルの閾値電圧が、当該メモリセルに対する書き込み動作の後に変動してしまうことがある。例えば、書き込み動作によってメモリセルの電荷蓄積層に電子が注入された後に、一定量の電子が電荷蓄積層から抜けて閾値電圧が下降する初期落ちという現象が生じる。この初期落ちによる閾値電圧の変動量は、書き込み動作によりメモリセルの電荷蓄積層に注入された電子の量に基づいている。

また、データが書き込まれたメモリセルに隣接するメモリセルの書き込み動作が実行されると、隣接するメモリセルの閾値電圧が上昇することに伴って、既にデータが書き込まれたメモリセルの閾値電圧が上昇する。この現象は隣接するメモリセル間の寄生容量の変化により生じ、隣接するメモリセルにおける閾値電圧の変動量が大きくなるほど、当該メモリセルにおける閾値電圧の変動量が大きくなる。

このように、閾値分布の初期落ちや、隣接メモリセル間の寄生容量の影響によりメモリセルの閾値電圧が変動すると、メモリセルの閾値分布が広がって読み出し動作時のエラービット数が増加する可能性がある。

そこで、第６実施形態に係る半導体メモリ１０は、第１実施形態で説明した方法で６ページデータを書き込む際に、２段階の書き込み動作を適用する。具体的には、半導体メモリ１０は、１段階目の書き込み動作（第１段階の書き込み）において第１及び第２ビットを含む２ページデータを書き込み、その後の２段階目の書き込み動作（第２段階の書き込み）において第３～第６ビットを含む４ページデータを書き込む。

さらに、第６実施形態に係る半導体メモリ１０では、第１段階の書き込みと第２段階の書き込みとの間に、隣接するワード線ＷＬを選択した第１段階の書き込みを実行する。具体的には、例えばワード線ＷＬ０を選択した第１段階の書き込みを実行した場合、次に隣接するワード線ＷＬ１を選択した第１段階の書き込みを実行し、その後にワード線ＷＬ０を選択した第２段階の書き込みを実行する。

この場合、ワード線ＷＬ０に対応するメモリセルでは、ワード線ＷＬ１を選択した第１段階の書き込みを実行している間に初期落ちが生じる。そして、ワード線ＷＬ０を選択した第２段階の書き込みが、ワード線ＷＬ１を選択した第１段階の書き込みにより生じた隣接メモリセル間の寄生容量の変化の影響を受けた状態から実行される。その結果、最終的に得られる閾値分布においては、これらの影響を無視することが出来る。

さらに、第２段階の書き込みが、第１段階の書き込みによってある程度閾値電圧が上昇したメモリセルトランジスタＭＴに対する書き込み動作となる。その結果、第２段階の書き込みによるメモリセルトランジスタＭＴの閾値電圧の変動量が小さくなる。つまり、第２段階の書き込みにおいてメモリセルトランジスタＭＴの電荷蓄積層に注入される電子の量が、６ビット一括でデータを書き込む場合と比べて少なくなる。

これにより、第６実施形態に係る半導体メモリ１０は、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って、第６実施形態に係る半導体メモリ１０は、書き込み動作における閾値分布の広がりを抑制することが出来るため、データの信頼性を向上することが出来る。

尚、第６実施形態において第１段階の書き込みは、第１及び第２ページデータのみを用いる書き込み動作である。第１段階の書き込み後の閾値分布は、後の第２書き込みで細かく形成されるため、大まかに形成されていれば良い。

このため、第６実施形態に係る半導体メモリ１０は、第１段階の書き込みで使用されるプログラム電圧ＶＰＧＭの初期値とプログラムループ毎にステップアップされる電圧ＤＶＰＧＭとを、それぞれ第２段階の書き込みよりも大きく設定することが出来る。これにより第６実施形態に係る半導体メモリ１０は、第１段階の書き込みを高速化することが出来る。

尚、第６実施形態では、第１段階の書き込みにおいて第１及び第２ページデータの書き込みが実行され、第２段階の書き込みにおいて第３～第６ページデータの書き込みが実行される場合について説明したが、第１段階の書き込みで書き込まれるページと第２段階の書き込みで書き込まれるページとは、任意の組み合わせに設計され得る。

［７］第７実施形態
第７実施形態に係る半導体メモリ１０は、第２実施形態の変形例であり、第２実施形態と異なるデータの割り付けを使用して２ページデータのシーケンシャル読み出しを実行する。以下に、第７実施形態に係る半導体メモリ１０について、第１～第６実施形態と異なる点を説明する。

［７－１］データの割り付けについて
図３９及び図４０は、第７実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図３９及び図４０に示すように、第７実施形態に係る半導体メモリ１０では、第１実施形態と同様に、プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧とプレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧とで６４種類の組み合わせが形成され得る。そして、第７実施形態では、例えば以下に示すように、６４種類の組み合わせに対してそれぞれ異なる６ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１１１０００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１０１０００”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１０１０１０”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１０１１１１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１００１１１”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“１１０１１１”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“１１０１０１”データ
（９）“Ａ”レベル、“Ｚ”レベル：“１１０１００”データ
（１０）“Ａ”レベル、“Ａ”レベル：“１１１１００”データ
（１１）“Ａ”レベル、“Ｂ”レベル：“１０１１００”データ
（１２）“Ａ”レベル、“Ｃ”レベル：“１０１１１０”データ
（１３）“Ａ”レベル、“Ｄ”レベル：“１０１０１１”データ
（１４）“Ａ”レベル、“Ｅ”レベル：“１０００１１”データ
（１５）“Ａ”レベル、“Ｆ”レベル：“１１００１１”データ
（１６）“Ａ”レベル、“Ｇ”レベル：“１１０００１”データ。

（１７）“Ｂ”レベル、“Ｚ”レベル：“０１０１００”データ
（１８）“Ｂ”レベル、“Ａ”レベル：“０１１１００”データ
（１９）“Ｂ”レベル、“Ｂ”レベル：“００１１００”データ
（２０）“Ｂ”レベル、“Ｃ”レベル：“００１１１０”データ
（２１）“Ｂ”レベル、“Ｄ”レベル：“００１０１１”データ
（２２）“Ｂ”レベル、“Ｅ”レベル：“００００１１”データ
（２３）“Ｂ”レベル、“Ｆ”レベル：“０１００１１”データ
（２４）“Ｂ”レベル、“Ｇ”レベル：“０１０００１”データ
（２５）“Ｃ”レベル、“Ｚ”レベル：“０１０１０１”データ
（２６）“Ｃ”レベル、“Ａ”レベル：“０１１１０１”データ
（２７）“Ｃ”レベル、“Ｂ”レベル：“００１１０１”データ
（２８）“Ｃ”レベル、“Ｃ”レベル：“００１１１１”データ
（２９）“Ｃ”レベル、“Ｄ”レベル：“００１０１０”データ
（３０）“Ｃ”レベル、“Ｅ”レベル：“００００１０”データ
（３１）“Ｃ”レベル、“Ｆ”レベル：“０１００１０”データ
（３２）“Ｃ”レベル、“Ｇ”レベル：“０１００００”データ。

（３３）“Ｄ”レベル、“Ｚ”レベル：“０１１１１１”データ
（３４）“Ｄ”レベル、“Ａ”レベル：“０１０１１１”データ
（３５）“Ｄ”レベル、“Ｂ”レベル：“０００１１１”データ
（３６）“Ｄ”レベル、“Ｃ”レベル：“０００１０１”データ
（３７）“Ｄ”レベル、“Ｄ”レベル：“００００００”データ
（３８）“Ｄ”レベル、“Ｅ”レベル：“００１０００”データ
（３９）“Ｄ”レベル、“Ｆ”レベル：“０１１０００”データ
（４０）“Ｄ”レベル、“Ｇ”レベル：“０１１０１０”データ
（４１）“Ｅ”レベル、“Ｚ”レベル：“０１１１１０”データ
（４２）“Ｅ”レベル、“Ａ”レベル：“０１０１１０”データ
（４３）“Ｅ”レベル、“Ｂ”レベル：“０００１１０”データ
（４４）“Ｅ”レベル、“Ｃ”レベル：“０００１００”データ
（４５）“Ｅ”レベル、“Ｄ”レベル：“０００００１”データ
（４６）“Ｅ”レベル、“Ｅ”レベル：“００１００１”データ
（４７）“Ｅ”レベル、“Ｆ”レベル：“０１１００１”データ
（４８）“Ｅ”レベル、“Ｇ”レベル：“０１１０１１”データ。

（４９）“Ｆ”レベル、“Ｚ”レベル：“１１１１１０”データ
（５０）“Ｆ”レベル、“Ａ”レベル：“１１０１１０”データ
（５１）“Ｆ”レベル、“Ｂ”レベル：“１００１１０”データ
（５２）“Ｆ”レベル、“Ｃ”レベル：“１００１００”データ
（５３）“Ｆ”レベル、“Ｄ”レベル：“１００００１”データ
（５４）“Ｆ”レベル、“Ｅ”レベル：“１０１００１”データ
（５５）“Ｆ”レベル、“Ｆ”レベル：“１１１００１”データ
（５６）“Ｆ”レベル、“Ｇ”レベル：“１１１０１１”データ
（５７）“Ｇ”レベル、“Ｚ”レベル：“１１１０１０”データ
（５８）“Ｇ”レベル、“Ａ”レベル：“１１００１０”データ
（５９）“Ｇ”レベル、“Ｂ”レベル：“１０００１０”データ
（６０）“Ｇ”レベル、“Ｃ”レベル：“１０００００”データ
（６１）“Ｇ”レベル、“Ｄ”レベル：“１００１０１”データ
（６２）“Ｇ”レベル、“Ｅ”レベル：“１０１１０１”データ
（６３）“Ｇ”レベル、“Ｆ”レベル：“１１１１０１”データ
（６４）“Ｇ”レベル、“Ｇ”レベル：“１１１１１１”データ。

図４１は、図３９及び図４０に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図４１に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＥＲを用いた読み出し結果とがそれぞれ実行される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＧＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ及びＧＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第７実施形態に係る半導体メモリ１０のその他の構成は、第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［７－２］動作
次に、第７実施形態に係る半導体メモリ１０の書き込み動作及び読み出し動作について順に説明する。

［７－２－１］書き込み動作
第７実施形態における６つ以上のラッチ回路が含まれる場合の書き込み動作は、第１実施形態と同様のため、説明を省略する。以下では、図１６及び図４２を用いて、ラッチ回路の数が減らされ、４個のラッチ回路(ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ)が設けられた場合において、コマンドセットＣＳ１～ＣＳ６がメモリコントローラ２０によって半導体メモリ１０へ送信された場合の、シーケンサ１４の実行する動作の一例を説明する。図４２は、第７実施形態に係る半導体メモリ１０の書き込み動作におけるシーケンサ１４の実行する動作の一例を示すフローチャートである。

図１６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１を送信する。コマンドセットＣＳ１は、第１ページに対応する動作を指示するコマンドを含み、第１ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第１ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（１））。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＡＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＳＤＬに転送させる（図４２（２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ２を送信する。コマンドセットＣＳ２は、第２ページに対応する動作を指示するコマンドを含み、第２ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第２ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（３））。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＳＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＡＤＬに転送させる（図４２（４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、第３ページに対応する動作を指示するコマンドを含み、第３ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（５））。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータを反転したデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“～ＸＤＬ＆～ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送する（図４２（６））。尚、このときの演算に用いられるダイナミックラッチとしては、例えばノードＳＥＮ、ビット線ＢＬ、及びメモリピラーＭＰ等が使用され得る。
次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、第４ページに対応する動作を指示するコマンドを含み、第４ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（７））。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を、例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を、例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＢＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送させる（図４２（８））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、第５ページに対応する動作を指示するコマンドを含み、第５ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（９））。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータを反転したデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“～ＸＤＬ＆～ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータを例えばラッチ回路ＣＤＬに転送させる（図４２（９））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、第６ページに対応する動作を指示するコマンドを含み、第６ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図４２（１１））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータ、及びラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＢＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＣＤＬ）”を、例えばラッチ回路ＣＤＬに転送させる（図４２（１２））。

するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータに基づいて書き込み動作を実行する。

図４２に示した例における、各メモリセルトランジスタＭＴの閾値電圧に対するラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されたデータを以下に示している。プレーンＰＬ１、及びプレーンＰＬ２についても同様に、各プレーン内の各閾値電圧に対してそれぞれ異なるデータが割り当てられる。
（例）“メモリセルトランジスタＭＴの閾値電圧”：“ＡＤＬに保持されたデータ／ＢＤＬに保持されたデータ／ＣＤＬに保持されたデータ”。

（１）“Ｚ”レベル：“１１１”データ
（２）“Ａ”レベル：“１１０”データ
（３）“Ｂ”レベル：“１００”データ
（４）“Ｃ”レベル：“１０１”データ
（５）“Ｄ”レベル：“００１”データ
（６）“Ｅ”レベル：“０００”データ
（７）“Ｆ”レベル：“０１０”データ
（８）“Ｇ”レベル：“０１１”データ。

［７－２－２］読み出し動作
第７実施形態に係る半導体メモリ１０では、２ページデータのシーケンシャル読み出しとして、例えば第１及び第２ページのシーケンシャル読み出しと、第３及び第４ページのシーケンシャル読み出しと、第５及び第６ページのシーケンシャル読み出しとがそれぞれ実行され得る。

（第１及び第２ページのシーケンシャル読み出し）
図４３は、第７実施形態に係る半導体メモリ１０における第１及び第２ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図４３に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

第７実施形態においてコマンド“ｘｘｈ”は、第１及び第２ページのシーケンシャル読み出しを指示するコマンドとして使用される。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１及び第２ページのシーケンシャル読み出しを開始する。

第１及び第２ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ及びＦＲが順に印加される。この読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＢＲ及びＦＲが順に印加される。この読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

このとき、半導体メモリ１０は、プレーンＰＬ１内のラッチ回路ＸＤＬに第１ページデータに関する読み出し結果が保持され、プレーンＰＬ２内のラッチ回路ＸＤＬに第２ページデータに関する読み出し結果が保持された状態となっている。

具体的には、まず、プレーンＰＬ１においてセンスアンプモジュール１７Ａに保持されている読み出し電圧ＢＲ及びＦＲの読み出し結果が、論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ１のデータと図４１に示されたデータの定義に基づいて第１ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

次に、プレーンＰＬ２においてセンスアンプモジュール１７Ｂに保持されている読み出し電圧ＢＲ及びＦＲの読み出し結果が、論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ２のデータと図４１に示されたデータの定義に基づいて第２ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、第１及び第２ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第２ページデータを出力した後に第１ページデータを出力しても良い。

（第３及び第４ページのシーケンシャル読み出し）
図４４は、第７実施形態に係る半導体メモリ１０における第３及び第４ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図４４に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｙｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

第７実施形態においてコマンド“ｘｙｈ”は、第３及び第４ページのシーケンシャル読み出しを指示するコマンドとして使用される。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第３及び第４ページのシーケンシャル読み出しを開始する。

第３及び第４ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＤＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ、ＤＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＡＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

このとき、半導体メモリ１０は、プレーンＰＬ１内のラッチ回路とプレーンＰＬ２内のラッチ回路とのそれぞれに第３及び第４ページデータに関する読み出し結果が保持された状態となっている。そして、メモリコントローラ２０が、半導体メモリ１０に第３ページデータ及び第４ページデータを順に出力させる。

具体的には、まず、プレーンＰＬ１においてセンスアンプモジュール１７Ａに保持されている読み出し電圧ＤＲの読み出し結果と、プレーンＰＬ２においてセンスアンプモジュール１７Ｂに保持されている読み出し電圧ＡＲ及びＥＲの読み出し結果とのそれぞれが、論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ１及びＰＬ２のデータと図４１に示されたデータの定義に基づいて第３ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

次に、プレーンＰＬ１においてセンスアンプモジュール１７Ａに保持されている読み出し電圧ＡＲ及びＧＲの読み出し結果と、プレーンＰＬ２においてセンスアンプモジュール１７Ｂに保持されている読み出し電圧ＤＲの読み出し結果とのそれぞれが、論理回路１８に転送される。そして、論理回路１８が、転送されたプレーンＰＬ１及びＰＬ２のデータと図４１に示されたデータの定義に基づいて第４ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、第３及び第４ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第４ページデータを出力した後に第３ページデータを出力しても良い。

また、第３及び第４ページのシーケンシャル読み出しにおいて、プレーンＰＬ１が読み出し電圧ＤＲ、ＡＲ、ＧＲの順に読み出し、プレーンＰＬ２が読み出し電圧ＡＲ、ＥＲ、ＤＲの順で読み出し、プレーンＰＬ２における読み出し電圧ＥＲによる読み出しの後に第３ページのデータが出力され、プレーンＰＬ２における読み出し電圧ＤＲによる読み出しの後に第４ページのデータが出力されても良い。

さらに、第３及び第４ページのシーケンシャル読み出しにおいて、プレーンＰＬ１が読み出し電圧ＡＲ、ＧＲ、ＤＲの順に読み出し、プレーンＰＬ２が読み出し電圧ＤＲ、ＡＲ、ＥＲの順で読み出し、プレーンＰＬ１における読み出し電圧ＧＲによる読み出しの後に第４ページのデータが出力され、プレーンＰＬ１における読み出し電圧ＤＲによる読み出しの後に第３ページのデータが出力されても良い。

（第５及び第６ページのシーケンシャル読み出し）
図４５は、第７実施形態に係る半導体メモリ１０における第５及び第６ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図４５に示すように、まずメモリコントローラ２０は、例えばコマンド“ｘｚｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

第７実施形態においてコマンド“ｘｚｈ”は、第５及び第６ページのシーケンシャル読み出しを指示するコマンドとして使用される。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第５及び第６ページのシーケンシャル読み出しを開始する。

第５及び第６ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＣＲ、ＤＲ、及びＥＲが順に印加される。例えば、読み出し電圧ＣＲ及びＥＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＣＲ、ＤＲ、及びＧＲが順に印加される。例えば、読み出し電圧ＣＲ及びＧＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＢＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

このとき、半導体メモリ１０は、プレーンＰＬ１内のラッチ回路とプレーンＰＬ２内のラッチ回路とのそれぞれに第３及び第４ページデータに関する読み出し結果が保持された状態となっている。そして、メモリコントローラ２０が、半導体メモリ１０に第３ページデータ及び第４ページデータを順に出力させる。

具体的には、まず、プレーンＰＬ１においてセンスアンプモジュール１７Ａに保持されている読み出し電圧ＤＲの読み出し結果と、プレーンＰＬ２においてセンスアンプモジュール１７Ｂ内のラッチ回路に保持されている読み出し電圧ＣＲ及びＧＲの読み出し結果とのそれぞれが、論理回路１８に転送される。

そして、論理回路１８が、転送されたプレーンＰＬ１及びＰＬ２のデータと図４１に示されたデータの定義に基づいて第５ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

次に、プレーンＰＬ１においてセンスアンプモジュール１７Ａ内のラッチ回路に保持されている読み出し電圧ＣＲ及びＥＲの読み出し結果と、プレーンＰＬ２においてセンスアンプモジュール１７Ｂ内のラッチ回路に保持されている読み出し電圧ＤＲの読み出し結果とのそれぞれが、論理回路１８に転送される。

そして、論理回路１８が、転送されたプレーンＰＬ１及びＰＬ２のデータと図４１に示されたデータの定義に基づいて第６ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、第５及び第６ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第６ページデータを出力した後に第５ページデータを出力しても良い。

また、第５及び第６ページのシーケンシャル読み出しにおいて、プレーンＰＬ１が読み出し電圧ＤＲ、ＣＲ、ＥＲの順に読み出し、プレーンＰＬ２が読み出し電圧ＣＲ、ＧＲ、ＤＲの順で読み出し、プレーンＰＬ２における読み出し電圧ＧＲによる読み出しの後に第５ページのデータが出力され、プレーンＰＬ２における読み出し電圧ＤＲによる読み出しの後に第６ページのデータが出力されても良い。

さらに、第５及び第６ページのシーケンシャル読み出しにおいて、プレーンＰＬ１が読み出し電圧ＣＲ、ＥＲ、ＤＲの順に読み出し、プレーンＰＬ２が読み出し電圧ＤＲ、ＣＲ、ＧＲの順で読み出し、プレーンＰＬ１における読み出し電圧ＥＲによる読み出しの後に第６ページのデータが出力され、プレーンＰＬ１における読み出し電圧ＤＲによる読み出しの後に第５ページのデータが出力されても良い。

［７－３］第７実施形態の効果
以上のように、第７実施形態に係る半導体メモリ１０では、第２実施形態と異なるデータの割り付けが使用され、２ページデータのシーケンシャル読み出しが実行される。

第２実施形態に係る半導体メモリ１０において使用されるデータの割り付けでは、２ページデータのシーケンシャル読み出しにおいて、プレーンＰＬ１及びＰＬ２の少なくとも一方で４回の読み出し動作が含まれる２ページの組み合わせが選択される。

例えば、第１実施形態に係る半導体メモリ１０において、第１及び第２ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２のそれぞれで１回の読み出し動作が実行される。第３及び第６ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２でそれぞれ４回及び２回の読み出し動作が実行される。第４及び第５ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２のそれぞれで２回及び４回の読み出し動作が実行される。つまり、第１実施形態における２ページあたりの読み出し回数は、（１＋４＋４）／３＝３回である。

一方で、第７実施形態に係る半導体メモリ１０において使用されるデータの割り付けは、２ページデータのシーケンシャル読み出しにおいて、プレーンＰＬ１及びＰＬ２の両方共に４回の読み出し動作が含まれない２ページの組み合わせが選択される。

具体的には、第７実施形態に係る半導体メモリ１０において、第１及び第２ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２のそれぞれで２回の読み出し動作が実行される。第３及び第４ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２のそれぞれで３回の読み出し動作が実行される。

第５及び第６ページのシーケンシャル読み出しでは、プレーンＰＬ１及びＰＬ２のそれぞれで３回の読み出し動作が実行される。つまり、第７実施形態における１ページあたりの読み出し回数は、（２＋３＋３）／６＝１．３３回である。尚、第１実施形態における１ページ当たりの読み出し回数は（１＋１＋２＋２＋２＋２）／６＝１．６６７回である。第２実施形態における１ページ当たりの読み出し回数は、（２＋２＋２＋２＋２＋２）／６＝２回である。

このように、第７実施形態に係る半導体メモリ１０では、２ページデータのシーケンシャル読み出しの回数が第２実施形態よりも少なくなり、１ページ当たりの読み出し回数が第２実施形態よりも少なくなる。従って、第７実施形態に係る半導体メモリ１０は、２ページデータのシーケンシャル読み出しを、第２実施形態よりも高速化することが出来る。

尚、第７実施形態に係る半導体メモリ１０は、第２実施形態と同様に、入力コマンド又はアドレスを変えることによって、データの出力順番を変えることが出来る。例えば、第１及び第２ページのシーケンシャル読み出しにおいて、第２ページデータ、第１ページデータの順にデータが出力されても良い。第３及び第４ページのシーケンシャル読み出しにおいて、第４ページデータ、第３ページデータの順にデータが出力されても良い。第５及び第６ページのシーケンシャル読み出しにおいて、第６ページデータ、第５ページデータの順にデータが出力されても良い。
また、第７実施形態に係る半導体メモリ１０は、第２実施形態と同様に、ページサイズを大きくすることによって、複数ページのデータを１つのページとして取り扱っても良い。例えば、第１ページデータと第２ページデータとの組と、第３ページデータと第４ページデータとの組と、第５ページデータと第６ページデータとの組とのそれぞれを、１つのページとして扱っても良い。

［７－４］第７実施形態の変形例
第７実施形態では、図３９及び図４０に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第７実施形態の第１～第４変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第７実施形態の第１変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＥＲ、ＧＲ））、（（ＢＲ、ＦＲ）、（省略））、（（ＡＲ、ＧＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第２変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（省略））、（（ＡＲ、ＧＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第３変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＡＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第４変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＢＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第５変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＣＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第６変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＤＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第７変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＥＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第８変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＦＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第９変形例）
読み出し電圧：［（（省略）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＧＲ））、（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＢＲ、ＦＲ）、（ＧＲ））、（（ＥＲ、ＧＲ）、（ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第１０変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＥＲ、ＧＲ））、（（ＦＲ）、（ＢＲ、ＦＲ））、（（ＡＲ、ＧＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＤＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第１１変形例）
読み出し電圧：［（（ＤＲ）、（ＢＲ、ＥＲ））、（（ＤＲ）、（ＤＲ、ＧＲ））、（（ＡＲ、ＥＲ）、（ＡＲ））、（（ＢＲ、ＦＲ）、（ＥＲ））、（（ＣＲ、ＧＲ）、（ＡＲ））、（（ＢＲ、ＦＲ）、（ＣＲ、ＦＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第１２変形例）
読み出し電圧：［（（ＤＲ）、（ＡＲ、ＤＲ））、（（ＤＲ）、（ＣＲ、ＦＲ））、（（ＡＲ、ＥＲ）、（ＡＲ））、（（ＣＲ、ＧＲ）、（ＧＲ））、（（ＢＲ、ＦＲ）、（ＢＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（ＤＲ、ＧＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第７実施形態の第１３変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＣＲ、ＧＲ））、（（ＡＲ、ＧＲ）、（ＡＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（ＤＲ、ＦＲ））、（（ＥＲ、ＦＲ）、（ＣＲ、ＧＲ））、（（ＤＲ）、（ＡＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（ＢＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第７実施形態の第１～第１３変形例に係る半導体メモリ１０のそれぞれは、第７実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［８］第８実施形態
第８実施形態に係る半導体メモリ１０は、プレーンＰＬ１のメモリセルトランジスタＭＴとプレーンＰＬ２のメモリセルトランジスタＭＴの組によって、８ビットデータを記憶させる。以下に、第８実施形態に係る半導体メモリ１０について、第１～第７実施形態と異なる点を説明する。

［８－１］構成
［８－１－１］メモリセルトランジスタＭＴの閾値分布について
図４６は、第８実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、及び読み出し電圧の一例を示している。

図４６に示すように、第８実施形態におけるメモリセルトランジスタＭＴの閾値分布では、第１実施形態で図８を用いて説明した閾値分布に対して、“Ｇ”レベルよりも閾値電圧が高い８個の閾値分布が追加されている。

本明細書では、“Ｇ”レベルよりも閾値電圧の高い８個の閾値分布（書き込みレベル）を、閾値電圧の低い方から順に、例えば“Ｈ”レベル、“Ｉ”レベル、“Ｊ”レベル、“Ｋ”レベル、“Ｌ”レベル、“Ｍ”レベル、“Ｎ”レベル、“Ｏ”レベルと称する。

そして、“Ｇ”レベル及び“Ｈ”レベル間に読み出し電圧ＨＲが設定される。“Ｈ”レベル及び“Ｉ”レベル間に読み出し電圧ＩＲが設定される。“Ｉ”レベル及び“Ｊ”レベル間に読み出し電圧ＪＲが設定される。“Ｊ”レベル及び“Ｋ”レベル間に読み出し電圧ＫＲが設定される。“Ｋ”レベル及び“Ｌ”レベル間に読み出し電圧ＬＲが設定される。

“Ｌ”レベル及び“Ｍ”レベル間に読み出し電圧ＭＲが設定される。“Ｍ”レベル及び“Ｎ”レベル間に読み出し電圧ＮＲが設定される。“Ｎ”レベル及び“Ｏ”レベル間に読み出し電圧ＯＲが設定される。第８実施形態において、読み出しパス電圧ＶＲＥＡＤは、“Ｏ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。

また、“Ａ”～“Ｇ”レベルと同様に、“Ｈ”レベル、“Ｉ”レベル、“Ｊ”レベル、“Ｋ”レベル、“Ｌ”レベル、“Ｍ”レベル、“Ｎ”レベル、“Ｏ”レベルに対応して、それぞれベリファイ電圧ＨＶ、ＩＶ、ＪＶ、ＫＶ、ＬＶ、ＭＶ、ＮＶ、及びＯＶが設定される。

［８－１－２］データの割り付けについて
図４７～図５４は、第８実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図４７～図５４に示すように、第８実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける１６種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける１６種類の閾値電圧とによって、２５６種類の組み合わせが形成され得る。そして、例えば以下に示すように、２５６種類の組み合わせに対してそれぞれ異なる８ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット／第７ビット／第８ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１１１００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１１１１０１００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１１１１１１１０”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１１１１１０１０”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１１１０１０１０”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１１１０１０１１”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“１１１００００１”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“１１１０００００”データ
（９）“Ｚ”レベル、“Ｈ”レベル：“１０１０００００”データ
（１０）“Ｚ”レベル、“Ｉ”レベル：“１０１００１００”データ
（１１）“Ｚ”レベル、“Ｊ”レベル：“１０１０１１１０”データ
（１２）“Ｚ”レベル、“Ｋ”レベル：“１０１０１０１０”データ
（１３）“Ｚ”レベル、“Ｌ”レベル：“１０１１１０１０”データ
（１４）“Ｚ”レベル、“Ｍ”レベル：“１０１１１０１１”データ
（１５）“Ｚ”レベル、“Ｎ”レベル：“１０１１０００１”データ
（１６）“Ｚ”レベル、“Ｏ”レベル：“１０１１００００”データ。

（１７）“Ａ”レベル、“Ｚ”レベル：“１１１１１０００”データ
（１８）“Ａ”レベル、“Ａ”レベル：“１１１１１１００”データ
（１９）“Ａ”レベル、“Ｂ”レベル：“１１１１０１１０”データ
（２０）“Ａ”レベル、“Ｃ”レベル：“１１１１００１０”データ
（２１）“Ａ”レベル、“Ｄ”レベル：“１１１０００１０”データ
（２２）“Ａ”レベル、“Ｅ”レベル：“１１１０００１１”データ
（２３）“Ａ”レベル、“Ｆ”レベル：“１１１０１００１”データ
（２４）“Ａ”レベル、“Ｇ”レベル：“１１１０１０００”データ
（２５）“Ａ”レベル、“Ｈ”レベル：“１０１０１０００”データ
（２６）“Ａ”レベル、“Ｉ”レベル：“１０１０１１００”データ
（２７）“Ａ”レベル、“Ｊ”レベル：“１０１００１１０”データ
（２８）“Ａ”レベル、“Ｋ”レベル：“１０１０００１０”データ
（２９）“Ａ”レベル、“Ｌ”レベル：“１０１１００１０”データ
（３０）“Ａ”レベル、“Ｍ”レベル：“１０１１００１１”データ
（３１）“Ａ”レベル、“Ｎ”レベル：“１０１１１００１”データ
（３２）“Ａ”レベル、“Ｏ”レベル：“１０１１１０００”データ。

（３３）“Ｂ”レベル、“Ｚ”レベル：“１１１１１１０１”データ
（３４）“Ｂ”レベル、“Ａ”レベル：“１１１１１００１”データ
（３５）“Ｂ”レベル、“Ｂ”レベル：“１１１１００１１”データ
（３６）“Ｂ”レベル、“Ｃ”レベル：“１１１１０１１１”データ
（３７）“Ｂ”レベル、“Ｄ”レベル：“１１１００１１１”データ
（３８）“Ｂ”レベル、“Ｅ”レベル：“１１１００１１０”データ
（３９）“Ｂ”レベル、“Ｆ”レベル：“１１１０１１００”データ
（４０）“Ｂ”レベル、“Ｇ”レベル：“１１１０１１０１”データ
（４１）“Ｂ”レベル、“Ｈ”レベル：“１０１０１１０１”データ
（４２）“Ｂ”レベル、“Ｉ”レベル：“１０１０１００１”データ
（４３）“Ｂ”レベル、“Ｊ”レベル：“１０１０００１１”データ
（４４）“Ｂ”レベル、“Ｋ”レベル：“１０１００１１１”データ
（４５）“Ｂ”レベル、“Ｌ”レベル：“１０１１０１１１”データ
（４６）“Ｂ”レベル、“Ｍ”レベル：“１０１１０１１０”データ
（４７）“Ｂ”レベル、“Ｎ”レベル：“１０１１１１００”データ
（４８）“Ｂ”レベル、“Ｏ”レベル：“１０１１１１０１”データ。

（４９）“Ｃ”レベル、“Ｚ”レベル：“１１１１０１０１”データ
（５０）“Ｃ”レベル、“Ａ”レベル：“１１１１０００１”データ
（５１）“Ｃ”レベル、“Ｂ”レベル：“１１１１１０１１”データ
（５２）“Ｃ”レベル、“Ｃ”レベル：“１１１１１１１１”データ
（５３）“Ｃ”レベル、“Ｄ”レベル：“１１１０１１１１”データ
（５４）“Ｃ”レベル、“Ｅ”レベル：“１１１０１１１０”データ
（５５）“Ｃ”レベル、“Ｆ”レベル：“１１１００１００”データ
（５６）“Ｃ”レベル、“Ｇ”レベル：“１１１００１０１”データ
（５７）“Ｃ”レベル、“Ｈ”レベル：“１０１００１０１”データ
（５８）“Ｃ”レベル、“Ｉ”レベル：“１０１００００１”データ
（５９）“Ｃ”レベル、“Ｊ”レベル：“１０１０１０１１”データ
（６０）“Ｃ”レベル、“Ｋ”レベル：“１０１０１１１１”データ
（６１）“Ｃ”レベル、“Ｌ”レベル：“１０１１１１１１”データ
（６２）“Ｃ”レベル、“Ｍ”レベル：“１０１１１１１０”データ
（６３）“Ｃ”レベル、“Ｎ”レベル：“１０１１０１００”データ
（６４）“Ｃ”レベル、“Ｏ”レベル：“１０１１０１０１”データ。

（６５）“Ｄ”レベル、“Ｚ”レベル：“１１０１０１０１”データ
（６６）“Ｄ”レベル、“Ａ”レベル：“１１０１０００１”データ
（６７）“Ｄ”レベル、“Ｂ”レベル：“１１０１１０１１”データ
（６８）“Ｄ”レベル、“Ｃ”レベル：“１１０１１１１１”データ
（６９）“Ｄ”レベル、“Ｄ”レベル：“１１００１１１１”データ
（７０）“Ｄ”レベル、“Ｅ”レベル：“１１００１１１０”データ
（７１）“Ｄ”レベル、“Ｆ”レベル：“１１０００１００”データ
（７２）“Ｄ”レベル、“Ｇ”レベル：“１１０００１０１”データ
（７３）“Ｄ”レベル、“Ｈ”レベル：“１００００１０１”データ
（７４）“Ｄ”レベル、“Ｉ”レベル：“１００００００１”データ
（７５）“Ｄ”レベル、“Ｊ”レベル：“１０００１０１１”データ
（７６）“Ｄ”レベル、“Ｋ”レベル：“１０００１１１１”データ
（７７）“Ｄ”レベル、“Ｌ”レベル：“１００１１１１１”データ
（７８）“Ｄ”レベル、“Ｍ”レベル：“１００１１１１０”データ
（７９）“Ｄ”レベル、“Ｎ”レベル：“１００１０１００”データ
（８０）“Ｄ”レベル、“Ｏ”レベル：“１００１０１０１”データ。

（８１）“Ｅ”レベル、“Ｚ”レベル：“１１０１０１１１”データ
（８２）“Ｅ”レベル、“Ａ”レベル：“１１０１００１１”データ
（８３）“Ｅ”レベル、“Ｂ”レベル：“１１０１１００１”データ
（８４）“Ｅ”レベル、“Ｃ”レベル：“１１０１１１０１”データ
（８５）“Ｅ”レベル、“Ｄ”レベル：“１１００１１０１”データ
（８６）“Ｅ”レベル、“Ｅ”レベル：“１１００１１００”データ
（８７）“Ｅ”レベル、“Ｆ”レベル：“１１０００１１０”データ
（８８）“Ｅ”レベル、“Ｇ”レベル：“１１０００１１１”データ
（８９）“Ｅ”レベル、“Ｈ”レベル：“１００００１１１”データ
（９０）“Ｅ”レベル、“Ｉ”レベル：“１０００００１１”データ
（９１）“Ｅ”レベル、“Ｊ”レベル：“１０００１００１”データ
（９２）“Ｅ”レベル、“Ｋ”レベル：“１０００１１０１”データ
（９３）“Ｅ”レベル、“Ｌ”レベル：“１００１１１０１”データ
（９４）“Ｅ”レベル、“Ｍ”レベル：“１００１１１００”データ
（９５）“Ｅ”レベル、“Ｎ”レベル：“１００１０１１０”データ
（９６）“Ｅ”レベル、“Ｏ”レベル：“１００１０１１１”データ。

（９７）“Ｆ”レベル、“Ｚ”レベル：“１１０１００１０”データ
（９８）“Ｆ”レベル、“Ａ”レベル：“１１０１０１１０”データ
（９９）“Ｆ”レベル、“Ｂ”レベル：“１１０１１１００”データ
（１００）“Ｆ”レベル、“Ｃ”レベル：“１１０１１０００”データ
（１０１）“Ｆ”レベル、“Ｄ”レベル：“１１００１０００”データ
（１０２）“Ｆ”レベル、“Ｅ”レベル：“１１００１００１”データ
（１０３）“Ｆ”レベル、“Ｆ”レベル：“１１００００１１”データ
（１０４）“Ｆ”レベル、“Ｇ”レベル：“１１００００１０”データ
（１０５）“Ｆ”レベル、“Ｈ”レベル：“１０００００１０”データ
（１０６）“Ｆ”レベル、“Ｉ”レベル：“１００００１１０”データ
（１０７）“Ｆ”レベル、“Ｊ”レベル：“１０００１１００”データ
（１０８）“Ｆ”レベル、“Ｋ”レベル：“１０００１０００”データ
（１０９）“Ｆ”レベル、“Ｌ”レベル：“１００１１０００”データ
（１１０）“Ｆ”レベル、“Ｍ”レベル：“１００１１００１”データ
（１１１）“Ｆ”レベル、“Ｎ”レベル：“１００１００１１”データ
（１１２）“Ｆ”レベル、“Ｏ”レベル：“１００１００１０”データ。

（１１３）“Ｇ”レベル、“Ｚ”レベル：“１１０１００００”データ
（１１４）“Ｇ”レベル、“Ａ”レベル：“１１０１０１００”データ
（１１５）“Ｇ”レベル、“Ｂ”レベル：“１１０１１１１０”データ
（１１６）“Ｇ”レベル、“Ｃ”レベル：“１１０１１０１０”データ
（１１７）“Ｇ”レベル、“Ｄ”レベル：“１１００１０１０”データ
（１１８）“Ｇ”レベル、“Ｅ”レベル：“１１００１０１１”データ
（１１９）“Ｇ”レベル、“Ｆ”レベル：“１１０００００１”データ
（１２０）“Ｇ”レベル、“Ｇ”レベル：“１１００００００”データ
（１２１）“Ｇ”レベル、“Ｈ”レベル：“１０００００００”データ
（１２２）“Ｇ”レベル、“Ｉ”レベル：“１００００１００”データ
（１２３）“Ｇ”レベル、“Ｊ”レベル：“１０００１１１０”データ
（１２４）“Ｇ”レベル、“Ｋ”レベル：“１０００１０１０”データ
（１２５）“Ｇ”レベル、“Ｌ”レベル：“１００１１０１０”データ
（１２６）“Ｇ”レベル、“Ｍ”レベル：“１００１１０１１”データ
（１２７）“Ｇ”レベル、“Ｎ”レベル：“１００１０００１”データ
（１２８）“Ｇ”レベル、“Ｏ”レベル：“１００１００００”データ。

（１２９）“Ｈ”レベル、“Ｚ”レベル：“０１０１００００”データ
（１３０）“Ｈ”レベル、“Ａ”レベル：“０１０１０１００”データ
（１３１）“Ｈ”レベル、“Ｂ”レベル：“０１０１１１１０”データ
（１３２）“Ｈ”レベル、“Ｃ”レベル：“０１０１１０１０”データ
（１３３）“Ｈ”レベル、“Ｄ”レベル：“０１００１０１０”データ
（１３４）“Ｈ”レベル、“Ｅ”レベル：“０１００１０１１”データ
（１３５）“Ｈ”レベル、“Ｆ”レベル：“０１０００００１”データ
（１３６）“Ｈ”レベル、“Ｇ”レベル：“０１００００００”データ
（１３７）“Ｈ”レベル、“Ｈ”レベル：“００００００００”データ
（１３８）“Ｈ”レベル、“Ｉ”レベル：“０００００１００”データ
（１３９）“Ｈ”レベル、“Ｊ”レベル：“００００１１１０”データ
（１４０）“Ｈ”レベル、“Ｋ”レベル：“００００１０１０”データ
（１４１）“Ｈ”レベル、“Ｌ”レベル：“０００１１０１０”データ
（１４２）“Ｈ”レベル、“Ｍ”レベル：“０００１１０１１”データ
（１４３）“Ｈ”レベル、“Ｎ”レベル：“０００１０００１”データ
（１４４）“Ｈ”レベル、“Ｏ”レベル：“０００１００００”データ。

（１４５）“Ｉ”レベル、“Ｚ”レベル：“０１０１００１０”データ
（１４６）“Ｉ”レベル、“Ａ”レベル：“０１０１０１１０”データ
（１４７）“Ｉ”レベル、“Ｂ”レベル：“０１０１１１００”データ
（１４８）“Ｉ”レベル、“Ｃ”レベル：“０１０１１０００”データ
（１４９）“Ｉ”レベル、“Ｄ”レベル：“０１００１０００”データ
（１５０）“Ｉ”レベル、“Ｅ”レベル：“０１００１００１”データ
（１５１）“Ｉ”レベル、“Ｆ”レベル：“０１００００１１”データ
（１５２）“Ｉ”レベル、“Ｇ”レベル：“０１００００１０”データ
（１５３）“Ｉ”レベル、“Ｈ”レベル：“００００００１０”データ
（１５４）“Ｉ”レベル、“Ｉ”レベル：“０００００１１０”データ
（１５５）“Ｉ”レベル、“Ｊ”レベル：“００００１１００”データ
（１５６）“Ｉ”レベル、“Ｋ”レベル：“００００１０００”データ
（１５７）“Ｉ”レベル、“Ｌ”レベル：“０００１１０００”データ
（１５８）“Ｉ”レベル、“Ｍ”レベル：“０００１１００１”データ
（１５９）“Ｉ”レベル、“Ｎ”レベル：“０００１００１１”データ
（１６０）“Ｉ”レベル、“Ｏ”レベル：“０００１００１０”データ。

（１６１）“Ｊ”レベル、“Ｚ”レベル：“０１０１０１１１”データ
（１６２）“Ｊ”レベル、“Ａ”レベル：“０１０１００１１”データ
（１６３）“Ｊ”レベル、“Ｂ”レベル：“０１０１１００１”データ
（１６４）“Ｊ”レベル、“Ｃ”レベル：“０１０１１１０１”データ
（１６５）“Ｊ”レベル、“Ｄ”レベル：“０１００１１０１”データ
（１６６）“Ｊ”レベル、“Ｅ”レベル：“０１００１１００”データ
（１６７）“Ｊ”レベル、“Ｆ”レベル：“０１０００１１０”データ
（１６８）“Ｊ”レベル、“Ｇ”レベル：“０１０００１１１”データ
（１６９）“Ｊ”レベル、“Ｈ”レベル：“０００００１１１”データ
（１７０）“Ｊ”レベル、“Ｉ”レベル：“００００００１１”データ
（１７１）“Ｊ”レベル、“Ｊ”レベル：“００００１００１”データ
（１７２）“Ｊ”レベル、“Ｋ”レベル：“００００１１０１”データ
（１７３）“Ｊ”レベル、“Ｌ”レベル：“０００１１１０１”データ
（１７４）“Ｊ”レベル、“Ｍ”レベル：“０００１１１００”データ
（１７５）“Ｊ”レベル、“Ｎ”レベル：“０００１０１１０”データ
（１７６）“Ｊ”レベル、“Ｏ”レベル：“０００１０１１１”データ。

（１７７）“Ｋ”レベル、“Ｚ”レベル：“０１０１０１０１”データ
（１７８）“Ｋ”レベル、“Ａ”レベル：“０１０１０００１”データ
（１７９）“Ｋ”レベル、“Ｂ”レベル：“０１０１１０１１”データ
（１８０）“Ｋ”レベル、“Ｃ”レベル：“０１０１１１１１”データ
（１８１）“Ｋ”レベル、“Ｄ”レベル：“０１００１１１１”データ
（１８２）“Ｋ”レベル、“Ｅ”レベル：“０１００１１１０”データ
（１８３）“Ｋ”レベル、“Ｆ”レベル：“０１０００１００”データ
（１８４）“Ｋ”レベル、“Ｇ”レベル：“０１０００１０１”データ
（１８５）“Ｋ”レベル、“Ｈ”レベル：“０００００１０１”データ
（１８６）“Ｋ”レベル、“Ｉ”レベル：“０００００００１”データ
（１８７）“Ｋ”レベル、“Ｊ”レベル：“００００１０１１”データ
（１８８）“Ｋ”レベル、“Ｋ”レベル：“００００１１１１”データ
（１８９）“Ｋ”レベル、“Ｌ”レベル：“０００１１１１１”データ
（１９０）“Ｋ”レベル、“Ｍ”レベル：“０００１１１１０”データ
（１９１）“Ｋ”レベル、“Ｎ”レベル：“０００１０１００”データ
（１９２）“Ｋ”レベル、“Ｏ”レベル：“０００１０１０１”データ。

（１９３）“Ｌ”レベル、“Ｚ”レベル：“０１１１０１０１”データ
（１９４）“Ｌ”レベル、“Ａ”レベル：“０１１１０００１”データ
（１９５）“Ｌ”レベル、“Ｂ”レベル：“０１１１１０１１”データ
（１９６）“Ｌ”レベル、“Ｃ”レベル：“０１１１１１１１”データ
（１９７）“Ｌ”レベル、“Ｄ”レベル：“０１１０１１１１”データ
（１９８）“Ｌ”レベル、“Ｅ”レベル：“０１１０１１１０”データ
（１９９）“Ｌ”レベル、“Ｆ”レベル：“０１１００１００”データ
（２００）“Ｌ”レベル、“Ｇ”レベル：“０１１００１０１”データ
（２０１）“Ｌ”レベル、“Ｈ”レベル：“００１００１０１”データ
（２０２）“Ｌ”レベル、“Ｉ”レベル：“００１００００１”データ
（２０３）“Ｌ”レベル、“Ｊ”レベル：“００１０１０１１”データ
（２０４）“Ｌ”レベル、“Ｋ”レベル：“００１０１１１１”データ
（２０５）“Ｌ”レベル、“Ｌ”レベル：“００１１１１１１”データ
（２０６）“Ｌ”レベル、“Ｍ”レベル：“００１１１１１０”データ
（２０７）“Ｌ”レベル、“Ｎ”レベル：“００１１０１００”データ
（２０８）“Ｌ”レベル、“Ｏ”レベル：“００１１０１０１”データ。

（２０９）“Ｍ”レベル、“Ｚ”レベル：“０１１１１１０１”データ
（２１０）“Ｍ”レベル、“Ａ”レベル：“０１１１１００１”データ
（２１１）“Ｍ”レベル、“Ｂ”レベル：“０１１１００１１”データ
（２１２）“Ｍ”レベル、“Ｃ”レベル：“０１１１０１１１”データ
（２１３）“Ｍ”レベル、“Ｄ”レベル：“０１１００１１１”データ
（２１４）“Ｍ”レベル、“Ｅ”レベル：“０１１００１１０”データ
（２１５）“Ｍ”レベル、“Ｆ”レベル：“０１１０１１００”データ
（２１６）“Ｍ”レベル、“Ｇ”レベル：“０１１０１１０１”データ
（２１７）“Ｍ”レベル、“Ｈ”レベル：“００１０１１０１”データ
（２１８）“Ｍ”レベル、“Ｉ”レベル：“００１０１００１”データ
（２１９）“Ｍ”レベル、“Ｊ”レベル：“００１０００１１”データ
（２２０）“Ｍ”レベル、“Ｋ”レベル：“００１００１１１”データ
（２２１）“Ｍ”レベル、“Ｌ”レベル：“００１１０１１１”データ
（２２２）“Ｍ”レベル、“Ｍ”レベル：“００１１０１１０”データ
（２２３）“Ｍ”レベル、“Ｎ”レベル：“００１１１１００”データ
（２２４）“Ｍ”レベル、“Ｏ”レベル：“００１１１１０１”データ。

（２２５）“Ｎ”レベル、“Ｚ”レベル：“０１１１１０００”データ
（２２６）“Ｎ”レベル、“Ａ”レベル：“０１１１１１００”データ
（２２７）“Ｎ”レベル、“Ｂ”レベル：“０１１１０１１０”データ
（２２８）“Ｎ”レベル、“Ｃ”レベル：“０１１１００１０”データ
（２２９）“Ｎ”レベル、“Ｄ”レベル：“０１１０００１０”データ
（２３０）“Ｎ”レベル、“Ｅ”レベル：“０１１０００１１”データ
（２３１）“Ｎ”レベル、“Ｆ”レベル：“０１１０１００１”データ
（２３２）“Ｎ”レベル、“Ｇ”レベル：“０１１０１０００”データ
（２３３）“Ｎ”レベル、“Ｈ”レベル：“００１０１０００”データ
（２３４）“Ｎ”レベル、“Ｉ”レベル：“００１０１１００”データ
（２３５）“Ｎ”レベル、“Ｊ”レベル：“００１００１１０”データ
（２３６）“Ｎ”レベル、“Ｋ”レベル：“００１０００１０”データ
（２３７）“Ｎ”レベル、“Ｌ”レベル：“００１１００１０”データ
（２３８）“Ｎ”レベル、“Ｍ”レベル：“００１１００１１”データ
（２３９）“Ｎ”レベル、“Ｎ”レベル：“００１１１００１”データ
（２４０）“Ｎ”レベル、“Ｏ”レベル：“００１１１０００”データ。

（２４１）“Ｏ”レベル、“Ｚ”レベル：“０１１１００００”データ
（２４２）“Ｏ”レベル、“Ａ”レベル：“０１１１０１００”データ
（２４３）“Ｏ”レベル、“Ｂ”レベル：“０１１１１１１０”データ
（２４４）“Ｏ”レベル、“Ｃ”レベル：“０１１１１０１０”データ
（２４５）“Ｏ”レベル、“Ｄ”レベル：“０１１０１０１０”データ
（２４６）“Ｏ”レベル、“Ｅ”レベル：“０１１０１０１１”データ
（２４７）“Ｏ”レベル、“Ｆ”レベル：“０１１００００１”データ
（２４８）“Ｏ”レベル、“Ｇ”レベル：“０１１０００００”データ
（２４９）“Ｏ”レベル、“Ｈ”レベル：“００１０００００”データ
（２５０）“Ｏ”レベル、“Ｉ”レベル：“００１００１００”データ
（２５１）“Ｏ”レベル、“Ｊ”レベル：“００１０１１１０”データ
（２５２）“Ｏ”レベル、“Ｋ”レベル：“００１０１０１０”データ
（２５３）“Ｏ”レベル、“Ｌ”レベル：“００１１１０１０”データ
（２５４）“Ｏ”レベル、“Ｍ”レベル：“００１１１０１１”データ
（２５５）“Ｏ”レベル、“Ｎ”レベル：“００１１０００１”データ
（２５６）“Ｏ”レベル、“Ｏ”レベル：“００１１００００”データ。

図５５は、図４７～図５４に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。以下では、第７ページ及び第８ページを対象とした読み出し動作のことを、それぞれ第７ページ読み出し及び第８ページ読み出しと称する。

図５５に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＨＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＨＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲ及びＬＲを用いた読み出し結果により確定される。

第４ページデータは、プレーンＰＬ２に対する読み出し電圧ＤＲ及びＬＲを用いた読み出し結果により確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ、ＣＲ、ＭＲ、及びＯＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ、ＣＲ、ＩＲ、及びＫＲを用いた読み出し結果とにより確定される。

第７ページデータは、プレーンＰＬ１に対する読み出し電圧ＥＲ、ＧＲ、ＩＲ、及びＫＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し結果とにより確定される。

第８ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＥＲ、ＧＲ、ＭＲ、及びＯＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第４ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第７ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第８ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第８実施形態に係る半導体メモリ１０のその他の構成は、第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［８－２］動作
次に、第８実施形態に係る半導体メモリ１０の書き込み動作及び読み出し動作について順に説明する。尚、第８実施形態に係る半導体メモリ１０では、センスアンプユニットＳＡＵ内に８個以上のラッチ回路が含まれているものと仮定する。

［８－２－１］書き込み動作
図５６は、第８実施形態に係る半導体メモリ１０の書き込み動作におけるコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図５６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１～ＣＳ７を順に送信する。各コマンドセットＣＳは、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスとを含み、コマンドセットＣＳ１～ＣＳ７は、それぞれ第１～第７ビットに対応する書き込みデータ（第１～第７ページデータ）を含んでいる。
半導体メモリ１０は、例えばコマンドセットＣＳを受信する度に一時的にビジー状態に遷移し、書き込みデータをセンスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵ内のラッチ回路に転送する。第１～第７ビットに対応する書き込みデータは、センスアンプユニットＳＡＵ内でそれぞれ異なるラッチ回路に保持される。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ８を送信する。コマンドセットＣＳ８は、書き込み動作を指示するコマンドと、データを書き込むセルユニットＣＵのアドレスと、第８ビットに対応する書き込みデータ（第８ページデータ）とを含んでいる。半導体メモリ１０が受信した第８ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される。

半導体メモリ１０は、コマンドセットＣＳ８を受信した後に、ビジー状態に遷移する。するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路に保持された第１～第８ページデータに基づいて書き込み動作を実行する。

第８実施形態に係る半導体メモリ１０の書き込み動作において、シーケンサ１４は、プレーンＰＬ１に対する第１プレーン書き込みと、プレーンＰＬ２に対する第２プレーン書き込みとを同時に並列で実行する。

第１プレーン書き込みと第２プレーン書き込みとのそれぞれの詳細は、第１実施形態で説明した第１プレーン書き込みにおいて、書き込みレベルの数を増やしたものと同様のため、説明を省略する。第１プレーン書き込みと第２プレーン書き込みとのそれぞれが終了すると、シーケンサ１４は書き込み動作を終了し、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

第１プレーン書き込み又は第２プレーン書き込みが実行されたセルユニットＣＵでは、８ページ分の書き込みデータと図４７～図５４を用いて説明したデータの割り付けとに基づいて、図４６を用いて説明したようなメモリセルトランジスタＭＴの閾値分布が形成される。

以上の説明では、第８実施形態に係る半導体メモリ１０の書き込み動作において、センスアンプユニットＳＡＵに８個のラッチ回路が設けられた場合について例示されたが、ラッチ回路の数は減らすことも可能である。以下に、図５６及び図５７を用いて、５個のラッチ回路(ラッチ回路ＡＤＬ～ＤＤＬ及びＸＤＬ)が設けられた場合において、コマンドセットＣＳ１～ＣＳ８がメモリコントローラ２０によって半導体メモリ１０へ送信された場合の、シーケンサ１４の実行する動作の一例を説明する。図５７は、第８実施形態に係る半導体メモリ１０の書き込み動作におけるシーケンサ１４の実行する動作の一例を示すフローチャートである。

図５６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１を送信する。コマンドセットＣＳ１は、第１ページに対応する動作を指示するコマンドを含み、第１ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第１ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（１））。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＡＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＳＤＬに転送させる（図５７（２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ２を送信する。コマンドセットＣＳ２は、第２ページに対応する動作を指示するコマンドを含み、第２ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第２ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（３））。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＳＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＡＤＬに転送させる（図５７（４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、第３ページに対応する動作を指示するコマンドを含み、第３ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（５））。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第３ページデータを例えばラッチ回路ＢＤＬに転送させる（図５７（６））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、第４ページに対応する動作を指示するコマンドを含み、第４ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（７））。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第４ページデータを例えばラッチ回路ＢＤＬに転送させる（図５７（８））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、第５ページに対応する動作を指示するコマンドを含み、第５ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（９））。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆～ＳＤＬ”を、例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータを例えばラッチ回路ＤＤＬに転送させる（図５７（１０））。尚、このときの演算に用いられるダイナミックラッチとしては、例えばノードＳＥＮ、ビット線ＢＬ、及びメモリピラーＭＰ等が使用され得る。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、第６ページに対応する動作を指示するコマンドを含み、第６ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（１１））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を、例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＣＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＣＤＬ｜ＳＤＬ”を、例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＤＤＬ）”を、例えばラッチ回路ＤＤＬに転送させる（図５７（１２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ７を送信する。コマンドセットＣＳ７は、第７ページに対応する動作を指示するコマンドを含み、第７ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第７ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（１３））。

半導体メモリ１０は、コマンドセットＣＳ７を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第７ページデータを例えばラッチ回路ＤＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆～ＳＤＬ”を、例えばラッチ回路ＣＤＬに転送させる（図５７（１４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ８を送信する。コマンドセットＣＳ８は、第８ページに対応する動作を指示するコマンドを含み、第８ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第８ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図５７（１５））。

半導体メモリ１０は、コマンドセットＣＳ８を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＤＤＬ）”を、例えばラッチ回路ＤＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”を、例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＣＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＯＲ演算が施されたデータ“ＣＤＬ｜ＳＤＬ”を、例えばラッチ回路ＣＤＬに転送させる（図５７（１６））。

するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬに保持されたデータに基づいて書き込み動作を実行する。

図５７に示した例における、各メモリセルトランジスタＭＴの閾値電圧に対するラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬに保持されたデータを以下に示している。プレーンＰＬ１、及びプレーンＰＬ２についても同様に、各プレーン内の各閾値電圧に対してそれぞれ異なるデータが割り当てられる。
（例）“メモリセルトランジスタＭＴの閾値電圧”：“ＡＤＬに保持されたデータ／ＢＤＬに保持されたデータ／ＣＤＬに保持されたデータ／ＤＤＬに保持されたデータ”。

（１）“Ｚ”レベル：“１１１１”データ
（２）“Ａ”レベル：“１１１０”データ
（３）“Ｂ”レベル：“１１００”データ
（４）“Ｃ”レベル：“１１０１”データ
（５）“Ｄ”レベル：“１００１”データ
（６）“Ｅ”レベル：“１０００”データ
（７）“Ｆ”レベル：“１０１０”データ
（８）“Ｇ”レベル：“１０１１”データ
（９）“Ｈ”レベル：“００１１”データ
（１０）“Ｉ”レベル：“００１０”データ
（１１）“Ｊ”レベル：“００００”データ
（１２）“Ｋ”レベル：“０００１”データ
（１３）“Ｌ”レベル：“０１０１”データ
（１４）“Ｍ”レベル：“０１００”データ
（１５）“Ｎ”レベル：“０１１０”データ
（１６）“Ｏ”レベル：“０１１１”データ。

［８－２－２］読み出し動作
第８実施形態に係る半導体メモリ１０は、ページ単位の読み出し動作を実行することが可能である。以下に、第８実施形態に係る半導体メモリ１０における第１ページ、第２ページ、第３ページ、第４ページ、第５ページ、第６ページ、第７ページ、及び第８ページを選択した読み出し動作のそれぞれについて順に説明する。

尚、以下の説明では、第７ページ及び第８ページが選択された読み出し動作のことを、それぞれ第７ページ読み出し及び第８ページ読み出しと称する。

（第１ページ読み出し）
図５８は、第８実施形態に係る半導体メモリ１０における第１ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図５８に示すように、まず、メモリコントローラ２０は、例えばコマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第１ページ読み出しを開始する。

第１ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ２に対する第１プレーン読み出しを実行し、プレーンＰＬ２に対する読み出し動作を実行しない。

第１ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＨＲを用いた読み出し動作が実行される。この読み出し電圧ＨＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しが終了すると、シーケンサ１４は、プレーンＰＬ１において第１プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第１ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第１ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第２ページ読み出し）
図５９は、第８実施形態に係る半導体メモリ１０における第２ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図５９に示すように、まず、メモリコントローラ２０は、例えばコマンド“０２ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第２ページ読み出しを開始する。

第２ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ２に対する第２プレーン読み出しを実行し、プレーンＰＬ１に対する読み出し動作を実行しない。

第２ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＨＲを用いた読み出し動作が実行される。この読み出し電圧ＨＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第２プレーン読み出しが終了すると、シーケンサ１４は、プレーンＰＬ２において第２プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第２ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第２ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第３ページ読み出し）
図６０は、第８実施形態に係る半導体メモリ１０における第３ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６０に示すように、まず、メモリコントローラ２０は、例えばコマンド“０３ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第３ページ読み出しを開始する。

第３ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しを実行し、プレーンＰＬ２に対する読み出し動作を実行しない。

第３ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＤＲ及びＬＲを用いた読み出し動作が実行される。この読み出し電圧ＤＲ及びＬＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しが終了すると、シーケンサ１４は、プレーンＰＬ１において第１プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第１ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第３ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第４ページ読み出し）
図６１は、第８実施形態に係る半導体メモリ１０における第４ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６１に示すように、まず、メモリコントローラ２０は、例えばコマンド“０４ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第４ページ読み出しを開始する。

第４ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ２に対する第２プレーン読み出しを実行し、プレーンＰＬ１に対する読み出し動作を実行しない。

第４ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＤＲ及びＬＲを用いた読み出し動作が実行される。この読み出し電圧ＤＲ及びＬＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第２プレーン読み出しが終了すると、シーケンサ１４は、プレーンＰＬ２において第２プレーン読み出しの読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第２ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第４ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第５ページ読み出し）
図６２は、第８実施形態に係る半導体メモリ１０における第５ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６２に示すように、まず、メモリコントローラ２０は、例えばコマンド“０５ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第５ページ読み出しを開始する。

第５ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第５ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＡＲ、ＣＲ、ＭＲ、及びＯＲを用いた読み出し動作が実行される。この読み出し電圧ＡＲ、ＣＲ、ＭＲ、及びＯＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第５ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第３ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第５ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第６ページ読み出し）
図６３は、第８実施形態に係る半導体メモリ１０における第６ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６２に示すように、まず、メモリコントローラ２０は、例えばコマンド“０６ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第６ページ読み出しを開始する。

第６ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第６ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第６ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＡＲ、ＣＲ、ＩＲ、及びＫＲを用いた読み出し動作が実行される。この読み出し電圧ＡＲ、ＣＲ、ＩＲ、及びＫＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第３ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第６ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第７ページ読み出し）
図６４は、第８実施形態に係る半導体メモリ１０における第７ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６４に示すように、まず、メモリコントローラ２０は、例えばコマンド“０７ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０７ｈ”は、第７ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第７ページ読み出しを開始する。

第７ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第７ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＥＲ、ＧＲ、ＩＲ、及びＫＲを用いた読み出し動作が実行される。この読み出し電圧ＥＲ、ＧＲ、ＩＲ、及びＫＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第６ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第３ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第７ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第８ページ読み出し）
図６５は、第８実施形態に係る半導体メモリ１０における第８ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図６５に示すように、まず、メモリコントローラ２０は、例えばコマンド“０８ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。コマンド“０８ｈ”は、第８ページに対応する動作を指示するコマンドである。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第８ページ読み出しを開始する。

第８ページ読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第８ページ読み出しにおける第１プレーン読み出しでは、例えば読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲ、ＦＲ、ＪＲ、及びＮＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

第８ページ読み出しにおける第２プレーン読み出しでは、例えば読み出し電圧ＥＲ、ＧＲ、ＭＲ、及びＯＲを用いた読み出し動作が実行される。この読み出し電圧ＥＲ、ＧＲ、ＭＲ、及びＯＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

以降の動作は第１実施形態で説明した第３ページ読み出しと同様であり、論理回路１８は、図５５に示されたデータの定義に基づいて第８ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

［８－３］第８実施形態の効果
以上で説明した第８実施形態に係る半導体メモリ１０に依れば、メモリセルに複数ビットデータを記憶させる場合における読み出し動作を高速化することが出来る。以下に、第８実施形態に係る半導体メモリ１０の詳細な効果について説明する。

まず、第８実施形態の比較例として、１個のメモリセルトランジスタＭＴが４ビットデータを記憶する場合について説明する。図６６は、第８実施形態の比較例におけるデータの割り付けと読み出し電圧との一例を示している。

図６６に示すように、第８実施形態の比較例では、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベル、“Ｈ”レベル、“Ｉ”レベル、“Ｊ”レベル、“Ｋ”レベル、“Ｌ”レベル、“Ｍ”レベル、“Ｎ”レベル、“Ｏ”レベルのそれぞれの閾値分布に対して、それぞれ“１１１１（最上位ビット／上位ビット／中位ビット／下位ビット）”データ、“１１１０”データ、“１０１０”データ、“１０００”データ、“１００１”データ、“０００１”データ、“００００”データ、“００１０”データ、“０１１０”データ、“０１００”データ、“１１００”データ、“１１０１”データ、“０１０１”データ、“０１１１”データ、“００１１”データ、及び“１０１１”データが割り当てられている。

また、第８実施形態の比較例では、図４６の説明と同様に、“Ａ”レベル～“Ｏ”レベルのそれぞれに対応して、読み出し電圧及びベリファイ電圧が設定される。そして、下位ページデータは、読み出し電圧ＡＲ、ＤＲ、ＦＲ、及びＫＲのそれぞれを用いた読み出し結果により確定する。中位ページデータは、読み出し電圧ＣＲ、ＧＲ、ＩＲ、及びＭＲのそれぞれを用いた読み出し結果により確定する。上位ページのデータは、読み出し電圧ＢＲ、ＨＲ、及びＮＲのそれぞれを用いた読み出し結果により確定する。最上位ページのデータは、読み出し電圧ＥＲ、ＪＲ、ＬＲ、及びＯＲのそれぞれを用いた読み出し結果により確定する。このようなデータの割り付けは、各ページの読み出し回数に基づいて、例えば４－４－３－４コードと称される。第８実施形態の比較例において、１ページあたりの読み出し回数は、（４＋４＋３＋４）／４＝３．７５回である。

これに対して、第８実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組で８ビットデータを記憶する。そして、第８実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（１＋１＋２＋２＋４＋４＋４＋４）／８＝２．７５回である。

このように、第８実施形態に係る半導体メモリ１０において、メモリセルトランジスタＭＴあたりの記憶容量は、第８実施形態の比較例と同様である。一方で、第８実施形態に係る半導体メモリ１０の１ページあたりの読み出し回数は、第８実施形態の比較例よりも少なくなる。

以上のように、第８実施形態に係る半導体メモリ１０は、ページ単位の読み出し動作における読み出し回数を抑制することが出来る。従って、第８実施形態に係る半導体メモリ１０は、比較例と同等の記憶容量を実現し、且つ比較例よりも読み出し動作を高速化することが出来る。

尚、第８実施形態に係る半導体メモリ１０では、第１ページ読み出しと第３ページ読み出しとのそれぞれにおいて、プレーンＰＬ１の読み出し結果のみでデータが確定するため、プレーンＰＬ２に対する読み出し動作が省略される。同様に、第２ページ読み出しと第４ページ読み出しとのそれぞれにおいて、プレーンＰＬ２の読み出し結果のみでデータが確定するため、プレーンＰＬ１に対する読み出し動作が省略される。

このように、第８実施形態に係る半導体メモリ１０では、ページ単位の読み出し動作において、一方のプレーンに対する読み出し動作を適宜省略することが出来る。その結果、第８実施形態に係る半導体メモリ１０は、第１実施形態と同様に、読み出し動作における消費電力を抑制することが出来る。

尚、第８実施形態に係る半導体メモリ１０は、第２実施形態及び第７実施形態のように、２ページデータのシーケンシャル読み出しを実行することも出来る。以下に、４種類の２ページデータのシーケンシャル読み出しの一例について簡潔に説明する。

第１及び第２ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ１及びＰＬ２のそれぞれに対する１種類のレベルの読み出し動作によって、２ページのデータを読み出すことが出来る。

第３及び第４ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ１及びＰＬ２のそれぞれに対する２種類のレベルの読み出し動作によって、２ページのデータを読み出すことが出来る。

第５及び第７ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ１では８種類のレベルの読み出し動作が必要であるが、プレーンＰＬ２では４個のレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

第６及び第８ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ２では８種類のレベルの読み出し動作が必要であるが、プレーンＰＬ１では４個のレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

［９］第９実施形態
第９実施形態に係る半導体メモリ１０は、第８実施形態の変形例である。第９実施形態に係る半導体メモリ１０は、第８実施形態と異なるデータの割り付けを使用して、第８実施形態よりも１ページ毎の読み出しの最大回数を少ない回数で実行する。以下に、第９実施形態に係る半導体メモリ１０について、第８実施形態と異なる点を説明する。

［９－１］データの割り付けについて
図６７～図７４は、第９実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図６７～図７４に示すように、第９実施形態に係る半導体メモリ１０では、第８実施形態と同様に、プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧とプレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧とで２５６種類の組み合わせが形成され得る。そして、第９実施形態では、例えば以下に示すように、２５６種類の組み合わせに対してそれぞれ異なる８ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット／第７ビット／第８ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“００００００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１０１０００００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１０１００００１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１０１１０００１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１０１１０１０１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１０１１１１１１”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“１０１１１０１１”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“１１１１１０１１”データ
（９）“Ｚ”レベル、“Ｈ”レベル：“１１１１１０１０”データ
（１０）“Ｚ”レベル、“Ｉ”レベル：“０１０１１０１０”データ
（１１）“Ｚ”レベル、“Ｊ”レベル：“０１０１１０１１”データ
（１２）“Ｚ”レベル、“Ｋ”レベル：“０００１１０１１”データ
（１３）“Ｚ”レベル、“Ｌ”レベル：“０００００００１”データ
（１４）“Ｚ”レベル、“Ｍ”レベル：“０００１０００１”データ
（１５）“Ｚ”レベル、“Ｎ”レベル：“０００１０１０１”データ
（１６）“Ｚ”レベル、“Ｏ”レベル：“０００１１１１１”データ。

（１７）“Ａ”レベル、“Ｚ”レベル：“０１０１００００”データ
（１８）“Ａ”レベル、“Ａ”レベル：“１１１１００００”データ
（１９）“Ａ”レベル、“Ｂ”レベル：“１１１１０００１”データ
（２０）“Ａ”レベル、“Ｃ”レベル：“１１１００００１”データ
（２１）“Ａ”レベル、“Ｄ”レベル：“１１１００１０１”データ
（２２）“Ａ”レベル、“Ｅ”レベル：“１１１０１１１１”データ
（２３）“Ａ”レベル、“Ｆ”レベル：“１１１０１０１１”データ
（２４）“Ａ”レベル、“Ｇ”レベル：“１０１０１０１１”データ
（２５）“Ａ”レベル、“Ｈ”レベル：“１０１０１０１０”データ
（２６）“Ａ”レベル、“Ｉ”レベル：“００００１０１０”データ
（２７）“Ａ”レベル、“Ｊ”レベル：“００００１０１１”データ
（２８）“Ａ”レベル、“Ｋ”レベル：“０１００１０１１”データ
（２９）“Ａ”レベル、“Ｌ”レベル：“０１０１０００１”データ
（３０）“Ａ”レベル、“Ｍ”レベル：“０１０００００１”データ
（３１）“Ａ”レベル、“Ｎ”レベル：“０１０００１０１”データ
（３２）“Ａ”レベル、“Ｏ”レベル：“０１００１１１１”データ。

（３３）“Ｂ”レベル、“Ｚ”レベル：“０１０１００１０”データ
（３４）“Ｂ”レベル、“Ａ”レベル：“１１１１００１０”データ
（３５）“Ｂ”レベル、“Ｂ”レベル：“１１１１００１１”データ
（３６）“Ｂ”レベル、“Ｃ”レベル：“１１１０００１１”データ
（３７）“Ｂ”レベル、“Ｄ”レベル：“１１１００１１１”データ
（３８）“Ｂ”レベル、“Ｅ”レベル：“１１１０１１０１”データ
（３９）“Ｂ”レベル、“Ｆ”レベル：“１１１０１００１”データ
（４０）“Ｂ”レベル、“Ｇ”レベル：“１０１０１００１”データ
（４１）“Ｂ”レベル、“Ｈ”レベル：“１０１０１０００”データ
（４２）“Ｂ”レベル、“Ｉ”レベル：“００００１０００”データ
（４３）“Ｂ”レベル、“Ｊ”レベル：“００００１００１”データ
（４４）“Ｂ”レベル、“Ｋ”レベル：“０１００１００１”データ
（４５）“Ｂ”レベル、“Ｌ”レベル：“０１０１００１１”データ
（４６）“Ｂ”レベル、“Ｍ”レベル：“０１００００１１”データ
（４７）“Ｂ”レベル、“Ｎ”レベル：“０１０００１１１”データ
（４８）“Ｂ”レベル、“Ｏ”レベル：“０１００１１０１”データ。

（４９）“Ｃ”レベル、“Ｚ”レベル：“０１１１００１０”データ
（５０）“Ｃ”レベル、“Ａ”レベル：“１１０１００１０”データ
（５１）“Ｃ”レベル、“Ｂ”レベル：“１１０１００１１”データ
（５２）“Ｃ”レベル、“Ｃ”レベル：“１１００００１１”データ
（５３）“Ｃ”レベル、“Ｄ”レベル：“１１０００１１１”データ
（５４）“Ｃ”レベル、“Ｅ”レベル：“１１００１１０１”データ
（５５）“Ｃ”レベル、“Ｆ”レベル：“１１００１００１”データ
（５６）“Ｃ”レベル、“Ｇ”レベル：“１０００１００１”データ
（５７）“Ｃ”レベル、“Ｈ”レベル：“１０００１０００”データ
（５８）“Ｃ”レベル、“Ｉ”レベル：“００１０１０００”データ
（５９）“Ｃ”レベル、“Ｊ”レベル：“００１０１００１”データ
（６０）“Ｃ”レベル、“Ｋ”レベル：“０１１０１００１”データ
（６１）“Ｃ”レベル、“Ｌ”レベル：“０１１１００１１”データ
（６２）“Ｃ”レベル、“Ｍ”レベル：“０１１０００１１”データ
（６３）“Ｃ”レベル、“Ｎ”レベル：“０１１００１１１”データ
（６４）“Ｃ”レベル、“Ｏ”レベル：“０１１０１１０１”データ。

（６５）“Ｄ”レベル、“Ｚ”レベル：“０１１１１０１０”データ
（６６）“Ｄ”レベル、“Ａ”レベル：“１１０１１０１０”データ
（６７）“Ｄ”レベル、“Ｂ”レベル：“１１０１１０１１”データ
（６８）“Ｄ”レベル、“Ｃ”レベル：“１１００１０１１”データ
（６９）“Ｄ”レベル、“Ｄ”レベル：“１１００１１１１”データ
（７０）“Ｄ”レベル、“Ｅ”レベル：“１１０００１０１”データ
（７１）“Ｄ”レベル、“Ｆ”レベル：“１１０００００１”データ
（７２）“Ｄ”レベル、“Ｇ”レベル：“１００００００１”データ
（７３）“Ｄ”レベル、“Ｈ”レベル：“１０００００００”データ
（７４）“Ｄ”レベル、“Ｉ”レベル：“００１０００００”データ
（７５）“Ｄ”レベル、“Ｊ”レベル：“００１００００１”データ
（７６）“Ｄ”レベル、“Ｋ”レベル：“０１１００００１”データ
（７７）“Ｄ”レベル、“Ｌ”レベル：“０１１１１０１１”データ
（７８）“Ｄ”レベル、“Ｍ”レベル：“０１１０１０１１”データ
（７９）“Ｄ”レベル、“Ｎ”レベル：“０１１０１１１１”データ
（８０）“Ｄ”レベル、“Ｏ”レベル：“０１１００１０１”データ。

（８１）“Ｅ”レベル、“Ｚ”レベル：“０１１１１１１１”データ
（８２）“Ｅ”レベル、“Ａ”レベル：“１１０１１１１１”データ
（８３）“Ｅ”レベル、“Ｂ”レベル：“１１０１１１１０”データ
（８４）“Ｅ”レベル、“Ｃ”レベル：“１１００１１１０”データ
（８５）“Ｅ”レベル、“Ｄ”レベル：“１１００１０１０”データ
（８６）“Ｅ”レベル、“Ｅ”レベル：“１１００００００”データ
（８７）“Ｅ”レベル、“Ｆ”レベル：“１１０００１００”データ
（８８）“Ｅ”レベル、“Ｇ”レベル：“１００００１００”データ
（８９）“Ｅ”レベル、“Ｈ”レベル：“１００００１０１”データ
（９０）“Ｅ”レベル、“Ｉ”レベル：“００１００１０１”データ
（９１）“Ｅ”レベル、“Ｊ”レベル：“００１００１００”データ
（９２）“Ｅ”レベル、“Ｋ”レベル：“０１１００１００”データ
（９３）“Ｅ”レベル、“Ｌ”レベル：“０１１１１１１０”データ
（９４）“Ｅ”レベル、“Ｍ”レベル：“０１１０１１１０”データ
（９５）“Ｅ”レベル、“Ｎ”レベル：“０１１０１０１０”データ
（９６）“Ｅ”レベル、“Ｏ”レベル：“０１１０００００”データ。

（９７）“Ｆ”レベル、“Ｚ”レベル：“０１１１０１１１”データ
（９８）“Ｆ”レベル、“Ａ”レベル：“１１０１０１１１”データ
（９９）“Ｆ”レベル、“Ｂ”レベル：“１１０１０１１０”データ
（１００）“Ｆ”レベル、“Ｃ”レベル：“１１０００１１０”データ
（１０１）“Ｆ”レベル、“Ｄ”レベル：“１１００００１０”データ
（１０２）“Ｆ”レベル、“Ｅ”レベル：“１１００１０００”データ
（１０３）“Ｆ”レベル、“Ｆ”レベル：“１１００１１００”データ
（１０４）“Ｆ”レベル、“Ｇ”レベル：“１０００１１００”データ
（１０５）“Ｆ”レベル、“Ｈ”レベル：“１０００１１０１”データ
（１０６）“Ｆ”レベル、“Ｉ”レベル：“００１０１１０１”データ
（１０７）“Ｆ”レベル、“Ｊ”レベル：“００１０１１００”データ
（１０８）“Ｆ”レベル、“Ｋ”レベル：“０１１０１１００”データ
（１０９）“Ｆ”レベル、“Ｌ”レベル：“０１１１０１１０”データ
（１１０）“Ｆ”レベル、“Ｍ”レベル：“０１１００１１０”データ
（１１１）“Ｆ”レベル、“Ｎ”レベル：“０１１０００１０”データ
（１１２）“Ｆ”レベル、“Ｏ”レベル：“０１１０１０００”データ。

（１１３）“Ｇ”レベル、“Ｚ”レベル：“１１１１０１１１”データ
（１１４）“Ｇ”レベル、“Ａ”レベル：“０１０１０１１１”データ
（１１５）“Ｇ”レベル、“Ｂ”レベル：“０１０１０１１０”データ
（１１６）“Ｇ”レベル、“Ｃ”レベル：“０１０００１１０”データ
（１１７）“Ｇ”レベル、“Ｄ”レベル：“０１００００１０”データ
（１１８）“Ｇ”レベル、“Ｅ”レベル：“０１００１０００”データ
（１１９）“Ｇ”レベル、“Ｆ”レベル：“０１００１１００”データ
（１２０）“Ｇ”レベル、“Ｇ”レベル：“００００１１００”データ
（１２１）“Ｇ”レベル、“Ｈ”レベル：“００００１１０１”データ
（１２２）“Ｇ”レベル、“Ｉ”レベル：“１０１０１１０１”データ
（１２３）“Ｇ”レベル、“Ｊ”レベル：“１０１０１１００”データ
（１２４）“Ｇ”レベル、“Ｋ”レベル：“１１１０１１００”データ
（１２５）“Ｇ”レベル、“Ｌ”レベル：“１１１１０１１０”データ
（１２６）“Ｇ”レベル、“Ｍ”レベル：“１１１００１１０”データ
（１２７）“Ｇ”レベル、“Ｎ”レベル：“１１１０００１０”データ
（１２８）“Ｇ”レベル、“Ｏ”レベル：“１１１０１０００”データ。

（１２９）“Ｈ”レベル、“Ｚ”レベル：“１１１１０１０１”データ
（１３０）“Ｈ”レベル、“Ａ”レベル：“０１０１０１０１”データ
（１３１）“Ｈ”レベル、“Ｂ”レベル：“０１０１０１００”データ
（１３２）“Ｈ”レベル、“Ｃ”レベル：“０１０００１００”データ
（１３３）“Ｈ”レベル、“Ｄ”レベル：“０１００００００”データ
（１３４）“Ｈ”レベル、“Ｅ”レベル：“０１００１０１０”データ
（１３５）“Ｈ”レベル、“Ｆ”レベル：“０１００１１１０”データ
（１３６）“Ｈ”レベル、“Ｇ”レベル：“００００１１１０”データ
（１３７）“Ｈ”レベル、“Ｈ”レベル：“００００１１１１”データ
（１３８）“Ｈ”レベル、“Ｉ”レベル：“１０１０１１１１”データ
（１３９）“Ｈ”レベル、“Ｊ”レベル：“１０１０１１１０”データ
（１４０）“Ｈ”レベル、“Ｋ”レベル：“１１１０１１１０”データ
（１４１）“Ｈ”レベル、“Ｌ”レベル：“１１１１０１００”データ
（１４２）“Ｈ”レベル、“Ｍ”レベル：“１１１００１００”データ
（１４３）“Ｈ”レベル、“Ｎ”レベル：“１１１０００００”データ
（１４４）“Ｈ”レベル、“Ｏ”レベル：“１１１０１０１０”データ。

（１４５）“Ｉ”レベル、“Ｚ”レベル：“１０１００１０１”データ
（１４６）“Ｉ”レベル、“Ａ”レベル：“０００００１０１”データ
（１４７）“Ｉ”レベル、“Ｂ”レベル：“０００００１００”データ
（１４８）“Ｉ”レベル、“Ｃ”レベル：“０００１０１００”データ
（１４９）“Ｉ”レベル、“Ｄ”レベル：“０００１００００”データ
（１５０）“Ｉ”レベル、“Ｅ”レベル：“０００１１０１０”データ
（１５１）“Ｉ”レベル、“Ｆ”レベル：“０００１１１１０”データ
（１５２）“Ｉ”レベル、“Ｇ”レベル：“０１０１１１１０”データ
（１５３）“Ｉ”レベル、“Ｈ”レベル：“０１０１１１１１”データ
（１５４）“Ｉ”レベル、“Ｉ”レベル：“１１１１１１１１”データ
（１５５）“Ｉ”レベル、“Ｊ”レベル：“１１１１１１１０”データ
（１５６）“Ｉ”レベル、“Ｋ”レベル：“１０１１１１１０”データ
（１５７）“Ｉ”レベル、“Ｌ”レベル：“１０１００１００”データ
（１５８）“Ｉ”レベル、“Ｍ”レベル：“１０１１０１００”データ
（１５９）“Ｉ”レベル、“Ｎ”レベル：“１０１１００００”データ
（１６０）“Ｉ”レベル、“Ｏ”レベル：“１０１１１０１０”データ。

（１６１）“Ｊ”レベル、“Ｚ”レベル：“１０１００１１１”データ
（１６２）“Ｊ”レベル、“Ａ”レベル：“０００００１１１”データ
（１６３）“Ｊ”レベル、“Ｂ”レベル：“０００００１１０”データ
（１６４）“Ｊ”レベル、“Ｃ”レベル：“０００１０１１０”データ
（１６５）“Ｊ”レベル、“Ｄ”レベル：“０００１００１０”データ
（１６６）“Ｊ”レベル、“Ｅ”レベル：“０００１１０００”データ
（１６７）“Ｊ”レベル、“Ｆ”レベル：“０００１１１００”データ
（１６８）“Ｊ”レベル、“Ｇ”レベル：“０１０１１１００”データ
（１６９）“Ｊ”レベル、“Ｈ”レベル：“０１０１１１０１”データ
（１７０）“Ｊ”レベル、“Ｉ”レベル：“１１１１１１０１”データ
（１７１）“Ｊ”レベル、“Ｊ”レベル：“１１１１１１００”データ
（１７２）“Ｊ”レベル、“Ｋ”レベル：“１０１１１１００”データ
（１７３）“Ｊ”レベル、“Ｌ”レベル：“１０１００１１０”データ
（１７４）“Ｊ”レベル、“Ｍ”レベル：“１０１１０１１０”データ
（１７５）“Ｊ”レベル、“Ｎ”レベル：“１０１１００１０”データ
（１７６）“Ｊ”レベル、“Ｏ”レベル：“１０１１１０００”データ。

（１７７）“Ｋ”レベル、“Ｚ”レベル：“００１００１１１”データ
（１７８）“Ｋ”レベル、“Ａ”レベル：“１００００１１１”データ
（１７９）“Ｋ”レベル、“Ｂ”レベル：“１００００１１０”データ
（１８０）“Ｋ”レベル、“Ｃ”レベル：“１００１０１１０”データ
（１８１）“Ｋ”レベル、“Ｄ”レベル：“１００１００１０”データ
（１８２）“Ｋ”レベル、“Ｅ”レベル：“１００１１０００”データ
（１８３）“Ｋ”レベル、“Ｆ”レベル：“１００１１１００”データ
（１８４）“Ｋ”レベル、“Ｇ”レベル：“１１０１１１００”データ
（１８５）“Ｋ”レベル、“Ｈ”レベル：“１１０１１１０１”データ
（１８６）“Ｋ”レベル、“Ｉ”レベル：“０１１１１１０１”データ
（１８７）“Ｋ”レベル、“Ｊ”レベル：“０１１１１１００”データ
（１８８）“Ｋ”レベル、“Ｋ”レベル：“００１１１１００”データ
（１８９）“Ｋ”レベル、“Ｌ”レベル：“００１００１１０”データ
（１９０）“Ｋ”レベル、“Ｍ”レベル：“００１１０１１０”データ
（１９１）“Ｋ”レベル、“Ｎ”レベル：“００１１００１０”データ
（１９２）“Ｋ”レベル、“Ｏ”レベル：“００１１１０００”データ。

（１９３）“Ｌ”レベル、“Ｚ”レベル：“００００００１０”データ
（１９４）“Ｌ”レベル、“Ａ”レベル：“１０１０００１０”データ
（１９５）“Ｌ”レベル、“Ｂ”レベル：“１０１０００１１”データ
（１９６）“Ｌ”レベル、“Ｃ”レベル：“１０１１００１１”データ
（１９７）“Ｌ”レベル、“Ｄ”レベル：“１０１１０１１１”データ
（１９８）“Ｌ”レベル、“Ｅ”レベル：“１０１１１１０１”データ
（１９９）“Ｌ”レベル、“Ｆ”レベル：“１０１１１００１”データ
（２００）“Ｌ”レベル、“Ｇ”レベル：“１１１１１００１”データ
（２０１）“Ｌ”レベル、“Ｈ”レベル：“１１１１１０００”データ
（２０２）“Ｌ”レベル、“Ｉ”レベル：“０１０１１０００”データ
（２０３）“Ｌ”レベル、“Ｊ”レベル：“０１０１１００１”データ
（２０４）“Ｌ”レベル、“Ｋ”レベル：“０００１１００１”データ
（２０５）“Ｌ”レベル、“Ｌ”レベル：“００００００１１”データ
（２０６）“Ｌ”レベル、“Ｍ”レベル：“０００１００１１”データ
（２０７）“Ｌ”レベル、“Ｎ”レベル：“０００１０１１１”データ
（２０８）“Ｌ”レベル、“Ｏ”レベル：“０００１１１０１”データ。

（２０９）“Ｍ”レベル、“Ｚ”レベル：“００１０００１０”データ
（２１０）“Ｍ”レベル、“Ａ”レベル：“１０００００１０”データ
（２１１）“Ｍ”レベル、“Ｂ”レベル：“１０００００１１”データ
（２１２）“Ｍ”レベル、“Ｃ”レベル：“１００１００１１”データ
（２１３）“Ｍ”レベル、“Ｄ”レベル：“１００１０１１１”データ
（２１４）“Ｍ”レベル、“Ｅ”レベル：“１００１１１０１”データ
（２１５）“Ｍ”レベル、“Ｆ”レベル：“１００１１００１”データ
（２１６）“Ｍ”レベル、“Ｇ”レベル：“１１０１１００１”データ
（２１７）“Ｍ”レベル、“Ｈ”レベル：“１１０１１０００”データ
（２１８）“Ｍ”レベル、“Ｉ”レベル：“０１１１１０００”データ
（２１９）“Ｍ”レベル、“Ｊ”レベル：“０１１１１００１”データ
（２２０）“Ｍ”レベル、“Ｋ”レベル：“００１１１００１”データ
（２２１）“Ｍ”レベル、“Ｌ”レベル：“００１０００１１”データ
（２２２）“Ｍ”レベル、“Ｍ”レベル：“００１１００１１”データ
（２２３）“Ｍ”レベル、“Ｎ”レベル：“００１１０１１１”データ
（２２４）“Ｍ”レベル、“Ｏ”レベル：“００１１１１０１”データ。

（２２５）“Ｎ”レベル、“Ｚ”レベル：“００１０１０１０”データ
（２２６）“Ｎ”レベル、“Ａ”レベル：“１０００１０１０”データ
（２２７）“Ｎ”レベル、“Ｂ”レベル：“１０００１０１１”データ
（２２８）“Ｎ”レベル、“Ｃ”レベル：“１００１１０１１”データ
（２２９）“Ｎ”レベル、“Ｄ”レベル：“１００１１１１１”データ
（２３０）“Ｎ”レベル、“Ｅ”レベル：“１００１０１０１”データ
（２３１）“Ｎ”レベル、“Ｆ”レベル：“１００１０００１”データ
（２３２）“Ｎ”レベル、“Ｇ”レベル：“１１０１０００１”データ
（２３３）“Ｎ”レベル、“Ｈ”レベル：“１１０１００００”データ
（２３４）“Ｎ”レベル、“Ｉ”レベル：“０１１１００００”データ
（２３５）“Ｎ”レベル、“Ｊ”レベル：“０１１１０００１”データ
（２３６）“Ｎ”レベル、“Ｋ”レベル：“００１１０００１”データ
（２３７）“Ｎ”レベル、“Ｌ”レベル：“００１０１０１１”データ
（２３８）“Ｎ”レベル、“Ｍ”レベル：“００１１１０１１”データ
（２３９）“Ｎ”レベル、“Ｎ”レベル：“００１１１１１１”データ
（２４０）“Ｎ”レベル、“Ｏ”レベル：“００１１０１０１”データ。

（２４１）“Ｏ”レベル、“Ｚ”レベル：“００１０１１１１”データ
（２４２）“Ｏ”レベル、“Ａ”レベル：“１０００１１１１”データ
（２４３）“Ｏ”レベル、“Ｂ”レベル：“１０００１１１０”データ
（２４４）“Ｏ”レベル、“Ｃ”レベル：“１００１１１１０”データ
（２４５）“Ｏ”レベル、“Ｄ”レベル：“１００１１０１０”データ
（２４６）“Ｏ”レベル、“Ｅ”レベル：“１００１００００”データ
（２４７）“Ｏ”レベル、“Ｆ”レベル：“１００１０１００”データ
（２４８）“Ｏ”レベル、“Ｇ”レベル：“１１０１０１００”データ
（２４９）“Ｏ”レベル、“Ｈ”レベル：“１１０１０１０１”データ
（２５０）“Ｏ”レベル、“Ｉ”レベル：“０１１１０１０１”データ
（２５１）“Ｏ”レベル、“Ｊ”レベル：“０１１１０１００”データ
（２５２）“Ｏ”レベル、“Ｋ”レベル：“００１１０１００”データ
（２５３）“Ｏ”レベル、“Ｌ”レベル：“００１０１１１０”データ
（２５４）“Ｏ”レベル、“Ｍ”レベル：“００１１１１１０”データ
（２５５）“Ｏ”レベル、“Ｎ”レベル：“００１１１０１０”データ
（２５６）“Ｏ”レベル、“Ｏ”レベル：“００１１００００”データ。

図７５は、図６７～図７４に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図７５に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＧＲ及びＫＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＩＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＩＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＧＲ及びＫＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ、ＬＲ及びＭＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＩＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＩＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ、ＬＲ及びＭＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲ、ＦＲ及びＮＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＥＲ、ＬＲ及びＯＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＥＲ、ＬＲ及びＯＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲ、ＦＲ及びＮＲを用いた読み出し結果とにより確定される。

第７ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ、ＨＲ及びＪＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＥＲ、ＬＲ及びＯＲを用いた読み出し結果とにより確定される。

第８ページデータは、プレーンＰＬ１に対する読み出し電圧ＥＲ、ＬＲ及びＯＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＨＲ及びＪＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：”（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第２ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第３ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第７ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第８ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第９実施形態に係る半導体メモリ１０のその他の構成は、第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［９－２］書き込み動作
次に、第９実施形態に係る半導体メモリ１０の書き込み動作について順に説明する。尚、読み出し動作については、図７５に示す読み出し電圧を各ページの読み出し動作において用いること以外、第８実施形態と同様のため説明を省略する。

第９実施形態に係る半導体メモリ１０の、８個以上のラッチ回路が含まれる場合の書き込み動作は、第８実施形態と同様のため、説明を省略する。以下では、図５６及び図７６を用いて、ラッチ回路の数が減らされ、５個のラッチ回路(ラッチ回路ＡＤＬ～ＤＤＬ及びＸＤＬ)が設けられた場合において、コマンドセットＣＳ１～ＣＳ８がメモリコントローラ２０によって半導体メモリ１０へ送信された場合の、シーケンサ１４の実行する動作の一例を説明する。図７６は、第９実施形態に係る半導体メモリ１０の書き込み動作におけるシーケンサ１４の実行する動作の一例を示すフローチャートである。

図５６に示すように、まずメモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ１を送信する。コマンドセットＣＳ１は、第１ページに対応する動作を指示するコマンドを含み、第１ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第１ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（１））。

半導体メモリ１０は、コマンドセットＣＳ１を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第１ページデータを例えばラッチ回路ＡＤＬに転送させる（図７６（２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ２を送信する。コマンドセットＣＳ２は、第２ページに対応する動作を指示するコマンドを含み、第２ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第２ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（３））。

半導体メモリ１０は、コマンドセットＣＳ２を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＡＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第２ページデータを例えばラッチ回路ＣＤＬに転送させる（図７６（４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ３を送信する。コマンドセットＣＳ３は、第３ページに対応する動作を指示するコマンドを含み、第３ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第３ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（５））。

半導体メモリ１０は、コマンドセットＣＳ３を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータを反転したデータとのＸＯＲ演算が施されたデータ“ＸＤＬ＾ＣＤＬ”を、例えばラッチ回路ＣＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＡＤＬに保持されたデータを反転したデータとのＸＯＲ演算が施されたデータ“ＸＤＬ＾ＡＤＬ”を、例えばラッチ回路ＳＤＬに転送させる（図７６（６））。尚、このときの演算に用いられるダイナミックラッチとしては、例えばノードＳＥＮ、ビット線ＢＬ、及びメモリピラーＭＰ等が使用され得る。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ４を送信する。コマンドセットＣＳ４は、第４ページに対応する動作を指示するコマンドを含み、第４ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第４ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（７））。

半導体メモリ１０は、コマンドセットＣＳ４を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＡＤＬに保持されたデータを反転したデータとのＸＯＲ演算が施されたデータ“ＸＤＬ＾ＡＤＬ”を、例えばラッチ回路ＢＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータを反転したデータとのＸＯＲ演算が施されたデータ“ＸＤＬ＾ＣＤＬ”を、例えばラッチ回路ＣＤＬに転送させる（図７６（８））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ５を送信する。コマンドセットＣＳ５は、第５ページに対応する動作を指示するコマンドを含み、第５ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第５ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（９））。

半導体メモリ１０は、コマンドセットＣＳ５を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂのそれぞれに対して、ラッチ回路ＸＤＬに保持された第５ページデータを例えばラッチ回路ＤＤＬに転送させる（図７６（１０））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ６を送信する。コマンドセットＣＳ６は、第６ページに対応する動作を指示するコマンドを含み、第６ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第６ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（１１））。

半導体メモリ１０は、コマンドセットＣＳ６を受信した後に、ビジー状態に遷移する。シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＤＤＬ）”を、例えばラッチ回路ＤＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＤＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＡＮＤ演算が施されたデータ、とのＯＲ演算が施されたデータ“（ＸＤＬ＾ＣＤＬ）＆～ＤＤＬ｜ＸＤＬ＆ＤＤＬ”を、例えばラッチ回路ＳＤＬに転送させる。さらにシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＡＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＢＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＡＤＬに保持されたデータとラッチ回路ＢＤＬに保持されたデータとのＡＮＤ演算が施されたデータとのＯＲ演算が施されたデータ“（ＡＤＬ＾ＳＤＬ）＆～ＢＤＬ｜ＡＤＬ＆ＢＤＬ”を、例えばラッチ回路ＡＤＬに転送させる。

またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＤＤＬ）”を、例えばラッチ回路ＤＤＬに転送する。続けてシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＤＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＡＮＤ演算が施されたデータとのＯＲ演算が施されたデータ“（ＸＤＬ＾ＳＤＬ）＆～ＤＤＬ｜ＸＤＬ＆ＤＤＬ”を、例えばラッチ回路ＢＤＬに転送させる（図７６（１２））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ７を送信する。コマンドセットＣＳ７は、第７ページに対応する動作を指示するコマンドを含み、第７ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第７ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（１３））。

半導体メモリ１０は、コマンドセットＣＳ７を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持された第７ページデータを例えばラッチ回路ＳＤＬに転送させる。またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持された第７ページデータを例えばラッチ回路ＤＤＬに転送させる（図７６（１４））。

次に、メモリコントローラ２０は、半導体メモリ１０にコマンドセットＣＳ８を送信する。コマンドセットＣＳ８は、第８ページに対応する動作を指示するコマンドを含み、第８ページに対応する書き込みデータＤＡＴとを含んでいる。半導体メモリ１０が受信した第８ページデータは、センスアンプモジュール１７Ａ及び１７ＢのそれぞれのセンスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持される（図７６（１５））。

半導体メモリ１０は、コマンドセットＣＳ８を受信した後に、例えば一時的にビジー状態に遷移する。そして、シーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＸＯＲ演算が施されたデータ“～（ＸＤＬ＾ＳＤＬ）”を、例えばラッチ回路ＳＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ａに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＢＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータとのＯＲ演算が施されたデータ“（ＸＤＬ＾ＢＤＬ）＆～ＳＤＬ｜ＸＤＬ＆ＳＤＬ”を、例えばラッチ回路ＢＤＬに転送させる。

またシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＸＮＯＲ演算が施されたデータ“～（ＸＤＬ＾ＤＤＬ）”を、例えばラッチ回路ＤＤＬに転送させる。続けてシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＣＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＤＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＸＤＬに保持されたデータとラッチ回路ＤＤＬに保持されたデータとのＡＮＤ演算が施されたデータとのＯＲ演算が施されたデータ“（ＸＤＬ＾ＣＤＬ）＆～ＤＤＬ｜ＸＤＬ＆ＤＤＬ”を、例えばラッチ回路ＸＤＬに転送させる。さらにシーケンサ１４は、センスアンプモジュール１７Ｂに対して、ラッチ回路ＡＤＬに保持されたデータとラッチ回路ＸＤＬに保持されたデータとのＸＯＲ演算が施されたデータとラッチ回路ＳＤＬに保持されたデータを反転したデータとのＡＮＤ演算が施されたデータと、ラッチ回路ＡＤＬに保持されたデータとラッチ回路ＳＤＬに保持されたデータとのＡＮＤ演算が施されたデータとのＯＲ演算が施されたデータ“（ＡＤＬ＾ＸＤＬ）＆～ＳＤＬ｜ＡＤＬ＆ＳＤＬ”を、例えばラッチ回路ＡＤＬに転送させる（図７６（１６））。

するとシーケンサ１４は、センスアンプモジュール１７Ａ及び１７Ｂ内のそれぞれのラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬに保持されたデータに基づいて書き込み動作を実行する。

図７６に示した例における、各メモリセルトランジスタＭＴの閾値電圧に対するラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＤＤＬに保持されたデータを以下に示している。プレーンＰＬ１、及びプレーンＰＬ２についても同様に、各プレーン内の各閾値電圧に対してそれぞれ異なるデータが割り当てられる。
（例）“メモリセルトランジスタＭＴの閾値電圧”：“ＡＤＬに保持されたデータ／ＢＤＬに保持されたデータ／ＣＤＬに保持されたデータ／ＤＤＬに保持されたデータ”。

（１）“Ｚ”レベル：“１１１１”データ
（２）“Ａ”レベル：“０１１１”データ
（３）“Ｂ”レベル：“０１１０”データ
（４）“Ｃ”レベル：“０１００”データ
（５）“Ｄ”レベル：“０１０１”データ
（６）“Ｅ”レベル：“０００１”データ
（７）“Ｆ”レベル：“００００”データ
（８）“Ｇ”レベル：“００１０”データ
（９）“Ｈ”レベル：“００１１”データ
（１０）“Ｉ”レベル：“１０１１”データ
（１１）“Ｊ”レベル：“１０１０”データ
（１２）“Ｋ”レベル：“１０００”データ
（１３）“Ｌ”レベル：“１１１０”データ
（１４）“Ｍ”レベル：“１１００”データ
（１５）“Ｎ”レベル：“１１０１”データ
（１６）“Ｏ”レベル：“１００１”データ。

［９－３］第９実施形態の効果
以上で説明した第９実施形態に係る半導体メモリ１０に依れば、第８実施形態と異なるデータの割り付けが使用され、第８実施形態に係る半導体メモリ１０よりも１ページ毎の最大読み出し回数を少なくすることが出来る。以下では、第８実施形態に係る半導体メモリ１０を比較例として、第９実施形態に係る半導体メモリ１０の詳細な効果について説明する。

第９実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（２＋２＋３＋３＋３＋３＋３＋３）／８＝２．７５回である。第９実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、第８実施形態に係る半導体メモリ１０と同様である。

一方で、第９実施形態に係る半導体メモリ１０において、１ページ毎の最大読み出し回数は３回である。これに対して、第８実施形態に係る半導体メモリ１０において、１ページ毎の最大読み出し回数は４回である。

このように、第９実施形態に係る半導体メモリ１０の１ページ毎の最大読み出し回数は、第８実施形態に係る半導体メモリ１０よりも少なくなる。

以上のように、第９実施形態に係る半導体メモリ１０は、ページ単位の読み出し動作における最大読み出し回数を抑制することが出来る。従って、第９実施形態に係る半導体メモリ１０は、第８実施形態に係る半導体メモリ１０よりも１ページ毎の最大読み出し回数を少なくすることが出来る。

尚、第９実施形態に係る半導体メモリ１０は、第２実施形態及び第７実施形態のように、２ページデータのシーケンシャル読み出しを実行することも出来る。以下に、４種類の２ページデータのシーケンシャル読み出しの一例について簡潔に説明する。

第１及び第３ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ１では５種類のレベルの読み出し動作が必要であるが、プレーンＰＬ２では２種類のレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

第２及び第４ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ２では５種類のレベルの読み出し動作が必要であるが、プレーンＰＬ１では２つのレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

第５及び第７ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ１では６種類のレベルの読み出し動作が必要であるが、プレーンＰＬ２では３種類のレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

第６及び第８ページのシーケンシャル読み出しにおいて、半導体メモリ１０は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。この場合、半導体メモリ１０は、プレーンＰＬ２では６種類のレベルの読み出し動作が必要であるが、プレーンＰＬ１では３種類のレベルの読み出し動作によって２ページのデータを読み出すことが可能であり、消費電力を削減することが出来る。

［９－４］第９実施形態の変形例
第９実施形態では、図６７～図７４に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第９実施形態の第１～第３変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））、第７ページ読み出し（（ｘ）、（ｙ））、第８ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第７ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第８ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第９実施形態の第１変形例）
読み出し電圧：［（（ＧＲ、ＫＲ）、（ＡＲ、ＩＲ））、（（ＡＲ、ＩＲ）、（ＧＲ、ＫＲ））、（（ＣＲ、ＭＲ、ＮＲ）、（ＡＲ、ＩＲ））、（（ＡＲ、ＩＲ）、（ＣＲ、ＭＲ、ＮＲ））、（（ＤＲ、ＦＲ、ＮＲ）、（ＥＲ、ＬＲ、ＯＲ））、（（ＥＲ、ＬＲ、ＯＲ）、（ＤＲ、ＦＲ、ＮＲ））、（（ＢＲ、ＨＲ、ＪＲ）、（ＥＲ、ＬＲ、ＯＲ））、（（ＥＲ、ＬＲ、ＯＲ）、（ＢＲ、ＨＲ、ＪＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第９実施形態の第２変形例）
読み出し電圧：［（（ＧＲ、ＯＲ）、（ＥＲ、ＩＲ））、（（ＥＲ、ＩＲ）、（ＧＲ、ＯＲ））、（（ＢＲ、ＣＲ、ＭＲ）、（ＧＲ、ＯＲ））、（（ＧＲ、ＯＲ）、（ＢＲ、ＣＲ、ＭＲ））、（（ＡＲ、ＤＲ、ＫＲ）、（ＦＲ、ＨＲ、ＮＲ））、（（ＦＲ、ＨＲ、ＮＲ）、（ＡＲ、ＤＲ、ＫＲ））、（（ＡＲ、ＤＲ、ＫＲ）、（ＢＲ、ＪＲ、ＬＲ））、（（ＢＲ、ＪＲ、ＬＲ）、（ＡＲ、ＤＲ、ＫＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第９実施形態の第３変形例）
読み出し電圧：［（（ＧＲ、ＯＲ）、（ＥＲ、ＩＲ））、（（ＥＲ、ＩＲ）、（ＧＲ、ＯＲ））、（（ＣＲ、ＤＲ、ＭＲ）、（ＧＲ、ＯＲ））、（（ＧＲ、ＯＲ）、（ＣＲ、ＤＲ、ＭＲ））、（（ＡＲ、ＤＲ、ＫＲ）、（ＦＲ、ＨＲ、ＮＲ））、（（ＦＲ、ＨＲ、ＮＲ）、（ＡＲ、ＤＲ、ＫＲ））、（（ＡＲ、ＤＲ、ＫＲ）、（ＢＲ、ＪＲ、ＬＲ））、（（ＢＲ、ＪＲ、ＬＲ）、（ＡＲ、ＤＲ、ＫＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第９実施形態の第１～第３変形例に係る半導体メモリ１０のそれぞれは、第９実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［１０］第１０実施形態
第１０実施形態に係る半導体メモリ１０は、プレーンＰＬ１のメモリセルトランジスタＭＴとプレーンＰＬ２のメモリセルトランジスタＭＴの組によって、５ビットデータを記憶させる。以下に、第１０実施形態に係る半導体メモリ１０について、第１～第９実施形態と異なる点を説明する。

［１０－１］データの割り付けについて
図７７は、第１０実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、及び読み出し電圧の一例を示している。図７７に示すように、第１０実施形態におけるメモリセルトランジスタＭＴの閾値分布では、第１実施形態で図８を用いて説明した閾値分布に対して、“Ｅ”レベルよりも閾値電圧が高い２個の閾値分布が除去された、６個の閾値分布が形成され得る。

図７８は、第１０実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図７８に示すように、第１０実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける６種類の閾値電圧とプレーンＰＬ２内のメモリセルトランジスタＭＴにおける６種類の閾値電圧とで３６種類の組み合わせが形成され得る。そして、第１０実施形態では、例えば以下に示すように、３６種類の組み合わせに対してそれぞれ５ビットデータが割り当てられる。第１０実施形態において同じ５ビットデータが割り当てられた組み合わせについては、いずれか一方の組み合わせが使用される。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０１０００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“０１０００”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“０１０１０”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０００１０”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０００１０”データ
（７）“Ａ”レベル、“Ｚ”レベル：“００１００”データ
（８）“Ａ”レベル、“Ａ”レベル：“０１１００”データ
（９）“Ａ”レベル、“Ｂ”レベル：“０１１００”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“０１１１０”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“００１１０”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“００１１０”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“００１０１”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“０１１０１”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“１１１０１”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“１１１１０”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“１０１１０”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“１０１１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“００１１１”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“０１１１１”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“１１１１１”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“１１１００”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“１０１００”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“１０１０１”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“０００１１”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“０１０１１”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１１０１１”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１１０００”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“１００００”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“１０００１”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“００００１”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“０１００１”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１１００１”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１１０１０”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“１００１０”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“１００１１”データ。

図７９は、図７８に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図７９に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、０）
第１０実施形態に係る半導体メモリ１０のその他の構成は、第１０実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［１０－２］読み出し動作
第１０実施形態に係る半導体メモリ１０では、第１ページを除く２ページデータのシーケンシャル読み出しとして、例えば第２及び第３ページのシーケンシャル読み出しと、第４及び第５ページのシーケンシャル読み出しとがそれぞれ実行され得る。

（第１ページ読み出し）
図８０は、第１０実施形態に係る半導体メモリ１０における第１ページ読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図８０に示すように、まず、メモリコントローラ２０は、例えばコマンド“０１ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移して、第１ページ読み出しを開始する。

プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

第１ページ読み出しにおける第１及び第２プレーン読み出しでは、例えば読み出し電圧ＢＲを用いた読み出し動作が実行される。この読み出し電圧ＢＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ及び１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

以降の動作は第１実施形態で説明した第１ページ読み出しと同様であり、論理回路１８は、図７９に示されたデータの定義に基づいて第１ページの読み出しデータを確定させ、確定した読み出しデータＤＡＴをメモリコントローラ２０に出力する。

（第２及び第３ページのシーケンシャル読み出し）
図８１は、第１０実施形態に係る半導体メモリ１０における第２及び第３ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図８１に示すように、まずメモリコントローラ２０は、例えばコマンド“０２ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第２及び第３ページのシーケンシャル読み出しを開始する。

第２及び第３ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ及びＤＲが順に印加される。この読み出し電圧ＡＲ及びＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＡＲ及びＤＲが順に印加される。この読み出し電圧ＡＲ及びＤＲの読み出し結果は、例えばセンスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

第１プレーン読み出しと第２プレーン読み出しとのそれぞれが終了すると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

このとき、半導体メモリ１０は、プレーンＰＬ１内のラッチ回路ＸＤＬに第３ページデータに関する読み出し結果が保持され、プレーンＰＬ２内のラッチ回路ＸＤＬに第２ページデータに関する読み出し結果が保持された状態となっている。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、半導体メモリ１０から第２ページデータを出力させる。すると、プレーンＰＬ２内のラッチ回路ＸＤＬに保持された読み出し結果が論理回路１８に転送され、論理回路１８が当該読み出し結果に基づいて確定した第２ページデータをメモリコントローラ２０に出力する。第２ページデータの出力が完了すると、プレーンＰＬ１内のラッチ回路ＸＤＬに保持された読み出し結果が論理回路１８に転送され、論理回路１８が当該読み出し結果に基づいて確定した第３ページデータをメモリコントローラ２０に出力する。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、第２及び第３ページのシーケンシャル読み出しにおいて半導体メモリ１０は、第３ページデータを出力した後に第２ページデータを出力しても良い。

（第４及び第５ページのシーケンシャル読み出し）
図８２は、第１０実施形態に係る半導体メモリ１０における第４及び第５ページのシーケンシャル読み出しのコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図８２に示すように、まずメモリコントローラ２０は、例えばコマンド“０３ｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。

半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第４及び第５ページのシーケンシャル読み出しを開始する。

第４及び第５ページのシーケンシャル読み出しにおいてシーケンサ１４は、プレーンＰＬ１に対する第１プレーン読み出しと、プレーンＰＬ２に対する第２プレーン読み出しとを同時に並列で実行する。

本シーケンシャル読み出しにおける第１プレーン読み出しでは、プレーンＰＬ１の選択ワード線ＷＬselに例えば読み出し電圧ＣＲ、ＥＲ、及びＢＲが順に印加される。例えば、読み出し電圧ＢＲの読み出し結果は、センスアンプモジュール１７Ａ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＣＲ及びＥＲの読み出し結果は、例えばセンスアンプモジュール１７Ａ内のラッチ回路ＢＤＬに保持される。

本シーケンシャル読み出しにおける第２プレーン読み出しでは、プレーンＰＬ２の選択ワード線ＷＬselに例えば読み出し電圧ＣＲ及びＥＲが順に印加される。例えば、読み出し電圧ＣＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持され、読み出し電圧ＣＲ及びＥＲの読み出し結果は、センスアンプモジュール１７Ｂ内のラッチ回路ＡＤＬに保持される。

シーケンサ１４は、例えば第１プレーン読み出しにおいて読み出し電圧ＢＲの読み出し結果が確定し且つ第２プレーン読み出しにおいて読み出し電圧ＣＲ及びＥＲの読み出し結果が確定したタイミングで、これらのデータをラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

言い換えると、シーケンサ１４は、プレーンＰＬ１及びＰＬ２で第５ページデータに関連する読み出し結果が確定し、第５ページデータの出力が可能になったタイミングで、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、半導体メモリ１０から第５ページデータを出力させる。

このとき、半導体メモリ１０は、第５ページデータのメモリコントローラ２０への出力と、第１プレーン読み出しとを並列で処理している。具体的には、例えばプレーンＰＬ１では、第５ページデータが出力している間に読み出し電圧ＥＲを用いた読み出し動作が実行される。

シーケンサ１４は、例えば第５ページデータの出力が完了したことを検知すると、半導体メモリ１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、並列で処理されていた第１プレーン読み出しが終了したことを検知すると、半導体メモリ１０をビジー状態からレディ状態に遷移させる。

メモリコントローラ２０は、第５ページデータを受け取った後に半導体メモリ１０がレディ状態に遷移したことを検知すると、半導体メモリ１０から第４ページデータを出力させる。

尚、半導体メモリ１０が第５ページデータをメモリコントローラ２０に出力している間に第１プレーン読み出しが終了する場合には、第３ページデータの出力後に半導体メモリ１０がレディ状態を維持し、続けて第４ページデータが出力されても良い。

［１０－３］第１０実施形態の効果
以上で説明した第１０実施形態に係る半導体メモリ１０に依れば、２つのメモリセルに５ビット分のデータを記憶させることが出来る。以下に、第１０実施形態に係る半導体メモリ１０の詳細な効果について説明する。

第１実施形態に係る半導体メモリ１０では、８種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに６ビットデータを記憶させている。第１実施形態における１ページあたりの読み出し回数は、（１＋１＋２＋２＋２＋２）／６＝１．６７回である。

これに対して、第１０実施形態に係る半導体メモリ１０では、６種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに５ビットデータを記憶させている。第１０実施形態における１ページあたりの読み出し回数は、（１＋２＋３）／５＝１．２回である。

このように、第１０実施形態に係る半導体メモリ１０における読み出し回数は、第１実施形態よりも少なくなる。また、第１０実施形態に係る半導体メモリ１０は、第１実施形態よりも形成する閾値分布の種類が少ないため、書き込み中のベリファイ回数の削減や、書き込み電圧のステップ量を大きくすることが出来る。このため、第１０実施形態に係る半導体メモリ１０は、上記実施形態と同様に読み出し動作を高速化することが出来、第１実施形態よりも書き込みパフォーマンスを向上することが出来る。

［１０－４］第１０実施形態の変形例
第１４実施形態では、図８０～図８２を用いて説明したように、プレーンＰＬ１のメモリセルトランジスタＭＴとプレーンＰＬ２のメモリセルトランジスタＭＴとに対して、同じ読み出し電圧が印加されている。このため、メモリセルアレイ１１及びワード線ＷＬは、図１のように分割されていなくても良く、図８３に示すように構成されても良い。

図８３は、第１０実施形態の変形例に係る半導体メモリ１０の構成の一例を示すブロック図であり、メモリセルアレイ１１及びセンスアンプモジュール１７の一部を抽出して示している。図８３に示すように、半導体メモリ１０は、入出力回路１９を含んでいる。入出力回路１９は、メモリコントローラ２０との間でデータＤＡＴを入出力することが可能な回路であり、論理回路１８に接続されている。尚、入出力回路１９は、第１実施形態で説明した図１では省略されている。

また、図８３に示すように、半導体メモリ１０は、同一のプレーンＰＬ内で、センスアンプモジュール１７及び論理回路１８間のバスが分かれている場合がある。具体的には、半導体メモリ１０は、例えばバスＢＵＳ０及びＢＵＳ１を含んでいる。バスＢＵＳ０及びＢＵＳ１のそれぞれは、論理回路１８に接続されている。バスＢＵＳ０は、センスアンプユニットＳＡＵ０～ＳＡＵ（ｋ－１）（ｋは２／ｍに相当する数字）に接続されている。バスＢＵＳ１は、センスアンプユニットＳＡＵｋ～ＳＡＵｍに接続されている。

第１０実施形態の変形例におけるセンスアンプモジュール１７では、バスＢＵＳ０に接続された１つのセンスアンプユニットＳＡＵと、バスＢＵＳ１に接続された１つのセンスアンプユニットＳＡＵが組み合わされて使用される。具体的には、例えばセンスアンプユニットＳＡＵ０及びＳＡＵｋが組み合わされ、センスアンプユニットＳＡＵ（ｋ－１）及びＳＡＵｍが組み合わされる。これにより、センスアンプモジュール１７には、２つのセンスアンプユニットＳＡＵの組がｍ／２個設けられる。

以下では、２つのセンスアンプユニットＳＡＵの組に含まれた２つのセンスアンプユニットＳＡＵのうち一方のセンスアンプユニットＳＡＵに接続されたメモリセルトランジスタＭＴのことを、メモリセルトランジスタＭＴａと呼び、他方のセンスアンプユニットＳＡＵに接続されたメモリセルトランジスタＭＴのことを、メモリセルトランジスタＭＴｂと呼ぶ。

第１０実施形態の変形例における構成では、メモリセルトランジスタＭＴａが上記実施形態におけるプレーンＰＬ１に対応し、メモリセルトランジスタＭＴｂが上記実施形態におけるプレーンＰＬ２に対応している。そして、第１０実施形態の変形例における構成では、共通のワード線ＷＬに接続されたメモリセルトランジスタＭＴａ及びＭＴｂの組み合わせに、上記実施形態と同様のコーディングを適用する。

これにより、第１０実施形態の変形例では、メモリセルトランジスタＭＴａ及びＭＴｂの組み合わせによって、複数ビットデータが記憶される。第１０実施形態の変形例における動作は、ワード線ＷＬが共通であるメモリセルトランジスタＭＴａ及びＭＴｂに対して同じ電圧を印加することしか出来ない点を除いては、上記実施形態と同様である。

尚、第１０実施形態の変形例では、図８３に示すように、ワード線ＷＬｉの左側半分に、メモリセルトランジスタＭＴａとメモリセルトランジスタＭＴａに接続されるビット線ＢＬ及びセンスアンプユニットＳＡＵとが纏めて配置され、ワード線ＷＬｉの右側半分に、メモリセルトランジスタＭＴｂとメモリセルトランジスタＭＴｂに接続されるビット線ＢＬ及びセンスアンプユニットＳＡＵとが纏めて配置された場合が例示されているが、これに限定されない。例えば、メモリセルトランジスタＭＴａの集合とメモリセルトランジスタＭＴｂの集合とのそれぞれは纏めて配置される必要は無く、メモリセルトランジスタＭＴａ及びＭＴｂはワード線ＷＬｉに接続されていれば、任意の場所に配置され得る。

例えば、図１４２に示された半導体メモリ１０の構成例のように、メモリセルトランジスタＭＴａとメモリセルトランジスタＭＴａに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組と、メモリセルトランジスタＭＴｂとメモリセルトランジスタＭＴｂに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組とが交互に配置されても良い。

また、メモリセルトランジスタＭＴａに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵと、メモリセルトランジスタＭＴｂに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとは、対応するメモリセルトランジスタＭＴの配置に応じて、任意の場所に配置され得る。例えば、メモリセルトランジスタＭＴａとメモリセルトランジスタＭＴａに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組と、メモリセルトランジスタＭＴｂとメモリセルトランジスタＭＴｂに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組とが交互に配置されても良い。メモリセルトランジスタＭＴａとメモリセルトランジスタＭＴａに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組の複数組と、メモリセルトランジスタＭＴｂとメモリセルトランジスタＭＴｂに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組の複数組とが交互に配置されても良い。

以下では、コーディングを共有する２つのメモリセルトランジスタＭＴに対して同じ読み出し電圧しか同時に与えられない状態であることを「ＷＬ共通」と呼ぶ。一方で、図１のように異なる読み出し電圧を印加することが可能な状態であることを「ＷＬ分割」と呼ぶ。ＷＬ共通の場合における半導体メモリ１０の構成の一例については、第１４実施形態で説明する。

図８４は、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートである。より具体的には、図８４には、ページサイズを例えば８ｋＢと、１６ｋＢ（２倍のサイズ）とを組み合わせた場合における読み出し動作の一例が示されている。尚、以下の説明において、１ページデータのサイズは８ｋＢであると仮定する。これに限定されず、半導体メモリ１０のページサイズは任意の容量に設計され得る。

図８４に示すように、第１ページの読み出し動作では、読み出し電圧ＢＲを用いた読み出し動作が実行される。これにより、１ページデータが確定し、半導体メモリ１０からは８ｋＢの読み出しデータが出力される。第２及び第３ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＣＲ、ＥＲ、及びＢＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。尚、半導体メモリ１０は、８ｋＢのデータ出力と、８ｋＢのデータ出力との間に、短いビジー信号を出力しても良い。

図８５は、ＷＬ分割有りの場合における読み出し動作の一例を示すタイミングチャートである。図８５に示すように、第１ページの読み出し動作では、読み出し電圧ＢＲを用いた読み出し動作が実行される。これにより、１ページデータが確定し、半導体メモリ１０からは８ｋＢの読み出しデータが出力される。第２～第５ページのいずれかの読み出しが実行された場合、２種類の読み出し電圧を用いた読み出し動作（2Level-Read）が実行される。これにより、１ページデータが確定し、半導体メモリ１０からは８ｋＢの読み出しデータが出力される。

第２～第５ページのいずれかの読み出しが実行された場合、図７９に示された２種類の読み出し電圧を用いた読み出し動作（2Level-Read）が実行される。具体的には、第２ページ読み出しでは、プレーンＰＬ１は動作せずに、プレーンＰＬ２で読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。第３ページ読み出しでは、プレーンＰＬ２は動作せずに、プレーンＰＬ１で読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。第４ページ読み出しでは、プレーンＰＬ１で読み出し電圧ＣＲ及びＥＲを用いた読み出し動作が実行され、プレーンＰＬ２で読み出し電圧ＣＲを用いた読み出し動作が実行される。第５ページ読み出しでは、プレーンＰＬ１で読み出し電圧ＢＲを用いた読み出し動作が実行され、プレーンＰＬ２で読み出し電圧ＣＲ及びＥＲを用いた読み出し動作が実行される。

図８４に示す一例では、例えば図８０～図８２に示された読み出し動作が実行される。つまり、第１ページの読み出し動作において、プレーンＰＬ１及びＰＬ２のそれぞれで使用される読み出し電圧が同じである。第２ページの読み出し動作において、プレーンＰＬ２で使用される読み出し電圧と、第３ページの読み出し動作においてプレーンＰＬ１で使用される読み出し電圧とが同じである。第４及び第５ページの読み出し動作において、プレーンＰＬ１及びＰＬ２で使用される読み出し電圧の一部が重複又は同じである。このように、半導体メモリ１０は、適宜複数ページのシーケンシャル読み出しを実行することにより読み出し回数を削減することが出来、読み出し動作を高速化することが出来る。

一方、図８５に示す一例では、ＷＬ分割あり場合において、第１ページ読み出しで１回の読み出し回数、第２～第５ページ読み出しで２回の読み出し回数である。これにより、１ページのランダム読み出し時間を高速化することが出来る。尚、図１のようにＷＬ分割有りの場合に半導体メモリ１０は、コマンド又は半導体メモリ１０内部のロムヒューズ等によって、ＷＬ分割有りの場合の動作と、ＷＬ分割無しの場合の動作とを適宜切り替えて実行することが可能である。また、半導体メモリ１０は、図８４を用いて説明した動作と、図８５を用いて説明した動作とを適宜切り替えて実行することも可能である。

尚、第１０実施形態では、図７８及び図７９に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１０実施形態の第１～第１６変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１０実施形態の第１変形例）
図８６は、第１０実施形態の第１変形例におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。図８６に示すように、第１０実施形態の第１変形例では、２つのメモリセルトランジスタＭＴの閾値電圧の３６種類の組み合わせにそれぞれ異なる５ビットデータが割り当てられる。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０００１１”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“０１０１１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“０１１１１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１１１０１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１１１００”データ
（７）“Ａ”レベル、“Ｚ”レベル：“０００１０”データ
（８）“Ａ”レベル、“Ａ”レベル：“００００１”データ
（９）“Ａ”レベル、“Ｂ”レベル：“０１００１”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“０１１０１”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“１１１１１”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“１１１１０”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“００１１１”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“００１００”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“０１１００”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“０１０００”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“１１０１０”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“１１０１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“００１０１”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“００１１０”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“０１１１０”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“０１０１０”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“１１０００”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“１１００１”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“１０１０１”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“１０１１０”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１０１１０”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１００１０”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“１００００”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“１０００１”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“１０１００”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“１０１１１”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１０１１１”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１００１１”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“１０００１”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“１００００”データ。

図８７は、図８６に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図８７に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＥＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、０）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第１０実施形態に係る半導体メモリ１０において、シーケンシャル読み出しを行わない場合、１ページあたりの読み出し回数は、（１＋２＋２＋２＋２）／５＝１．８回である。一方で、第１０実施形態の第１変形例に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（１＋１＋１＋２＋２）／５＝１．４回である。

このように、第１０実施形態の第１変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１０実施形態に係る半導体メモリ１０よりも少なくなる。

（第１０実施形態の第２変形例）
図８８は、第１０実施形態の第２変形例におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。図８８に示すように、第１０実施形態の第２変形例では、２つのメモリセルトランジスタＭＴの閾値電圧の３６種類の組み合わせにそれぞれ異なる５ビットデータが割り当てられる。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０００１０”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“０００１１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“００１１１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０１１０１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０１００１”データ
（７）“Ａ”レベル、“Ｚ”レベル：“０００１０”データ
（８）“Ａ”レベル、“Ａ”レベル：“０００００”データ
（９）“Ａ”レベル、“Ｂ”レベル：“００００１”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“００１０１”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“０１１１１”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“０１０１１”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“０００１０”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“０００００”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“１０００１”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“１０１０１”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“１１１１１”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“１１０１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“００１１０”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“００１００”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“１０１００”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“１００００”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“１１０１０”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“１１１１０”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“０１１１０”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“０１１００”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１１１００”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１１０００”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“１００１０”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“１０１１０”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“０１０１０”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“０１０００”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１１００１”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１１１０１”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“１０１１１”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“１００１１”データ。

図８９は、図８８に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図８９に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、０）。

第１０実施形態の第２変形例に係る半導体メモリ１０においては、読み出しを実行する第１メモリセル及び第２メモリセルは、それぞれに対し同じ読み出し電圧を与える選択ワード線ＷＬselのもとにあるとされ得る。例えば第１メモリセル及び第２メモリセルは同じプレーン内の同じワード線ＷＬのもとにあるとされ得る。あるいは例えば、第１メモリセル及び第２メモリセルはそれぞれ異なるプレーンに存在し、それらのプレーンは第１メモリセル及び第２メモリセルに対応する選択ワード線ＷＬselに対して、同時に１つのみの読み出し電圧を与える制御下にあるものとされ得る。

このような場合、第１０実施形態に係る半導体メモリ１０における第５ページ読み出しにおいて、選択ワード線ＷＬselには読み出し電圧ＢＲ、ＣＲ、及びＥＲが印加される。第１メモリセルに係るセンスアンプユニットＳＡＵ１については、読み出し電圧ＢＲの読み出し結果が、例えばＳＡＵ１内のラッチ回路ＡＤＬに保持される。第２メモリセルに係るセンスアンプユニットＳＡＵ２については、読み出し電圧ＣＲ、及びＥＲの読み出し結果が、例えばＳＡＵ２内のラッチ回路ＡＤＬに保持される。

第１０実施形態に係る半導体メモリ１０における第５ページ読み出しにおいて、読み出し回数は２回であった。一方で、第１及び第２メモリセルに対し同じ読み出し電圧が与えられる場合は、読み出し回数は３回である。

第１０実施形態に係る半導体メモリ１０における第１～５ページにおいて、第１及び第２メモリセルに対し同じ読み出し電圧が与えられる場合の、１ページ当たりの平均読み出し回数は、（１＋２＋２＋２＋３）／５＝２．０回である。また第１０実施形態の第１変形例に係る半導体メモリ１０における第１～５ページにおいて、第１及び第２メモリセルに対し同じ読み出し電圧が与えられる場合の、１ページ当たりの平均読み出し回数は、（１＋２＋２＋３＋３）／５＝２．２回である。

一方で、第１０実施形態の第２変形例に係る半導体メモリ１０における第１～５ページにおいて、第１及び第２メモリセルに対し同じ読み出し電圧が与えられる場合の、１ページあたりの平均読み出し回数は、（１＋１＋２＋２＋３）／５＝１．８回である。

このように、第１０実施形態の第２変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１０実施形態に係る半導体メモリ１０よりも少なくなる。

（第１０実施形態の第３変形例）
図９０は、第１０実施形態の第３変形例におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。図９０に示すように、第１０実施形態の第３変形例では、２つのメモリセルトランジスタＭＴの閾値電圧の３６種類の組み合わせにそれぞれ異なる５ビットデータが割り当てられる。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１００００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１００１１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１０１１１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“００１１１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０００１０”データ
（７）“Ａ”レベル、“Ｚ”レベル：“０１０００”データ
（８）“Ａ”レベル、“Ａ”レベル：“１１０００”データ
（９）“Ａ”レベル、“Ｂ”レベル：“１１０１１”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“１１１１１”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“０１１１１”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“０１０１０”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“０１００１”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“１１００１”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“１１０１０”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“１１１１０”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“０１１１０”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“０１０１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“０１１０１”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“１１１０１”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“１１１００”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“１１１００”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“０１１００”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“０１１０１”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“００１０１”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“１０１０１”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１０１００”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１０１００”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“００１００”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“００１０１”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“００００１”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“１０００１”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１００１０”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１０１１０”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“００１１０”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“０００１１”データ。

図９１は、図９０に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図９１に示すように、第１ページデータは、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ及びＥＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、１）
第４ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

図９２は、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートである。図９２に示すように、第１及び第２ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第３、第４及び第５ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＢＲ、ＣＲ、及びＥＲを用いた読み出し動作が実行される。これにより、３ページデータが確定し、半導体メモリ１０からは２４ｋＢの読み出しデータが出力される。

つまり、第１０実施形態の第３変形例における第１及び第２ページのシーケンシャル読み出しにおける読み出し回数は２回であり、第３、第４及び第５ページのシーケンシャル読み出しにおける読み出し回数は３回である。このように、第１０実施形態の第３変形例では、第１及び第２ページのシーケンシャル読み出しと第３、第４及び第５ページのシーケンシャル読み出しとを実行することによって、１ページを８ｋＢと換算した場合の１ページあたりの読み出し回数を（２＋３）／５＝１回にすることが出来る。

（第１０実施形態の第４変形例）
図９３は、第１０実施形態の第４変形例におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。図９３に示すように、第１０実施形態の第４変形例では、２つのメモリセルトランジスタＭＴの閾値電圧の３６種類の組み合わせにそれぞれ異なる５ビットデータが割り当てられる。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０１０００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“０１０１０”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“０１０１０”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０００１０”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０００１０”データ
（７）“Ａ”レベル、“Ｚ”レベル：“００１００”データ
（８）“Ａ”レベル、“Ａ”レベル：“０１１００”データ
（９）“Ａ”レベル、“Ｂ”レベル：“０１１１０”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“０１１１０”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“００１１０”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“００１１０”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“００１０１”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“０１１０１”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“１１１１１”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“１１１１０”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“１０１１０”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“１０１１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“００１１１”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“０１１１１”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“１１１０１”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“１１１００”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“１０１００”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“１０１０１”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“０００１１”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“０１０１１”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１１００１”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１１０００”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“１００００”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“１０００１”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“００００１”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“０１００１”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１１０１１”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１１０１０”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“１００１０”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“１００１１”データ。

図９４に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＤＲを用いた読み出し結果により確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ及びＥＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、０）。

第１０実施形態の第４変型例に係る半導体メモリ１０における、シーケンシャル読み出しを行わない場合の１ページあたりの読み出し回数は、（１＋２＋２＋２＋２）／５＝１．８回である。第１０実施形態の第４変形例に係る半導体メモリ１０における読み出し回数は、第１０実施形態で説明した一例と同様である。

図１３９は、第１０実施形態の第４変形例における、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートである。図１３９に示すように、第２及び第３ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第１、第４及び第５ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＢＲ、ＣＲ、及びＥＲを用いた読み出し動作が実行される。これにより、３ページデータが確定し、半導体メモリ１０からは２４ｋＢの読み出しデータが出力される。

第１、第４及び第５ページのシーケンシャル読み出しでは、読み出し電圧ＢＲによる読み出しが終了すると、第１ページの読み出し結果が確定する。このため、半導体メモリ１０は、レディビジー信号ＲＢｎ（True）がビジー状態であったとしても、レディビジー信号ＲＢｎ（Cache）がレディ状態になったことに基づいて、確定した第１ページの読み出しデータを先に出力しても良い。これにより、半導体メモリ１０は、データ出力を早くすることが出来る。尚、本明細書において、例えばＲＢｎ（True）は、半導体メモリ１０の動作が完了したか否かを示す信号であり、ＲＢｎ（Cache）は、半導体メモリ１０が確定した読み出しデータの出力が可能であるか否かを示す信号である。図１３９に示された一例において、半導体メモリ１０は、８ｋＢずつデータを出力している。このように、半導体メモリ１０は、例えば８ｋＢのデータ出力が完了し、続くデータを出力する前に、一時的にビジー状態に遷移しても良い。

（第１０実施形態の第５変形例）
図１４３は、第１０実施形態の第５変形例におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。図１４３に示すように、第１０実施形態の第４変形例では、２つのメモリセルトランジスタＭＴの閾値電圧の３６種類の組み合わせにそれぞれ異なる５ビットデータが割り当てられる。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０００１０”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“００１１０”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“００１００”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０１１００”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０１１１０”データ
（７）“Ａ”レベル、“Ｚ”レベル：“００００１”データ
（８）“Ａ”レベル、“Ａ”レベル：“０００１１”データ
（９）“Ａ”レベル、“Ｂ”レベル：“００１１１”データ
（１０）“Ａ”レベル、“Ｃ”レベル：“００１０１”データ
（１１）“Ａ”レベル、“Ｄ”レベル：“０１１０１”データ
（１２）“Ａ”レベル、“Ｅ”レベル：“０１１１１”データ
（１３）“Ｂ”レベル、“Ｚ”レベル：“０１００１”データ
（１４）“Ｂ”レベル、“Ａ”レベル：“０１０１１”データ
（１５）“Ｂ”レベル、“Ｂ”レベル：“１１１１１”データ
（１６）“Ｂ”レベル、“Ｃ”レベル：“１１１０１”データ
（１７）“Ｂ”レベル、“Ｄ”レベル：“１０１０１”データ
（１８）“Ｂ”レベル、“Ｅ”レベル：“１０１１１”データ。

（１９）“Ｃ”レベル、“Ｚ”レベル：“０１０００”データ
（２０）“Ｃ”レベル、“Ａ”レベル：“０１０１０”データ
（２１）“Ｃ”レベル、“Ｂ”レベル：“１１１１０”データ
（２２）“Ｃ”レベル、“Ｃ”レベル：“１１１００”データ
（２３）“Ｃ”レベル、“Ｄ”レベル：“１０１００”データ
（２４）“Ｃ”レベル、“Ｅ”レベル：“１０１１０”データ
（２５）“Ｄ”レベル、“Ｚ”レベル：“０１１００”データ
（２６）“Ｄ”レベル、“Ａ”レベル：“０１１１０”データ
（２７）“Ｄ”レベル、“Ｂ”レベル：“１１０１０”データ
（２８）“Ｄ”レベル、“Ｃ”レベル：“１１０００”データ
（２９）“Ｄ”レベル、“Ｄ”レベル：“１００００”データ
（３０）“Ｄ”レベル、“Ｅ”レベル：“１００１０”データ
（３１）“Ｅ”レベル、“Ｚ”レベル：“０１１０１”データ
（３２）“Ｅ”レベル、“Ａ”レベル：“０１１１１”データ
（３３）“Ｅ”レベル、“Ｂ”レベル：“１１０１１”データ
（３４）“Ｅ”レベル、“Ｃ”レベル：“１１００１”データ
（３５）“Ｅ”レベル、“Ｄ”レベル：“１０００１”データ
（３６）“Ｅ”レベル、“Ｅ”レベル：“１００１１”データ。

図１４４は、図１４３に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図１４４に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ２に対する読み出し電圧ＡＲ、ＣＲ、及びＥＲを用いた読み出し結果により確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ、ＣＲ、及びＥＲを用いた読み出し結果により確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）。

第１０実施形態の第５変型例に係る半導体メモリ１０における、シーケンシャル読み出しを行わない場合の１ページあたりの読み出し回数は、（１＋１＋１＋３＋３）／５＝１．８回である。

図１４５は、第１０実施形態の第５変形例における、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートである。図１４５に示すように、第１、第２及び第３ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＢＲ及びＤＲを用いた読み出し動作が実行される。これにより、３ページデータが確定し、半導体メモリ１０からは２４ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、読み出し電圧ＡＲ、ＣＲ、及びＥＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。

第１、第２及び第３ページのシーケンシャル読み出しでは、読み出し電圧ＢＲによる読み出しが終了すると、第１ページの読み出し結果が確定する。このため、半導体メモリ１０は、レディビジー信号ＲＢｎ（True）がビジー状態であったとしても、レディビジー信号ＲＢｎ（Cache）がレディ状態になったことに基づいて、確定した第１ページの読み出しデータを先に出力しても良い。これにより、半導体メモリ１０は、データ出力を早くすることが出来る。図１４５に示された一例において、半導体メモリ１０は、８ｋＢずつデータを出力している。このように、半導体メモリ１０は、例えば８ｋＢのデータ出力が完了し、続くデータを出力する前に、一時的にビジー状態に遷移しても良い。

（第１０実施形態の第６変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＢＲ））、（（ＢＲ）、（ＣＲ））、（（ＡＲ、ＣＲ）、（ＡＲ、ＥＲ））、（（ＢＲ、ＥＲ）、（ＡＲ、ＥＲ））］；データの定義：［［０、１、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１０実施形態の第７変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＢＲ）、（ＤＲ））、（（ＤＲ）、（ＣＲ））、（（ＡＲ、ＤＲ）、（ＡＲ、ＥＲ））、（（ＣＲ、ＥＲ）、（ＡＲ、ＥＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１０実施形態の第８変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＢＲ）、（ＤＲ））、（（ＤＲ）、（ＣＲ））、（（ＡＲ、ＤＲ）、（ＡＲ、ＥＲ））、（（ＣＲ、ＥＲ）、（ＢＲ、ＥＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第１０実施形態の第５～第７変形例に係る半導体メモリ１０のそれぞれは、第１０実施形態の第１変形例に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

（第１０実施形態の第９変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＢＲ）、（ＢＲ））、（（ＥＲ）、（ＢＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］］。

（第１０実施形態の第１０変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＢＲ）、（ＢＲ））、（（ＢＲ、ＥＲ）、（ＥＲ））、（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］］。

（第１０実施形態の第１１変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＢＲ）、（ＢＲ））、（（ＥＲ）、（ＢＲ、ＥＲ））、（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］］。

（第１０実施形態の第１２変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＢＲ）、（ＢＲ））、（（ＢＲ、ＥＲ）、（ＥＲ））、（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（ＤＲ）、（ＡＲ、ＣＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］］。

（第１０実施形態の第１３変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＤＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＣＲ、ＥＲ））、（（ＡＲ）、（ＡＲ、ＤＲ））、（（ＢＲ）、（ＣＲ、ＥＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、０、０］］。

（第１０実施形態の第１４変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＤＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＣＲ、ＥＲ））、（（ＡＲ）、（ＡＲ、ＤＲ））、（（ＣＲ、ＥＲ）、（ＢＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、０］］。

（第１０実施形態の第１５変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＤＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＣＲ、ＥＲ））、（（ＡＲ）、（ＡＲ、ＤＲ））、（（ＢＲ）、（ＣＲ、ＥＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、０、０］］。

（第１０実施形態の第１６変形例）
読み出し電圧：［（（ＢＲ）、（ＢＲ））、（（ＤＲ）、（ＤＲ））、（（ＣＲ、ＥＲ）、（ＣＲ、ＥＲ））、（（ＡＲ）、（ＡＲ、ＤＲ））、（（ＣＲ、ＥＲ）、（ＢＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、０、１、０］］。

以上で示された第１０実施形態の第９～第１６変形例に係る半導体メモリ１０のそれぞれは、第１０実施形態の第２変形例に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

（第１０実施形態の第１７変形例）
読み出し電圧：［（（省略）、（（ＢＲ）、（ＥＲ）））、（（（ＢＲ）、（ＥＲ））、（省略））、（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（ＡＲ、ＣＲ）、（ＤＲ））、（（ＤＲ）、（ＡＲ、ＤＲ））］；データの定義：［［０、０、１、１］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第１０実施形態の第１７変形例に係る半導体メモリ１０のそれぞれは、第１０実施形態の第３変形例に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

図９５は、第１０実施形態、及び第１０実施形態の第１～第５変形例における読み出し回数がまとめられたテーブルである。図９５に示すように、第１０実施形態及び第１０実施形態の第１～第５変形例のそれぞれにおける読み出し回数は、ＷＬ分割されている場合と、ＷＬ分割されていない場合との間で異なっている。また、第１０実施形態及び第１０実施形態の第１～第５変形例のそれぞれにおける読み出し回数は、ページサイズを２倍にしたシーケンシャル読み出しを組み合わせる場合（例えば８ｋＢ×１ページ＋１６ｋＢ×２ページ）と、ページサイズを２倍にしたシーケンシャル読み出しとページサイズを３倍にしたシーケンシャル読み出しとを組み合わせる場合（例えば１６ｋＢ×１ページ＋２４ｋＢ×１ページ）とにおいても異なっている。第１０実施形態に係る半導体メモリ１０は、図９５に示された各動作や第５～第１７変形例の動作を、コマンドや半導体メモリ１０内部のロムヒューズ等を用いることによって適宜使い分けることが出来る。

尚、以上の説明では、半導体メモリ１０がデータを８ｋＢ単位で取り扱う場合について例示したが、これに限定されない。第１０実施形態に係る半導体メモリ１０は、例えばデータを１６ｋＢ単位で取り扱っても良い。

図１４６は、第１０実施形態に係る半導体メモリ１０における読み出し動作の一例を示すタイミングチャートである。図１４６に示すように、第１ページ読み出しが実行された場合、１種類の読み出し電圧を用いた読み出し動作（1Level-Read）が実行される。具体的には、読み出し電圧ＢＲを用いた読み出し動作が実行される。これにより、１ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第１ページ読み出しにおける１６ｋＢの出力データには、８ｋＢの第１ページデータと、８ｋＢのダミーデータが含まれている。ダミーデータは、例えば“０”データ又は“１”データに固定される。これに限定されず、ダミーデータは任意のデータに設定され得る。

第２及び第３ページのシーケンシャル読み出しが実行された場合、２種類の読み出し電圧を用いた読み出し動作（2Level-Read）が実行される。具体的には、読み出し電圧ＡＲ及びＤＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、３種類の読み出し電圧を用いた読み出し動作（3Level-Read）が実行される。具体的には、読み出し電圧ＢＲ、ＣＲ及びＥＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。

以上のように、第１０実施形態に係る半導体メモリ１０では、取り扱われるデータサイズの単位と読み出すページとに応じて、出力データにダミーデータが含まれていても良い。このようなダミーデータは、書き込み動作においても同様に使用され得る。

図１４７は、第１０実施形態に係る半導体メモリ１０における書き込みシーケンスの一例を示すタイミングチャートである。図１４７に示すように、第１～第５ページの書き込み動作が実行される場合、例えば、まず８ｋＢの第１ページデータと８ｋＢのダミーデータとを含む１６ｋＢの書き込みデータが半導体メモリ１０に送信される。このダミーデータは、例えば全て“１”データで構成される。これに限定されず、ダミーデータの送信は省略されても良い。

次に、８ｋＢの第２ページデータと８ｋＢの第３ページデータとを含む１６ｋＢの書き込みデータが半導体メモリ１０に送信される。続けて、８ｋＢの第４ページデータと８ｋＢの第５ページデータとを含む１６ｋＢの書き込みデータが半導体メモリ１０に送信される。第１～第５ページデータを受信すると、半導体メモリ１０は、ビジー状態に遷移して、５ページデータの書き込み動作を実行する。図１４７には、書き込み動作を実行している期間“ｔＰｒｏｇ”が示されている。

以上のように、第１０実施形態に係る半導体メモリ１０では、ページサイズの設計に応じて、１６ｋＢの入力データにダミーデータが含まれていても良い。尚、以上の説明では、第１～第５ページデータが順に半導体メモリ１０に送信される場合について例示したが、送信される書き込みデータは任意の順番に送信され得る。また、以上の説明では、ダミーデータが読み出し動作及び書き込み動作において使用される場合について例示したが、他の実施形態における読み出し動作及び書き込み動作おいても同様にダミーデータが取り扱われても良い。

［１１］第１１実施形態
第１１実施形態に係る半導体メモリ１０は、プレーンＰＬ１のメモリセルトランジスタＭＴとプレーンＰＬ２のメモリセルトランジスタＭＴの組に、７ビットデータを記憶させる。以下に、第１１実施形態に係る半導体メモリ１０について、第１～第１０実施形態と異なる点を説明する。

［１１－１］データの割り付けについて
図９６は、第１１実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、及び読み出し電圧の一例を示している。図９６に示すように、第１１実施形態におけるメモリセルトランジスタＭＴの閾値分布では、第１実施形態で図４６を用いて説明した閾値分布に対して、“Ｌ”レベルよりも閾値電圧が高い４個の閾値分布が除去された、１２個の閾値分布が形成され得る。

図９７～図１００は、第１１実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図９７～図１００に示すように、第１実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける１２種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける１２種類の閾値電圧とによって、１４４種類の組み合わせが形成され得る。そして、第１１実施形態では、例えば以下に示すように、１４４種類の組み合わせに対してそれぞれ７ビットデータが割り当てられる。第１１実施形態において同じ７ビットデータが割り当てられた組み合わせについては、いずれか一方の組み合わせが使用される。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“００１００１０”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“００１０１００”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“００１１１０１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０１１１１０１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０１１１００１”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“０１０１０１１”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“０１０１１１１”データ
（９）“Ｚ”レベル、“Ｈ”レベル：“１１０１１１１”データ
（１０）“Ｚ”レベル、“Ｉ”レベル：“１１０１１１０”データ
（１１）“Ｚ”レベル、“Ｊ”レベル：“１１００１１０”データ
（１２）“Ｚ”レベル、“Ｋ”レベル：“１１００１１１”データ
（１３）“Ａ”レベル、“Ｚ”レベル：“００１００００”データ
（１４）“Ａ”レベル、“Ａ”レベル：“０００００１０”データ
（１５）“Ａ”レベル、“Ｂ”レベル：“００００１００”データ
（１６）“Ａ”レベル、“Ｃ”レベル：“０００１１０１”データ
（１７）“Ａ”レベル、“Ｄ”レベル：“０１０１１０１”データ
（１８）“Ａ”レベル、“Ｅ”レベル：“０１０１００１”データ
（１９）“Ａ”レベル、“Ｆ”レベル：“０１１１０１１”データ
（２０）“Ａ”レベル、“Ｇ”レベル：“０１１１１１１”データ
（２１）“Ａ”レベル、“Ｈ”レベル：“１１１１１１１”データ
（２２）“Ａ”レベル、“Ｉ”レベル：“１１１１１１０”データ
（２３）“Ａ”レベル、“Ｊ”レベル：“１１１０１１０”データ
（２４）“Ａ”レベル、“Ｋ”レベル：“１１１０１１１”データ。

（２５）“Ｂ”レベル、“Ｚ”レベル：“００１１１００”データ
（２６）“Ｂ”レベル、“Ａ”レベル：“０００１１１０”データ
（２７）“Ｂ”レベル、“Ｂ”レベル：“０００１０００”データ
（２８）“Ｂ”レベル、“Ｃ”レベル：“００００００１”データ
（２９）“Ｂ”レベル、“Ｄ”レベル：“０１００００１”データ
（３０）“Ｂ”レベル、“Ｅ”レベル：“０１００１０１”データ
（３１）“Ｂ”レベル、“Ｆ”レベル：“０１１０１１１”データ
（３２）“Ｂ”レベル、“Ｇ”レベル：“０１１００１１”データ
（３３）“Ｂ”レベル、“Ｈ”レベル：“１１１００１１”データ
（３４）“Ｂ”レベル、“Ｉ”レベル：“１１１００１０”データ
（３５）“Ｂ”レベル、“Ｊ”レベル：“１１１１０１０”データ
（３６）“Ｂ”レベル、“Ｋ”レベル：“１１１１０１１”データ
（３７）“Ｃ”レベル、“Ｚ”レベル：“００１１１１０”データ
（３８）“Ｃ”レベル、“Ａ”レベル：“０００１１００”データ
（３９）“Ｃ”レベル、“Ｂ”レベル：“０００１０１０”データ
（４０）“Ｃ”レベル、“Ｃ”レベル：“０００００１１”データ
（４１）“Ｃ”レベル、“Ｄ”レベル：“０１０００１１”データ
（４２）“Ｃ”レベル、“Ｅ”レベル：“０１００１１１”データ
（４３）“Ｃ”レベル、“Ｆ”レベル：“０１１０１０１”データ
（４４）“Ｃ”レベル、“Ｇ”レベル：“０１１０００１”データ
（４５）“Ｃ”レベル、“Ｈ”レベル：“１１１０００１”データ
（４６）“Ｃ”レベル、“Ｉ”レベル：“１１１００００”データ
（４７）“Ｃ”レベル、“Ｊ”レベル：“１１１１０００”データ
（４８）“Ｃ”レベル、“Ｋ”レベル：“１１１１００１”データ。

（４９）“Ｄ”レベル、“Ｚ”レベル：“００１１０１１”データ
（５０）“Ｄ”レベル、“Ａ”レベル：“０００１００１”データ
（５１）“Ｄ”レベル、“Ｂ”レベル：“０００１１１１”データ
（５２）“Ｄ”レベル、“Ｃ”レベル：“００００１１０”データ
（５３）“Ｄ”レベル、“Ｄ”レベル：“０１００１１０”データ
（５４）“Ｄ”レベル、“Ｅ”レベル：“０１０００１０”データ
（５５）“Ｄ”レベル、“Ｆ”レベル：“０１１００００”データ
（５６）“Ｄ”レベル、“Ｇ”レベル：“０１１０１００”データ
（５７）“Ｄ”レベル、“Ｈ”レベル：“１１１０１００”データ
（５８）“Ｄ”レベル、“Ｉ”レベル：“１１１０１０１”データ
（５９）“Ｄ”レベル、“Ｊ”レベル：“１１１１１０１”データ
（６０）“Ｄ”レベル、“Ｋ”レベル：“１１１１１００”データ
（６１）“Ｅ”レベル、“Ｚ”レベル：“０００１０１１”データ
（６２）“Ｅ”レベル、“Ａ”レベル：“００１１００１”データ
（６３）“Ｅ”レベル、“Ｂ”レベル：“００１１１１１”データ
（６４）“Ｅ”レベル、“Ｃ”レベル：“００１０１１０”データ
（６５）“Ｅ”レベル、“Ｄ”レベル：“０１１０１１０”データ
（６６）“Ｅ”レベル、“Ｅ”レベル：“０１１００１０”データ
（６７）“Ｅ”レベル、“Ｆ”レベル：“０１０００００”データ
（６８）“Ｅ”レベル、“Ｇ”レベル：“０１００１００”データ
（６９）“Ｅ”レベル、“Ｈ”レベル：“１１００１００”データ
（７０）“Ｅ”レベル、“Ｉ”レベル：“１１００１０１”データ
（７１）“Ｅ”レベル、“Ｊ”レベル：“１１０１１０１”データ
（７２）“Ｅ”レベル、“Ｋ”レベル：“１１０１１００”データ。

（７３）“Ｆ”レベル、“Ｚ”レベル：“００００１１１”データ
（７４）“Ｆ”レベル、“Ａ”レベル：“００１０１０１”データ
（７５）“Ｆ”レベル、“Ｂ”レベル：“００１００１１”データ
（７６）“Ｆ”レベル、“Ｃ”レベル：“００１１０１０”データ
（７７）“Ｆ”レベル、“Ｄ”レベル：“０１１１０１０”データ
（７８）“Ｆ”レベル、“Ｅ”レベル：“０１１１１１０”データ
（７９）“Ｆ”レベル、“Ｆ”レベル：“０１０１１００”データ
（８０）“Ｆ”レベル、“Ｇ”レベル：“０１０１０００”データ
（８１）“Ｆ”レベル、“Ｈ”レベル：“１１０１０００”データ
（８２）“Ｆ”レベル、“Ｉ”レベル：“１１０１００１”データ
（８３）“Ｆ”レベル、“Ｊ”レベル：“１１００００１”データ
（８４）“Ｆ”レベル、“Ｋ”レベル：“１１０００００”データ
（８５）“Ｇ”レベル、“Ｚ”レベル：“００００１０１”データ
（８６）“Ｇ”レベル、“Ａ”レベル：“００１０１１１”データ
（８７）“Ｇ”レベル、“Ｂ”レベル：“００１０００１”データ
（８８）“Ｇ”レベル、“Ｃ”レベル：“００１１０００”データ
（８９）“Ｇ”レベル、“Ｄ”レベル：“０１１１０００”データ
（９０）“Ｇ”レベル、“Ｅ”レベル：“０１１１１００”データ
（９１）“Ｇ”レベル、“Ｆ”レベル：“０１０１１１０”データ
（９２）“Ｇ”レベル、“Ｇ”レベル：“０１０１０１０”データ
（９３）“Ｇ”レベル、“Ｈ”レベル：“１１０１０１０”データ
（９４）“Ｇ”レベル、“Ｉ”レベル：“１１０１０１１”データ
（９５）“Ｇ”レベル、“Ｊ”レベル：“１１０００１１”データ
（９６）“Ｇ”レベル、“Ｋ”レベル：“１１０００１０”データ。

（９７）“Ｈ”レベル、“Ｚ”レベル：“１０００１０１”データ
（９８）“Ｈ”レベル、“Ａ”レベル：“１０１０１１１”データ
（９９）“Ｈ”レベル、“Ｂ”レベル：“１０１０００１”データ
（１００）“Ｈ”レベル、“Ｃ”レベル：“１０１１０００”データ
（１０１）“Ｈ”レベル、“Ｄ”レベル：“１０１１０００”データ
（１０２）“Ｈ”レベル、“Ｅ”レベル：“１０１１１００”データ
（１０３）“Ｈ”レベル、“Ｆ”レベル：“１００１１１０”データ
（１０４）“Ｈ”レベル、“Ｇ”レベル：“１００１０１０”データ
（１０５）“Ｈ”レベル、“Ｈ”レベル：“１００１０１０”データ
（１０６）“Ｈ”レベル、“Ｉ”レベル：“１００１０１１”データ
（１０７）“Ｈ”レベル、“Ｊ”レベル：“１００００１１”データ
（１０８）“Ｈ”レベル、“Ｋ”レベル：“１００００１０”データ
（１０９）“Ｉ”レベル、“Ｚ”レベル：“１０００１００”データ
（１１０）“Ｉ”レベル、“Ａ”レベル：“１０１０１１０”データ
（１１１）“Ｉ”レベル、“Ｂ”レベル：“１０１００００”データ
（１１２）“Ｉ”レベル、“Ｃ”レベル：“１０１１００１”データ
（１１３）“Ｉ”レベル、“Ｄ”レベル：“１０１１００１”データ
（１１４）“Ｉ”レベル、“Ｅ”レベル：“１０１１１０１”データ
（１１５）“Ｉ”レベル、“Ｆ”レベル：“１００１１１１”データ
（１１６）“Ｉ”レベル、“Ｇ”レベル：“１００１０１１”データ
（１１７）“Ｉ”レベル、“Ｈ”レベル：“１００１０１１”データ
（１１８）“Ｉ”レベル、“Ｉ”レベル：“１００１０１０”データ
（１１９）“Ｉ”レベル、“Ｊ”レベル：“１００００１０”データ
（１２０）“Ｉ”レベル、“Ｋ”レベル：“１００００１１”データ。

（１２１）“Ｊ”レベル、“Ｚ”レベル：“１０００１１０”データ
（１２２）“Ｊ”レベル、“Ａ”レベル：“１０１０１００”データ
（１２３）“Ｊ”レベル、“Ｂ”レベル：“１０１００１０”データ
（１２４）“Ｊ”レベル、“Ｃ”レベル：“１０１１０１１”データ
（１２５）“Ｊ”レベル、“Ｄ”レベル：“１０１１０１１”データ
（１２６）“Ｊ”レベル、“Ｅ”レベル：“１０１１１１１”データ
（１２７）“Ｊ”レベル、“Ｆ”レベル：“１００１１０１”データ
（１２８）“Ｊ”レベル、“Ｇ”レベル：“１００１００１”データ
（１２９）“Ｊ”レベル、“Ｈ”レベル：“１００１００１”データ
（１３０）“Ｊ”レベル、“Ｉ”レベル：“１００１０００”データ
（１３１）“Ｊ”レベル、“Ｊ”レベル：“１００００００”データ
（１３２）“Ｊ”レベル、“Ｋ”レベル：“１０００００１”データ
（１３３）“Ｋ”レベル、“Ｚ”レベル：“１０００１１１”データ
（１３４）“Ｋ”レベル、“Ａ”レベル：“１０１０１０１”データ
（１３５）“Ｋ”レベル、“Ｂ”レベル：“１０１００１１”データ
（１３６）“Ｋ”レベル、“Ｃ”レベル：“１０１１０１０”データ
（１３７）“Ｋ”レベル、“Ｄ”レベル：“１０１１０１０”データ
（１３８）“Ｋ”レベル、“Ｅ”レベル：“１０１１１１０”データ
（１３９）“Ｋ”レベル、“Ｆ”レベル：“１００１１００”データ
（１４０）“Ｋ”レベル、“Ｇ”レベル：“１００１０００”データ
（１４１）“Ｋ”レベル、“Ｈ”レベル：“１００１０００”データ
（１４２）“Ｋ”レベル、“Ｉ”レベル：“１００１００１”データ
（１４３）“Ｋ”レベル、“Ｊ”レベル：“１０００００１”データ
（１４４）“Ｋ”レベル、“Ｋ”レベル：“１００００００”データ。

図１０１は、図９７～図１００に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図１０１に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＨＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＨＲを用いた読み出し結果とにより確定される。

第２ページデータは、プレーンＰＬ１に対する読み出し電圧ＨＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ及びＦＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ及びＪＲを用いた読み出し結果とにより確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ、ＤＲ及びＦＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＥＲ及びＧＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ、ＧＲ及びＪＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ、ＢＲ及びＦＲを用いた読み出し結果とにより確定される。

第７ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲ、ＩＲ及びＫＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲ、ＩＲ及びＫＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：”（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、１）
第２ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、０）、（１、１、０）
第３ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第７ページ読み出し：”（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第１１実施形態に係る半導体メモリ１０のその他の構成と、書き込み動作の詳細は、例えば第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。尚、読み出し動作については、図１０１に示す読み出し電圧を各ページの読み出し動作において用いること以外、第１実施形態と同様のため説明を省略する。

［１１－２］第１１実施形態の効果
以上で説明した第１１実施形態に係る半導体メモリ１０に依れば、２つのメモリセルに７ビット分のデータを記憶させることが出来る。以下に、第１１実施形態に係る半導体メモリ１０の詳細な効果について説明する。

第１実施形態に係る半導体メモリ１０では、８種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに６ビットデータを記憶させている。第１実施形態における１ページあたりの読み出し回数は、（１＋１＋２＋２＋２＋２）／６＝１．６７回である。

また、第８実施形態に係る半導体メモリ１０では、１６種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに８ビットデータを記憶させている。第８実施形態における１ページあたりの読み出し回数は、（１＋１＋２＋２＋４＋４＋４＋４）／８＝２．７５回である。

これに対して、第１１実施形態に係る半導体メモリ１０では、１２種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに７ビットデータを記憶させている。第１１実施形態における１ページあたりの読み出し回数は、（１＋１＋２＋２＋３＋３＋３）／７＝２．１４回である。

このように、第１１実施形態に係る半導体メモリ１０における読み出し回数は、第１実施形態と第８実施形態の中間の読み出し回数になる。また、第１１実施形態に係る半導体メモリ１０は、第１実施形態よりも記憶容量が大きく、第８実施形態よりも読み出し回数が少ない特性を有する。このように、第１１実施形態に係る半導体メモリ１０は、上記実施形態と同様に読み出し動作を高速化することが出来、第１実施形態と第８実施形態の中間の特性を得ることが出来る。

［１１－３］第１１実施形態の変形例
第１１実施形態では、図９７～図１００に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１１実施形態の第１～第１５変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））］、第６ページ読み出し（（ｘ）、（ｙ））、第７ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第７ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１１実施形態の第１変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＩＲ））、（（省略）、（ＢＲ、ＧＲ、ＫＲ））、（（ＢＲ、ＧＲ、ＫＲ）、（省略））、（（ＦＲ、ＨＲ、ＪＲ）、（ＦＲ、ＨＲ、ＪＲ））、（（ＡＲ、ＥＲ、ＩＲ）、（ＡＲ、ＤＲ、ＪＲ））、（（ＣＲ、ＥＲ、ＩＲ）、（ＣＲ、ＦＲ、ＨＲ））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、０、１、１］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

第１１実施形態の第１変形例に係る半導体メモリ１０において、ＷＬ分割無しである場合の１ページあたりの読み出し回数は、（１＋３＋３＋３＋３＋５＋５）／７＝３．２９回である。一方で、第１１実施形態に係る半導体メモリ１０において、ＷＬ分割無しである場合の１ページあたりの読み出し回数は、（１＋２＋３＋４＋５＋６＋５）／７＝３．７１回である。

このように、第１１実施形態の第１変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１１実施形態に係る半導体メモリ１０よりも少なくなる。

（第１１実施形態の第２変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＩＲ、ＫＲ））、（（ＦＲ、ＩＲ、ＫＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＨＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

第１１実施形態の第２変形例に係る半導体メモリ１０において、ＷＬ分割無し且つシーケンシャル読み出しを活用した場合の第１の読み出しシーケンス（例えば、第１ページ（８ｋＢ）、第２及び第３ページ（１６ｋＢ）、第４及び第５ページ（１６ｋＢ）、第６及び第７ページ（１６ｋＢ））では、の１ページあたりの読み出し回数は、（１＋４＋３＋４）／７＝１．７１回である。

また、第１１実施形態の第２変形例に係る半導体メモリ１０において、ＷＬ分割無し且つシーケンシャル読み出しを活用した場合の第２の読み出しシーケンス（例えば、第１、第２、及び第３ページ（２４ｋＢ）、第４及び第５ページ（１６ｋＢ）、第６及び第７ページ（１６ｋＢ））では、の１ページあたりの読み出し回数は、（４＋３＋４）／７＝１．５７回である。

一方で、第１１実施形態に係る半導体メモリ１０において、ＷＬ分割無し且つシーケンシャル読み出しを活用した場合（例えば、第１ページ（８ｋＢ）、第２及び第３ページ（１６ｋＢ）、第４及び第５ページ（１６ｋＢ）、第６及び第７ページ（１６ｋＢ））の１ページあたりの読み出し回数は、（１＋３＋５＋６）／７＝２．１４回である。

このように、第１１実施形態の第２変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１１実施形態に係る半導体メモリ１０よりも少なくなる。

図１４０及び図１４１は、第１１実施形態の第２変形例における、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートである。図１４０は、ページサイズが８ｋＢ＋１６ｋＢ×３である場合の動作に対応し、図１４１は、ページサイズが２４ｋＢ＋１６ｋＢ×２である場合の動作に対応している。

図１４０に示す一例では、第１ページ読み出しが実行された場合、１種類の読み出し電圧を用いた読み出し動作（1Level-Read）が実行される。具体的には、読み出し電圧ＤＲを用いた読み出し動作が実行される。これにより、１ページデータが確定し、半導体メモリ１０からは８ｋＢの読み出しデータが出力される。第２及び第３ページ、又は第６及び第７ページのシーケンシャル読み出しが実行された場合、４種類の読み出し電圧を用いた読み出し動作（4Level-Read）が実行される。具体的には、第２及び第３ページのシーケンシャル読み出しでは、読み出し電圧ＤＲ、ＦＲ、ＩＲ及びＫＲを用いた読み出し動作が実行され、第６及び第７ページのシーケンシャル読み出しでは、読み出し電圧ＢＲ、ＥＲ、ＧＲ及びＪＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、３種類の読み出し電圧を用いた読み出し動作（3Level-Read）が実行される。具体的には、読み出し電圧ＡＲ、ＣＲ及びＨＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。

図１４１に示す一例では、第１、第２及び第３ページのシーケンシャル読み出しが実行された場合、４種類の読み出し電圧を用いた読み出し動作（4Level-Read）が実行される。具体的には、読み出し電圧ＤＲ、ＦＲ、ＩＲ及びＫＲを用いた読み出し動作が実行される。これにより、４ページデータが確定し、半導体メモリ１０からは２４ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、３種類の読み出し電圧を用いた読み出し動作（3Level-Read）が実行される。具体的には、読み出し電圧ＡＲ、ＣＲ及びＨＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第６及び第７ページのシーケンシャル読み出しが実行された場合、４種類の読み出し電圧を用いた読み出し動作（4Level-Read）が実行される。具体的には、読み出し電圧ＢＲ、ＥＲ、ＧＲ及びＪＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。

図１４１に示された一例において、半導体メモリ１０は、８ｋＢずつデータを出力している。半導体メモリ１０は、８ｋＢのデータ出力が完了し、続くデータを出力する前に、一時的にビジー状態に遷移しても良い。また、第１、第２及び第３ページのシーケンシャル読み出しでは、読み出し電圧ＤＲによる読み出しが終了すると、第１ページの読み出し結果が確定する。このため、半導体メモリ１０は、レディビジー信号ＲＢｎ（True）がビジー状態であったとしても、レディビジー信号ＲＢｎ（Cache）がレディ状態になったことに基づいて、確定した第１ページの読み出しデータを先に出力しても良い。これにより、半導体メモリ１０は、データ出力を早くすることが出来る。

（第１１実施形態の第３変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＨＲ、ＪＲ））、（（ＦＲ、ＨＲ、ＪＲ）、（ＤＲ））、（（ＢＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＫＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＨＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第４変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＨＲ、ＪＲ））、（（ＦＲ、ＨＲ、ＪＲ）、（ＤＲ））、（（ＢＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＫＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＨＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＥＲ、ＧＲ））、（（ＢＲ、ＥＲ、ＧＲ）、（ＨＲ））、（（ＤＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ））］；データの定義：［［０、１、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第６変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＥＲ、ＧＲ））、（（ＢＲ、ＥＲ、ＧＲ）、（ＨＲ））、（（ＤＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第７変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＨＲ、ＪＲ））、（（ＦＲ、ＨＲ、ＪＲ）、（ＤＲ））、（（ＢＲ、ＥＲ、ＩＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第８変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＨＲ、ＪＲ））、（（ＦＲ、ＨＲ、ＪＲ）、（ＤＲ））、（（ＢＲ、ＥＲ、ＩＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第９変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＤＲ、ＦＲ））、（（ＢＲ、ＤＲ、ＦＲ）、（ＨＲ））、（（ＣＲ、ＧＲ、ＪＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１０変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＤＲ、ＦＲ））、（（ＢＲ、ＤＲ、ＦＲ）、（ＨＲ））、（（ＣＲ、ＧＲ、ＪＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１１変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＦＲ、ＩＲ、ＫＲ））、（（ＦＲ、ＩＲ、ＫＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＨＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１２変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＧＲ、ＪＲ））、（（ＥＲ、ＧＲ、ＪＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＨＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１３変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＧＲ、ＪＲ））、（（ＥＲ、ＧＲ、ＪＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＨＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＨＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＤＲ、ＦＲ））、（（ＢＲ、ＤＲ、ＦＲ）、（ＨＲ））、（（ＡＲ、ＥＲ、ＪＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＪＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＢＲ、ＤＲ、ＦＲ））、（（ＢＲ、ＤＲ、ＦＲ）、（ＨＲ））、（（ＡＲ、ＥＲ、ＪＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＪＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１６変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＧＲ、ＫＲ））、（（ＧＲ、ＫＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１７変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＧＲ、ＫＲ））、（（ＧＲ、ＫＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１８変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＧＲ、ＫＲ））、（（ＧＲ、ＫＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、０、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第１９変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＩＲ））、（（ＥＲ、ＩＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２０変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＩＲ））、（（ＥＲ、ＩＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、０、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２１変形例）
読み出し電圧：［（（ＤＲ）、（ＤＲ））、（（ＤＲ）、（ＥＲ、ＩＲ））、（（ＥＲ、ＩＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ））、（（ＢＲ、ＦＲ、ＨＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＨＲ、ＪＲ））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、０、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２２変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＡＲ、ＥＲ））、（（ＡＲ、ＥＲ）、（ＨＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２３変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＡＲ、ＥＲ））、（（ＡＲ、ＥＲ）、（ＨＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＡＲ、ＥＲ））、（（ＡＲ、ＥＲ）、（ＨＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ））］；データの定義：［［０、１、１、１］、［０、１、１、１］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＣＲ、ＧＲ））、（（ＣＲ、ＧＲ）、（ＨＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２６変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＣＲ、ＧＲ））、（（ＣＲ、ＧＲ）、（ＨＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１１実施形態の第２７変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＣＲ、ＧＲ））、（（ＣＲ、ＧＲ）、（ＨＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ）、（省略））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ））］；データの定義：［［０、１、１、１］、［０、１、１、１］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

以上で示された第１１実施形態の第３～第２７変形例に係る半導体メモリ１０のそれぞれは、第１１実施形態の第２変形例に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［１２］第１２実施形態
第１２実施形態に係る半導体メモリ１０は、第１実施形態と異なるデータの割り付けを使用することによって、２つのメモリセルトランジスタＭＴを用いて４ビットデータを記憶する。以下に、第１２実施形態に係る半導体メモリ１０について、第１実施形態と異なる点を説明する。

［１２－１］データの割り付けについて
図１０２は、第１２実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図１０２に示すように、第１２実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける４種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける４種類の閾値電圧とによって、１６種類の組み合わせが形成され得る。そして、第１２実施形態では、例えば以下に示すように、１６種類の組み合わせに対してそれぞれ異なる４ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１１１０”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１０１０”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１０１１”データ
（５）“Ａ”レベル、“Ｚ”レベル：“０１００”データ
（６）“Ａ”レベル、“Ａ”レベル：“０１１０”データ
（７）“Ａ”レベル、“Ｂ”レベル：“００１０”データ
（８）“Ａ”レベル、“Ｃ”レベル：“００１１”データ
（９）“Ｂ”レベル、“Ｚ”レベル：“０１１１”データ
（１０）“Ｂ”レベル、“Ａ”レベル：“０１０１”データ
（１１）“Ｂ”レベル、“Ｂ”レベル：“０００１”データ
（１２）“Ｂ”レベル、“Ｃ”レベル：“００００”データ
（１３）“Ｃ”レベル、“Ｚ”レベル：“１１１１”データ
（１４）“Ｃ”レベル、“Ａ”レベル：“１１０１”データ
（１５）“Ｃ”レベル、“Ｂ”レベル：“１００１”データ
（１６）“Ｃ”レベル、“Ｃ”レベル：“１０００”データ。

図１０３は、図１０２に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図１０３に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ及びＣＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＢＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲを用いた読み出し結果とがそれぞれ実行される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＣＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、１）、（１、０、０）、（０、１、１）、（１、１、０）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）。

第１２実施形態に係る半導体メモリ１０のその他の構成と、書き込み動作の詳細は、例えば第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。尚、読み出し動作については、図１０３に示す読み出し電圧を各ページの読み出し動作において用いること以外、第１実施形態と同様のため説明を省略する。

［１２－２］第１２実施形態の効果
以上のように、第１２実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組で４ビットデータを記憶する。そして、第１２実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（２＋１＋１＋１）／４＝１．２５回である。

このように、第１２実施形態に係る半導体メモリ１０は、メモリセルに複数ビットデータを記憶させる場合において、ページ単位の読み出し動作における読み出し回数を抑制することが出来る。従って、第１２実施形態に係る半導体メモリ１０は、第１実施形態と同様に、読み出し動作を高速化することが出来る。

［１２－３］第１２実施形態の変形例
第１２実施形態では、図１０２に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１２実施形態の第１～第５変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１２実施形態の第１変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＡＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

（第１２実施形態の第２変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＢＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

（第１２実施形態の第３変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＣＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

（第１２実施形態の第４変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＡＲ、ＢＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

（第１２実施形態の第５変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＡＲ、ＣＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

（第１２実施形態の第６変形例）
読み出し電圧：［（（ＡＲ、ＣＲ）、（ＢＲ、ＣＲ））、（（省略）、（ＢＲ））、（（ＢＲ）、（ＡＲ））、（（ＢＲ）、（ＣＲ））］；データの定義：［［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第１２実施形態の第１～第５変形例に係る半導体メモリ１０のそれぞれは、第１２実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［１３］第１３実施形態
第１３実施形態に係る半導体メモリ１０は、第１実施形態と異なるデータの割り付けを使用することによって、２つのメモリセルトランジスタＭＴを用いて６ビットデータを記憶する。以下に、第１３実施形態に係る半導体メモリ１０について、第１実施形態と異なる点を説明する。

［１３－１］データの割り付けについて
図１０４及び図１０５は、第１３実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図１０４及び図１０５に示すように、第１３実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける８種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける８種類の閾値電圧とによって、６４種類の組み合わせが形成され得る。そして、第１３実施形態では、例えば以下に示すように、６４種類の組み合わせに対してそれぞれ異なる６ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１１０００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１１１０１０”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１１１１１１”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“１１１１０１”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“１０１１０１”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“１０１１００”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“１０１０１０”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“１０１０１１”データ
（９）“Ａ”レベル、“Ｚ”レベル：“１１１０１１”データ
（１０）“Ａ”レベル、“Ａ”レベル：“１１１００１”データ
（１１）“Ａ”レベル、“Ｂ”レベル：“１１１１００”データ
（１２）“Ａ”レベル、“Ｃ”レベル：“１１１１１０”データ
（１３）“Ａ”レベル、“Ｄ”レベル：“１０１１１０”データ
（１４）“Ａ”レベル、“Ｅ”レベル：“１０１１１１”データ
（１５）“Ａ”レベル、“Ｆ”レベル：“１０１００１”データ
（１６）“Ａ”レベル、“Ｇ”レベル：“１０１０００”データ。

（１７）“Ｂ”レベル、“Ｚ”レベル：“１１００１１”データ
（１８）“Ｂ”レベル、“Ａ”レベル：“１１０００１”データ
（１９）“Ｂ”レベル、“Ｂ”レベル：“１１０１００”データ
（２０）“Ｂ”レベル、“Ｃ”レベル：“１１０１１０”データ
（２１）“Ｂ”レベル、“Ｄ”レベル：“１００１１０”データ
（２２）“Ｂ”レベル、“Ｅ”レベル：“１００１１１”データ
（２３）“Ｂ”レベル、“Ｆ”レベル：“１００００１”データ
（２４）“Ｂ”レベル、“Ｇ”レベル：“１０００００”データ
（２５）“Ｃ”レベル、“Ｚ”レベル：“１１００００”データ
（２６）“Ｃ”レベル、“Ａ”レベル：“１１００１０”データ
（２７）“Ｃ”レベル、“Ｂ”レベル：“１１０１１１”データ
（２８）“Ｃ”レベル、“Ｃ”レベル：“１１０１０１”データ
（２９）“Ｃ”レベル、“Ｄ”レベル：“１００１０１”データ
（３０）“Ｃ”レベル、“Ｅ”レベル：“１００１００”データ
（３１）“Ｃ”レベル、“Ｆ”レベル：“１０００１０”データ
（３２）“Ｃ”レベル、“Ｇ”レベル：“１０００１１”データ。

（３３）“Ｄ”レベル、“Ｚ”レベル：“０１００００”データ
（３４）“Ｄ”レベル、“Ａ”レベル：“０１００１０”データ
（３５）“Ｄ”レベル、“Ｂ”レベル：“０１０１１１”データ
（３６）“Ｄ”レベル、“Ｃ”レベル：“０１０１０１”データ
（３７）“Ｄ”レベル、“Ｄ”レベル：“０００１０１”データ
（３８）“Ｄ”レベル、“Ｅ”レベル：“０００１００”データ
（３９）“Ｄ”レベル、“Ｆ”レベル：“００００１０”データ
（４０）“Ｄ”レベル、“Ｇ”レベル：“００００１１”データ
（４１）“Ｅ”レベル、“Ｚ”レベル：“０１００１１”データ
（４２）“Ｅ”レベル、“Ａ”レベル：“０１０００１”データ
（４３）“Ｅ”レベル、“Ｂ”レベル：“０１０１００”データ
（４４）“Ｅ”レベル、“Ｃ”レベル：“０１０１１０”データ
（４５）“Ｅ”レベル、“Ｄ”レベル：“０００１１０”データ
（４６）“Ｅ”レベル、“Ｅ”レベル：“０００１１１”データ
（４７）“Ｅ”レベル、“Ｆ”レベル：“０００００１”データ
（４８）“Ｅ”レベル、“Ｇ”レベル：“００００００”データ。

（４９）“Ｆ”レベル、“Ｚ”レベル：“０１１０１１”データ
（５０）“Ｆ”レベル、“Ａ”レベル：“０１１００１”データ
（５１）“Ｆ”レベル、“Ｂ”レベル：“０１１１００”データ
（５２）“Ｆ”レベル、“Ｃ”レベル：“０１１１１０”データ
（５３）“Ｆ”レベル、“Ｄ”レベル：“００１１１０”データ
（５４）“Ｆ”レベル、“Ｅ”レベル：“００１１１１”データ
（５５）“Ｆ”レベル、“Ｆ”レベル：“００１００１”データ
（５６）“Ｆ”レベル、“Ｇ”レベル：“００１０００”データ
（５７）“Ｇ”レベル、“Ｚ”レベル：“０１１１１１”データ
（５８）“Ｇ”レベル、“Ａ”レベル：“０１１１０１”データ
（５９）“Ｇ”レベル、“Ｂ”レベル：“０１１０００”データ
（６０）“Ｇ”レベル、“Ｃ”レベル：“０１１０１０”データ
（６１）“Ｇ”レベル、“Ｄ”レベル：“００１０１０”データ
（６２）“Ｇ”レベル、“Ｅ”レベル：“００１０１１”データ
（６３）“Ｇ”レベル、“Ｆ”レベル：“００１１０１”データ
（６４）“Ｇ”レベル、“Ｇ”レベル：“００１１００”データ。

図１０６は、図１０４及び図１０５に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図１０６に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＤＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＤＲを用いた読み出し結果により確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果により確定される。

第４ページデータは、プレーンＰＬ１に対する読み出し電圧ＧＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ及びＦＲを用いた読み出し結果により確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ、ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＡＲ、ＣＲ及びＦＲを用いた読み出し結果とにより確定される。

第６ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ、ＣＲ及びＥＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＥＲ及びＧＲを用いた読み出し結果とにより確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第４ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第６ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第１３実施形態に係る半導体メモリ１０のその他の構成と、書き込み動作の詳細は、例えば第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。尚、読み出し動作については、図１０６に示す読み出し電圧を各ページの読み出し動作において用いること以外、第１実施形態と同様のため説明を省略する。

［１３－２］第１３実施形態の効果
以上のように、第１３実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組で６ビットデータを記憶する。そして、第１３実施形態に係る半導体メモリ１０において、１ページあたりの読み出し回数は、（１＋１＋２＋２＋３＋３）／６＝２回である。

このように、第１３実施形態に係る半導体メモリ１０は、メモリセルに複数ビットデータを記憶させる場合において、ページ単位の読み出し動作における読み出し回数を抑制することが出来る。従って、第１３実施形態に係る半導体メモリ１０は、第１実施形態と同様に、読み出し動作を高速化することが出来る。

［１３－３］第１３実施形態の変形例
第１３実施形態では、図１０４及び図１０５に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１３実施形態の第１～第５変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１３実施形態の第１変形例）
読み出し電圧：［（（ＡＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ））、（（ＤＲ）、（ＡＲ））、（（ＡＲ）、（ＤＲ））、（（ＣＲ、ＥＲ、ＧＲ）、（ＡＲ、ＤＲ、ＧＲ））、（（ＣＲ、ＥＲ、ＧＲ）、（ＣＲ、ＥＲ、ＦＲ））］；データの定義：［［０、０、１、１］、［０、１、０、１］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１３実施形態の第２変形例）
読み出し電圧：［（（ＡＲ）、（ＢＲ、ＦＲ））、（（ＢＲ、ＦＲ）、（ＡＲ））、（（ＡＲ）、（ＤＲ））、（（ＤＲ）、（ＡＲ））、（（ＡＲ、ＢＲ、ＥＲ）、（ＣＲ、ＥＲ、ＧＲ））、（（ＣＲ、ＦＲ、ＧＲ）、（ＣＲ、ＥＲ、ＧＲ））］；データの定義：［［０、０、１、１］、［０、１、１、０］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１３実施形態の第３変形例）
読み出し電圧：［（（ＢＲ、ＦＲ）、（ＡＲ））、（（ＣＲ、ＥＲ）、（ＤＲ））、（（ＤＲ）、（ＢＲ））、（（ＤＲ）、（ＦＲ））、（（ＡＲ、ＢＲ、ＧＲ）、（ＣＲ、ＥＲ、ＦＲ））、（（ＡＲ、ＦＲ、ＧＲ）、（ＡＲ、ＤＲ、ＧＲ））］；データの定義：［［０、１、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１３実施形態の第４変形例）
読み出し電圧：［（（ＢＲ）、（ＣＲ、ＧＲ））、（（ＦＲ）、（ＢＲ、ＦＲ））、（（ＤＲ）、（ＡＲ））、（（ＦＲ）、（ＤＲ））、（（ＡＲ、ＣＲ、ＤＲ）、（ＡＲ、ＢＲ、ＥＲ））、（（ＢＲ、ＥＲ、ＧＲ）、（ＡＲ、ＢＲ、ＥＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

（第１３実施形態の第５変形例）
読み出し電圧：［（（ＤＲ）、（ＣＲ、ＥＲ））、（（ＢＲ、ＦＲ）、（ＡＲ））、（（ＤＲ）、（ＢＲ））、（（ＤＲ）、（ＦＲ））、（（ＡＲ、ＣＲ、ＤＲ）、（ＡＲ、ＤＲ、ＧＲ））、（（ＥＲ、ＦＲ、ＧＲ）、（ＡＲ、ＤＲ、ＧＲ））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］、［０、１、１、０］］。

以上で示された第１３実施形態の第１～第５変形例に係る半導体メモリ１０のそれぞれは、第１３実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［１４］第１４実施形態
第１４実施形態に係る半導体メモリ１０は、同じプレーンＰＬ内の２つのメモリセルトランジスタＭＴを用いて３ビットデータを記憶する。以下に、第１３実施形態に係る半導体メモリ１０について、第１～第１３実施形態と異なる点を説明する。

［１４－１］構成
［１４－１－１］半導体メモリ１０の構成について
図１０７は、第１４実施形態に係る半導体メモリ１０の構成の一例を示すブロック図であり、メモリセルアレイ１１及びセンスアンプモジュール１７の一部を抽出して示している。図１０７に示すように、第１４実施形態に係る半導体メモリ１０では、センスアンプモジュール１７と入出力回路１９との間がバスを介して接続され、例えば論理回路１８が省略されている。

第１４実施形態におけるセンスアンプモジュール１７では、２つのセンスアンプユニットＳＡＵが１組のセンスアンプセットＳＡＳとして使用される。具体的には、センスアンプユニットＳＡＵ０及びＳＡＵ１の組が、センスアンプセットＳＡＳ０として使用され、センスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍの組が、センスアンプセットＳＡＳ（ｍ／２）として使用される。つまり、センスアンプセットＳＡＳの個数は、例えばビット線の本数の半分である。センスアンプセットＳＡＳに含まれた２つのセンスアンプユニットＳＡＵは、互いにデータ通信が可能なように接続されている。

第１４実施形態に係る半導体メモリ１０は、センスアンプセットＳＡＳに含まれた二つのセンスアンプユニットＳＡＵに対応する２つのメモリセルトランジスタＭＴの組によって、３ビットデータを記憶する。つまり、第１４実施形態に係る半導体メモリ１０は、ワード線ＷＬｉ（ｉは変数）を共有する２つのメモリセルトランジスタＭＴによって、複数ビットのデータが記憶する。

以下では、センスアンプセットＳＡＳに含まれた２つのセンスアンプユニットＳＡＵのうち一方のセンスアンプユニットＳＡＵに接続されたメモリセルトランジスタＭＴのことを、メモリセルトランジスタＭＴａと呼び、他方のセンスアンプユニットＳＡＵに接続されたメモリセルトランジスタＭＴのことを、メモリセルトランジスタＭＴｂと呼ぶ。尚、図１０７ではセンスアンプユニットＳＡＵ０及びＳＡＵ１が隣接し、センスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍが隣接している場合について例示しているが、これに限定されない。組み合わされる２つのセンスアンプユニットＳＡＵは、近くに配置され、且つセンスアンプユニットＳＡＵ間が通信可能なように構成されていれば良い。

尚、半導体メモリ１０は、図１０７のようにセンスアンプユニットＳＡＵ及び入出力回路１９を備える場合においても、図８３のようにセンスアンプユニットＳＡＵと入出力回路１９との間にバスＢＵＳ０及びＢＵＳ１と論理回路１８とが設けられても良い。この場合に、半導体メモリ１０における一部の演算は、論理回路１８によって行われても良い。

［１４－１－２］メモリセルトランジスタＭＴの閾値分布について
図１０８は、第１４実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示している。図１０８に示す閾値分布の縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。

第１実施形態において、例えば１つのセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴは、図１０８に示すような３種類の閾値分布を形成する。この３個の閾値分布（書き込みレベル）は、例えば閾値電圧の低い方から順に、“Ｚ”レベル、“Ａ”レベル、及び“Ｂ”レベルと称される。“Ｚ”レベル、”Ａ”レベル、及び”Ｂ”レベルに対する読み出し電圧及びベリファイ電圧の設定は、第１実施形態と同様のため、説明を省略する。

［１４－１－３］データの割り付けについて
図１０９は、第１４実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図１０９に示すように、第１４実施形態に係る半導体メモリ１０では、メモリセルトランジスタＭＴａにおける３種類の閾値電圧と、メモリセルトランジスタＭＴｂにおける３種類の閾値電圧とによって、９種類の組み合わせが形成され得る。そして、第１４実施形態では、例えば以下に示すように、９種類の組み合わせに対してそれぞれ異なる３ビットデータが割り当てられる。

（例）“メモリセルトランジスタＭＴａの閾値電圧”、“メモリセルトランジスタＭＴｂの閾値電圧”：“第１ビット／第２ビット／第３ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“１１１”データ
（２）“Ｚ”レベル、“Ａ”レベル：“１０１”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“１００”データ
（４）“Ａ”レベル、“Ｚ”レベル：“１１１”データ
（５）“Ａ”レベル、“Ａ”レベル：“００１”データ
（６）“Ａ”レベル、“Ｂ”レベル：“０００”データ
（７）“Ｂ”レベル、“Ｚ”レベル：“１１０”データ
（８）“Ｂ”レベル、“Ａ”レベル：“０１０”データ
（９）“Ｂ”レベル、“Ｂ”レベル：“０１１”データ。

以上のように、第１４実施形態では、９種類の組み合わせに８種類の３ビットデータが割り当てられ、（１）の組み合わせと、（４）の組み合わせとに同じ３ビットデータが割り当てられている。第１４実施形態において、同じ３ビットデータが割り当てられた組み合わせは、いずれか一方の組み合わせが使用される。

図１１０は、図１０９に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。

図１１０に示すように、第１ページデータは、メモリセルトランジスタＭＴａにおける読み出し電圧ＡＲを用いた読み出し結果と、メモリセルトランジスタＭＴｂにおける読み出し電圧ＡＲを用いた読み出し結果とにより確定される。

第２ページデータは、メモリセルトランジスタＭＴａにおける読み出し電圧ＢＲを用いた読み出し結果と、メモリセルトランジスタＭＴｂにおける読み出し電圧ＡＲを用いた読み出し結果とにより確定される。

第３ページデータは、メモリセルトランジスタＭＴａにおける読み出し電圧ＢＲを用いた読み出し結果と、メモリセルトランジスタＭＴｂにおける読み出し電圧ＢＲを用いた読み出し結果とにより確定される。

そして、第１実施形態に係る半導体メモリ１０において、メモリセルトランジスタＭＴａ及びＭＴｂのそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（メモリセルトランジスタＭＴａの読み出し結果、メモリセルトランジスタＭＴｂの読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、１）
第２ページ読み出し：（０、０、１）、（１、０、０）、（０、１、１）、（１、１、１）
第３ページ読み出し：（０、０、１）、（１、０、０）、（０、１、０）、（１、１、１）
第１４実施形態に係る半導体メモリ１０のその他の構成は、例えば第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［１４－２］読み出し動作について
以下に、第１４実施形態に係る半導体メモリ１０における３ページデータの読み出し動作について説明する。図１１１は、第１４実施形態に係る半導体メモリ１０における３ページデータの読み出し動作のコマンドシーケンスと選択ワード線ＷＬselに印加される電圧との一例を示している。

図１１１に示すように、まずメモリコントローラ２０は、例えばコマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体メモリ１０に送信する。半導体メモリ１０は、コマンド“３０ｈ”を受信するとレディ状態からビジー状態に遷移して、第１及び第２ページのシーケンシャル読み出しを開始する。尚、図１１１に示されたコマンドシーケンスにおいて、コマンド“００ｈ”の前に、３ページデータの読み出し動作を示すコマンドが追加されても良い。

３ページデータの読み出し動作においてシーケンサ１４は、選択ワード線ＷＬselに読み出し電圧ＡＲ及びＢＲを順に印加し、各読み出し電圧を印加している間に制御信号ＳＴＢをアサートする。例えば、読み出し電圧ＡＲによる読み出し結果は、ラッチ回路ＡＤＬに保持され、読み出し電圧ＢＲによる読み出し結果は、ラッチ回路ＢＤＬに保持される。

読み出し電圧ＡＲ及びＢＲによる読み出し結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持すると、シーケンサ１４は、センスアンプセットＳＡＳ毎に、論理回路１８のような演算処理を実行する。具体的には、シーケンサ１４は、例えばセンスアンプユニットＳＡＵ０に保持されたメモリセルトランジスタＭＴａの読み出し結果と、センスアンプユニットＳＡＵ１に保持されたメモリセルトランジスタＭＴｂの読み出し結果と、図１１０に示されたデータ定義とに基づいて、センスアンプセットＳＡＳ０における第１ビットの読み出し結果を確定させる。他のセンスアンプセットＳＡＳについても同様である。

その後、シーケンサ１４は、第１ページの読み出し結果をラッチ回路ＸＤＬに転送させ、半導体メモリ１０をビジー状態からレディ状態に遷移させる。それから、メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、例えばリードイネーブル信号ＲＥｎをトグルすることによって、半導体メモリ１０から第１ページデータを出力させる。

第１ページデータの転送が終了すると、メモリコントローラ２０は、第２ページデータのラッチ回路ＸＤＬへの転送を半導体メモリ１０に指示する。このとき、半導体メモリ１０は、一時的にビジー状態に遷移して、第１ページデータと同様に、各センスアンプセットＳＡＳ内で演算処理を行うことによって第２ページデータを確定させる。そして、シーケンサ１４は、確定した第２ページデータをラッチ回路ＸＤＬに転送させる。その後、メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、半導体メモリ１０から第２ページデータを出力させる。

第２ページデータの転送が終了すると、メモリコントローラ２０は、第３ページデータのラッチ回路ＸＤＬへの転送を半導体メモリ１０に指示する。このとき、半導体メモリ１０は、一時的にビジー状態に遷移して、第１ページデータと同様に、各センスアンプセットＳＡＳ内で演算処理を行うことによって第３ページデータを確定させる。そして、シーケンサ１４は、確定した第３ページデータをラッチ回路ＸＤＬに転送させる。その後、メモリコントローラ２０は、半導体メモリ１０がレディ状態に遷移したことを検知すると、半導体メモリ１０から第３ページデータを出力させる。

尚、半導体メモリ１０がメモリコントローラ２０に出力するページの順番は、任意の順番に設定され得る。例えば、３ページデータの読み出し動作において半導体メモリ１０は、第２ページデータを出力した後に第１ページデータを出力しても良い。書き込み動作の詳細は、例えば第１実施形態に係る半導体メモリ１０と同様の方法が使用されるため、説明を省略する。

また、図１１１に示された一例では、読み出し電圧ＡＲによる読み出しの後に第１ページデータが確定するため、読み出し電圧ＢＲによる読み出し中に第１ページデータが外部に出力されても良い。さらに、第１４実施形態では、２種類の読み出し電圧ＡＲ及びＢＲを用いてメモリセルトランジスタＭＴからデータを読み出し、第１～第３ページデータを外部に出力した場合について例示したが、半導体メモリ１０はページ単位の読み出しを実行することも可能である。具体的には、例えば第１ページ読み出しでは、読み出し電圧ＡＲを用いた読み出し動作によって、第１ページデータが外部に出力される。第２ページ読み出しでは、読み出し電圧ＡＲ及びＢＲを用いた読み出し動作によって、第２ページデータが外部に出力される。第３ページ読み出しでは、読み出し電圧ＢＲを用いた読み出し動作によって、第３ページデータが外部に出力される。

［１４－３］第１４実施形態の効果
以上のように、第１４実施形態に係る半導体メモリ１０は、同じプレーンＰＬ内の２つのメモリセルトランジスタＭＴを組み合わせによって３ビットデータを記憶する。つまり、第１４実施形態に係る半導体メモリ１０では、共通のワード線ＷＬに接続された２つのメモリセルトランジスタＭＴを用いて複数ビットデータを記憶している。

上述した第１～第１３実施形態では、プレーンＰＬ１内のメモリセルトランジスタＭＴとプレーンＰＬ２内のメモリセルトランジスタＭＴとの組み合わせによって複数ビットデータを記憶する場合について例示した。一方で、第１４実施形態に係る半導体メモリ１０のように、ＷＬ共有する２つのメモリセルトランジスタＭＴの組み合わせでも同様に、複数ビットデータを記憶させることが出来る。このような場合においても、第１４実施形態に係る半導体メモリ１０は、メモリセルに複数ビットデータを記憶させる場合における読み出し動作を高速化することが出来る。

尚、第１４実施形態に係る半導体メモリ１０では、図１０７に示されたように、各センスアンプユニットＳＡＵが入出力回路１９と接続される場合について例示したが、これに限定されない。図１１２は、第１４実施形態の変形例に係る半導体メモリ１０の構成の一例を示すブロック図である。図１１２に示すように、センスアンプセットＳＡＳに含まれた２つのセンスアンプユニットＳＡＵのうち、いずれか一方のセンスアンプユニットＳＡＵが入出力回路１９と接続されていれば良い。この場合、読み出し動作におけるデータ転送には、入出力回路１９と接続されているセンスアンプユニットＳＡＵのラッチ回路ＸＤＬが使用される。

図１１２に示されたセンスアンプセットＳＡＳのより詳細な構成について、図１４８を用いて説明する。図１４８には、センスアンプモジュール１７内の複数のセンスアンプセットＳＡＳのうち１つのセンスアンプセットＳＡＳ０が抽出されて示されている。

図１４８に示すように、センスアンプセットＳＡＳ０において、センスアンプユニットＳＡＵ０はバスＬＢＵＳ１に共通接続されたセンスアンプ部ＳＡ、ラッチ回路ＳＤＬ１、ＡＤＬ１、及びＸＤＬ１を含み、センスアンプユニットＳＡＵ１はバスＬＢＵＳ２に共通接続されたセンスアンプ部ＳＡ、ラッチ回路ＳＤＬ２、ＡＤＬ２、及びＸＤＬ２を含んでいる。尚、センスアンプユニットＳＡＵ０及びＳＡＵ１のそれぞれは、その他のラッチ回路等を含んでいても良い。バスＬＢＵＳ１とバスＬＢＵＳ２との間は、スイッチＳＷを介して接続されている。スイッチＳＷは、シーケンサ１４によってオンオフが制御される。本例では、センスアンプセットＳＡＳ０において、ラッチ回路ＸＤＬ１が入出力回路１９に接続されている。その他のセンスアンプセットＳＡＳの構成は、センスアンプセットＳＡＳ０と同様のため、説明を省略する。

尚、図１１２ではセンスアンプユニットＳＡＵ０及びＳＡＵ１が隣接し、センスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍが隣接している場合について例示しているが、これに限定されない。組み合わされる２つのセンスアンプユニットＳＡＵは、近くに配置され、且つセンスアンプユニットＳＡＵ間が通信可能なように構成されていれば良い。また、半導体メモリ１０は、図１１２のようにセンスアンプユニットＳＡＵ及び入出力回路１９を備える場合においても、図８３のようにセンスアンプユニットＳＡＵと入出力回路１９との間にバスＢＵＳと論理回路１８とが設けられても良い。この場合に、半導体メモリ１０における一部の演算は、論理回路１８によって行われても良い。

さらに、第１４実施形態では、図１０７及び図１１２のように各センスアンプユニットＳＡＵが入出力回路１９と接続される場合について例示したが、これに限定されない。例えば、第１４実施形態に係る半導体メモリ１０は、第１０実施形態で図８３を用いて説明したように、共通のワード線ＷＬに接続された２つのメモリセルトランジスタＭＴを用いて複数データを記憶し、且つ論理回路１８を使用する構成であっても良い。この場合、読み出し動作において半導体メモリ１０は、論理回路１８による演算処理を介して、外部にデータを出力する。

［１５］第１５実施形態
第１５実施形態に係る半導体メモリ１０の構成は、例えば第１実施形態に係る半導体メモリ１０の構成と同様である。第１５実施形態に係る半導体メモリ１０は、第６実施形態で説明したような２段階の書き込み動作を用いて、２つのメモリセルトランジスタＭＴの組に７ビットデータを記憶させる。以下に、第１５実施形態に係る半導体メモリ１０について、第１～第１４実施形態と異なる点を説明する。

［１５－１］メモリセルトランジスタＭＴの閾値分布について
第１５実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴのそれぞれに１２個の閾値分布を形成し、当該２つのメモリセルトランジスタＭＴの組に７ビットデータを記憶させる。半導体メモリ１０は、１２個の閾値分布を形成する前に、４ページデータの書き込み動作（第１書き込み）を実行して４個の閾値分布を形成する。その後、第１５実施形態に係る半導体メモリ１０は、第１書き込みが実行されたメモリセルトランジスタＭＴに対してさらに３ページデータの書き込み動作（第２書き込み）を実行して１２個の閾値分布を形成する。

図１１３は、第１５実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。図１１３（ａ）は、書き込み前（消去状態）のメモリセルトランジスタＭＴの閾値分布を示し、図１１３（ｂ）は、第１書き込み後のメモリセルトランジスタＭＴの閾値分布を示し、図１１３（ｃ）は、第２書き込み後のメモリセルトランジスタＭＴの閾値分布を示している。

第１５実施形態に係る半導体メモリ１０は、第１書き込みによって、図１１３（ａ）に示された“Ｚ”レベルの閾値分布から、図１１３（ｂ）に示された“Ｚ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布を形成する。

その後、第１５実施形態に係る半導体メモリ１０は、第２書き込みによって、図１１３（ｂ）に示された“Ｚ”レベルの閾値分布から、図１１３（ｃ）に示された“Ｚ”レベル、“Ｓ１”レベル、及び“Ｓ２”レベルの閾値分布を形成する。図１１３（ｂ）に示された“Ａ”レベルの閾値分布から、図１１３（ｃ）に示された“Ｓ３”レベル、“Ｓ４”レベル、及び“Ｓ５”レベルの閾値分布を形成する。図１１３（ｂ）に示された“Ｂ”レベルの閾値分布から、図１１３（ｃ）に示された“Ｓ６”レベル、“Ｓ７”レベル、及び“Ｓ８”レベルの閾値分布を形成する。図１１３（ｂ）に示された“Ｃ”レベルの閾値分布から、図１１３（ｃ）に示された“Ｓ９”レベル、“Ｓ１０”レベル、及び“Ｓ１１”レベルの閾値分布を形成する。

メモリセルトランジスタＭＴの閾値電圧は、低い方から順に、“Ｚ”レベル、“Ｓ１”レベル、“Ｓ２”レベル、“Ｓ３”レベル、“Ｓ４”レベル、“Ｓ５”レベル、“Ｓ６”レベル、“Ｓ７”レベル、“Ｓ８”レベル、“Ｓ９”レベル、“Ｓ１０”レベル、“Ｓ１１”レベルである。“Ｓ１”～“Ｓ１１”レベルに対応して、それぞれ読み出し電圧Ｓ１Ｒ～Ｓ１１Ｒが設定される。同様に、“Ｓ１”～“Ｓ１１”レベルに対応して、それぞれベリファイ電圧Ｓ１Ｖ～Ｓ１１Ｖが設定される。

以上のように、第１５実施形態に係る半導体メモリ１０では、第１書き込みで形成された４個の閾値分布のそれぞれから３種類の閾値分布が形成される。以下では、この３種類の閾値分布に対応する書き込みを、低い方から順に、それぞれ下位書き込み（図１１３、“Ｌ”）、中位書き込み（図１１３、“Ｍ”）、上位書き込み（図１１３、“Ｈ”）と呼ぶ。

具体的には、例えば第１書き込みの“Ｚ”レベルに対して、下位書き込みが実行された場合に“Ｚ”レベルの閾値分布が形成され、中位書き込みが実行された場合に“Ｓ１”レベルの閾値分布が形成され、上位書き込みが実行された場合に“Ｓ２”レベルの閾値分布が形成される。第１書き込みのその他の閾値レベルについても同様である。

［１５－２］動作
［１５－２－１］書き込み動作
第１５実施形態に係る半導体メモリ１０における第１書き込みでは、第１～第４ページデータが半導体メモリ１０に入力され、４ページデータの書き込み動作が実行される。例えば、第１書き込みで入力される４ページの書き込みデータのうち、第１及び第３ページデータはプレーンＰＬ１に転送され、第２及び第４ページデータはプレーンＰＬ２に転送される。そして、半導体メモリ１０は、プレーンＰＬ１において第１及び第３ページデータの書き込み動作を実行し、プレーンＰＬ２において第２及び第４ページデータの書き込み動作を実行する。

図１１４及び図１１５は、それぞれプレーンＰＬ１及びＰＬ２における第１書き込みで使用されるデータの割り付けの一例を示している。

図１１４に示すように、第１書き込みにおいて、プレーンＰＬ１では、“１１（第１ビット／第３ビット）”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｚ”レベルに書き込まれる。“０１”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ａ”レベルに書き込まれる。“００”データが転送されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｂ”レベルに書き込まれる。“１０”データが転送されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｃ”レベルに書き込まれる。

図１１５に示すように、第１書き込みにおいて、プレーンＰＬ２では、“１１（第２ビット／第４ビット）”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｚ”レベルに書き込まれる。“０１”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ａ”レベルに書き込まれる。“００”データが転送されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｂ”レベルに書き込まれる。“１０”データが転送されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴは、“Ｃ”レベルに書き込まれる。

第１５実施形態に係る半導体メモリ１０における第２書き込みでは、第５～第７ページデータが半導体メモリ１０に入力され、３ページデータの書き込み動作を実行する。第２書き込みで入力される３ページデータは、プレーンＰＬ１及びＰＬ２の両方に転送される。そして、半導体メモリ１０は、第２書き込みを実行すると、まずプレーンＰＬ１及びＰＬ２において第１書き込みで書き込まれたデータの読み出し（ＩＤＬ）を実行する。

ＩＤＬが実行されると、プレーンＰＬ１及びＰＬ２では、読み出し電圧ＡＲ、ＢＲ、及びＣＲを用いた読み出し動作が実行される。すると、プレーンＰＬ１及びＰＬ２の各センスアンプユニットＳＡＵでは、対応するメモリセルトランジスタＭＴが“Ｚ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルのうちどの閾値レベルに対応するのかを示すデータが格納される。それから、半導体メモリ１０は、ＩＤＬの読み出し結果と、第５～第７ページデータとに基づいた書き込み動作を実行する。

図１１６は、第２書き込みで使用されるデータの割り付けの一例を示している。尚、以下の説明において、下位、中位、上位書き込みが実行されたメモリセルトランジスタＭＴは、第１書き込みにおいて保持しているデータに基づいて、第２書き込み後の書き込みレベルが変化する。

図１１６に示すように、第２書き込みにおいて、プレーンＰＬ１では、“１１１（第５ビット／第６ビット／第７ビット）”、“１０１”、“１００”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには下位書き込みが実行され、“００１”、“０００”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには中位書き込みが実行され、“１１０”、“０１０”、“０１１”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには上位書き込みが実行される。

第２書き込みにおいて、プレーンＰＬ２では、“１１１（第５ビット／第６ビット／第７ビット）”、“１１０”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには下位書き込みが実行され、“１０１”、“００１”、“０１０”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには中位書き込みが実行され、“１００”、“０００”、“０１１”のいずれかのデータが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには上位書き込みが実行される。

以上で説明した第２書き込みによって、１２種類の閾値分布が形成される。具体的には、下位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｚ”レベル、“Ｓ３”レベル、“Ｓ６”レベル、“Ｓ９”レベルの何れかに分布する。中位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｓ１”レベル、“Ｓ４”レベル、“Ｓ７”レベル、“Ｓ１０”レベルの何れかに分布する。上位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｓ２”レベル、“Ｓ５”レベル、“Ｓ８”レベル、“Ｓ１１”レベルの何れかに分布する。

［１５－２－２］読み出し動作
第１５実施形態に係る半導体メモリ１０の読み出し動作は、第２書き込みが実行される前後で使用される読み出し電圧が変化する。

図１１７は、第１５実施形態に係る半導体メモリ１０の第１書き込み後且つ第２書き込み前における読み出し電圧の設定の一例を示している。

図１１７に示すように、第１ページ読み出しでは、プレーンＰＬ１において読み出し電圧ＡＲ及びＣＲを用いた読み出し動作が実行され。シーケンサ１４は、この読み出し結果に基づいて第１ページデータを確定する。

第２ページ読み出しでは、プレーンＰＬ２において読み出し電圧ＡＲ及びＣＲを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第２ページデータを確定する。

第３ページ読み出しでは、プレーンＰＬ１において読み出し電圧ＢＲを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第３ページデータを確定する。

第４ページ読み出しでは、プレーンＰＬ２において読み出し電圧ＢＲを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第４ページデータを確定する。

図１１８は、第１５実施形態に係る半導体メモリ１０の第２書き込み後における読み出し電圧の設定の一例を示している。

図１１８に示すように、第１ページ読み出しでは、プレーンＰＬ１において読み出し電圧Ｓ３Ｒ及びＳ９Ｒを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第１ページデータを確定する。

第２ページ読み出しでは、プレーンＰＬ２において読み出し電圧Ｓ３Ｒ及びＳ９Ｒを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第２ページデータを確定する。

第３ページ読み出しでは、プレーンＰＬ１において読み出し電圧Ｓ６Ｒを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第３ページデータを確定する。

第４ページ読み出しでは、プレーンＰＬ２において読み出し電圧Ｓ６Ｒを用いた読み出し動作が実行される。シーケンサ１４は、この読み出し結果に基づいて第４ページデータを確定する。

第５ページ読み出しでは、まずプレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し電圧Ｓ３Ｒ、Ｓ６Ｒ、及びＳ９Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し電圧Ｓ１Ｒ、Ｓ４Ｒ、Ｓ７Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に基づいて第５ページデータを確定する。

第６ページ読み出しでは、まずプレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し電圧Ｓ３Ｒ、Ｓ６Ｒ、及びＳ９Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ１において読み出し電圧Ｓ２Ｒ、Ｓ５Ｒ、Ｓ８Ｒ、及びＳ１１Ｒを用いた読み出し動作が実行され、プレーンＰＬ２において読み出し電圧Ｓ１Ｒ、Ｓ４Ｒ、Ｓ７Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に基づいて第６ページデータを確定する。

第７ページ読み出しでは、まずプレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し電圧Ｓ３Ｒ、Ｓ６Ｒ、及びＳ９Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ１及びＰＬ２のそれぞれにおいて読み出し電圧Ｓ２Ｒ、Ｓ５Ｒ、Ｓ８Ｒ、及びＳ１１Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に元餌付いて第７ページデータを確定する。

以上のように、第５～第７ページ読み出しでは、まず読み出し電圧Ｓ３Ｒ、Ｓ６Ｒ、及びＳ９Ｒを用いた読み出し動作が実行され、（“Ｚ”レベル、“Ｓ１”レベル、“Ｓ２”レベル）、（“Ｓ３”レベル、“Ｓ４”レベル、“Ｓ５”レベル）、（“Ｓ６”レベル、“Ｓ７”レベル、“Ｓ８”レベル）、（“Ｓ９”レベル、“Ｓ１０”レベル、“Ｓ１１”レベル）のどの組にメモリセルトランジスタＭＴの閾値電圧が含まれるかどうかが区別される。

その後、メモリセルトランジスタＭＴが第２書き込みにおける下位書き込みと中位書き込みのどちらに対応するかを区別する場合に、Ｓ１Ｒ、Ｓ４Ｒ、Ｓ７Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。メモリセルトランジスタＭＴが第２書き込みにおける中位書き込みと上位書き込みのどちらに対応するかを区別する場合に、Ｓ２Ｒ、Ｓ５Ｒ、Ｓ６Ｒ、及びＳ１１Ｒを用いた読み出し動作が実行される。

［１５－３］第１５実施形態の効果
以上のように、第１５実施形態に係る半導体メモリ１０では、第６実施形態で説明したような２段階の書き込み動作を実行する。具体的には、まず半導体メモリ１０は、１段階目の書き込み動作（第１書き込み）を実行し、４種類の閾値分布を形成することによって４ビットデータを書き込む。その後、半導体メモリ１０は、２段階目の書き込み動作（第２書き込み）を実行し、４種類の閾値分布のそれぞれから３種類の閾値分布を形成する。これにより、第１５実施形態では、計１２種類の閾値分布が形成される。

このような場合においても、第１５実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組み合わせに７ビットデータを記憶させることが出来る。書き込まれたデータの読み出し方法は、第２書き込みの前後で変化する。第１５実施形態における７ページデータの１ページあたりの読み出し回数は、（２＋２＋１＋１＋７＋７＋７）／７＝３．８６回である。このように、第１５実施形態に係る半導体メモリ１０は、上記実施形態と同様に、読み出し動作を高速化することが出来る。

尚、第１５実施形態に係る半導体メモリ１０では、シーケンシャル読み出しを活用することにより、１ページあたりの読み出し回数を抑制することが出来る。例えば、第１及び第２ページのシーケンシャル読み出しにおける読み出し回数は２回になる。第３及び第４ページのシーケンシャル読み出しにおける読み出し回数は１回になる。第５、第６及び第７ページのシーケンシャル読み出しにおける読み出し回数は１１回になる。

つまり、本例における７ページデータの１ページあたりの読み出し回数は、（２＋１＋１１）／７＝２回になる。ラッチ回路の個数が足りない場合、第５、第６及び第７ページの読み出し動作は独立で実行されても良い。この場合、７ページデータの１ページあたりの読み出し回数は、（２＋１＋７＋７＋７）／７＝３．４２回になる。

以上で説明した第１５実施形態における読み出し回数は、ＷＬ分割有りの場合における回数を示している。尚、第１５実施形態で説明した動作は、ＷＬ分割無しの構成においても実行され得る。この場合、７ページデータの１ページあたりの読み出し回数は、例えば（２＋２＋１＋１＋７＋１１＋７）／７＝４．４３回であり、シーケンシャル読み出しを活用すると、（２＋１＋７＋１１＋７）／７＝４回になる。

尚、第１５実施形態における第２書き込み前後は、メモリコントローラ２０側で区別されても良いし、半導体メモリ１０側で区別されても良い。半導体メモリ１０側で第２書き込み前後を区別する場合、例えばページ毎にフラグセルが設けられる。フラグセルは、第２書き込み前に消去状態であり、第２書き込み後に書き込み状態にされる。つまり、半導体メモリ１０は、第２書き込み時にデータの書き込みと共にフラグセルに対する書き込みを実行することにより、第２書き込み前後を区別することが出来る。そして、読み出し動作において、例えば論理回路１８がフラグセルを確認することによって、第２書き込み前後のいずれかであるかが判断される。

［１６］第１６実施形態
第１６実施形態に係る半導体メモリ１０の構成は、例えば第１実施形態に係る半導体メモリ１０の構成と同様である。第１６実施形態に係る半導体メモリ１０は、第１５実施形態の変型例であり、第１６実施形態と異なる方法により２つのメモリセルトランジスタＭＴの組に７ビットデータを記憶させる。以下に、第１６実施形態に係る半導体メモリ１０について、第１～第１５実施形態と異なる点を説明する。

［１６－１］メモリセルトランジスタＭＴの閾値分布について
第１６実施形態に係る半導体メモリ１０は、１２個の閾値分布を形成する前に、３ページデータの書き込み動作（第１書き込み）を実行して３個の閾値分布を形成する。その後、第１６実施形態に係る半導体メモリ１０は、第１書き込みが実行されたメモリセルトランジスタＭＴに対してさらに４ページデータの書き込み動作（第２書き込み）を実行して１２個の閾値分布を形成する。

図１１９は、第１６実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。図１１９（ａ）は、書き込み前（消去状態）のメモリセルトランジスタＭＴの閾値分布を示し、図１１９（ｂ）は、第１書き込み後のメモリセルトランジスタＭＴの閾値分布を示し、図１１９（ｃ）は、第２書き込み後のメモリセルトランジスタＭＴの閾値分布を示している。

第１６実施形態に係る半導体メモリ１０は、第１書き込みによって、図１１９（ａ）に示された“Ｚ”レベルの閾値分布から、図１１９（ｂ）に示された“Ｚ”レベル、“Ａ”レベル、及び“Ｂ”レベルの閾値分布を形成する。

その後、第１６実施形態に係る半導体メモリ１０は、第２書き込みによって、図１１９（ｂ）に示された“Ｚ”レベルの閾値分布から、図１１９（ｃ）に示された“Ｚ”レベル、“Ｓ１”レベル、“Ｓ２”レベル、及び“Ｓ３”レベルの閾値分布を形成する。図１１９（ｂ）に示された“Ａ”レベルの閾値分布から、図１１９（ｃ）に示された“Ｓ４”レベル、“Ｓ５”レベル、“Ｓ６”レベル、及び“Ｓ７”レベルの閾値分布を形成する。図１１９（ｂ）に示された“Ｂ”レベルの閾値分布から、図１１９（ｃ）に示された“Ｓ８”レベル、“Ｓ９”レベル、“Ｓ１０”レベル、及び“Ｓ１１”レベルの閾値分布を形成する。

“Ｓ１”レベル～“Ｓ１１”レベルの閾値分布は、この順番にメモリセルトランジスタＭＴの閾値電圧が高くなる。また、“Ｓ１”レベル～“Ｓ１１”レベルには、それぞれ読み出し電圧Ｓ１Ｒ～Ｓ１１Ｒが設定される。読み出し電圧Ｓ１Ｒ～Ｓ１１Ｒを用いた読み出し動作のそれぞれでは、メモリセルトランジスタＭＴが当該読み出し電圧に対応するレベルの閾値分布以上の閾値電圧を有するか否かが判定される。

以上のように、第１６実施形態に係る半導体メモリ１０では、第１書き込みで形成された３種類の閾値分布のそれぞれから５種類の閾値分布が形成される。以下では、この５種類の閾値分布に対応する書き込みを、低い方から順に、それぞれ下位書き込み（図１１９、“Ｌ”）、中位書き込み（図１１９、“Ｍ”）、上位書き込み（図１１９、“Ｈ”）、最上位書き込み（図１１９、“Ｔ”）と呼ぶ。

具体的には、例えば第１書き込みの“Ｚ”レベルに対して、下位書き込みが実行された場合に“Ｚ”レベルの閾値分布が形成され、中位書き込みが実行された場合に“Ｓ１”レベルの閾値分布が形成され、上位書き込みが実行された場合に“Ｓ２”レベルの閾値分布が形成され、最上位書き込みが実行された場合に“Ｓ３”レベルの閾値分布が形成される。第１書き込みのその他の閾値レベルについても同様である。

［１６－２］動作
［１６－２－１］書き込み動作
第１６実施形態に係る半導体メモリ１０における第１書き込みでは、第１～第３ページデータが半導体メモリ１０に入力され、３ページデータの書き込み動作が実行される。第２書き込みで入力される３ページデータは、プレーンＰＬ１及びＰＬ２の両方に転送される。そして、半導体メモリ１０は、例えば第１４実施形態で説明した図１０９と同様のデータの割り付けを用いて、プレーンＰＬ１及びＰＬ２における書き込み動作を実行する。第１書き込みで形成される閾値分布は、第１４実施形態におけるメモリセルトランジスタＭＴａ及びＭＴｂをそれぞれプレーンＰＬ１及びＰＬ２に置き換えたものと同様のため、説明を省略する。

第１６実施形態に係る半導体メモリ１０における第２書き込みでは、第４～第７ページデータが半導体メモリ１０に入力され、４ページデータの書き込み動作を実行する。例えば、第２書き込みで入力される４ページの書き込みデータのうち、第４及び第６ページデータはプレーンＰＬ１に転送され、第５及び第７ページデータはプレーンＰＬ２に転送される。そして、半導体メモリ１０は、プレーンＰＬ１において第４及び第６ページデータの書き込み動作を実行し、プレーンＰＬ２において第５及び第７ページデータの書き込み動作を実行する。そして、半導体メモリ１０は、第２書き込みを実行すると、まず各プレーンＰＬ１の第１書き込みで書き込まれたデータの読み出し（ＩＤＬ）を実行する。

ＩＤＬが実行されると、プレーンＰＬ１及びＰＬ２では、読み出し電圧ＡＲ及びＢＲを用いた読み出し動作が実行される。すると、プレーンＰＬ１及びＰＬ２の各センスアンプユニットＳＡＵでは、対応するメモリセルトランジスタＭＴが“Ｚ”レベル、“Ａ”レベル、“Ｂ”レベルのうちどの閾値レベルに対応するのかを示すデータが格納される。それから、半導体メモリ１０は、ＩＤＬの読み出し結果と、第４～第７ページデータとに基づいた書き込み動作を実行する。

図１２０及び図１２１は、それぞれプレーンＰＬ１及びＰＬ２における第２書き込みで使用されるデータの割り付けの一例を示している。尚、以下の説明において、下位、中位、上位、最上位書き込みが実行されたメモリセルトランジスタＭＴは、第１書き込みにおいて保持しているデータに基づいて、第２書き込み後の書き込みレベルが変化する。

図１２０に示すように、第２書き込みにおいて、プレーンＰＬ１では、“１１（第４ビット／第６ビット）”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには下位書き込みが実行され、“０１”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには中位書き込みが実行され、“００”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには上位書き込みが実行され、“１０”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには最上位書き込みが実行される。

図１２１に示すように、第２書き込みにおいて、プレーンＰＬ２では、“１１（第５ビット／第６ビット）”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには下位書き込みが実行され、“０１”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには中位書き込みが実行され、“００”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには上位書き込みが実行され、“１０”データが格納されたセンスアンプユニットＳＡＵに対応するメモリセルトランジスタＭＴには最上位書き込みが実行される。

以上で説明した第２書き込みによって、１２種類の閾値分布が形成される。具体的には、下位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｚ”レベル、“Ｓ４”レベル、“Ｓ８”レベルの何れかに分布する。中位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｓ１”レベル、“Ｓ５”レベル、“Ｓ９”レベルの何れかに分布する。上位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｓ２”レベル、“Ｓ６”レベル、“Ｓ１０”レベルの何れかに分布する。最上位書き込みに対応するメモリセルトランジスタＭＴの閾値電圧は、“Ｓ３”レベル、“Ｓ７”レベル、“Ｓ１１”レベルの何れかに分布する。

［１６－２－２］読み出し動作
第１６実施形態に係る半導体メモリ１０の読み出し動作は、第２書き込みが実行される前後で使用される読み出し電圧が変化する。第１書き込み後且つ第２書き込み前における半導体メモリ１０の読み出し動作は、第１４実施形態におけるメモリセルトランジスタＭＴａ及びＭＴｂをそれぞれプレーンＰＬ１及びＰＬ２に置き換えたものと同様のため、説明を省略する。

図１２２は、第１６実施形態に係る半導体メモリ１０の第２書き込み後における読み出し電圧の設定の一例を示している。

図１２２に示すように、第１ページ読み出しでは、プレーンＰＬ１において読み出し電圧Ｓ４Ｒを用いた読み出し動作が実行され、プレーンＰＬ２において読み出し電圧Ｓ４Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に基づいて第１ページデータを確定する。

第２ページ読み出しでは、プレーンＰＬ１において読み出し電圧Ｓ８Ｒを用いた読み出し動作が実行され、プレーンＰＬ２において読み出し電圧Ｓ４Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に基づいて第２ページデータを確定する。

第３ページ読み出しでは、プレーンＰＬ１において読み出し電圧Ｓ８Ｒを用いた読み出し動作が実行され、プレーンＰＬ２において読み出し電圧Ｓ８Ｒを用いた読み出し動作が実行される。シーケンサ１４は、これらの読み出し結果に基づいて第３ページデータを確定する。

第４ページ読み出しでは、まずプレーンＰＬ１において読み出し電圧Ｓ４Ｒ及びＳ８Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ１において読み出し電圧Ｓ１Ｒ、Ｓ５Ｒ、及びＳ９Ｒを用いた読み出し動作と、読み出し電圧Ｓ３Ｒ、Ｓ７Ｒ、及びＳ１１Ｒを用いた読み出し動作とが実行される。シーケンサ１４は、これらの読み出し結果に基づいて第４ページデータを確定する。

第５ページ読み出しでは、まずプレーンＰＬ２において読み出し電圧Ｓ４Ｒ及びＳ８Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ２において読み出し電圧Ｓ１Ｒ、Ｓ５Ｒ、及びＳ９Ｒを用いた読み出し動作と、読み出し電圧Ｓ３Ｒ、Ｓ７Ｒ、及びＳ
１１Ｒを用いた読み出し動作とが実行される。シーケンサ１４は、これらの読み出し結果に基づいて第５ページデータを確定する。

第６ページ読み出しでは、まずプレーンＰＬ１において読み出し電圧Ｓ４Ｒ及びＳ８Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ１において読み出し電圧Ｓ２Ｒ、Ｓ６Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。これらの読み出し結果に基づいて第６ページデータが確定される。シーケンサ１４は、これらの読み出し結果に基づいて第６ページデータを確定する。

第７ページ読み出しでは、まずプレーンＰＬ２において読み出し電圧Ｓ４Ｒ及びＳ８Ｒを用いた読み出し動作が実行される。その後、プレーンＰＬ２において読み出し電圧Ｓ２Ｒ、Ｓ６Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。これらの読み出し結果に基づいて第７ページデータが確定される。シーケンサ１４は、これらの読み出し結果に基づいて第７ページデータを確定する。

以上のように、第４～第７ページ読み出しでは、まず読み出し電圧Ｓ４Ｒ及びＳ８Ｒを用いた読み出し動作が実行され、（“Ｚ”レベル、“Ｓ１”レベル、“Ｓ２”レベル、“Ｓ３”レベル）、（“Ｓ４”レベル、“Ｓ５”レベル、“Ｓ６”レベル、“Ｓ７”レベル）、（“Ｓ８”レベル、“Ｓ９”レベル、“Ｓ１０”レベル、“Ｓ１１”レベル）のどの組にメモリセルトランジスタＭＴの閾値電圧が含まれるかどうかが区別される。

その後、メモリセルトランジスタＭＴが第２書き込みにおける下位書き込みと中位書き込みのどちらに対応するかを区別する場合に、Ｓ１Ｒ、Ｓ５Ｒ、及びＳ９Ｒを用いた読み出し動作が実行される。メモリセルトランジスタＭＴが第２書き込みにおける中位書き込みと上位書き込みのどちらに対応するかを区別する場合に、Ｓ２Ｒ、Ｓ６Ｒ、及びＳ１０Ｒを用いた読み出し動作が実行される。メモリセルトランジスタＭＴが第２書き込みにおける上位書き込みと最上位書き込みのどちらに対応するかを区別する場合に、Ｓ３Ｒ、Ｓ７Ｒ、及びＳ１１Ｒを用いた読み出し動作が実行される。

［１６－３］第１６実施形態の効果
以上のように、第１６実施形態に係る半導体メモリ１０では、第１５実施形態で説明したような２段階の書き込み動作を実行する。具体的には、まず半導体メモリ１０は、１段階目の書き込み動作（第１書き込み）を実行し、３種類の閾値分布を形成することによって３ビットデータを書き込む。その後、半導体メモリ１０は、２段階目の書き込み動作（第２書き込み）を実行し、３種類の閾値分布のそれぞれから４種類の閾値分布を形成する。これにより、第１６実施形態では、計１２種類の閾値分布が形成される。

このような場合においても、第１６実施形態に係る半導体メモリ１０は、２つのメモリセルトランジスタＭＴの組み合わせに７ビットデータを記憶させることが出来る。書き込まれたデータの読み出し方法は、第２書き込みの前後で変化する。第１６実施形態における７ページデータの１ページあたりの読み出し回数は、（１＋１＋１＋８＋８＋５＋５）／７＝４．１４回である。このように、第１６実施形態に係る半導体メモリ１０は、上記実施形態と同様に、読み出し動作を高速化することが出来る。

尚、第１６実施形態に係る半導体メモリ１０では、シーケンシャル読み出しを活用することにより、１ページあたりの読み出し回数を抑制することが出来る。例えば、第１、第２及び第３ページのシーケンシャル読み出しにおける読み出し回数は２回になる。第４及び第５ページのシーケンシャル読み出しにおける読み出し回数は８回になる。第６及び第７ページのシーケンシャル読み出しにおける読み出し回数は５回になる。つまり、本例における７ページデータの１ページあたりの読み出し回数は、（３＋８＋５）／７＝２．２８回になる。

以上で説明した第１６実施形態における読み出し回数は、ＷＬ分割有りの場合における回数を示している。尚、第１６実施形態で説明した動作は、ＷＬ分割無しの構成においても実行され得る。第１６実施形態では、第４ページ読み出しにおいてメモリセルトランジスタＭＴａに印加される読み出し電圧と、第５ページ読み出しにおいてメモリセルトランジスタＭＴｂに印加される読み出し電圧とが同じである。また、第６ページ読み出しにおいてメモリセルトランジスタＭＴａに印加される読み出し電圧と、第７ページ読み出しにおいてメモリセルトランジスタＭＴｂに印加される読み出し電圧とが同じである。

このため、第１６実施形態では、ＷＬ分割無しの場合においても、ＷＬ分割有りと同様のシーケンシャル読み出しが実行され得る。つまり、第１６実施形態では、ＷＬ分割無しの場合における７ページデータの１ページあたりの読み出し回数と、ＷＬ分割有りの場合の読み出し回数と同じにすることが出来る。

尚、第１６実施形態における第２書き込み前後は、第１５実施形態と同様に、メモリコントローラ２０側で区別されても良いし、半導体メモリ１０側で区別されても良い。半導体メモリ１０側で第２書き込み前後を区別する場合、例えば第１５実施形態と同様にページ毎にフラグセルが設けられる。

［１６－４］第１６実施形態の変形例
以下に、第１６実施形態の第１～第３０変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））、第７ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第７ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１６実施形態の第１変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第３変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第４変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第５変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第６変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第７変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第８変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第９変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１０変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１１変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１２変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１３変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１４変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１５変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１６変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１７変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１８変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第１９変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ４Ｒ））、（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、０、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２０変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２１変形例）
読み出し電圧：［（（Ｓ４Ｒ）、（Ｓ８Ｒ））、（（Ｓ８Ｒ）、（Ｓ４Ｒ））、（（Ｓ８Ｒ）、（Ｓ８Ｒ））、（（省略）、（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ２Ｒ、Ｓ６Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ７Ｒ、Ｓ１０Ｒ）、（省略））］；データの定義：［［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２２変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２３変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、０、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２４変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ２Ｒ、Ｓ８Ｒ、Ｓ１０Ｒ））、（（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ）、（Ｓ４Ｒ、Ｓ７Ｒ、Ｓ１１Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ））、（（Ｓ１Ｒ、Ｓ３Ｒ、Ｓ５Ｒ、Ｓ９Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２５変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２６変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、０、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２７変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ７Ｒ、Ｓ９Ｒ））、（（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ）、（Ｓ３Ｒ、Ｓ５Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ））、（（Ｓ１Ｒ、Ｓ４Ｒ、Ｓ８Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２８変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、０、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第２９変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、０、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１６実施形態の第３０変形例）
読み出し電圧：［（（省略）、（Ｓ６Ｒ））、（（Ｓ６Ｒ）、（省略））、（（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ１Ｒ、Ｓ５Ｒ、Ｓ８Ｒ））、（（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ）、（Ｓ２Ｒ、Ｓ４Ｒ、Ｓ１０Ｒ））、（（省略）、（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ））、（（Ｓ３Ｒ、Ｓ７Ｒ、Ｓ９Ｒ、Ｓ１１Ｒ）、（省略））］；データの定義：［［０、１、０、１］、［０、０、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、１、１］、［０、１、０、１］、［０、０、１、１］］。

以上で説明した第１６実施形態の第１～２１変形例に係る半導体メモリ１０では、１２個の閾値分布を形成する前に、３ページデータの書き込み動作（第１書き込み）を実行して３個の閾値分布を形成する。その後、第１書き込みが実行されたメモリセルトランジスタＭＴに対してさらに４ページデータの書き込み動作（第２書き込み）を実行して１２個の閾値分布を形成する。

第１６実施形態の第１～２１変形例に係る半導体メモリ１０における７ページデータの１ページあたりの読み出し回数は、（１＋１＋１＋４＋４＋５＋５）／７＝３回である。このように、第１６実施形態の第１～２１変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１６実施形態に係る半導体メモリ１０よりも少なくなる。

また、第１６実施形態の第１～２１変形例に係る半導体メモリ１０では、第１６実施形態に係る半導体メモリ１０と同様にシーケンシャル読み出しを活用することにより、１ページあたりの読み出し回数は、（２＋４＋５）／７＝１．５７回になる。このように、第１６実施形態の第１～２１変形例に係る半導体メモリ１０の、シーケンシャル読み出しを活用することによる１ページあたりの読み出し回数は、第１６実施形態に係る半導体メモリ１０よりも少なくなる。

第１６実施形態の第２２～３０変形例に係る半導体メモリ１０では、１２個の閾値分布を形成する前に、２ページデータの書き込み動作（第１書き込み）を実行して２個の閾値分布を形成する。その後、第１書き込みが実行されたメモリセルトランジスタＭＴに対してさらに５ページデータの書き込み動作（第２書き込み）を実行して１２個の閾値分布を形成する。

第１６実施形態の第２２～３０変形例に係る半導体メモリ１０における７ページデータの１ページあたりの読み出し回数は、（１＋１＋３＋３＋３＋４＋４）／７＝２．７１回である。このように、第１６実施形態の第２２～３０変形例に係る半導体メモリ１０の１ページあたりの読み出し回数は、第１６実施形態に係る半導体メモリ１０よりも少なくなる。

また、第１６実施形態の第２２～３０変形例に係る半導体メモリ１０では、シーケンシャル読み出しを活用することにより、１ページあたりの読み出し回数を抑制することが出来る。例えば、第１、第２のシーケンシャル読み出しにおける読み出し回数は１回になる。第３、第４及び第５ページのシーケンシャル読み出しにおける読み出し回数は６回になる。第６及び第７ページのシーケンシャル読み出しにおける読み出し回数は４回になる。つまり、本例における７ページデータの１ページあたりの読み出し回数は、（１＋６＋４）／７＝１．５７回になる。このように、第１６実施形態の第２２～３０変形例に係る半導体メモリ１０の、シーケンシャル読み出しを活用することによる１ページあたりの読み出し回数は、第１６実施形態に係る半導体メモリ１０よりも少なくなる。

［１７］第１０実施形態における書き込み動作の詳細について
以下に、第１０実施形態の第５変型例における半導体メモリ１０の書き込み動作の詳細について説明する。尚、以下では、複数ビットデータを記憶する２つのメモリセルトランジスタＭＴの組のうち、一方をメモリセルトランジスタＭＴａと呼び、他方をメモリセルトランジスタＭＴｂと呼ぶ。メモリセルトランジスタＭＴａに接続されたセンスアンプユニットＳＡＵ及びビット線ＢＬのことをそれぞれセンスアンプユニットＳＡＵａ及びビット線ＢＬａと呼び、メモリセルトランジスタＭＴｂに接続されたセンスアンプユニットＳＡＵ及びビット線ＢＬのことをそれぞれセンスアンプユニットＳＡＵｂ及びビット線ＢＬｂと呼ぶ。

第１０実施形態の第５変形例における書き込み動作では、図７９に示されたデータの定義に基づいて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに適切な書き込みデータを転送する。具体的には、書き込み動作では、半導体メモリ１０が受信した書き込みデータに対してコーディングの変換が実行される。そして、変換されたコーディングに基づいた書き込みデータが、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される。

図１４９は、第１０実施形態の第５変形例の書き込み動作におけるコーディング変換後のデータの割り付けの一例を示している。図１４９に示すように、第１０実施形態の第５変形例の書き込み動作では、６種類の閾値分布に対してそれぞれ異なる３ビットデータが割り当てられた１－１－３コードが使用される。

“ＥＲ”レベル：“１１１（下位ビット／中位ビット／上位ビット）”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“０１０”データ
“Ｃ”レベル：“０１１”データ
“Ｄ”レベル：“００１”データ
“Ｅ”レベル：“０００”データ。

本例において、下位ページデータは、読み出し電圧ＢＲを用いた読み出し結果によって確定する。中位ページデータは、読み出し電圧ＤＲを用いた読み出し結果によって確定する。上位ページデータは、読み出し電圧ＡＲ、ＣＲ及びＥＲを用いた読み出し結果によって確定する。以下では、変換後のコーディングにおいて、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される下位ページデータをそれぞれ下位ページデータｐＬ１及びｐＬ２と呼ぶ。センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される中位ページデータをそれぞれ中位ページデータｐＭ１及びｐＭ２と呼ぶ。センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される上位ページデータをそれぞれ上位ページデータｐＵ１及びｐＵ２と呼ぶ。

例えば、図７９に示されたデータの割り付けにおいて“０１０１０”データが記憶される場合、メモリセルトランジスタＭＴａの閾値電圧が“Ｂ”レベルに含まれ、メモリセルトランジスタＭＴｂの閾値電圧が“Ｄ”レベルに含まれる。このような場合、書き込み動作において“０１０１０”データが半導体メモリ１０に入力されると、センスアンプユニットＳＡＵａ内のラッチ回路には“Ｂ”レベルに対応する“０１０”データが格納され、センスアンプユニットＳＡＵｂ内のラッチ回路には“Ｄ”レベルに対応する“００１”データが格納される。

その他のデータについても同様に、変換されたコーディングに対応するデータがセンスアンプユニットＳＡＵａ及びＳＡＵｂにそれぞれ格納される。尚、書き込み動作におけるコーディングの変換における演算処理は、未使用とされるメモリセルトランジスタＭＴａ及びＭＴｂの閾値電圧の組み合わせに基づいて変化しても良い。

（書き込み動作の第１の例）
書き込み動作の第１の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が不可能な場合の動作に対応している。第１０実施形態の第１の例における半導体メモリ１０は、例えば第１実施形態と同様の構成を有し、センスアンプユニットＳＡＵａがプレーンＰＬ０内のセンスアンプユニットＳＡＵに対応し、センスアンプユニットＳＡＵｂがプレーンＰＬ１内のセンスアンプユニットＳＡＵに対応している。

図１５０は、第１０実施形態の第５変形例に係る半導体メモリ１０の書き込み動作の第１の例におけるシーケンサ１４の動作を示すフローチャートである。以下に、図１５０を用いて、５個のラッチ回路(ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ)が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをプレーンＰＬ０及びＰＬ１（センスアンプユニットＳＡＵａ及びＳＡＵｂ）のそれぞれのラッチ回路ＸＤＬに格納させる（図１５０（１））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させる（図１５０（２））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５０（３））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＳＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＳＤＬに格納させる（図１５０（４））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５０（５））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータを反転したデータをラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＸＤＬ｜ＣＤＬ”をラッチ回路ＡＤＬに格納させる（図１５０（６））。この時点で、プレーンＰＬ１内においてラッチ回路ＡＤＬに格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＳＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＳＤＬ”をラッチ回路ＢＤＬに格納させる。続けてシーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＣＤＬ”をラッチ回路ＢＤＬに格納させる（図１５０（７））。この時点で、プレーンＰＬ０内においてラッチ回路ＢＤＬに格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＳＤＬに格納されたデータとラッチ回路ＸＤＬに格納されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＳＤＬ＆～ＸＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＣＤＬに格納されたデータとラッチ回路ＳＤＬに格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＣＤＬ＆ＳＤＬ）”をラッチ回路ＣＤＬに格納させる（図１５０（８））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＡＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＯＲ演算が施されたデータを“ＡＤＬ｜ＣＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させる（図１５０（９））。この時点で、プレーンＰＬ０内においてラッチ回路ＡＤＬに格納されたデータが下位ページデータｐＬ１に対応し、プレーンＰＬ１内においてラッチ回路ＢＤＬに格納されたデータが中位ページデータｐＭ２に対応している。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５０（１０））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち上位ページデータｐＵ２をラッチ回路ＣＤＬに格納させる（図１５０（１１））。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５０（１２））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ１に対応している。

最後に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＣＤＬに格納されたデータ、すなわち上位ページデータｐＵ２をラッチ回路ＸＤＬに格納させる（図１５０（１３））。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、及び上位ページデータｐＵ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、及び上位ページデータｐＵ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、３ビットデータの書き込み動作を実行する。

（書き込み動作の第２の例）
書き込み動作の第２の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプセットＳＡＳ内で２個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合の動作に対応している。

図１５１は、第１０実施形態における書き込み動作の第２の例における半導体メモリ１０の構成例であり、１つのセンスアンプセットＳＡＳを抽出して示している。図１５１に示すように、第１０実施形態の第２の例における半導体メモリ１０では、センスアンプユニットＳＡＵａが、５個のラッチ回路ＳＤＬ１、ＡＤＬ１、ＢＤＬ１、ＣＤＬ１、及びＸＤＬ１を含み、センスアンプユニットＳＡＵｂが、５個のラッチ回路ＳＤＬ２、ＡＤＬ２、ＢＤＬ２、ＣＤＬ２、及びＸＤＬ２を含んでいる。センスアンプユニットＳＡＵａ内のバスＬＢＵＳ１とセンスアンプユニットＳＡＵｂ内のバスＬＢＳＵ２との間は、スイッチＳＷを介して接続されている。そして、ラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれが、入出力回路１９に接続されている。

図１５２は、第１０実施形態の第５変形例に係る半導体メモリ１０の書き込み動作の第２の例におけるシーケンサ１４の動作を示すフローチャートである。以下に、図１５２を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに５個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１５２（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１５２（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１５２（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１５２（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＣＤＬ２に格納されたデータをラッチ回路ＸＤＬ２に格納させる（図１５２（５））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１＆ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１５２（６））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＣＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＣＤＬ１に格納されたデータとラッチ回路ＡＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＣＤＬ１＆ＡＤＬ２”をラッチ回路ＣＤＬ１に格納させる（図１５２（７））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＳＤＬ２に格納させる（図１５２（８））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１５２（９））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＳＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１５２（１０））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＣＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＣＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１５２（１１））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、下位ページデータｐＬ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、及び上位ページデータｐＵ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、及び上位ページデータｐＵ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、３ビットデータの書き込み動作を実行する。

（書き込み動作の第３の例）
書き込み動作の第３の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプＳＡＳ内で１個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合における演算処理に対応している。

図１５３は、第１０実施形態における書き込み動作の第３の例における半導体メモリ１０の構成例であり、１つのセンスアンプセットＳＡＳを抽出して示している。図１５３に示すように、第１０実施形態の第３の例における半導体メモリ１０は、図１５１を用いて説明した第１０実施形態の第２の例における半導体メモリ１０において、ラッチ回路ＸＤＬ２及び入出力回路１９間の接続が省略され、ラッチ回路ＸＤＬ１のみが入出力回路１９に接続された構成を有している。

図１５４は、第１０実施形態の第５変形例に係る半導体メモリ１０の書き込み動作の第３の例におけるシーケンサ１４の動作を示すフローチャートである。以下に、図１５４を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに５個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１５４（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１５４（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１５４（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１５４（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＣＤＬ２に格納されたデータをラッチ回路ＸＤＬ２に格納させる（図１５４（５））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１＆ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１５４（６））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＣＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＣＤＬ１に格納されたデータとラッチ回路ＡＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＣＤＬ１＆ＡＤＬ２”をラッチ回路ＣＤＬ１に格納させる（図１５４（７））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＳＤＬ２に格納させる（図１５４（８））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１５４（９））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＳＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１５４（１０））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＣＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＣＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１５４（１１））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、下位ページデータｐＬ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、及び上位ページデータｐＵ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、及び上位ページデータｐＵ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、３ビットデータの書き込み動作を実行する。以上で説明した第１０実施形態の第５変形例における書き込み動作の方法は、第１０実施形態、及び第１０実施形態のその他の変形例のそれぞれにおいても同様に実行され得る。

［１８］第１１実施形態の書き込み動作の詳細について
以下に、第１１実施形態の第２変形例に係る半導体メモリ１０における書き込み動作の詳細について説明する。第１１実施形態の第２変形例における書き込み動作では、図１０１に示されたデータの定義に基づいて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに適切な書き込みデータを転送する。具体的には、書き込み動作では、半導体メモリ１０が受信した書き込みデータに対してコーディングの変換が実行される。そして、変換されたコーディングに基づいた書き込みデータが、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される。

図１５５は、第１１実施形態の第２変形例の書き込み動作におけるコーディング変換後のデータの割り付けの一例を示している。図１５５に示すように、第１１実施形態の第２変形例の書き込み動作では、１２個の閾値分布に対してそれぞれ異なる４ビットデータが割り当てられた１－３－３－４コードが使用される。

“ＥＲ”レベル：“１１１１（下位ビット／中位ビット／上位ビット／最上位ビット）”データ
“Ａ”レベル：“１１０１”データ
“Ｂ”レベル：“１１００”データ
“Ｃ”レベル：“１１１０”データ
“Ｄ”レベル：“０１１０”データ
“Ｅ”レベル：“０１１１”データ
“Ｆ”レベル：“００１１”データ
“Ｇ”レベル：“００１０”データ
“Ｈ”レベル：“００００”データ
“Ｉ”レベル：“０１００”データ
“Ｊ”レベル：“０１０１”データ
“Ｋ”レベル：“０００１”データ。

本例において、下位ページデータは、読み出し電圧ＤＲを用いた読み出し結果によって確定する。中位ページデータは、読み出し電圧ＦＲ、ＩＲ及びＫＲを用いた読み出し結果によって確定する。上位ページデータは、読み出し電圧ＡＲ、ＣＲ及びＨＲを用いた読み出し結果によって確定する。最上位ページデータは、読み出し電圧ＢＲ、ＥＲ、ＧＲ及びＪＲを用いた読み出し結果によって確定する。以下では、変換後のコーディングにおいて、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される最上位ページデータをそれぞれ上位ページデータｐＴ１及びｐＴ２と呼ぶ。

例えば、図９７～図１００に示されたデータの割り付けにおいて“１０１０１００”データが記憶される場合、メモリセルトランジスタＭＴａの閾値電圧が“Ｊ”レベルに含まれ、メモリセルトランジスタＭＴｂの閾値電圧が“Ａ”レベルに含まれる。このような場合、書き込み動作において“１０１０１００”データが半導体メモリ１０に入力されると、センスアンプユニットＳＡＵａ内のラッチ回路には“Ｊ”レベルに対応する“０１０１”データが格納され、センスアンプユニットＳＡＵｂ内のラッチ回路には“Ａ”レベルに対応する“１１０１”データが格納される。

その他のデータについても同様に、変換されたコーディングに対応するデータがセンスアンプユニットＳＡＵａ及びＳＡＵｂにそれぞれ格納される。尚、書き込み動作におけるコーディングの変換における演算処理は、未使用とされるメモリセルトランジスタＭＴａ及びＭＴｂの閾値電圧の組み合わせに基づいて変化しても良い。

（書き込み動作の第１の例）
書き込み動作の第１の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が不可能な場合の動作に対応している。第１１実施形態の第１の例における半導体メモリ１０は、例えば第１実施形態と同様の構成を有し、センスアンプユニットＳＡＵａがプレーンＰＬ０内のセンスアンプユニットＳＡＵに対応し、センスアンプユニットＳＡＵｂがプレーンＰＬ１内のセンスアンプユニットＳＡＵに対応している。

図１５６は、第１１実施形態の第２変形例に係る半導体メモリ１０の書き込み動作の第１の例におけるシーケンサ１４の動作を示すフローチャートである。以下に、図１５６を用いて、６個のラッチ回路(ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬ)が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをプレーンＰＬ０及びＰＬ１（センスアンプユニットＳＡＵａ及びＳＡＵｂ）のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（１））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＤＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＤＤＬに格納させる（図１５６（２））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（３））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させる（図１５６（４））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（５））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータを反転したデータをラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＸＤＬ｜ＤＤＬ”をラッチ回路ＡＤＬに格納させる（図１５６（６））。この時点で、プレーンＰＬ１内においてラッチ回路ＡＤＬに格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＤＤＬ”をラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させる。続けてシーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＤＤＬ”をラッチ回路ＢＤＬに格納させる（図１５６（７））。この時点で、プレーンＰＬ０内においてラッチ回路ＢＤＬに格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＣＤＬに格納されたデータとラッチ回路ＸＤＬに格納されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＣＤＬ＆～ＸＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＣＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＣＤＬ＆ＤＤＬ）”をラッチ回路ＣＤＬに格納させる（図１５６（８））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＡＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータを“ＡＤＬ｜ＤＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させる（図１５６（９））。この時点で、プレーンＰＬ０内においてラッチ回路ＡＤＬに格納されたデータが下位ページデータｐＬ１に対応し、プレーンＰＬ１内においてラッチ回路ＢＤＬに格納されたデータが中位ページデータｐＭ２に対応している。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（１０））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち上位ページデータｐＵ２をラッチ回路ＣＤＬに格納させる（図１５６（１１））。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（１２））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータ、すなわち上位ページデータｐＵ１をラッチ回路ＣＤＬに格納させる（図１５６（１３））。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（１４））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＤＤＬに格納させる（図１５６（１５））。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１５６（１６））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、最上位ページデータｐＴ１に対応している。

最後に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＤＤＬに格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬに格納させる（図１５６（１５））。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、４ビットデータの書き込み動作を実行する。

（書き込み動作の第２の例）
書き込み動作の第２の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプセットＳＡＳ内で２個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合の動作に対応している。

図１５７は、第１１実施形態における書き込み動作の第２の例における半導体メモリ１０の構成例であり、１つのセンスアンプセットＳＡＳを抽出して示している。図１５７に示すように、第１１実施形態の第２の例における半導体メモリ１０では、センスアンプユニットＳＡＵａが、６個のラッチ回路ＳＤＬ１、ＡＤＬ１、ＢＤＬ１、ＣＤＬ１、ＤＤＬ１、及びＸＤＬ１を含み、センスアンプユニットＳＡＵｂが、６個のラッチ回路ＳＤＬ２、ＡＤＬ２、ＢＤＬ２、ＣＤＬ２、ＤＤＬ２、及びＸＤＬ２を含んでいる。センスアンプユニットＳＡＵａ内のバスＬＢＵＳ１とセンスアンプユニットＳＡＵｂ内のバスＬＢＳＵ２との間は、スイッチＳＷを介して接続されている。そして、ラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれが、入出力回路１９に接続されている。

以下に、図１５８を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに６個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。図１５８は、第１１実施形態の第２変形例に係る半導体メモリ１０の書き込み動作の第２の例におけるシーケンサ１４の動作を示すフローチャートである。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１５８（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１５８（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１５８（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１５８（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ１に格納させる（図１５８（５））。この時点で、ラッチ回路ＣＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＤＤＬ２に格納させる（図１５８（６））。この時点で、ラッチ回路ＤＤＬ２に格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＤＤＬ２に格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬ２に格納させる（図１５８（７））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、最上位ページデータｐＴ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１｜ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１５８（８））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＤＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＤＤＬ１に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＤＤＬ１＆ＢＤＬ２”をラッチ回路ＤＤＬ１に格納させる（図１５８（９））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＤＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ２”をラッチ回路ＤＤＬ２に格納させる。（図１５８（１０））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１５８（１１））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＤＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＤＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１５８（１２））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１５８（１３））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、下位ページデータｐＬ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、４ビットデータの書き込み動作を実行する。

（書き込み動作の第３の例）
書き込み動作の第３の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプＳＡＳ内で１個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合における演算処理に対応している。

図１５９は、第１１実施形態における書き込み動作の第３の例における半導体メモリ１０の構成例であり、１つのセンスアンプセットＳＡＳを抽出して示している。図１５９に示すように、第１１実施形態の第３の例における半導体メモリ１０は、図１５７を用いて説明した第１１実施形態の第２の例における半導体メモリ１０において、ラッチ回路ＸＤＬ２及び入出力回路１９間の接続が省略され、ラッチ回路ＸＤＬ１のみが入出力回路１９に接続された構成を有している。

以下に、図１６０を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに６個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。図１６０は、第１１実施形態の第２変形例に係る半導体メモリ１０の書き込み動作の第３の例におけるシーケンサ１４の動作を示すフローチャートである。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１６０（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１６０（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１６０（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１６０（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ１に格納させる（図１６０（５））。この時点で、ラッチ回路ＣＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＤＤＬ２に格納させる（図１６０（６））。この時点で、ラッチ回路ＤＤＬ２に格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＤＤＬ２に格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬ２に格納させる（図１６０（７））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、最上位ページデータｐＴ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１＆ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１６０（８））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＤＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＤＤＬ１に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＤＤＬ１＆ＢＤＬ２”をラッチ回路ＤＤＬ１に格納させる（図１６０（９））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＤＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ２”をラッチ回路ＤＤＬ２に格納させる。（図１６０（１０））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１６０（１１））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＤＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＤＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１６０（１２））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１６０（１３））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、中位ページデータｐＬ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、４ビットデータの書き込み動作を実行する。以上で説明した第１１実施形態の第２変形例における書き込み動作の方法は、第１１実施形態、及び第１１実施形態のその他の変形例のそれぞれにおいても同様に実行され得る。

［１９］第１７実施形態
第１７実施形態に係る半導体メモリ１０は、プレーンＰＬ１のメモリセルトランジスタＭＴとプレーンＰＬ２のメモリセルトランジスタＭＴの組に、９ビットデータを記憶させる。以下に、第１７実施形態に係る半導体メモリ１０について、第１～第１６実施形態と異なる点を説明する。

［１９－１］構成
［１９－１－１］メモリセルトランジスタＭＴの閾値分布について
図１６１は、第１７実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布、及び読み出し電圧の一例を示している。

図１６１に示すように、第１７実施形態におけるメモリセルトランジスタＭＴの閾値分布では、第１実施形態で図８を用いて説明した閾値分布に対して、“Ｏ”レベルよりも閾値電圧が高い８個の閾値分布が追加されている。

本明細書では、“Ｏ”レベルよりも閾値電圧の高い８個の閾値分布（書き込みレベル）を、閾値電圧の低い方から順に、例えば“Ｐ”レベル、“Ｑ”レベル、“Ｒ”レベル、“Ｓ”レベル、“Ｔ”レベル、“Ｕ”レベル、“Ｖ”レベル、“Ｗ”レベルと称する。

そして、“Ｏ”レベル及び“Ｐ”レベル間に読み出し電圧ＰＲが設定される。“Ｐ”レベル及び“Ｑ”レベル間に読み出し電圧ＱＲが設定される。“Ｑ”レベル及び“Ｒ”レベル間に読み出し電圧ＲＲが設定される。“Ｒ”レベル及び“Ｓ”レベル間に読み出し電圧ＳＲが設定される。“Ｓ”レベル及び“Ｔ”レベル間に読み出し電圧ＴＲが設定される。

“Ｔ”レベル及び“Ｕ”レベル間に読み出し電圧ＵＲが設定される。“Ｕ”レベル及び“Ｖ”レベル間に読み出し電圧ＶＲが設定される。“Ｖ”レベル及び“Ｗ”レベル間に読み出し電圧ＷＲが設定される。第８実施形態において、読み出しパス電圧ＶＲＥＡＤは、“Ｗ”レベルにおける最大の閾値電圧よりも高い電圧に設定される。

また、“Ａ”～“Ｏ”レベルと同様に、“Ｐ”レベル、“Ｑ”レベル、“Ｒ”レベル、“Ｓ”レベル、“Ｔ”レベル、“Ｕ”レベル、“Ｖ”レベル、“Ｗ”レベルに対応して、それぞれベリファイ電圧ＰＶ、ＱＶ、ＲＶ、ＳＶ、ＴＶ、ＵＶ、ＶＶ、及びＷＶが設定される。

［１９－１－２］データの割り付けについて
図１６２～図１７７は、第１７実施形態に係る半導体メモリ１０におけるメモリセルトランジスタＭＴの閾値分布に対するデータの割り付けの一例を示している。

図１６２～図１７７に示すように、第１７実施形態に係る半導体メモリ１０では、プレーンＰＬ１内のメモリセルトランジスタＭＴにおける２４種類の閾値電圧と、プレーンＰＬ２内のメモリセルトランジスタＭＴにおける２４種類の閾値電圧とによって、５７６種類の組み合わせが形成され得る。そして、例えば以下に示すように、５７６種類の組み合わせに対してそれぞれ異なる９ビットデータが割り当てられる。

（例）“プレーンＰＬ１内のメモリセルトランジスタＭＴの閾値電圧”、“プレーンＰＬ２内のメモリセルトランジスタＭＴの閾値電圧”：“第１ビット／第２ビット／第３ビット／第４ビット／第５ビット／第６ビット／第７ビット／第８ビット／第９ビット”データ。

（１）“Ｚ”レベル、“Ｚ”レベル：“０００００００００”データ
（２）“Ｚ”レベル、“Ａ”レベル：“０００１０００００”データ
（３）“Ｚ”レベル、“Ｂ”レベル：“０００１０１０００”データ
（４）“Ｚ”レベル、“Ｃ”レベル：“０００１０１０１０”データ
（５）“Ｚ”レベル、“Ｄ”レベル：“０００１０００１０”データ
（６）“Ｚ”レベル、“Ｅ”レベル：“０００００００１０”データ
（７）“Ｚ”レベル、“Ｆ”レベル：“０００００１０１０”データ
（８）“Ｚ”レベル、“Ｇ”レベル：“０００００１０００”データ
（９）“Ｚ”レベル、“Ｈ”レベル：“００１００１０００”データ
（１０）“Ｚ”レベル、“Ｉ”レベル：“００１００１０１０”データ
（１１）“Ｚ”レベル、“Ｊ”レベル：“０１１００１０１０”データ
（１２）“Ｚ”レベル、“Ｋ”レベル：“０１１１０１０１０”データ
（１３）“Ｚ”レベル、“Ｌ”レベル：“０１１１０００１０”データ
（１４）“Ｚ”レベル、“Ｍ”レベル：“０１１００００１０”データ
（１５）“Ｚ”レベル、“Ｎ”レベル：“００１００００１０”データ
（１６）“Ｚ”レベル、“Ｏ”レベル：“００１００００００”データ
（１７）“Ｚ”レベル、“Ｐ”レベル：“０１１００００００”データ
（１８）“Ｚ”レベル、“Ｑ”レベル：“０１１００１０００”データ
（１９）“Ｚ”レベル、“Ｒ”レベル：“０１１１０１０００”データ
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（３４９）“Ｎ”レベル、“Ｌ”レベル：“１０１１０００１１”データ
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（３５５）“Ｎ”レベル、“Ｒ”レベル：“１０１１０１００１”データ
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（３６１）“Ｏ”レベル、“Ｚ”レベル：“０１０００００００”データ
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（３７０）“Ｏ”レベル、“Ｉ”レベル：“１１１００１０１０”データ
（３７１）“Ｏ”レベル、“Ｊ”レベル：“１０１００１０１０”データ
（３７２）“Ｏ”レベル、“Ｋ”レベル：“１０１１０１０１０”データ
（３７３）“Ｏ”レベル、“Ｌ”レベル：“１０１１０００１０”データ
（３７４）“Ｏ”レベル、“Ｍ”レベル：“１０１００００１０”データ
（３７５）“Ｏ”レベル、“Ｎ”レベル：“１１１００００１０”データ
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（４０１）“Ｐ”レベル、“Ｐ”レベル：“１００００００００”データ
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（４０９）“Ｑ”レベル、“Ｚ”レベル：“０１１０００１００”データ
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（４１１）“Ｑ”レベル、“Ｂ”レベル：“０１１１０１１００”データ
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（４１４）“Ｑ”レベル、“Ｅ”レベル：“０１１０００１１０”データ
（４１５）“Ｑ”レベル、“Ｆ”レベル：“０１１００１１１０”データ
（４１６）“Ｑ”レベル、“Ｇ”レベル：“０１１００１１００”データ
（４１７）“Ｑ”レベル、“Ｈ”レベル：“１１０００１１００”データ
（４１８）“Ｑ”レベル、“Ｉ”レベル：“１１０００１１１０”データ
（４１９）“Ｑ”レベル、“Ｊ”レベル：“１００００１１１０”データ
（４２０）“Ｑ”レベル、“Ｋ”レベル：“１００１０１１１０”データ
（４２１）“Ｑ”レベル、“Ｌ”レベル：“１００１００１１０”データ
（４２２）“Ｑ”レベル、“Ｍ”レベル：“１０００００１１０”データ
（４２３）“Ｑ”レベル、“Ｎ”レベル：“１１００００１１０”データ
（４２４）“Ｑ”レベル、“Ｏ”レベル：“１１００００１００”データ
（４２５）“Ｑ”レベル、“Ｐ”レベル：“１０００００１００”データ
（４２６）“Ｑ”レベル、“Ｑ”レベル：“１００００１１００”データ
（４２７）“Ｑ”レベル、“Ｒ”レベル：“１００１０１１００”データ
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（４２９）“Ｑ”レベル、“Ｔ”レベル：“１１０１０１１１０”データ
（４３０）“Ｑ”レベル、“Ｕ”レベル：“１１０１００１１０”データ
（４３１）“Ｑ”レベル、“Ｖ”レベル：“１１０１００１００”データ
（４３２）“Ｑ”レベル、“Ｗ”レベル：“１００１００１００”データ。

（４３３）“Ｒ”レベル、“Ｚ”レベル：“０１１０１０１００”データ
（４３４）“Ｒ”レベル、“Ａ”レベル：“０１１１１０１００”データ
（４３５）“Ｒ”レベル、“Ｂ”レベル：“０１１１１１１００”データ
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（４４０）“Ｒ”レベル、“Ｇ”レベル：“０１１０１１１００”データ
（４４１）“Ｒ”レベル、“Ｈ”レベル：“１１００１１１００”データ
（４４２）“Ｒ”レベル、“Ｉ”レベル：“１１００１１１１０”データ
（４４３）“Ｒ”レベル、“Ｊ”レベル：“１０００１１１１０”データ
（４４４）“Ｒ”レベル、“Ｋ”レベル：“１００１１１１１０”データ
（４４５）“Ｒ”レベル、“Ｌ”レベル：“１００１１０１１０”データ
（４４６）“Ｒ”レベル、“Ｍ”レベル：“１０００１０１１０”データ
（４４７）“Ｒ”レベル、“Ｎ”レベル：“１１００１０１１０”データ
（４４８）“Ｒ”レベル、“Ｏ”レベル：“１１００１０１００”データ
（４４９）“Ｒ”レベル、“Ｐ”レベル：“１０００１０１００”データ
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（４５２）“Ｒ”レベル、“Ｓ”レベル：“１１０１１１１００”データ
（４５３）“Ｒ”レベル、“Ｔ”レベル：“１１０１１１１１０”データ
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（４５５）“Ｒ”レベル、“Ｖ”レベル：“１１０１１０１００”データ
（４５６）“Ｒ”レベル、“Ｗ”レベル：“１００１１０１００”データ。

（４５７）“Ｓ”レベル、“Ｚ”レベル：“０１００１０１００”データ
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（４６２）“Ｓ”レベル、“Ｅ”レベル：“０１００１０１１０”データ
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（４６４）“Ｓ”レベル、“Ｇ”レベル：“０１００１１１００”データ
（４６５）“Ｓ”レベル、“Ｈ”レベル：“１１１０１１１００”データ
（４６６）“Ｓ”レベル、“Ｉ”レベル：“１１１０１１１１０”データ
（４６７）“Ｓ”レベル、“Ｊ”レベル：“１０１０１１１１０”データ
（４６８）“Ｓ”レベル、“Ｋ”レベル：“１０１１１１１１０”データ
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（４７０）“Ｓ”レベル、“Ｍ”レベル：“１０１０１０１１０”データ
（４７１）“Ｓ”レベル、“Ｎ”レベル：“１１１０１０１１０”データ
（４７２）“Ｓ”レベル、“Ｏ”レベル：“１１１０１０１００”データ
（４７３）“Ｓ”レベル、“Ｐ”レベル：“１０１０１０１００”データ
（４７４）“Ｓ”レベル、“Ｑ”レベル：“１０１０１１１００”データ
（４７５）“Ｓ”レベル、“Ｒ”レベル：“１０１１１１１００”データ
（４７６）“Ｓ”レベル、“Ｓ”レベル：“１１１１１１１００”データ
（４７７）“Ｓ”レベル、“Ｔ”レベル：“１１１１１１１１０”データ
（４７８）“Ｓ”レベル、“Ｕ”レベル：“１１１１１０１１０”データ
（４７９）“Ｓ”レベル、“Ｖ”レベル：“１１１１１０１００”データ
（４８０）“Ｓ”レベル、“Ｗ”レベル：“１０１１１０１００”データ。

（４８１）“Ｔ”レベル、“Ｚ”レベル：“０１００１０１０１”データ
（４８２）“Ｔ”レベル、“Ａ”レベル：“０１０１１０１０１”データ
（４８３）“Ｔ”レベル、“Ｂ”レベル：“０１０１１１１０１”データ
（４８４）“Ｔ”レベル、“Ｃ”レベル：“０１０１１１１１１”データ
（４８５）“Ｔ”レベル、“Ｄ”レベル：“０１０１１０１１１”データ
（４８６）“Ｔ”レベル、“Ｅ”レベル：“０１００１０１１１”データ
（４８７）“Ｔ”レベル、“Ｆ”レベル：“０１００１１１１１”データ
（４８８）“Ｔ”レベル、“Ｇ”レベル：“０１００１１１０１”データ
（４８９）“Ｔ”レベル、“Ｈ”レベル：“１１１０１１１０１”データ
（４９０）“Ｔ”レベル、“Ｉ”レベル：“１１１０１１１１１”データ
（４９１）“Ｔ”レベル、“Ｊ”レベル：“１０１０１１１１１”データ
（４９２）“Ｔ”レベル、“Ｋ”レベル：“１０１１１１１１１”データ
（４９３）“Ｔ”レベル、“Ｌ”レベル：“１０１１１０１１１”データ
（４９４）“Ｔ”レベル、“Ｍ”レベル：“１０１０１０１１１”データ
（４９５）“Ｔ”レベル、“Ｎ”レベル：“１１１０１０１１１”データ
（４９６）“Ｔ”レベル、“Ｏ”レベル：“１１１０１０１０１”データ
（４９７）“Ｔ”レベル、“Ｐ”レベル：“１０１０１０１０１”データ
（４９８）“Ｔ”レベル、“Ｑ”レベル：“１０１０１１１０１”データ
（４９９）“Ｔ”レベル、“Ｒ”レベル：“１０１１１１１０１”データ
（５００）“Ｔ”レベル、“Ｓ”レベル：“１１１１１１１０１”データ
（５０１）“Ｔ”レベル、“Ｔ”レベル：“１１１１１１１１１”データ
（５０２）“Ｔ”レベル、“Ｕ”レベル：“１１１１１０１１１”データ
（５０３）“Ｔ”レベル、“Ｖ”レベル：“１１１１１０１０１”データ
（５０４）“Ｔ”レベル、“Ｗ”レベル：“１０１１１０１０１”データ。

（５０５）“Ｕ”レベル、“Ｚ”レベル：“０１００１０００１”データ
（５０６）“Ｕ”レベル、“Ａ”レベル：“０１０１１０００１”データ
（５０７）“Ｕ”レベル、“Ｂ”レベル：“０１０１１１００１”データ
（５０８）“Ｕ”レベル、“Ｃ”レベル：“０１０１１１０１１”データ
（５０９）“Ｕ”レベル、“Ｄ”レベル：“０１０１１００１１”データ
（５１０）“Ｕ”レベル、“Ｅ”レベル：“０１００１００１１”データ
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（５１２）“Ｕ”レベル、“Ｇ”レベル：“０１００１１００１”データ
（５１３）“Ｕ”レベル、“Ｈ”レベル：“１１１０１１００１”データ
（５１４）“Ｕ”レベル、“Ｉ”レベル：“１１１０１１０１１”データ
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（５１６）“Ｕ”レベル、“Ｋ”レベル：“１０１１１１０１１”データ
（５１７）“Ｕ”レベル、“Ｌ”レベル：“１０１１１００１１”データ
（５１８）“Ｕ”レベル、“Ｍ”レベル：“１０１０１００１１”データ
（５１９）“Ｕ”レベル、“Ｎ”レベル：“１１１０１００１１”データ
（５２０）“Ｕ”レベル、“Ｏ”レベル：“１１１０１０００１”データ
（５２１）“Ｕ”レベル、“Ｐ”レベル：“１０１０１０００１”データ
（５２２）“Ｕ”レベル、“Ｑ”レベル：“１０１０１１００１”データ
（５２３）“Ｕ”レベル、“Ｒ”レベル：“１０１１１１００１”データ
（５２４）“Ｕ”レベル、“Ｓ”レベル：“１１１１１１００１”データ
（５２５）“Ｕ”レベル、“Ｔ”レベル：“１１１１１１０１１”データ
（５２６）“Ｕ”レベル、“Ｕ”レベル：“１１１１１００１１”データ
（５２７）“Ｕ”レベル、“Ｖ”レベル：“１１１１１０００１”データ
（５２８）“Ｕ”レベル、“Ｗ”レベル：“１０１１１０００１”データ。

（５２９）“Ｖ”レベル、“Ｚ”レベル：“０１００１００００”データ
（５３０）“Ｖ”レベル、“Ａ”レベル：“０１０１１００００”データ
（５３１）“Ｖ”レベル、“Ｂ”レベル：“０１０１１１０００”データ
（５３２）“Ｖ”レベル、“Ｃ”レベル：“０１０１１１０１０”データ
（５３３）“Ｖ”レベル、“Ｄ”レベル：“０１０１１００１０”データ
（５３４）“Ｖ”レベル、“Ｅ”レベル：“０１００１００１０”データ
（５３５）“Ｖ”レベル、“Ｆ”レベル：“０１００１１０１０”データ
（５３６）“Ｖ”レベル、“Ｇ”レベル：“０１００１１０００”データ
（５３７）“Ｖ”レベル、“Ｈ”レベル：“１１１０１１０００”データ
（５３８）“Ｖ”レベル、“Ｉ”レベル：“１１１０１１０１０”データ
（５３９）“Ｖ”レベル、“Ｊ”レベル：“１０１０１１０１０”データ
（５４０）“Ｖ”レベル、“Ｋ”レベル：“１０１１１１０１０”データ
（５４１）“Ｖ”レベル、“Ｌ”レベル：“１０１１１００１０”データ
（５４２）“Ｖ”レベル、“Ｍ”レベル：“１０１０１００１０”データ
（５４３）“Ｖ”レベル、“Ｎ”レベル：“１１１０１００１０”データ
（５４４）“Ｖ”レベル、“Ｏ”レベル：“１１１０１００００”データ
（５４５）“Ｖ”レベル、“Ｐ”レベル：“１０１０１００００”データ
（５４６）“Ｖ”レベル、“Ｑ”レベル：“１０１０１１０００”データ
（５４７）“Ｖ”レベル、“Ｒ”レベル：“１０１１１１０００”データ
（５４８）“Ｖ”レベル、“Ｓ”レベル：“１１１１１１０００”データ
（５４９）“Ｖ”レベル、“Ｔ”レベル：“１１１１１１０１０”データ
（５５０）“Ｖ”レベル、“Ｕ”レベル：“１１１１１００１０”データ
（５５１）“Ｖ”レベル、“Ｖ”レベル：“１１１１１００００”データ
（５５２）“Ｖ”レベル、“Ｗ”レベル：“１０１１１００００”データ。

（５５３）“Ｗ”レベル、“Ｚ”レベル：“０１１０１００００”データ
（５５４）“Ｗ”レベル、“Ａ”レベル：“０１１１１００００”データ
（５５５）“Ｗ”レベル、“Ｂ”レベル：“０１１１１１０００”データ
（５５６）“Ｗ”レベル、“Ｃ”レベル：“０１１１１１０１０”データ
（５５７）“Ｗ”レベル、“Ｄ”レベル：“０１１１１００１０”データ
（５５８）“Ｗ”レベル、“Ｅ”レベル：“０１１０１００１０”データ
（５５９）“Ｗ”レベル、“Ｆ”レベル：“０１１０１１０１０”データ
（５６０）“Ｗ”レベル、“Ｇ”レベル：“０１１０１１０００”データ
（５６１）“Ｗ”レベル、“Ｈ”レベル：“１１００１１０００”データ
（５６２）“Ｗ”レベル、“Ｉ”レベル：“１１００１１０１０”データ
（５６３）“Ｗ”レベル、“Ｊ”レベル：“１０００１１０１０”データ
（５６４）“Ｗ”レベル、“Ｋ”レベル：“１００１１１０１０”データ
（５６５）“Ｗ”レベル、“Ｌ”レベル：“１００１１００１０”データ
（５６６）“Ｗ”レベル、“Ｍ”レベル：“１０００１００１０”データ
（５６７）“Ｗ”レベル、“Ｎ”レベル：“１１００１００１０”データ
（５６８）“Ｗ”レベル、“Ｏ”レベル：“１１００１００００”データ
（５６９）“Ｗ”レベル、“Ｐ”レベル：“１０００１００００”データ
（５７０）“Ｗ”レベル、“Ｑ”レベル：“１０００１１０００”データ
（５７１）“Ｗ”レベル、“Ｒ”レベル：“１００１１１０００”データ
（５７２）“Ｗ”レベル、“Ｓ”レベル：“１１０１１１０００”データ
（５７３）“Ｗ”レベル、“Ｔ”レベル：“１１０１１１０１０”データ
（５７４）“Ｗ”レベル、“Ｕ”レベル：“１１０１１００１０”データ
（５７５）“Ｗ”レベル、“Ｖ”レベル：“１１０１１００００”データ
（５７６）“Ｗ”レベル、“Ｗ”レベル：“１００１１００００”データ。

図１７８は、図１６２～図１７７に示されたデータの割り付けに対して設定される読み出し電圧と、各ページの読み出し結果に対してそれぞれ適用される読み出しデータの定義を示している。以下では、第９ページを対象とした読み出し動作のことを、第９ページ読み出しと称する。

図１７８に示すように、第１ページデータは、プレーンＰＬ１に対する読み出し電圧ＨＲを用いた読み出し結果により確定される。

第２ページデータは、プレーンＰＬ２に対する読み出し電圧ＨＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＪＲ、ＮＲ、ＰＲ、ＳＲ、及びＷＲを用いた読み出し結果とにより確定される。

第３ページデータは、プレーンＰＬ１に対する読み出し電圧ＪＲ、ＮＲ、ＰＲ、ＳＲ、及びＷＲを用いた読み出し結果と、プレーンＰＬ２に対する読み出し電圧ＨＲを用いた読み出し結果とにより確定される。

第４ページデータは、プレーンＰＬ２に対する読み出し電圧ＡＲ、ＥＲ、ＫＲ、ＭＲ、及びＲＲを用いた読み出し結果により確定される。

第５ページデータは、プレーンＰＬ１に対する読み出し電圧ＡＲ、ＥＲ、ＫＲ、ＭＲ、及びＲＲを用いた読み出し結果により確定される。

第６ページデータは、プレーンＰＬ２に対する読み出し電圧ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ、及びＵＲを用いた読み出し結果により確定される。

第７ページデータは、プレーンＰＬ１に対する読み出し電圧ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ、及びＵＲを用いた読み出し結果により確定される。

第８ページデータは、プレーンＰＬ２に対する読み出し電圧ＣＲ、ＧＲ、ＩＲ、ＯＲ、ＴＲ、及びＶＲを用いた読み出し結果により確定される。

第９ページデータは、プレーンＰＬ１に対する読み出し電圧ＣＲ、ＧＲ、ＩＲ、ＯＲ、ＴＲ、及びＶＲを用いた読み出し結果により確定される。

そして、プレーンＰＬ１及びＰＬ２のそれぞれの読み出し結果に基づいた読み出しデータは、以下に示すように定義される。

（例）読み出し動作：（プレーンＰＬ１の読み出し結果、プレーンＰＬ２の読み出し結果、読み出しデータ）×４種類
第１ページ読み出し：（０、０、０）、（１、０、０）、（０、１、０）、（１、１、１）
第２ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第３ページ読み出し：（０、０、０）、（１、０、１）、（０、１、１）、（１、１、０）
第４ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第５ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第６ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第７ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）
第８ページ読み出し：（０、０、０）、（１、０、０）、（０、１、１）、（１、１、１）
第９ページ読み出し：（０、０、０）、（１、０、１）、（０、１、０）、（１、１、１）。

第１７実施形態に係る半導体メモリ１０のその他の構成は、例えば第１実施形態に係る半導体メモリ１０と同様のため、説明を省略する。

［１９－２］動作
［１９－２－１］書き込み動作
以下に、第１７実施形態に係る半導体メモリ１０における書き込み動作について説明する。第１７実施形態における書き込み動作では、図１７８に示されたデータの定義に基づいて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに適切な書き込みデータを転送する。具体的には、書き込み動作では、半導体メモリ１０が受信した書き込みデータに対してコーディングの変換が実行される。そして、変換されたコーディングに基づいた書き込みデータが、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される。

図１７９は、第１７実施形態の書き込み動作におけるコーディング変換後のデータの割り付けの一例を示している。図１７９に示すように、第１７実施形態の書き込み動作では、２４個の閾値分布に対してそれぞれ異なる５ビットデータが割り当てられた１－５－５－６－６コードが使用される。

“ＥＲ”レベル：“１１１１１（最下位ビット／下位ビット／中位ビット／上位ビット／最上位ビット）”データ
“Ａ”レベル：“１１０１１”データ
“Ｂ”レベル：“１１００１”データ
“Ｃ”レベル：“１１０００”データ
“Ｄ”レベル：“１１０１０”データ
“Ｅ”レベル：“１１１１０”データ
“Ｆ”レベル：“１１１００”データ
“Ｇ”レベル：“１１１０１”データ
“Ｈ”レベル：“０１１０１”データ
“Ｉ”レベル：“０１１００”データ
“Ｊ”レベル：“００１００”データ
“Ｋ”レベル：“０００００”データ
“Ｌ”レベル：“０００１０”データ
“Ｍ”レベル：“００１１０”データ
“Ｎ”レベル：“０１１１０”データ
“Ｏ”レベル：“０１１１１”データ
“Ｐ”レベル：“００１１１”データ
“Ｑ”レベル：“００１０１”データ
“Ｒ”レベル：“００００１”データ
“Ｓ”レベル：“０１００１”データ
“Ｔ”レベル：“０１０００”データ
“Ｕ”レベル：“０１０１０”データ
“Ｖ”レベル：“０１０１１”データ
“Ｗ”レベル：“０００１１”データ。

本例において、最下位ページデータは、読み出し電圧ＨＲを用いた読み出し結果によって確定する。下位ページデータは、読み出し電圧ＪＲ、ＮＲ、ＰＲ、ＳＲ及びＷＲを用いた読み出し結果によって確定する。中位ページデータは、読み出し電圧ＡＲ、ＥＲ、ＫＲ、ＭＲ及びＲＲを用いた読み出し結果によって確定する。上位ページデータは、読み出し電圧ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ及びＵＲを用いた読み出し結果によって確定する。最上位ページデータは、読み出し電圧ＣＲ、ＧＲ、ＩＲ、ＯＲ、ＴＲ及びＶＲを用いた読み出し結果によって確定する。以下では、変換後のコーディングにおいて、センスアンプユニットＳＡＵａ及びＳＡＵｂに格納される最下位ページデータをそれぞれ最下位ページデータｐＢ１及びｐＢ２と呼ぶ。

例えば、図１６２～図１７７に示されたデータの割り付けにおいて“０１１１１００００”データが記憶される場合、メモリセルトランジスタＭＴａの閾値電圧が“Ａ”レベルに含まれ、メモリセルトランジスタＭＴｂの閾値電圧が“Ｗ”レベルに含まれる。このような場合、書き込み動作において“０１１１１００００”データが半導体メモリ１０に入力されると、センスアンプユニットＳＡＵａ内のラッチ回路には“Ａ”レベルに対応する“１１０１１”データが格納され、センスアンプユニットＳＡＵｂ内のラッチ回路には“Ｗ”レベルに対応する“０００１１”データが格納される。

その他のデータについても同様に、変換されたコーディングに対応するデータがセンスアンプユニットＳＡＵａ及びＳＡＵｂにそれぞれ格納される。尚、書き込み動作におけるコーディングの変換における演算処理は、未使用とされるメモリセルトランジスタＭＴａ及びＭＴｂの閾値電圧の組み合わせに基づいて変化しても良い。

（書き込み動作の第１の例）
書き込み動作の第１の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が不可能な場合の動作に対応している。第１７実施形態の第１の例における半導体メモリ１０は、例えば第１実施形態と同様の構成を有し、センスアンプユニットＳＡＵａがプレーンＰＬ０内のセンスアンプユニットＳＡＵに対応し、センスアンプユニットＳＡＵｂがプレーンＰＬ１内のセンスアンプユニットＳＡＵに対応している。

図１８０は、第１７実施形態に係る半導体メモリ１０の書き込み動作の第１の例におけるシーケンサ１４の動作を示すフローチャートである。以下に、図１８０を用いて、６個のラッチ回路(ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬ)が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをプレーンＰＬ０及びＰＬ１（センスアンプユニットＳＡＵａ及びＳＡＵｂ）のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＤＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＤＤＬに格納させる（図１８０（２））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（３））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータをラッチ回路ＣＤＬに格納させる（図１８０（４））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（５））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータを反転したデータをラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＸＤＬ｜ＤＤＬ”をラッチ回路ＡＤＬに格納させる（図１８０（６））。この時点で、プレーンＰＬ１内においてラッチ回路ＡＤＬに格納されたデータが、最下位ページデータｐＢ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＤＤＬ”をラッチ回路ＢＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＸＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させる。続けてシーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ｜ＤＤＬ”をラッチ回路ＢＤＬに格納させる（図１８０（７））。この時点で、プレーンＰＬ０内においてラッチ回路ＢＤＬに格納されたデータが、下位ページデータｐＬ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＣＤＬに格納されたデータとラッチ回路ＸＤＬに格納されたデータを反転したデータとのＡＮＤ演算が施されたデータ“ＣＤＬ＆～ＸＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＣＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＣＤＬ＆ＤＤＬ）”をラッチ回路ＣＤＬに格納させる（図１８０（８））。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＡＤＬに格納されたデータとラッチ回路ＤＤＬに格納されたデータとのＯＲ演算が施されたデータを“ＡＤＬ｜ＤＤＬ”をラッチ回路ＡＤＬに格納させ、プレーンＰＬ１において、ラッチ回路ＢＤＬに格納されたデータとラッチ回路ＣＤＬに格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ＆ＣＤＬ”をラッチ回路ＢＤＬに格納させる（図１８０（９））。この時点で、プレーンＰＬ０内においてラッチ回路ＡＤＬに格納されたデータが最下位ページデータｐＢ１に対応し、プレーンＰＬ１内においてラッチ回路ＢＤＬに格納されたデータが下位ページデータｐＬ２に対応している。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１０））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、中位ページデータｐＭ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち中位ページデータｐＭ２をラッチ回路ＣＤＬに格納させる（図１８０（１１））。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１２））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、中位ページデータｐＭ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータ、すなわち中位ページデータｐＭ１をラッチ回路ＣＤＬに格納させる（図１８０（１３））。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１４））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち上位ページデータｐＵ２をラッチ回路ＤＤＬに格納させる（図１８０（１５））。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１６））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、上位ページデータｐＵ１に対応している。

次に、シーケンサ１４は、プレーンＰＬ０において、ラッチ回路ＸＤＬに格納されたデータ、すなわち上位ページデータｐＵ１をラッチ回路ＤＤＬに格納させる（図１８０（１７））。

次に、半導体メモリ１０が第８ページデータを受信すると、シーケンサ１４は、受信した第８ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（１８））。この時点で、プレーンＰＬ１内においてラッチ回路ＸＤＬに格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＸＤＬに格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＳＤＬに格納させる（図１８０（１９））。

次に、半導体メモリ１０が第９ページデータを受信すると、シーケンサ１４は、受信した第９ページデータをプレーンＰＬ０及びＰＬ１のそれぞれのラッチ回路ＸＤＬに格納させる（図１８０（２０））。この時点で、プレーンＰＬ０内においてラッチ回路ＸＤＬに格納されたデータが、最上位ページデータｐＴ１に対応している。

最後に、シーケンサ１４は、プレーンＰＬ１において、ラッチ回路ＳＤＬに格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬに格納させる（図１８０（１５））。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、最下位ページデータｐＢ１、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、最下位ページデータｐＢ２、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、５ビットデータの書き込み動作を実行する。

（書き込み動作の第２の例）
書き込み動作の第２の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプセットＳＡＳ内で２個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合の動作に対応している。第１７実施形態の第２の例における半導体メモリ１０は、例えば図１５７を用いて説明した第１１実施形態の第２の例における半導体メモリ１０と同様の構成を有し、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれが６個のラッチ回路を含んでいる。

以下に、図１８１を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに６個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。図１８１は、第１７実施形態に係る半導体メモリ１０の書き込み動作の第２の例におけるシーケンサ１４の動作を示すフローチャートである。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１８１（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１８１（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１８１（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１８１（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ１に格納させる（図１８１（５））。この時点で、ラッチ回路ＣＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＤＤＬ２に格納させる（図１８１（６））。この時点で、ラッチ回路ＤＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＤＤＬ１に格納させる（図１８１（７））。この時点で、ラッチ回路ＤＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、半導体メモリ１０が第８ページデータを受信すると、シーケンサ１４は、受信した第８ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ２に格納されたデータをラッチ回路ＳＤＬ２に格納させる（図１８１（８））。この時点で、ラッチ回路ＳＤＬ２に格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、半導体メモリ１０が第９ページデータを受信すると、シーケンサ１４は、受信した第９ページデータをラッチ回路ＸＤＬ１及びＸＤＬ２のそれぞれに格納させる。続けて、シーケンサ１４は、ラッチ回路ＳＤＬ２に格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬ２に格納させる（図１８１（９））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、最上位ページデータｐＴ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１＆ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１８１（１０））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、下位ページデータｐＬ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＳＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＳＤＬ１に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＳＤＬ１＆ＢＤＬ２”をラッチ回路ＳＤＬ１に格納させる（図１８１（１１））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＳＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＳＤＬ２”をラッチ回路ＳＤＬ２に格納させる。（図１８１（１２））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１８１（１３））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、最下位ページデータｐＢ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＳＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１８１（１４））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１８１（１５））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、最下位ページデータｐＢ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、最下位ページデータｐＬ１、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、最下位ページデータｐＢ２、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、５ビットデータの書き込み動作を実行する。

（書き込み動作の第３の例）
書き込み動作の第３の例は、センスアンプユニットＳＡＵａ及びＳＡＵｂ間のデータ転送が可能且つセンスアンプＳＡＳ内で１個のラッチ回路ＸＤＬが入出力回路１９に接続されている場合における演算処理に対応している。第１７実施形態の第３の例における半導体メモリ１０は、例えば図１５９を用いて説明した第１１実施形態の第３の例における半導体メモリ１０と同様の構成を有し、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれが６個のラッチ回路を含んでいる。

以下に、図１８２を用いて、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに６個のラッチ回路が設けられた場合において、シーケンサ１４が実行する動作の一例について説明する。図１８２は、第１７実施形態に係る半導体メモリ１０の書き込み動作の第３の例におけるシーケンサ１４の動作を示すフローチャートである。

半導体メモリ１０が第１ページデータを受信すると、シーケンサ１４は、受信した第１ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ１に格納させる（図１８２（１））。

次に、半導体メモリ１０が第２ページデータを受信すると、シーケンサ１４は、受信した第２ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＢＤＬ２に格納させる（図１８２（２））。

次に、半導体メモリ１０が第３ページデータを受信すると、シーケンサ１４は、受信した第３ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＡＤＬ２に格納させる（図１８２（３））。

次に、半導体メモリ１０が第４ページデータを受信すると、シーケンサ１４は、受信した第４ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ２に格納させる（図１８２（４））。この時点で、ラッチ回路ＣＤＬ２に格納されたデータが、中位ページデータｐＭ２に対応している。

次に、半導体メモリ１０が第５ページデータを受信すると、シーケンサ１４は、受信した第５ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＣＤＬ１に格納させる（図１８２（５））。この時点で、ラッチ回路ＣＤＬ１に格納されたデータが、中位ページデータｐＭ１に対応している。

次に、半導体メモリ１０が第６ページデータを受信すると、シーケンサ１４は、受信した第６ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＤＤＬ２に格納させる（図１８２（６））。この時点で、ラッチ回路ＤＤＬ２に格納されたデータが、上位ページデータｐＵ２に対応している。

次に、半導体メモリ１０が第７ページデータを受信すると、シーケンサ１４は、受信した第７ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＤＤＬ１に格納させる（図１８２（７））。この時点で、ラッチ回路ＤＤＬ１に格納されたデータが、上位ページデータｐＵ１に対応している。

次に、半導体メモリ１０が第８ページデータを受信すると、シーケンサ１４は、受信した第８ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＸＤＬ１に格納されたデータをラッチ回路ＳＤＬ２に格納させる（図１８２（８））。この時点で、ラッチ回路ＳＤＬ２に格納されたデータが、最上位ページデータｐＴ２に対応している。

次に、半導体メモリ１０が第９ページデータを受信すると、シーケンサ１４は、受信した第９ページデータをラッチ回路ＸＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＳＤＬ２に格納されたデータ、すなわち最上位ページデータｐＴ２をラッチ回路ＸＤＬ２に格納させる（図１８２（９））。この時点で、ラッチ回路ＸＤＬ１に格納されたデータが、最上位ページデータｐＴ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＢＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ１に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータ“ＢＤＬ１＆ＡＤＬ１”をラッチ回路ＢＤＬ１に格納させる（図１８２（１０））。この時点で、ラッチ回路ＢＤＬ１に格納されたデータが、下位ページデータｐＬ１に対応している。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータを反転したデータをラッチ回路ＳＤＬ１に格納させる。続けて、シーケンサ１４は、ラッチ回路ＳＤＬ１に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＳＤＬ１＆ＢＤＬ２”をラッチ回路ＳＤＬ１に格納させる（図１８２（１１））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＢＤＬ２に格納されたデータとのＡＮＤ演算が施されたデータ“ＡＤＬ２＆ＢＤＬ２”をラッチ回路ＳＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＳＤＬ２”をラッチ回路ＳＤＬ２に格納させる。（図１８２（１２））。

次に、シーケンサ１４は、ラッチ回路ＡＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ２｜ＡＤＬ１”をラッチ回路ＡＤＬ２に格納させる（図１８２（１３））。この時点で、ラッチ回路ＡＤＬ２に格納されたデータが、最下位ページデータｐＢ２に対応している。

次に、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＡＤＬ１に格納されたデータとのＡＮＤ演算が施されたデータを反転したデータ“～（ＢＤＬ２＆ＡＤＬ１）”をラッチ回路ＢＤＬ２に格納させる。続けて、シーケンサ１４は、ラッチ回路ＢＤＬ２に格納されたデータとラッチ回路ＳＤＬ２に格納されたデータとのＯＲ演算が施されたデータ“ＢＤＬ２｜ＳＤＬ２”をラッチ回路ＢＤＬ２に格納させる（図１８２（１４））。この時点で、ラッチ回路ＢＤＬ２に格納されたデータが、下位ページデータｐＬ２に対応している。

最後に、シーケンサ１４は、ラッチ回路ＡＤＬ１に格納されたデータとラッチ回路ＤＤＬ１に格納されたデータとのＯＲ演算が施されたデータ“ＡＤＬ１｜ＤＤＬ１”をラッチ回路ＡＤＬ１に格納させる（図１８２（１５））。この時点で、ラッチ回路ＡＤＬ１に格納されたデータが、最下位ページデータｐＢ１に対応している。

以上のように演算処理が実行されると、センスアンプユニットＳＡＵａが、最下位ページデータｐＬ１、下位ページデータｐＬ１、中位ページデータｐＭ１、上位ページデータｐＵ１、及び最上位ページデータｐＴ１を保持した状態になり、センスアンプユニットＳＡＵｂが、最下位ページデータｐＢ２、下位ページデータｐＬ２、中位ページデータｐＭ２、上位ページデータｐＵ２、及び最上位ページデータｐＴ２を保持した状態になる。それから、半導体メモリ１０は、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれに格納されたデータと変換後のコーディングとに基づいて、５ビットデータの書き込み動作を実行する。

［１９－２－２］読み出し動作
図１８３は、第１７実施形態に係る半導体メモリ１０における、ＷＬ分割無し（ＷＬ共有）の場合における読み出し動作の一例を示すタイミングチャートであり、ページサイズが２４ｋＢ＋１６ｋＢ×３である場合の動作に対応している。

図１８３に示すように、第１、第２及び第３ページのシーケンシャル読み出しが実行された場合、６種類の読み出し電圧を用いた読み出し動作（6Level-Read）が実行される。具体的には、読み出し電圧ＨＲ、ＪＲ、ＮＲ、ＰＲ、ＳＲ、及びＷＲを用いた読み出し動作が実行される。これにより、３ページデータが確定し、半導体メモリ１０からは２４ｋＢの読み出しデータが出力される。第４及び第５ページのシーケンシャル読み出しが実行された場合、５種類の読み出し電圧を用いた読み出し動作（5Level-Read）が実行される。具体的には、読み出し電圧ＡＲ、ＥＲ、ＫＲ、ＭＲ、及びＲＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第６及び第７ページのシーケンシャル読み出しが実行された場合、５種類の読み出し電圧を用いた読み出し動作（6Level-Read）が実行される。具体的には、読み出し電圧ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ、及びＵＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。第８及び第９ページのシーケンシャル読み出しが実行された場合、５種類の読み出し電圧を用いた読み出し動作（6Level-Read）が実行される。具体的には、読み出し電圧ＣＲ、ＧＲ、ＩＲ、ＯＲ、ＴＲ、及びＶＲを用いた読み出し動作が実行される。これにより、２ページデータが確定し、半導体メモリ１０からは１６ｋＢの読み出しデータが出力される。

図１８３に示された一例において、半導体メモリ１０は、８ｋＢずつデータを出力している。半導体メモリ１０は、８ｋＢのデータ出力が完了し、続くデータを出力する前に、一時的にビジー状態に遷移しても良い。また、第１、第２及び第３ページのシーケンシャル読み出しでは、読み出し電圧ＤＲによる読み出しが終了すると、第１ページの読み出し結果が確定する（1Level-Read）。このため、半導体メモリ１０は、レディビジー信号ＲＢｎ（True）がビジー状態であったとしても、レディビジー信号ＲＢｎ（Cache）がレディ状態になったことに基づいて、確定した第１ページの読み出しデータを先に出力しても良い。これにより、半導体メモリ１０は、データ出力を早くすることが出来る。

［１９－３］第１７実施形態の効果
以上のように第１７実施形態に係る半導体メモリ１０に依れば、２つのメモリセルに９ビット分のデータを記憶させることが出来る。具体的には、第１７実施形態に係る半導体メモリ１０では、２４種類の閾値分布を形成することにより、２つのメモリセルトランジスタＭＴに９ビットデータを記憶させている。

第１７実施形態における１ページあたりの読み出し回数は、（１＋５＋５＋５＋５＋６＋６＋６）／９＝４．３３回である。また、第１７実施形態において、シーケンシャル読み出しが実行された場合、１ページあたりの読み出し回数は、（６＋５＋５＋５）／９＝２．３３回である。このように、第１７実施形態に係る半導体メモリ１０は、上記実施形態と同様に読み出し動作を高速化することが出来る。

［１９－４］第１７実施形態の変形例
第１７実施形態では、図１６２～図１７７に示されたデータの割り付けが使用される場合を例に説明したが、その他のデータの割り付けが使用されても良い。

以下に、第１７実施形態の第１～第７１変形例における読み出し電圧とデータの定義との組み合わせを羅列する。以下に示す各組み合わせに対応するデータの割り付けは、読み出し電圧とデータの定義との組み合わせに基づいて適宜設定されるものとする。

（例）読み出し電圧：［第１ページ読み出し（（ｘ）ＰＬ１の読み出し電圧、（ｙ）ＰＬ２の読み出し電圧）、第２ページ読み出し（（ｘ）、（ｙ））、第３ページ読み出し（（ｘ）、（ｙ））、第４ページ読み出し（（ｘ）、（ｙ））、第５ページ読み出し（（ｘ）、（ｙ））、第６ページ読み出し（（ｘ）、（ｙ））、第７ページ読み出し（（ｘ）、（ｙ））、第８ページ読み出し（（ｘ）、（ｙ））、第９ページ読み出し（（ｘ）、（ｙ））］；データの定義：［第１ページ読み出し［（ａ）“０”、“０”＝ＰＬ１の読み出し結果、ＰＬ２の読み出し結果、である場合における読み出しデータ、（ｂ）“１”、“０”である場合における読み出しデータ、（ｃ）“０”、“１”である場合における読み出しデータ、（ｄ）“１”、“１”である場合における読み出しデータ］、第２ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第３ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第４ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第５ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第６ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第７ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第８ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］、第９ページ読み出し［（ａ）、（ｂ）、（ｃ）、（ｄ）］］。

（第１７実施形態の第１変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＬＲ、ＮＲ、ＳＲ、ＷＲ））、（（ＪＲ、ＬＲ、ＮＲ、ＳＲ、ＷＲ）、（ＨＲ、））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＬＲ、ＮＲ、ＳＲ、ＷＲ））、（（ＪＲ、ＬＲ、ＮＲ、ＳＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＫＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＦＲ、ＫＲ、ＯＲ、ＱＲ、ＵＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＳＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＯＲ、ＱＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＯＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＱＲ、ＳＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＱＲ、ＳＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＬＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＮＲ、ＱＲ、ＳＲ））、（（ＡＲ、ＥＲ、ＮＲ、ＱＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＲＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＲＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第７変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＲＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＲＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＭＲ、ＱＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＭＲ、ＱＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第８変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＭＲ、ＱＲ、ＴＲ））、（ＢＲ、ＤＲ、ＦＲ、ＭＲ、ＱＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＪＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第９変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＮＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＭＲ、ＱＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＭＲ、ＱＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＫＲ、ＲＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＫＲ、ＲＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＪＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１０変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＭＲ、ＯＲ、ＲＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＭＲ、ＯＲ、ＲＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１１変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＱＲ、ＳＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＱＲ、ＳＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１２変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１３変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ））、（（ＩＲ、ＫＲ、ＰＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＬＲ、ＰＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＬＲ、ＰＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＳＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＬＲ、ＰＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＬＲ、ＰＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＯＲ、ＱＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＯＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１６変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＰＲ、ＲＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＰＲ、ＲＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＭＲ、ＱＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＭＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１７変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＭＲ、ＱＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＭＲ、ＱＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＮＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＮＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１８変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＯＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＭＲ、ＱＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＭＲ、ＱＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＫＲ、ＲＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＫＲ、ＲＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＮＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＮＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第１９変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＩＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＩＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＬＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＬＲ、ＮＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２０変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＬＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＬＲ、ＮＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２１変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＱＲ、ＳＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＱＲ、ＳＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ、ＬＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＪＲ、ＬＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２２変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＫＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＮＲ、ＱＲ、ＳＲ））、（（ＡＲ、ＥＲ、ＮＲ、ＱＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＪＲ、ＬＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＪＲ、ＬＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２３変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＰＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＰＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２６変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２７変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２８変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＡＲ、ＥＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第２９変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＯＲ、ＱＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＮＲ、ＲＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＪＲ、ＭＲ、ＳＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＫＲ、ＰＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３０変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＰＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＰＲ、ＲＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＱＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＭＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３１変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ、）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３２変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＬＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＰＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３３変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＭＲ、ＰＲ、ＴＲ、ＷＲ））、（（ＪＲ、ＭＲ、ＰＲ、ＴＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＫＲ、ＲＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＳＲ、ＵＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＮＲ、ＳＲ、ＵＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＯＲ、ＱＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３４変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＭＲ、ＱＲ、ＵＲ、ＷＲ））、（（ＪＲ、ＭＲ、ＱＲ、ＵＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＬＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＰＲ、ＲＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＮＲ、ＰＲ、ＲＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＯＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＯＲ、ＳＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３５変形例）
読み出し電圧：［（（ＨＲ）、（ＨＲ））、（（ＨＲ）、（ＪＲ、ＮＲ、ＰＲ、ＳＲ、ＷＲ））、（（ＪＲ、ＮＲ、ＰＲ、ＳＲ、ＷＲ）、（ＨＲ））、（（省略）、（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＡＲ、ＥＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＬＲ、ＱＲ、ＵＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））］；データの定義：［［０、０、０、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３６変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＥＲ、ＪＲ、ＬＲ、ＮＲ））、（（ＡＲ、ＥＲ、ＪＲ、ＬＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＫＲ、ＯＲ、ＲＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３７変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＥＲ、ＪＲ、ＬＲ、ＮＲ））、（（ＡＲ、ＥＲ、ＪＲ、ＬＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＩＲ、ＭＲ、ＲＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＩＲ、ＭＲ、ＲＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＦＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＤＲ、ＦＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３８変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＥＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＩＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＧＲ、ＩＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第３９変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＧＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＥＲ、ＧＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４０変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＬＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＧＲ、ＪＲ、ＳＲ、ＷＲ））、（（ＥＲ、ＧＲ、ＪＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４１変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＦＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＦＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＭＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４２変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＦＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＦＲ、ＮＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＧＲ、ＫＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＧＲ、ＫＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＭＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４３変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＧＲ、ＫＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＧＲ、ＫＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＮＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＮＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４４変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＪＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＧＲ、ＫＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＧＲ、ＫＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＦＲ、ＭＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＦＲ、ＭＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＮＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＮＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４５変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＦＲ、ＩＲ、ＫＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＦＲ、ＩＲ、ＫＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＪＲ、ＮＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４６変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＧＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＥＲ、ＧＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４７変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４８変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ））、（（ＡＲ、ＣＲ、ＨＲ、ＭＲ、ＯＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第４９変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＨＲ、ＬＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＨＲ、ＬＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５０変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＪＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＥＲ、ＭＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＨＲ、ＬＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＨＲ、ＬＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＩＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＧＲ、ＩＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５１変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＦＲ、ＨＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＦＲ、ＨＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＫＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＧＲ、ＫＲ、ＭＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５２変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＧＲ、ＫＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＧＲ、ＫＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＪＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＪＲ、ＬＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５３変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＩＲ、ＮＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＧＲ、ＫＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＧＲ、ＫＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＦＲ、ＭＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＦＲ、ＭＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＪＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＪＲ、ＬＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５４変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＯＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＫＲ、ＯＲ）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＬＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＬＲ、ＮＲ、ＲＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＩＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＩＲ、ＭＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５５変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＬＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＬＲ、ＮＲ、ＲＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＧＲ、ＫＲ、ＯＲ、ＴＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５６変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＧＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＥＲ、ＧＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＬＲ、ＮＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＬＲ、ＮＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５７変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＭＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＧＲ、ＪＲ、ＳＲ、ＷＲ））、（（ＥＲ、ＧＲ、ＪＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＬＲ、ＮＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＬＲ、ＮＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５８変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第５９変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６０変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＨＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＨＲ、ＬＲ）、（ＰＲ））、（（省略）、（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６１変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６２変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６３変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６４変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＩＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＦＲ、ＪＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＥＲ、ＫＲ、ＮＲ、ＲＲ、ＴＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＨＲ、ＭＲ、ＯＲ、ＱＲ、ＵＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６５変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＦＲ、ＩＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＧＲ、ＯＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＮＲ、ＱＲ、ＳＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＫＲ、ＭＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６６変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＪＲ、ＭＲ、ＯＲ、ＲＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＫＲ、ＮＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６７変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ））、（（ＡＲ、ＣＲ、ＥＲ、ＧＲ、ＬＲ、）、（ＰＲ））、（（省略）、（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ））、（（ＨＲ、ＱＲ、ＳＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ））、（（ＤＲ、ＩＲ、ＫＲ、ＮＲ、ＲＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＦＲ、ＪＲ、ＭＲ、ＯＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６８変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＤＲ、ＨＲ、ＫＲ、ＮＲ））、（（ＡＲ、ＤＲ、ＨＲ、ＫＲ、ＮＲ、）、（ＰＲ））、（（省略）、（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＦＲ、ＭＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＣＲ、ＥＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＣＲ、ＥＲ、ＪＲ、ＲＲ、ＴＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＧＲ、ＩＲ、ＬＲ、ＱＲ、ＵＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第６９変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＣＲ、ＧＲ、ＫＲ、ＮＲ））、（（ＡＲ、ＣＲ、ＧＲ、ＫＲ、ＮＲ、）、（ＰＲ））、（（省略）、（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ））、（（ＤＲ、ＬＲ、ＲＲ、ＵＲ、ＷＲ）、（省略））、（（省略）、（ＦＲ、ＨＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ））、（（ＦＲ、ＨＲ、ＪＲ、ＱＲ、ＳＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＥＲ、ＩＲ、ＭＲ、ＯＲ、ＴＲ））、（（ＢＲ、ＥＲ、ＩＲ、ＭＲ、ＯＲ、ＴＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第７０変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＥＲ、ＨＲ、ＪＲ、ＮＲ））、（（ＡＲ、ＥＲ、ＨＲ、ＪＲ、ＮＲ、）、（ＰＲ））、（（省略）、（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ））、（（ＤＲ、ＫＲ、ＯＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＲＲ、ＴＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＦＲ、ＩＲ、ＭＲ、ＱＲ、ＵＲ、）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

（第１７実施形態の第７１変形例）
読み出し電圧：［（（ＰＲ）、（ＰＲ））、（（ＰＲ）、（ＡＲ、ＥＲ、ＨＲ、ＪＲ、ＮＲ））、（（ＡＲ、ＥＲ、ＨＲ、ＪＲ、ＮＲ、）、（ＰＲ））、（（省略）、（ＦＲ、ＫＲ、ＭＲ、ＳＲ、ＷＲ））、（（ＦＲ、ＫＲ、ＭＲ、ＳＲ、ＷＲ）、（省略））、（（省略）、（ＣＲ、ＧＲ、ＬＲ、ＲＲ、ＴＲ、ＶＲ））、（（ＣＲ、ＧＲ、ＬＲ、ＲＲ、ＴＲ、ＶＲ、）、（省略））、（（省略）、（ＢＲ、ＤＲ、ＩＲ、ＯＲ、ＱＲ、ＵＲ））、（（ＢＲ、ＤＲ、ＩＲ、ＯＲ、ＱＲ、ＵＲ）、（省略））］；データの定義：［［０、１、１、１］、［０、１、１、０］、［０、１、１、０］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］、［０、１、０、１］、［０、０、１、１］］。

以上で示された第１７実施形態の第１～第７１変形例に係る半導体メモリ１０のそれぞれは、第１７実施形態に係る半導体メモリ１０と同様の動作をすることが出来、同様の効果を得ることが出来る。

［２０］その他の変形例等
実施形態の半導体メモリ＜例えば図１、１０＞は、複数の第１及び第２メモリセルと、第１及び第２メモリセルアレイ＜例えば図１、１１Ａ及び１１Ｂ＞と、第１及び第２ワード線と、コントローラ＜例えば図１、１４＞とを含む。複数の第１及び第２メモリセルの各々は、第１閾値電圧＜例えば図８、“Ｚ”レベル＞と、第１閾値電圧よりも高い第２閾値電圧＜例えば図８、“Ａ”レベル＞と、第２閾値電圧よりも高い第３閾値電圧＜例えば図８、“Ｂ”レベル＞と、第３閾値電圧よりも高い第４閾値電圧＜例えば図８、“Ｃ”レベル＞と、第４閾値電圧よりも高い第５閾値電圧＜例えば図８、“Ｄ”レベル＞と、第５閾値電圧よりも高い第６閾値電圧＜例えば図８、“Ｅ”レベル＞と、第６閾値電圧よりも高い第７閾値電圧＜例えば図８、“Ｆ”レベル＞と、第７閾値電圧よりも高い第８閾値電圧＜例えば図８、“Ｇ”レベル＞とのいずれかを有するように設定される。第１メモリセルアレイは、複数の第１メモリセルを含む。第２メモリセルアレイは、複数の第２メモリセルを含む。第１ワード線は、複数の第１メモリセルに接続される。第２ワード線は、複数の第２メモリセルに接続される。第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、及び第６ビットを含む６ビット以上のデータが記憶される。第１ビットを含む第１ページの読み出し動作において、前記コントローラは、第１ワード線に少なくとも１種類の読み出し電圧を印加することによって複数の第１メモリセルから第１データを読み出し、第１データに基づいて確定させた第１ページのデータを外部に出力する＜例えば図１１、第１ページ＞。第２ビットを含む第２ページの読み出し動作において、コントローラは、第２ワード線に少なくとも１種類の読み出し電圧を印加することによって複数の第２メモリセルから第２データを読み出し、第２データに基づいて確定させた第２ページのデータを外部に出力する＜例えば図１１、第２ページ＞。第３ビットを含む第３ページの読み出し動作において、コントローラは、第１ワード線に少なくとも１種類の読み出し電圧を印加することによって複数の第１メモリセルから第３データを読み出し、第２ワード線に少なくとも１種類の読み出し電圧を印加することによって複数の第２メモリセルから第４データを読み出し、第３データと第４データとに基づいて確定させた第３ページのデータを外部に出力する＜例えば図１１、第３ページ＞。これにより、半導体メモリの読み出し動作を高速化することが出来る。

尚、上記実施形態で説明された各変形例は、プレーンＰＬ０内のメモリセルトランジスタＭＴとプレーンＰＬ１内のメモリセルトランジスタＭＴとの組み合わせによって複数ビットデータが記憶される場合について例示しているが、これに限定されない。各変形例は、共通のワード線に接続されたメモリセルトランジスタＭＴａ及びＭＴｂの組によって複数ビットデータが記憶される場合についても同様に適用され得る。

第６、第１５、及び第１６実施形態で説明したように、複数のメモリセルトランジスタを用いて複数ビットデータを記憶する方法は、２段階の書き込み動作によって実現され得る。本明細書では、第１段階の書き込み動作で２種類、３種類又は４種類の閾値分布を形成し、第２段階の書き込み動作で８種類又は１６種類の閾値分布を形成する場合について説明したが、これに限定されない。２つのメモリセルトランジスタＭＴに複数ビットデータを記憶させる方法において、第１書き込みで書き込むデータのビット数と、第２書き込みで書き込むデータのビット数とは任意の組み合わせが可能である。また、第１書き込み及び第２書き込みにおけるメモリセルトランジスタＭＴａ及びＭＴｂに対するデータの割り当ては、適宜設計され得る。さらに、３段階以上の書き込み動作によって、第６、第１５、及び第１６実施形態と同様の書き込み動作が実行されても良い。

上記実施形態では、２つのメモリセルトランジスタＭＴの組み合わせによって複数ビットデータを記憶する場合について例示したが、３つ以上のメモリセルトランジスタＭＴの組み合わせによって複数ビットデータが記憶されても良い。また、半導体メモリ１０が備えるプレーンＰＬの数も２つに限定されず、半導体メモリ１０は３つ以上のプレーンＰＬを備えていても良い。

さらに、上記実施形態に係る半導体メモリ１０のそれぞれは、第１０実施形態で説明した図８３のように、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴを用いて複数ビットデータを記憶しても良い。この場合、半導体メモリ１０は、例えばメモリセルアレイ１１外の論理回路１８を有し、データ出力時に論理回路１８による演算処理を実行することによって外部にデータを出力する。

尚、３つ以上のメモリセルトランジスタＭＴの組み合わせによって複数ビットデータが記憶される場合、論理回路１８に接続されるバスＢＵＳの本数は３本以上になる。また、メモリセルトランジスタＭＴの配置は、少なくともワード線ＷＬｉに接続されていれば良く、任意の位置に配置され得る。同様に、メモリセルトランジスタＭＴに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵは、メモリセルトランジスタＭＴの位置に応じて、任意の位置に配置され得る。

また、上記各実施形態に係る半導体メモリ１０のそれぞれは、第１４実施形態で説明した図１０７及び図１１２のように、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴを用いて複数ビットデータを記憶しても良い。この場合、半導体メモリ１０では、例えば関連付けられた２つのメモリセルトランジスタＭＴにそれぞれ接続された２つのセンスアンプユニットＳＡＵが近くに配置され、メモリセルアレイ１１外の論理回路１８が省略、又は一部の機能のみ実行するように設計されても良い。そして半導体メモリ１０は、関連付けられた２つのセンスアンプユニットＳＡＵ内で演算処理を実行することにより、データを外部に出力することが出来る。

ここで、半導体メモリ１０が図１１２及び図１４８に示された構成を有し、センスアンプセットＳＡＳ０内で演算処理を実行する場合の動作の一例について、図１８４を用いて説明する。図１８４は、読み出し動作における入力データとデータの定義との関係の一例を示している。図１８４における“入力データ”は、各センスアンプユニットＳＡＵにおける読み出し結果に対応し、センスアンプユニットＳＡＵ０及びＳＡＵ１の読み出し結果がそれぞれ“第１データ”及び“第２データ”に対応している。図１８４における“ｗ”、“ｘ”、“ｙ”、“ｚ”のそれぞれはデータの定義に対応し、“０”又は“１”が割り当てられる。

図１８４に示すように、“ｗ”は、第１データ＝“１”データ、第２データ＝“１”データである場合のデータ定義に対応している。“ｘ”は、第１データ＝“１”データ、第２データ＝“０”データである場合のデータ定義に対応している。“ｙ”は、第１データ＝“０”データ、第２データ＝“１”データである場合のデータ定義に対応している。“ｚ”は、第１データ＝“０”データ、第２データ＝“０”データである場合のデータ定義に対応している。

半導体メモリ１０は、図１８４に示されたデータ定義の演算表と、センスアンプユニットＳＡＵ０及びＳＡＵ１の読み出し結果（入力データ）の値とに応じて、出力データを決定する。以下に、センスアンプユニットＳＡＵ０の読み出し結果がラッチ回路ＡＤＬ１に格納され、センスアンプユニットＳＡＵ１の読み出し結果がラッチ回路ＡＤＬ２に格納された場合における演算処理の一例について羅列する。

データの定義［０００１（ｗ／ｘ／ｙ／ｚ）］：ＸＤＬ１＝ＡＤＬ１＆ＡＤＬ２
データの定義［００１０］：ＸＤＬ１＝ＡＤＬ１＆～ＡＤＬ２
データの定義［００１１］：ＸＤＬ１＝ＡＤＬ１
データの定義［０１００］：ＸＤＬ１＝～ＡＤＬ１＆ＡＤＬ２
データの定義［０１０１］：ＸＤＬ１＝ＡＤＬ２
データの定義［０１１０］：ＸＤＬ１＝ＡＤＬ１＾ＡＤＬ２
データの定義［０１１１］：ＸＤＬ１＝ＡＤＬ１｜ＡＤＬ２
データの定義［１ｘｙｚ］においてラッチ回路ＸＤＬ１には、データの定義［０ｘｙｚ］においてラッチ回路ＸＤＬ１に格納されるデータを反転したデータが格納される。半導体メモリ１０は、このようにセンスアンプセットＳＡＳ内で演算処理を実行することが出来、論理回路１８を使用せずに出力データを確定させることが出来る。尚、図１８４を用いて説明したセンスアンプセットＳＡＳ内の演算処理は、他の実施形態において共通のワード線ＷＬに接続された２つのメモリセルトランジスタＭＴによって複数ビットデータが記憶される場合においても適用され得る。

尚、これらの関連付けられた複数のメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとに不良があった場合、関連付けられた複数のメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵをセットにして、カラムリダンダンシーと置換されても良い。本例においてカラムリダンダンシーとは、半導体メモリ１０が冗長領域として確保している記憶領域に対応している、メモリセルトランジスタＭＴと当該メモリセルトランジスタＭＴに接続されたビット線ＢＬ及びセンスアンプユニットＳＡＵとの組に相当する。

以上で説明した実施形態では、２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせで使用されていないものが存在している場合がある。

例えば、第１０実施形態では、１つのメモリセルトランジスタＭＴに６つの閾値レベルが設けられ、２つのメモリセルトランジスタＭＴで５ビットデータが記憶される。５ビットデータの記憶には、少なくとも２^５＝３２の状態があれば良い。つまり、第１０実施形態における２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせは６×６＝３６の状態存在するため、４個の状態が余っている。

第１１実施形態では、１つのメモリセルトランジスタＭＴに１２個の閾値レベルが設けられ、２つのメモリセルトランジスタＭＴで７ビットデータが記憶される。７ビットデータの記憶には、少なくとも２^７＝１２８の状態があれば良い。つまり、第１１実施形態における２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせは１２×１２＝１４４の状態存在するため、１６個の状態が余っている。

第１７実施形態では、１つのメモリセルトランジスタＭＴに２４個の閾値レベルが設けられ、２つのメモリセルトランジスタＭＴで９ビットデータが記憶される。９ビットデータの記憶には、少なくとも２^９＝５１２の状態があれば良い。つまり、第１７実施形態における２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせは２４×２４＝５７６の状態存在するため、６４個の状態が余っている。

第１４実施形態では、１つのメモリセルトランジスタＭＴに３種類の閾値レベルが設けられ、２つのメモリセルトランジスタＭＴで３ビットデータが記憶される。３ビットデータの記憶には、少なくとも２^３＝８の状態があれば良い。つまり、第１４実施形態における２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせは３×３＝９の状態存在するため、１個の状態が余っている。例えば、第１４実施形態では、図１０９（４）に対応する状態が使用されない。

半導体メモリ１０は、上述したような余った状態に対して何らかのデータを記憶させても良い。このようなデータとしては、例えばメモリセルトランジスタＭＴの不良状態を示すデータや、秘匿データ等が挙げられる。

尚、第１７実施形態の変型例として、１つのメモリセルトランジスタＭＴに２３種類の閾値レベルが設けられても良い。この場合、２つのメモリセルトランジスタＭＴの閾値電圧の組み合わせは２３×２３＝５２９状態存在し、９ビットデータの記憶に必要な２^９＝５１２状態よりも多い。このため、本変形例において半導体メモリ１０は、第１７実施形態と同様に、９ビットデータを記憶することが出来る。

このような方法は、様々な応用方法が考えられる。例えば、１つのメモリセルトランジスタＭＴにｍ個（ｍは自然数）の閾値レベルが設けられ、ｎ個（ｎは自然ストリングユニットＳＵ）のメモリセルトランジスタＭＴによって、ｋビット（２^ｋ＜＝ｍ^ｎ）のデータが記憶されることも可能である。また、本例では、（ｍ^ｎ－２^ｋ）個の余っている状態に対して、何らかのデータが記憶されても良い。

また、第１４実施形態のように１つのメモリセルトランジスタＭＴに３種類の閾値レベルが設けられる場合に対して、１つのメモリセルトランジスタＭＴに４種類の閾値レベルが設けられてデータが記憶される場合と同様のデータの割り付けが適用されても良い。この場合、外部のメモリコントローラ２０は、４種類の閾値レベルの内１種類の閾値レベルを使用せずに、３種類（＝４－１種類）の閾値レベルに対応するデータの割り付けを使用するように制御する。

その他の実施形態についても同様であり、例えば１つのメモリセルトランジスタＭＴに６種類、１２種類、２４種類（２３種類）の閾値レベルが設けられる場合に対して、それぞれ１つのメモリセルトランジスタＭＴに８種類、１６種類、３２種類の閾値レベルが設けられてデータが記憶される場合と同様のデータの割り付けが適用されても良い。

１つのメモリセルトランジスタＭＴに６種類の閾値レベルが設けられる場合、メモリコントローラ２０は、８種類の閾値レベルの内２種類の閾値レベルを使用せずに、６種類（＝８－２種類）の閾値レベルに対応するデータの割り付けを使用するように制御する。１つのメモリセルトランジスタＭＴに１２種類の閾値レベルが設けられる場合、メモリコントローラ２０は、１６種類の閾値レベルの内４種類の閾値レベルを使用せずに、１２種類（＝１６－４種類）の閾値レベルに対応するデータの割り付けを使用するように制御する。１つのメモリセルトランジスタＭＴに２４種類（２３種類）の閾値レベルが設けられる場合、メモリコントローラ２０は、３２種類の閾値レベルの内８種類の閾値レベルを使用せずに、２４種類（＝３２－８種類）の閾値レベルに対応するデータの割り付けを使用するように制御する。

上記実施形態における半導体メモリ１０は、メモリセルにデータを記憶した後、データリテンション等により、メモリセルの閾値分布がシフトする場合がある。半導体メモリ１０は、読み出し電圧を少しずつシフトした読み出しを実行することによって、閾値電圧の分布の谷を探索し、最適な読み出し電圧を決定する方式や、ＥＣＣで訂正後に読み出し電圧を補正して読み直す方式を実行し得る。このような読み出し電圧の補正方法は、上記いずれの実施形態に対しても適用され得る。上記実施形態に係る半導体メモリ１０は、２つ以上のメモリセルトランジスタＭＴの読み出し電圧を適宜補正することで、データリテンション後のデータの信頼性を上げることが出来る。

上記実施形態では、複数のメモリセルトランジスタＭＴから読み出した複数の読み出し結果を用いて、図１に示された論理回路１８、又は図１１２に示されたセンスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍの組が演算することによってデータが確定される場合について例示した。読み出し電圧を少しずつシフトして読み出す場合、複数のメモリセルトランジスタＭＴに同じシフト値、又は異なったシフト値が適用された読み出し動作が実行され、図１に示された論理回路１８、又は図１１２に示されたセンスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍの組によって演算されることによってデータが確定されても良い。このようなシフト値を用いた読み出し動作は、例えばシフトリードと称される。

また、その他の方法として、シフトリードの場合、図１に示された論理回路１８を介さず、又は、図１１２に示されたセンスアンプユニットＳＡＵ（ｍ－１）及びＳＡＵｍの組による演算が実行されずに、読み出し結果がそのまま外部に出力されても良い。これらの読み出し結果に基づく出力データによって、メモリセルトランジスタＭＴ毎に最適な読み出し電圧が決定されても良い。

上記実施形態及び変形例において、各ページに対応するデータ割り付けは適宜変更され得る。例えば、第１実施形態において、第３ページに適用されるデータの割り付けと、第４ページに適用されるデータの割り付けとが入れ替えられても良い。その他のページについても同様に、データの割り付けが入れ替えられても良い。このような場合においても、各ページに適切な読み出し電圧が設定されることによって、上記実施形態と同様にデータを記憶することが可能である。

上記実施形態で説明された読み出し動作において、第１プレーン読み出しや第２プレーン読み出しによって確定した読み出しデータは、半導体メモリ１０がレディ状態となる前に、データ出力に備えてセルユニットＣＵの最初のデータを出力回路の近くまでパイプラインを使用して転送しておくことも可能である。

第６実施形態で説明された第１段階の書き込みと第２段階の書き込みとの書き込み順番は一例であり、任意の順番に設定され得る。少なくとも、あるセルユニットＣＵが選択された第２段階の書き込みが、当該セルユニットＣＵに隣接したセルユニットＣＵが選択された第１段階の書き込みが実行された後に実行されていれば良い。

例えば、第６実施形態に記載された２段階の書き込み動作は、図１２３に示された順番で実行されても良い。図１２３は、第６実施形態の変形例に係る半導体メモリ１０の書き込み動作における書き込み順番の一例を示すフローチャートである。

図１２３に示すように、まず第６実施形態と同様に、ステップＳ２０～Ｓ２２の処理が実行される。ステップＳ２２において第１段階の書き込みが実行された後には、ステップＳ２４の処理が実行される。

ステップＳ２４における第１段階の書き込みが終了した時点で、ｊ＝３ではない場合（ステップＳ２４、ＮＯ）、変数ｊがインクリメントされ（ステップＳ２５）、ステップＳ２２の動作が繰り返される。一方でｊ＝３である場合（ステップＳ２４、ＹＥＳ）、変数ｊがリセット（ｊ＝０）され（ステップＳ３０）、続けてステップＳ２３における第２段階の書き込みが実行される。

ステップＳ２３における第２段階の書き込みが終了した時点で、ｊ＝３ではない場合（ステップＳ３１、ＮＯ）、変数ｊがインクリメントされ（ステップＳ３２）、ステップＳ２３の動作が繰り返される。一方でｊ＝３である場合（ステップＳ３１、ＹＥＳ）、ステップＳ２６の処理が実行され、変数ｉの値が確認される。

ｉ＝７ではない場合（ステップＳ２６、ＮＯ）、ステップＳ２１に戻り、変数ｉがインクリメントされて且つ変数ｊがリセットされてから、ステップＳ２２以降の動作が繰り返される。一方でｉ＝７である場合（ステップＳ２６、ＹＥＳ）、ステップＳ２７の処理が実行され、ワード線ＷＬｉ（ｉ＝７）が選択され且つストリングユニットＳＵ０～ＳＵ３が順に選択された第２段階の書き込みが実行される。 第６実施形態に記載された２段階の書き込み動作は、第８実施形態にも応用することが可能である。つまり、第８実施形態のように１６個の閾値分布が形成される場合においても、２段階の書き込み動作が実行されることによって、データの信頼性を向上することが出来る。

尚、２段階の書き込み動作の方法は、第６実施形態に記載された方法に限定されない。例えば、半導体メモリ１０は、第１段階の書き込み動作によって１６個の閾値分布を形成した後に、隣接セルの書き込みを実行する。その後、半導体メモリ１０は、第２段階の書き込み動作によって１６個の閾値分布を形成しても良い。

この場合、第２段階の書き込み動作によって精密な１６個の閾値分布が形成されるため、第１段階の書き込み動作では、形成される閾値分布の数が減らされても良い。つまり、第１段階の書き込み動作では、１６個の閾値分布が形成され無くても良く、例えば８個や４個の閾値分布が形成されることによって、第１段階の書き込み動作は高速化され得る。

また、第１段階の書き込み動作におけるベリファイ電圧は、第２段階の書き込み動作におけるベリファイ電圧よりも下げられても良い。つまり、第１段階の書き込み動作によって粗い１６個の閾値分布が形成された後に、第２段階の書き込み動作によって精密な１６個の閾値分布が形成されても良い。

上記実施形態で説明された読み出し動作及び書き込み動作のそれぞれにおいて、異なるプレーンにおける動作タイミングはずれていても良い。例えば、プレーンＰＬ１に対する第１書き込み動作において選択ワード線ＷＬselにプログラム電圧ＶＰＧＭが印加されるタイミングと、プレーンＰＬ２に対する第２書き込み動作において選択ワード線ＷＬselにプログラム電圧ＶＰＧＭが印加されるタイミングとはずれていても良い。

上記実施形態で説明された書き込み動作において、シーケンサ１４は、既に閾値電圧が上昇したメモリセルトランジスタＭＴに対して同じレベルに対応する書き込みを実行する場合、書き込み禁止に設定すること無く、再度同じレベルの書き込みを実行しても良い。また、第１ページよりも上位に対応するページの書き込み動作においてシーケンサ１４は、最初のプログラムループを実行する前にベリファイ動作を実行しても良い。

上記実施形態における書き込み動作及び読み出し動作のそれぞれにおいて、選択ワード線ＷＬselに印加される電圧は、例えばドライバ回路１５がロウデコーダモジュール１６に電圧を供給する信号線ＣＧの電圧と同様の電圧となる。つまり、各種配線に印加される電圧や電圧が印加されている期間は、対応する信号線ＣＧの電圧を調べることにより大まかに知ることが出来る。

ドライバ回路１５に接続された各信号線の電圧から選択ゲート線及びワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタＴＲによる電圧降下を考慮しても良い。この場合、選択ゲート線及びワード線のそれぞれの電圧は、それぞれ対応する信号線に印加されている電圧よりもトランジスタＴＲの電圧降下の分だけ低くなる。

上記実施形態では、半導体メモリ１０の備えるドライバ回路１５が、プレーンＰＬ１のメモリセルアレイ１１Ａに印加する電圧と、プレーンＰＬ２のメモリセルアレイ１１Ｂに印加する電圧とを独立に生成する場合について例示したが、これに限定されない。

図１２４は、第１実施形態に係る半導体メモリ１０の備えるドライバ回路１５の詳細な構成の一例を示している。図１２４に示すように、第１実施形態におけるドライバ回路１５は、例えば第１ドライバ回路ＤＲＶ１と、第２ドライバ回路ＤＲＶ２とを含んでいる。

第１ドライバ回路ＤＲＶ１は、読み出し動作やベリファイ動作において、メモリセルアレイ１１Ａに対応するワード線ＷＬ等に印加する電圧を生成する回路である。第２ドライバ回路ＤＲＶ２は、読み出し動作やベリファイ動作において、メモリセルアレイ１１Ｂに対応するワード線ＷＬ等に印加する電圧を生成する回路である。

このように、第１実施形態に係る半導体メモリ１０では、第１ドライバ回路ＤＲＶ１とメモリセルアレイ１１Ａとが対応し、第２ドライバ回路ＤＲＶ２とメモリセルアレイ１１Ｂとが対応して設けられている。第１実施形態に係る半導体メモリ１０では、読み出し動作やベリファイ動作において、第１ドライバ回路ＤＲＶ１と第２ドライバ回路ＤＲＶ２とのそれぞれが動作する。

図１２５は、第１実施形態の変形例に係る半導体メモリ１０の備えるドライバ回路１５の詳細な構成の一例を示している。図１２５に示すように、第１実施形態の変形例では、ドライバ回路１５が第１実施形態と同様の構成を有する一方で、ドライバ回路１５とメモリセルアレイ１１Ａ及び１１Ｂとの間にトランジスタＴ０及びＴ１が設けられる。

トランジスタＴ０は、第１ドライバ回路ＤＲＶ１と、メモリセルアレイ１１Ｂとの間に接続される。トランジスタＴ１は、第２ドライバ回路ＤＲＶ２と、メモリセルアレイ１１Ｂとの間に接続される。トランジスタＴ０及びＴ１のゲートにそれぞれ入力される制御信号Ｓ０及びＳ１は、例えばシーケンサ１４によって生成される。また、図示が省略されているが、トランジスタＴ０及びＴ１のそれぞれは、例えばメモリセルアレイ１１に接続される配線の本数に対応して複数設けられ得る。

第１実施形態の変形例に係る半導体メモリ１０では、読み出し動作において、プレーンＰＬ１とプレーンＰＬ２とで異なる電圧を印加する場合、対応するトランジスタＴ０がオフ状態に制御され、対応するトランジスタＴ１がオン状態に制御される。これにより、第１ドライバ回路ＤＲＶ１と第２ドライバ回路ＤＲＶ２が生成した電圧が、それぞれメモリセルアレイ１１Ａ及び１１Ｂに転送される。

一方で、第１実施形態の変形例に係る半導体メモリ１０では、読み出し動作において、プレーンＰＬ１とプレーンＰＬ２とで同じ電圧を印加する場合、対応するトランジスタＴ０がオン状態に制御され、対応するトランジスタＴ１がオフ状態に制御される。これにより、第１ドライバ回路ＤＲＶ１が生成した電圧が、メモリセルアレイ１１Ａ及び１１Ｂのそれぞれに転送される。

以上のように、第１実施形態の変形例に係る半導体メモリ１０は、第２ドライバ回路ＤＲＶ２の動作を適宜省略することが出来る。その結果、第１実施形態の変形例に係る半導体メモリ１０は、読み出し動作やベリファイ動作における消費電力を抑制することが出来る。尚、図１２５を用いて説明した第１実施形態の変形例における構成及び動作は、その他の実施形態と組み合わせることも可能である。

上記実施形態において、説明に使用されたコマンド“ｘｘｈ”、コマンド“ｙｙｈ”、コマンド“ｚｚｈ”、コマンド“ｘｙｈ”、コマンド“ｘｚｈ”、コマンド“ｙｘｈ”、コマンド“ｙｚｈ”、コマンド“ｚｘｈ”、及びコマンド“ｚｙｈ”のそれぞれは、任意のコマンドに置き換えることが可能である。

上記実施形態では、第１～第８ページに対応する動作を指示するコマンドとして、それぞれコマンド“０１ｈ”～“０８ｈ”を使用した場合を例に説明したが、これに限定されない。例えば、コマンド“０１ｈ”～“０８ｈ”がその他のコマンドに置き換えられても良いし、アドレス情報ＡＤＤにページの情報を含ませることによって、これらのコマンドが省略されても良い。

上記実施形態におけるメモリセルアレイ１１は、その他の構成であっても良い。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、上記実施形態では、メモリセルアレイ１１に設けられたメモリセルトランジスタＭＴが三次元に積層された構造である場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１の構成は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤフラッシュメモリであっても良い。このような場合においても、上記実施形態は実現することが可能であり、同様の効果を得ることが出来る。

上記実施形態において、ブロックＢＬＫは消去単位でなくても良い。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

上記実施形態では、複数ビットのデータを２個のメモリセルで記憶することによって読み出し回数を削減する方法について説明したが、複数ビットのデータを記憶したメモリセルの消去動作は同時に行われても良い。このため、複数ビットのデータを記憶したメモリセルが配置されているメモリセルアレイ１１のソース線ＳＬ又はウェル線は、共通に接続されていても良い。また、選択ゲート線ＳＧＤ又はＳＧＳも同様に、共通配線として１個の駆動回路により制御されても良い。

上記実施形態では、半導体メモリ１０が備えるメモリセルアレイ１１が２つである場合を例に説明したが、半導体メモリ１０は４個以上のメモリセルアレイ１１を備えていても良い。図１２６は、第１実施形態の変形例に係る半導体メモリ１０を示している。

図１２６に示すように、第１実施形態の変形例では、半導体メモリ１０が４個のメモリセルアレイ１１Ａ、１１Ｂ、１１Ｃ及び１１Ｄ（プレーンＰＬ１～ＰＬ４）を備えている。そして、第１実施形態の変形例では、プレーンＰＬ１及びＰＬ２でグループＧＲ１が構成され、プレーンＰＬ３及びＰＬ４でグループＧＲ２が構成されている。

本例においてグループＧＲ１とグループＧＲ２とのそれぞれは、例えば第１実施形態で説明したプレーンＰＬ１及びＰＬ２の組と同様に制御される。このように半導体メモリ１０は、第１実施形態で説明されたような２つのプレーンの組を複数組備えていても良い。

また、第１実施形態の変形例に係る半導体メモリ１０は、グループＧＲ１において書き込み動作又は読み出し動作を実行している際に、第２プレーンＰＬ２において外部からの書き込みデータの入力や読み出したデータの外部への出力を実行しても良い。尚、図１２６を用いて説明した第１実施形態の変形例における構成及び動作は、その他の実施形態と組み合わせることも可能である。

上記実施形態の書き込み動作において、複数の閾値分布を形成する場合、消去状態である“Ｚ”レベルと、その他の閾値分布は、狭く形成されることが好ましい。これに対して、半導体メモリ１０は、例えば各書き込みレベルに対応して２種類のベリファイ動作が実行することが出来る。この２種類のベリファイ動作のうち、一方は、通常のベリファイ電圧（例えばベリファイ電圧ＡＶ）を用いたベリファイ読み出し（“Ｖ”ベリファイ）に対応し、他方は、通常のベリファイ電圧よりも低いベリファイ電圧を用いたベリファイ読み出し（“ＶＬ”ベリファイ）に対応する。

プログラムループにおいてシーケンサ１４は、例えば“ＶＬ”ベリファイと“Ｖ”ベリファイとを続けて実行する。そして、プログラム動作において、選択ワード線ＷＬselにプログラム電圧が印加されている間に、“ＶＬ”ベリファイにパスしていないセンスアンプモジュール１７は対応するビット線ＢＬに例えば接地電圧ＶＳＳが印加され、“ＶＬ”ベリファイにパスしたセンスアンプモジュール１７は対応するビット線ＢＬに例えば接地電圧ＶＳＳよりも高い電圧ＶＱＰＷが印加され、“Ｖ”ベリファイにパスしたセンスアンプモジュール１７は対応するビット線ＢＬに例えば電圧ＶＱＰＷよりも高い電圧ＶＢＬが印加される。プログラム動作において、対応するビット線ＢＬに電圧ＶＱＰＷが印加された場合のメモリセルトランジスタＭＴの閾値電圧の上昇幅は、対応するビット線ＢＬに電圧ＶＳＳが印加されたメモリセルトランジスタＭＴの閾値電圧の上昇幅よりも小さくなる。

これにより、半導体メモリ１０は、“Ｖ”ベリファイをパスしたメモリセルトランジスタＭＴの閾値分布を、“ＶＬ”ベリファイを利用しない場合におけるメモリセルトランジスタＭＴの閾値分布よりも狭くすることが出来る。そして、このような書き込み動作を実行する場合、“ＶＬ”ベリファイをパスしたかどうかを示すフラグ情報が、ラッチ回路に割り当てられる。以下では、２種類のベリファイ電圧を用いた書き込み方法のことをＱＰＷ（Quick Pass Write）と呼ぶ。また、ＱＰＷに関する“ＶＬ”ベリファイにパスしたか否かを示すデータのことを、ＱＰＷデータと呼ぶ。

また、以下の説明において、３値、４値、６値、８値、１２値、及び１６値書き込みは、それぞれメモリセルトランジスタＭＴの閾値分布が３種類、４種類、６種類、８種類、１２種類、及び１６種類形成される書き込み動作のことを示している。

図１２７は、１６値書き込み時におけるラッチ回路のアサインの一例であり、１６値書き込みで４ビットデータが記憶され、５個のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１２８は、図１２７に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１２７に示すように、１６値書き込みで４ビットデータが記憶される場合、例えば４個のラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１２７に示す一例では、ＱＰＷは、“Ｓ１５”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１２８に示すようにラッチ回路のアサインを適宜変更する。

図１２８（１）に示すように、“Ｓ１”レベル～“Ｓ８”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ８”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１２８（２）に示すように、“Ｓ１”レベル～“Ｓ１２”レベルの書き込みが完了すると、ラッチ回路ＣＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ１２”レベルの書き込みが完了した後に、ラッチ回路ＣＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１２８（３）に示すように、“Ｓ１”レベル～“Ｓ１３”レベルの書き込みが完了すると、ラッチ回路ＢＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ１３”レベルの書き込みが完了した後に、ラッチ回路ＢＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１２８（４）に示すように、“Ｓ１”レベル～“Ｓ１４”レベルの書き込みが完了すると、ラッチ回路ＡＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ１４”レベルの書き込みが完了した後に、ラッチ回路ＡＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１２９は、１２値書き込み時におけるラッチ回路のアサインの一例であり、１２値書き込みで４ビットデータが記憶され、５個のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１３０は、図１２９に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１２９に示すように、１２値書き込みで４ビットデータが記憶される場合、例えば４個のラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１２９に示す一例では、ＱＰＷは、“Ｓ１１”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１３０に示すようにラッチ回路のアサインを適宜変更する。

図１３０（１）に示すように、“Ｓ１”レベル～“Ｓ４”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ４”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３０（２）に示すように、“Ｓ１”レベル～“Ｓ８”レベルの書き込みが完了すると、ラッチ回路ＣＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ８”レベルの書き込みが完了した後に、ラッチ回路ＣＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３０（３）に示すように、“Ｓ１”レベル～“Ｓ９”レベルの書き込みが完了すると、ラッチ回路ＢＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ９”レベルの書き込みが完了した後に、ラッチ回路ＢＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３０（４）に示すように、“Ｓ１”レベル～“Ｓ１０”レベルの書き込みが完了すると、ラッチ回路ＡＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ｓ１”レベル～“Ｓ１０”レベルの書き込みが完了した後に、ラッチ回路ＡＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

以上のように、１２値書き込みの場合は例えば１６値書き込みと同じだけラッチ回路の数は必要である。一方で、１２値書き込みの場合、“Ｓ４”レベルの書き込みが終了するとラッチ回路ＸＤＬを次の書き込みデータのためのキャッシュとして使用できるようになるため、１６値書き込みよりも書き込みのパフォーマンスが向上され得る。

図１３１は、８値書き込み時におけるラッチ回路のアサインの一例であり、８値書き込みで３ビットデータが記憶され、４個のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１３２は、図１３１に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１３１に示すように、８値書き込みで３ビットデータが記憶される場合、例えば３個のラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１３１に示す一例では、ＱＰＷは、“Ｇ”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１３２に示すようにラッチ回路のアサインを適宜変更する。

図１３２（１）に示すように、“Ａ”レベル～“Ｄ”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｄ”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３２（２）に示すように、“Ａ”レベル～“Ｅ”レベルの書き込みが完了すると、ラッチ回路ＢＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｅ”レベルの書き込みが完了した後に、ラッチ回路ＢＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３２（３）に示すように、“Ａ”レベル～“Ｆ”レベルの書き込みが完了すると、ラッチ回路ＡＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｆ”レベルの書き込みが完了した後に、ラッチ回路ＡＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３３は、６値書き込み時におけるラッチ回路のアサインの一例であり、６値書き込みで３ビットデータが記憶され、４個のラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１３４は、図１３３に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１３３に示すように、６値書き込みで３ビットデータが記憶される場合、例えば３個のラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１３３に示す一例では、ＱＰＷは、“Ｅ”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１３４に示すようにラッチ回路のアサインを適宜変更する。

図１３４（１）に示すように、“Ａ”レベル～“Ｂ”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｂ”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３４（２）に示すように、“Ａ”レベル～“Ｃ”レベルの書き込みが完了すると、ラッチ回路ＢＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｃ”レベルの書き込みが完了した後に、ラッチ回路ＢＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３４（３）に示すように、“Ａ”レベル～“Ｄ”レベルの書き込みが完了すると、ラッチ回路ＡＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｄ”レベルの書き込みが完了した後に、ラッチ回路ＡＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

以上のように、６値書き込みの場合は例えば８値書き込みと同じだけラッチ回路の数は必要である。一方で、６値書き込みの場合、“Ｂ”レベルの書き込みが終了するとラッチ回路ＸＤＬを次の書き込みデータのためのキャッシュとして使用できるようになるため、８値書き込みよりも書き込みのパフォーマンスが向上され得る。

図１３５は、４値書き込み時におけるラッチ回路のアサインの一例であり、４値書き込みで２ビットデータが記憶され、３個のラッチ回路ＳＤＬ、ＡＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１３６は、図１３５に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１３５に示すように、４値書き込みで２ビットデータが記憶される場合、例えば２個のラッチ回路ＡＤＬ及びＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１３５に示す一例では、ＱＰＷは、“Ｃ”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１３６に示すようにラッチ回路のアサインを適宜変更する。

図１３６（１）に示すように、“Ａ”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３６（２）に示すように、“Ａ”レベル～“Ｂ”レベルの書き込みが完了すると、ラッチ回路ＡＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベル～“Ｂ”レベルの書き込みが完了した後に、ラッチ回路ＡＤＬを次のページの書き込みデータのためのキャッシュとして使用する。

図１３７は、３値書き込み時におけるラッチ回路のアサインの一例であり、３値書き込みで２ビットデータが記憶され、２個のラッチ回路ＳＤＬ及びＸＤＬが使用される場合の動作の一例を示している。図１３８は、図１３７に示されたアサインに対する、書き込み動作の進行に伴うアサインの変更例を示している。

図１３７に示すように、３値書き込みで２ビットデータが記憶される場合、例えば１個のラッチ回路ＸＤＬによって書き込みレベルが区別され、ラッチ回路ＳＤＬにＱＰＷデータが保持される。尚、図１３７に示す一例では、ＱＰＷは、“Ｂ”レベルに対して実行されない。書き込み動作では閾値電圧が低いレベルから書き込まれるため、シーケンサ１４は、図１３８に示すようにラッチ回路のアサインを適宜変更する。

図１３８に示すように、“Ａ”レベルの書き込みが完了すると、ラッチ回路ＸＤＬは書き込みに不要となる。このため、シーケンサ１４は、“Ａ”レベルの書き込みが完了した後に、ラッチ回路ＸＤＬを次のページの書き込みデータのためのキャッシュとして使用する。このように、３値書き込みの場合は４値書き込みよりも少ないラッチ回路の数で書き込み動作が実行され得る。

以上のように、シーケンサ１４は、各レベルの書き込みが完了した後にデータの割り当てを変更することにより、適宜ラッチ回路を解放することが出来、解放されたラッチ回路を次のページの書き込みデータを受け取るためのライトバッファとして使用することが出来る。

尚、図１２７～図１３８を用いて説明した動作では、ＱＰＷデータの保持にラッチ回路ＳＤＬが使用された場合について例示したが、ＱＰＷデータを保持するラッチ回路はその他のラッチ回路であっても良い。上記動作の実行に使用されるラッチ回路は、任意の回路に設計され得る。また、図１２７～図１３８で説明された動作において、ＱＰＷは省略されても良い。この場合、センスアンプユニットＳＡＵにおいて、ＱＰＷに対応するラッチ回路が削減され得る。

第１～第１７実施形態におけるページデータの定義では、ページの一部又はページ全部の読み出しデータの“１”と“０”の定義が、適宜逆に設定されても良い。これにより、半導体メモリ１０は、読み出し回数を削減することも可能である。

本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、１０…半導体メモリ、１１…メモリセルアレイ、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、１８…論理回路、２０…メモリコントローラ、２１…ホストインターフェイス回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…ＮＡＮＤインターフェイス回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (11)

1. 各々が第１閾値電圧と、前記第１閾値電圧よりも高い第２閾値電圧と、前記第２閾値電圧よりも高い第３閾値電圧と、前記第３閾値電圧よりも高い第４閾値電圧と、前記第４閾値電圧よりも高い第５閾値電圧と、前記第５閾値電圧よりも高い第６閾値電圧と、前記第６閾値電圧よりも高い第７閾値電圧と、前記第７閾値電圧よりも高い第８閾値電圧とのいずれかを有するように設定される複数の第１及び第２メモリセルと、
   前記複数の第１メモリセルを含む第１メモリセルアレイと、
   前記複数の第２メモリセルを含む第２メモリセルアレイと、
   前記複数の第１メモリセルに接続された第１ワード線と、
   前記複数の第２メモリセルに接続された第２ワード線と、
   コントローラと、
   を備え、
   前記第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、及び第６ビットを含む６ビットのデータが記憶され、
   前記第１ビットを含む第１ページの読み出し動作において、前記コントローラは、前記第１ワード線に１種類の読み出し電圧を印加することによって前記複数の第１メモリセルから第１データを読み出し、前記第１データに基づいて確定させた第１ページのデータを外部に出力し、
   前記第２ビットを含む第２ページの読み出し動作において、前記コントローラは、前記第２ワード線に１種類の読み出し電圧を印加することによって前記複数の第２メモリセルから第２データを読み出し、前記第２データに基づいて確定させた第２ページのデータを外部に出力し、
   前記第３ビットを含む第３ページの読み出し動作において、前記コントローラは、前記第１ワード線に２種類の読み出し電圧を印加することによって前記複数の第１メモリセルから第３データを読み出し、前記第２ワード線に２種類の読み出し電圧を印加することによって前記複数の第２メモリセルから第４データを読み出し、前記第３データと前記第４データとに基づいて確定させた第３ページのデータを外部に出力する、半導体メモリ。
2. 各々が第１閾値電圧と、前記第１閾値電圧よりも高い第２閾値電圧と、前記第２閾値電圧よりも高い第３閾値電圧と、前記第３閾値電圧よりも高い第４閾値電圧と、前記第４閾値電圧よりも高い第５閾値電圧と、前記第５閾値電圧よりも高い第６閾値電圧と、前記第６閾値電圧よりも高い第７閾値電圧と、前記第７閾値電圧よりも高い第８閾値電圧とのいずれかを有するように設定される複数の第１及び第２メモリセルと、
   前記複数の第１メモリセルを含む第１メモリセルアレイと、
   前記複数の第２メモリセルを含む第２メモリセルアレイと、
   前記複数の第１メモリセルに接続された第１ワード線と、
   前記複数の第２メモリセルに接続された第２ワード線と、
   コントローラと、
   を備え、
   前記第１メモリセルの閾値電圧と前記第２メモリセルの閾値電圧との組み合わせによって、第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、及び第６ビットを含む６ビットのデータが記憶され、
   前記第１ビットを含む第１ページの読み出し動作において、前記コントローラは、前記第１ワード線に２種類の読み出し電圧を印加することによって前記複数の第１メモリセルから第１データを読み出し、前記第１データに基づいて確定させた第１ページのデータを外部に出力し、
   前記第２ビットを含む第２ページの読み出し動作において、前記コントローラは、前記第２ワード線に２種類の読み出し電圧を印加することによって前記複数の第２メモリセルから第２データを読み出し、前記第２データに基づいて確定させた第２ページのデータを外部に出力し、
   前記第３ビットを含む第３ページの読み出し動作において、前記コントローラは、前記第１ワード線に１種類の読み出し電圧を印加することによって前記複数の第１メモリセルから第３データを読み出し、前記第２ワード線に２種類の読み出し電圧を印加することによって前記複数の第２メモリセルから第４データを読み出し、前記第３データと前記第４データとに基づいて確定させた第３ページのデータを外部に出力する、半導体メモリ。
3. 前記コントローラは、前記第１ページの読み出し動作において前記第２ワード線に読み出し電圧を印加せず、前記第２ページの読み出し動作において前記第１ワード線に読み出し電圧を印加しない、
   請求項１又は請求項２に記載の半導体メモリ。
4. 書き込み動作において、前記コントローラは、６ページ分の書き込みデータを受信すると、前記６ページ分の書き込みデータに基づいて、前記複数の第１メモリセルと前記複数の第２メモリセルとのそれぞれに対して書き込み動作を実行する、
   請求項１乃至請求項３のいずれか一項に記載の半導体メモリ。
5. 前記第１ページ及び前記第２ページのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ページの読み出し動作に対応する読み出し電圧と、前記第２ページの読み出し動作に対応する読み出し電圧とを、それぞれ前記第１ワード線と前記第２ワード線とに並列で印加する、
   請求項１乃至請求項４のいずれか一項に記載の半導体メモリ。
6. 前記第３ページの読み出し動作において前記第１ワード線に印加される読み出し電圧は、前記第６ビットを含む第６ページの読み出し動作において前記第１ワード線に印加される読み出し電圧と異なり、
   前記第３ページの読み出し動作において前記第２ワード線に印加される読み出し電圧は、前記第６ページの読み出し動作において前記第２ワード線に印加される読み出し電圧と同じであり、
   前記第３ページ及び前記第６ページのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に４種類の読み出し電圧を印加し、前記第２ワード線に２種類の読み出し電圧を印加する、
   請求項１に記載の半導体メモリ。
7. 前記第２ページ、前記第３ページ、及び前記第６ページのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に４種類の読み出し電圧を印加し、前記第２ワード線に３種類の読み出し電圧を印加し、前記第２ページのデータを出力する前に、前記第３ページのデータ又は前記第６ページのデータを出力する、
   請求項６に記載の半導体メモリ。
8. 前記第２ページ、前記第３ページ、及び前記第６ページのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に４種類の読み出し電圧を印加し、前記第２ワード線に３種類の読み出し電圧を印加し、前記第３ページのデータと前記第６ページのデータとを出力する前に、前記第２ページのデータを出力する、
   請求項６に記載の半導体メモリ。
9. ３ページデータのシーケンシャルな読み出し動作において、前記コントローラは、外部の指示に基づいて、出力するページの順番を変更する、
   請求項１に記載の半導体メモリ。
10. 前記第１ページの読み出し動作において前記第１ワード線に印加される読み出し電圧は、前記第２ページの読み出し動作において前記第２ワード線に印加される読み出し電圧と同じであり、
    前記第３ページの読み出し動作において前記第１ワード線に印加される読み出し電圧は、第４ビットを含む第４ページの読み出し動作において前記第２ワード線に印加される読み出し電圧と同じであり、
    第５ビットを含む第５ページの読み出し動作において前記第１ワード線に印加される読み出し電圧は、第６ビットを含む第６ページの読み出し動作において前記第２ワード線に印加される読み出し電圧と同じである、
    請求項１に記載の半導体メモリ。
11. 前記第１ページ及び前記第２ページのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に２種類の読み出し電圧を印加し、前記第２ワード線に２種類の読み出し電圧を印加し、
    前記第３ページと、前記第４ビットを含む第４ページとのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に３種類の読み出し電圧を印加し、前記第２ワード線に３種類の読み出し電圧を印加し、
    前記第５ビットを含む第５ページと、前記第６ビットを含む第６ページとのシーケンシャルな読み出し動作において、前記コントローラは、前記第１ワード線に３種類の読み出し電圧を印加し、前記第２ワード線に３種類の読み出し電圧を印加する、
    請求項２に記載の半導体メモリ。
    

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