JP5681599B2 - 半導体メモリ装置の検査方法 - Google Patents
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Description
本実施の形態では図1(A)に示すメモリセル100のトランジスタ101のしきい値の検査方法について説明する。その前に、メモリセル100を用いた半導体メモリ装置について簡単に説明する。
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
本実施の形態では図1(B)に示されるメモリセル200Nあるいは図1(C)に示されるメモリセル200Pの動作方法、およびそれらのメモリセルに用いられる書き込みトランジスタ201のしきい値が、許容される範囲内にあるか否かを検査する方法について説明する。なお、実施の形態1でも説明したように、メモリセル200Nあるいは200Pの書き込みトランジスタ201のしきい値は、実施の形態1で示す方法でも検査できる。本実施の形態では、実施の形態1とは異なる方法で検査する方法について説明する。
NAND型半導体メモリ装置の例を図8を用いて説明する。図8に示されるのは、NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第(m+1)列(mは自然数)までの8つのメモリセルが示されている。用いられているメモリセルは図1(B)に示されるものと同じである。各メモリセルには、書き込みトランジスタ、容量素子、Nチャネル型の素子トランジスタが設けられているが、詳細は図1(B)を参照すればよい。
実施の形態1では、データの書き込みの際に図1(A)の端子Aの電位を、端子Bの電位以上の電位としてトランジスタ101の電位を判定する例を示したが、本実施の形態では、端子Aの電位を端子Bの電位以下の電位としてトランジスタ101の電位を判定する例を示す。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、メモリカードなどの電子機器に、上述の半導体装置を適用する場合について説明する。
101 トランジスタ
102 容量素子
103 センスアンプ
104 ワード線
105 ビット線
200N メモリセル
200P メモリセル
201 書き込みトランジスタ
202 容量素子
203N 素子トランジスタ
203P 素子トランジスタ
204N 読み出しトランジスタ
204P 読み出しトランジスタ
205 インバータ
206 配線
207 読み出しワード線
208 書き込みワード線
209 ビット線
210 ソース線
211 読み出し線
212 第1選択線
213 第1選択トランジスタ
214 第2選択線
215 第2選択トランジスタ
300 パーソナルコンピュータ
301 筐体
302 筐体
303 表示部
304 キーボード
310 電子書籍
311 筐体
312 筐体
313 表示部
314 表示部
315 軸部
316 操作キー
317 電源ボタン
318 スピーカー
320 テレビジョン装置
321 筐体
322 表示部
323 スタンド
330 メモリカード
331 筐体
332 キャップ
333 基板
334 制御回路
335 半導体メモリ装置
336 USBコネクタ
400 チップ
401 メモリセルアレイ
402 パッド
403 デコーダー
404 スイッチ
405 ワード線
406 外部電源
Claims (3)
- メモリセルを有し、
前記メモリセルは、
チャネルが酸化物半導体に形成される第1のトランジスタと、
チャネルが単結晶珪素に形成される第2のトランジスタと、
容量素子と、を有し、
前記第1のトランジスタのソースは、前記容量素子の一対の電極のうちの一方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタのソースと電気的に接続される半導体メモリ装置において、
前記第1のトランジスタのゲートの電位を、前記第1のトランジスタのしきい値以上の第1の電位とし、且つ、前記第1のトランジスタのドレインの電位を、前記第1の電位以上である第2の電位とした状態で、前記容量素子に電荷を蓄積する第1過程と、
前記第1過程の後、前記第1のトランジスタのソースの電位を測定する第2過程と、
を有することを特徴とする半導体メモリ装置の検査方法。 - メモリセルを有し、
前記メモリセルは、
チャネルが酸化物半導体に形成される第1のトランジスタと、
チャネルが単結晶珪素に形成される第2のトランジスタと、
容量素子と、を有し、
前記第1のトランジスタのソースは、前記容量素子の一対の電極のうちの一方と電気的に接続され、
前記第2のトランジスタのゲートは、前記第1のトランジスタのソースと電気的に接続される半導体メモリ装置において、
前記第1のトランジスタのゲートの電位を、前記第1のトランジスタのしきい値以上の第1の電位とし、且つ、前記第1のトランジスタのドレインの電位を、前記第1の電位未満である第2の電位とした状態で、前記容量素子に電荷を蓄積する第1過程と、
前記第1過程の後、前記容量素子の一対の電極のうちの他方の電位を変動させた状態で、前記第1のトランジスタのソースの電位を測定する第2過程と、
を有することを特徴とする半導体メモリ装置の検査方法。 - 請求項1又は請求項2において、
前記第2過程により、前記第1のトランジスタのしきい値が許容された範囲にないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。
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