JP2012089224A5 - 半導体メモリ装置の検査方法 - Google Patents

Claims (3)

1. メモリセルを有し、
   前記メモリセルは、
   チャネルが酸化物半導体に形成される第１のトランジスタと、
   チャネルが単結晶珪素に形成される第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタのソースは、前記容量素子の一対の電極のうちの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソースと電気的に接続される半導体メモリ装置において、
   前記第１のトランジスタのゲートの電位を、前記第１のトランジスタのしきい値以上の第１の電位とし、且つ、前記第１のトランジスタのドレインの電位を、前記第１の電位以上である第２の電位とした状態で、前記容量素子に電荷を蓄積する第１過程と、
   前記第１過程の後、前記第１のトランジスタのソースの電位を測定する第２過程と、
   を有することを特徴とする半導体メモリ装置の検査方法。
2. メモリセルを有し、
   前記メモリセルは、
   チャネルが酸化物半導体に形成される第１のトランジスタと、
   チャネルが単結晶珪素に形成される第２のトランジスタと、
   容量素子と、を有し、
   前記第１のトランジスタのソースは、前記容量素子の一対の電極のうちの一方と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのソースと電気的に接続される半導体メモリ装置において、
   前記第１のトランジスタのゲートの電位を、前記第１のトランジスタのしきい値以上の第１の電位とし、且つ、前記第１のトランジスタのドレインの電位を、前記第１の電位未満である第２の電位とした状態で、前記容量素子に電荷を蓄積する第１過程と、
   前記第１過程の後、前記容量素子の一対の電極のうちの他方の電位を変動させた状態で、前記第１のトランジスタのソースの電位を測定する第２過程と、
   を有することを特徴とする半導体メモリ装置の検査方法。
3. 請求項１又は請求項２において、
   前記第２過程により、前記第１のトランジスタのしきい値が許容された範囲にないと判断されたメモリセルは、予備のメモリセルに差し替えられることを特徴とする半導体メモリ装置の検査方法。