JP2005322324A - 微小容量測定装置及び半導体記憶装置の設計方法 - Google Patents

Abstract

【課題】ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。
【解決手段】第１のテスト回路部は、マトリクス状に配置され、列単位にビット線ＢＬ０〜ＢＬ３に接続され、行単位にワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ００〜ＭＣ３３を有するＤＲＡＭセルアレイ１と、ノードＮ１にＣＢＣＭ用信号線５３を介して電気的に接続されるターゲット容量を測定するＣＢＣＭ用回路２と、ビット線信号ｂ０〜ｂ２に応じて、一つのビット線ＢＬを選択してＣＢＣＭ用信号線５３に電気的に接続するビット線デコーダ３と、ワード線信号ａ０〜ａ３に基づき全てのワード線ＷＬ０〜ＷＬ３を“Ｌ”に設定するワード線デコーダ４を有し、第１の参照回路部は、ビット線ＢＬのビット線長を除き、上記構成部１〜４と同一構成部を別途独立して有する。
【選択図】図１

Description

この発明は半導体基板上に形成された素子の寄生容量を測定する微小容量測定装置に関し、特に、半導体基板上に形成されたメモリセルアレイの寄生容量を測定する微小容量測定装置に関する。

ＣＢＣＭ（Charge Based Capacitance Measurement）用回路はＬＣＲメータなどのＡＣ測定器では十分な精度が得られないｓｕｂ−ｆＦレベル（１０^-15Ｆ以下）の容量値測定用回路であり、非特許文献１に開示されている。

また、ＣＢＣＭ法を用いて配線容量の成分分けを行った容量測定は特許文献１に開示されており、ＣＢＣＭ法を用いて容量パラメータを測定する方法が特許文献２に開示されている。

James C.Chen,外３名、"An On-Chip Attofarad Interconnect Charge-Based Capacitance Measurement(CBCM) Technique",IEDM Technial Digest 1996,pp.69-72 米国特許第６，３０４，０９７明細書 特開２００１−３３８００７号公報

しかしながら、従来は上述したＣＢＣＭ法を含め、ＤＲＡＭ（Dynamic Randam Access Memory）等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定する装置は存在しなかった。

この発明は上記問題点を解決するためになされたもので、ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得ることを目的とする。

この発明に係る請求項１記載の微小容量測定装置は、第１のテスト回路部及び第１の参照回路部を有する装置であって、前記第１のテスト回路部及び前記第１の参照回路部は、それぞれ複数の第１のビット線を含む第１の測定対象部と、第１のノードを流れる電流を測定して得られる測定電流に基づき、前記第１のノードに電気的に接続されるターゲット容量を測定する第１のＣＢＣＭ用回路と、前記複数の第１のビット線のうち一つの第１のビット線を選択して前記第１のＣＢＣＭ用回路の前記第１のノードに電気的に接続する第１のビット線選択部とを備え、前記第１のテスト回路部及び前記第１の参照回路部は、前記第１の測定対象部の前記複数の第１のビット線における所定の容量関連特性のみが互いに異なる。

この発明における請求項１記載の微小容量測定装置は、第１のテスト回路部及び第１の参照回路部それぞれの第１のビット線選択部により一つの第１のビット線を選択して第１のＣＢＣＭ用回路の第１のノードに電気的に接続することにより、第１のＣＢＣＭ用回路によってテスト用及び参照用測定電流をそれぞれ求めることができる。

そして、テスト用測定電流と参照用測定電流との差をとることにより、上記所定の容量関連特性以外の測定電流成分を全てキャンセルすることができるため、第１のノードに付随するターゲット容量以外の寄生容量をキャンセルした精度の良いビット線容量を求めることができる。

＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。実施の形態１の微小容量測定装置は半導体基板上に形成され、ＤＲＡＭメモリセルアレイのビット線及びメモリ（セル）キャパシタの容量とをアドレス指定して測定する第１の測定機能を有する。なお、ＤＲＡＭについては、例えば、「T. Park et al. ,“Fabrication of Body-Tied FinFETs (Omega MOSFETs) Using Bulk Si Wafers,” Symp. VLSI Technology, pp.135-136, 2003.」に開示されている。

同図に示すように、第１の測定対象部であるＤＲＡＭセルアレイ１に対応して（第１の）ＣＢＣＭ用回路２、ビット線デコーダ３（第１のビット線選択部）及びワード線デコーダ４（第１のワード線選択部）が設けられる。これらＤＲＡＭセルアレイ１、ＣＢＣＭ用回路２、ビット線デコーダ３及びワード線デコーダ４は所定の半導体基板上に形成される。

ＤＲＡＭセルアレイ１はマトリクス状に複数の（第１の）メモリセルＭＣ００〜ＭＣ３３（図１では説明の都合上、４×４のメモリセルを示している。）が配置されている。メモリセルＭＣ００はアクセストランジスタＴ００と容量成分を有し情報記憶部として機能するメモリキャパシタＣ００とから構成され、アクセストランジスタＴ００のドレインは（第１の）ビット線ＢＬ０に接続され、ゲートは（第１の）ワード線ＷＬ０に接続され、ソースはメモリキャパシタＣ００の一端に接続され、メモリキャパシタＣ００の他端は接地される。

同様にして、メモリセルＭＣｉｊ（ｉ＝０〜３，ｊ＝０〜３）は、アクセストランジスタＴｉｊ及びメモリキャパシタＣｉｊから構成され、アクセストランジスタＴｉｊのドレインはビット線ＢＬｊに接続され、ゲートはワード線ＷＬｉに接続され、ソースはメモリキャパシタＣｉｊの一端に接続され、メモリキャパシタＣｉｊの他端は接地される。すなわち、複数のメモリセルＭＣ００〜ＭＣ３３は列単位にビット線ＢＬ０〜ＢＬ３に接続され、行単位にワード線ＷＬ０〜ＷＬ３に接続される。

なお、メモリキャパシタＣｉｊの他端は実際には図示しないセルプレートによって接地レベル（Ｖss）に設定される。セルプレートの電位は任意に設定可能であり、例えば、Ｖdd／２設定しても良い。ただし、Ｖddは電源電圧（電位）である。

ＣＢＣＭ用回路２は、電源電位Ｖdd，接地レベル間に直列に接続された、電流計５１、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１から構成され、ＰＭＯＳトランジスタＭＰ１はゲートにＰＭＯＳゲート電位ＧＰを受け、ＮＭＯＳトランジスタＭＮ１はゲートにＮＭＯＳゲート電位ＧＮを受ける。

このような構成のＣＢＣＭ用回路２は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１により擬似インバータを構成し、ＰＭＯＳトランジスタＭＰ１のソースとＮＭＯＳトランジスタＭＮ１のソースとの間のノードＮ１を流れる測定電流に基づき、ノードＮ１がＣＢＣＭ用信号線５３を介して電気的に接続されるターゲット容量を測定することができる。なお、電流計５１は半導体基板上に形成する必要ないため、外部の測定装置として設けられる。

図２はＣＢＣＭ用回路２の測定動作を説明するタイミング図である。同図に示すように、ＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮの入力電圧波形は、どの時間においても、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のうち、少なくとも一方はオフするように与えられる。したがって、同一時間において、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１を介して流れる貫通電流は生じない。

図２に示すように、時刻ｔ０以前のＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮが共にＨレベル電圧ＶＨの期間は、ＰＭＯＳトランジスタＭＰ１がオフ状態、ＮＭＯＳトランジスタＭＮ１がオン状態である。

その後、時刻ｔ０にＮＭＯＳゲート電位ＧＮがＬレベル電圧ＶＬに立ち下がることにより、ＮＭＯＳトランジスタＭＮ１がオフ状態となる。

時刻ｔ１〜ｔ４の間、ＰＭＯＳトランジスタＭＰ１がオンして、電源電圧（電位）ＶddからノードＮ１を介してターゲット容量に電流を供給することにより、ターゲット容量を充電する。この間、ＮＭＯＳトランジスタＭＮ１はフ状態であるため、ノードＮ１の電位は電源電位Ｖddに達する。

時刻ｔ４〜ｔ５間は、ＰＭＯＳトランジスタＭＰ１，ＮＭＯＳトランジスタＭＮ１が共にオフ状態になる。理想的には、ターゲット容量に充電された電荷は保存されるため、ノードＮ１の電位は電源電位Ｖddを維持する。

時刻ｔ５〜ｔ７間は、ＮＭＯＳトランジスタＭＮ１のみオンするため、ターゲット容量に充電された電荷は接地レベルへ放電され、ノードＮ１の電位は接地電位Ｖssに達する。

時刻ｔ８以降は、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１が共にオフ状態になる。理想的には、ターゲット容量は放電が完了したときの電位である接地電位Ｖssを維持する。

以上が動作の１周期Ｔ（ｔ０〜ｔ８での時間）で、以降、この動作を繰り返す。ＣＢＣＭ用回路２で測定（観測）するのは、周期ＴにノードＮ１を流れる電流の時間平均値Ｉｔである。今、ゲート入力波形（ＧＰ，ＧＮ）の周波数をｆ（＝１／Ｔ）とすると、ターゲット容量値Ｃt（＝Ｉｔ／（Ｖdd・ｆ））が求められる。

ビット線デコーダ３はＮＡＮＤゲートＧＢ１０〜ＧＢ１３…、トランスファゲートＴＧ１０〜ＴＧ１３…，ＴＧ２０〜ＴＧ２３…、インバータＧＢ２０〜ＧＢ２３…、及びビット信号線６１〜６６により構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ビット信号線６１にはビット線信号ｂ０、ビット信号線６２には反転ビット線信号バーｂ０、ビット信号線６３にはビット線信号ｂ１、ビット信号線６４には反転ビット線信号バーｂ１、ビット信号線６５にはビット線信号ｂ２、ビット信号線６６には反転ビット線信号バーｂ２が付与される。

３入力のＮＡＮＤゲートＧＢ１０は第１入力がビット信号線６１に、第２入力がビット信号線６３に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ１０のＰＭＯＳ入力部及びトランスファゲートＴＧ２０のＮＭＯＳ入力部に付与され、インバータＧＢ２０を介した反転出力がトランスファゲートＴＧ１０のＮＭＯＳ入力部及びトランスファゲートＴＧ２０のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ１０の一端がＣＢＣＭ用信号線５３に接続され、他端がビット線ＢＬ０に接続され、トランスファゲートＴＧ２０の一端が接地され、他端がビット線ＢＬ０に接続される。

３入力のＮＡＮＤゲートＧＢ１１は第１入力がビット信号線６２に、第２入力がビット信号線６３に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ１１のＰＭＯＳ入力部及びトランスファゲートＴＧ２１のＮＭＯＳ入力部に付与され、インバータＧＢ２１を介した反転出力がトランスファゲートＴＧ１１のＮＭＯＳ入力部及びトランスファゲートＴＧ２１のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ１１の一端がＣＢＣＭ用信号線５３に接続され、他端がビット線ＢＬ１に接続され、トランスファゲートＴＧ２１の一端が接地され、他端がビット線ＢＬ１に接続される。

３入力のＮＡＮＤゲートＧＢ１２は第１入力がビット信号線６１に、第２入力がビット信号線６４に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ１２のＰＭＯＳ入力部及びトランスファゲートＴＧ２２のＮＭＯＳ入力部に付与され、インバータＧＢ２２を介した反転出力がトランスファゲートＴＧ１２のＮＭＯＳ入力部及びトランスファゲートＴＧ２２のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ１２の一端がＣＢＣＭ用信号線５３に接続され、他端がビット線ＢＬ２に接続され、トランスファゲートＴＧ２２の一端が接地され、他端がビット線ＢＬ２に接続される。

３入力のＮＡＮＤゲートＧＢ１３は第１入力がビット信号線６２に、第２入力がビット信号線６４に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ１３のＰＭＯＳ入力部及びトランスファゲートＴＧ２３のＮＭＯＳ入力部に付与され、インバータＧＢ２３を介した反転出力がトランスファゲートＴＧ１３のＮＭＯＳ入力部及びトランスファゲートＴＧ２３のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ１３の一端がＣＢＣＭ用信号線５３に接続され、他端がビット線ＢＬ３に接続され、トランスファゲートＴＧ２３の一端が接地され、他端がビット線ＢＬ３に接続される。

このような構成のビット線デコーダ３は、ビット線信号ｂ０〜ｂ２（バーｂ０〜バーｂ２）に応じて、一つのビット線ＢＬを選択して、選択したビット線ＢＬとＣＢＣＭ用回路２のＣＢＣＭ用信号線５３とを電気的に接続し、非選択のビット線ＢＬを全て接地レベルに設定する。

例えば、ビット線信号ｂ０〜ｂ２が全て“Ｈ”の場合、ＮＡＮＤゲートＧＢ１０の出力が“Ｌ”、インバータＧＢ２０の出力が“Ｈ”となる。したがって、トランスファゲートＴＧ１０がオンし、トランスファゲートＴＧ２０がオフするため、トランスファゲートＴＧ１０を介してＣＢＣＭ用信号線５３とビット線ＢＬ０とが電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ３は、オン状態のトランスファゲートＴＧ２１〜ＴＧ２３を介して接地される。

ワード線デコーダ４は、ワード信号線７１〜７９、ＮＡＮＤゲートＧＷ１０〜ＧＷ１３，…及びインバータＧＷ２０〜ＧＷ２３，…から構成される。以降、説明の都合上、図示しているワード線デコーダ４の構成部についてのみ説明する。

ワード信号線７１にはワード線信号ａ０、ワード信号線７２には反転ワード線信号バーａ０、ワード信号線７３にはワード線信号ａ１、ワード信号線７４には反転ワード線信号バーａ１、ワード信号線７５にはワード線信号ａ２、ワード信号線７６には反転ワード線信号バーａ２、ワード信号線７７にはワード線信号ａ３、ワード信号線７８には反転ワード線信号バーａ３、ワード信号線７９にはワード線信号ａ０とワード線信号ａ３との排他的論理和信号がそれぞれ付与される。なお、ワード線信号ａ０とワード線信号ａ３との排他的論理和は、ワード線信号ａ０，ａ３を入力する排他的論理和ゲートの出力から簡単に得ることができるため、排他的論理和ゲートの図示は省略している。

３入力のＮＡＮＤゲートＧＷ１０は第１入力がワード信号線７４に、第２入力がワード信号線７６に、第３入力がワード信号線７８に接続され、その出力がインバータＧＷ２０を介してワード線ＷＬ０に付与される。

３入力のＮＡＮＤゲートＧＷ１１は第１入力がワード信号線７４に、第２入力がワード信号線７６に、第３入力がワード信号線７９に接続され、その出力がインバータＧＷ２１を介してワード線ＷＬ１に付与される。

３入力のＮＡＮＤゲートＧＷ１２は第１入力がワード信号線７４に、第２入力がワード信号線７５に、第３入力がワード信号線７８に接続され、その出力がインバータＧＷ２２を介してワード線ＷＬ２に付与される。

３入力のＮＡＮＤゲートＧＷ１３は第１入力がワード信号線７４に、第２入力がワード信号線７５に、第３入力がワード信号線７９に接続され、その出力がインバータＧＷ２３を介してワード線ＷＬ３に付与される。

このような構成のワード線デコーダ４は、ワード線信号ａ０〜ａ３（バーａ０〜バーａ３）に基づき、全てのワード線ＷＬを非活性状態の“Ｌ”（接地レベル）に設定する第１の機能と、一つのワード線ＷＬを活性状態の“Ｈ”（電源電圧Ｖdd）に他のワード線ＷＬを“Ｌ”に設定する第２の機能と、同時に２つのワード線ＷＬを選択して“Ｈ”にし他のワード線ＷＬを“Ｌ”に設定する第３の機能とを有している。

（ビット線容量の測定）
ここで、ＤＲＡＭセルアレイ１において、同列（接続されるビット線ＢＬが共通）のメモリセルＭＣにおける２つのメモリセルＭＣ間のアクセストランジスタの組をペアトランジスタと名付ける。ペアトランジスタは隣接して配置される必要はないが、共通のビット線ＢＬに接続される関係を有している。例えば、図１のペアメモリセル５２におけるアクセストランジスタＴ００とアクセストランジスタＴ１０との組をペアトランジスタとする。

以下、実施の形態１の微小容量測定装置の第１の測定機能（その１）である、ビット線ＢＬ０に付随する寄生容量であるビット線容量を測定する場合について説明する。

まず、ワード線デコーダ４の第１の機能により全てのワード線ＷＬを“Ｌ”に設定（図１の例ではワード線信号ａ１を“Ｈ”にすれば、ワード線ＷＬ０〜ＷＬ３は全て“Ｌ”となる。）する。したがって、ペアメモリセル５２のアクセストランジスタＴ００，Ｔ１０もオフ状態になる。

この状態で、ビット線信号ｂ０〜ｂ２を全て“Ｈ”にすると、ＮＡＮＤゲートＧＢ１０の出力が“Ｌ”、インバータＧＢ２０の出力が“Ｈ”となり、トランスファゲートＴＧ１０がオン、トランスファゲートＴＧ２０がオフする。その結果、ＣＢＣＭ用回路２のＣＢＣＭ用信号線５３はトランスファゲートＴＧ１０を介してビット線ＢＬ０と電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ３は、オン状態のトランスファゲートＴＧ２１〜ＴＧ２３を介して接地される。

この状態で、ＣＢＣＭ用回路２による測定動作（図２）を実行させる。このとき、ＣＢＣＭ用回路２によって充放電される対象はビット線ＢＬ０となる。すなわち、ビット線ＢＬ０に接続されるアクセストランジスタＴ００〜Ｔ３０は全てオフしているため、ＣＢＣＭ用回路２から周期的に供給、あるいは吸収される電荷は、ビット線ＢＬ０を周期的に充放電する。このときの充電電流の電流値をテスト電流値Ｉtst（テスト用測定電流）として電流計５１により測定する。

上記したテスト電流値Ｉtstの測定時には、ワード線デコーダ４により全てのワード線ＷＬ０〜ＷＬ３が“Ｌ”に設定されているため、複数のメモリセルＭＣ００〜ＭＣ３におけるメモリキャパシタＣ００〜Ｃ３３をビット線ＢＬ０〜ＢＬ３から電気的に遮断してビット容量からメモリセルＭＣ００〜ＭＣ３３の影響を完全になくすことができ、その結果、テスト電流値Ｉtstを精度良く得ることができる。

ただし、ＣＢＣＭ用回路２のノードＮ１（ＣＢＣＭ用信号線５３）は、ビット線ＢＬ０以外にも、ビット線デコーダ３の非選択部分（トランスファゲートＴＧ２１〜ＴＧ２３等）にも接続されるため、ビット線ＢＬ０と共に上記非選択部分の寄生容量に対しても充放電を行っている。すなわち、ターゲット容量であるビット線ＢＬ０以外の寄生容量α１を併せて充放電するため、テスト電流値Ｉtstに基づき得られる測定容量には上記寄生容量α１分が含まれてしまう。

そこで、上記寄生容量α１を除去すべく、図１で示した第１のテスト回路部から、ビット線ＢＬ（ＢＬ０〜ＢＬ３）における容量関連特性であるビット線ＢＬの長さのみを変更し、他の構成は第１のテスト回路部と全く同じ構成の第１の参照回路部を別途独立して設ける。ここで、第１のテスト回路部におけるビット線の長さをビット線長Ｌtst、第１の参照回路部におけるビット線ＢＬの長さをビット線長Ｌrefとする。

そして、第１の参照回路部においても第１のテスト回路部と同様にビット線ＢＬ０をターゲット容量とした設定を行って、ＣＢＣＭ用回路２を動作させ参照電流値Ｉref（参照用測定電流）を得る。参照電流値Ｉrefの測定時もテスト電流値Ｉtst測定時同様、ワード線デコーダ４により全てのワード線ＷＬ０〜ＷＬ３が“Ｌ”に設定されているため、参照電流値Ｉrefを精度良く測定することができる。

ここで、電源電圧をＶdd、図２で示したゲート電圧パルス（ＰＭＯＳゲート電位ＧＰ，ＮＭＯＳゲート電位ＧＮ）の周波数をｆとすると、次の式(1)が成立する。なお、ＣＢＣＭ用回路２の電流計５１で測定されるテスト電流値Ｉtst及び参照電流値Ｉrefは時間平均値である。

なお、式(1)において、ビット線単位容量Ｃbitは単位長さ当たりのビット線容量を意味する。式(1)に示すように、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、上記寄生容量α１をキャンセルすることができる。

式(1)より求められたビット線単位容量Ｃbitにビット線長Ｌtstを乗算することにより第１のテスト回路部におけるビット線ＢＬ０の容量を精度良く得ることができる。

このように、実施の形態１の微小容量測定装置は、第１のテスト回路部及び第１の参照回路部それぞれにおいて、ビット線デコーダ３により一つのビット線ＢＬを選択してＣＢＣＭ用回路２のノードＮ１に電気的に接続することにより、ＣＢＣＭ用回路２によってテスト電流値Ｉtst及び参照電流値Ｉrefをそれぞれ求めることができる。

そして、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、ビット線長の相違に起因する容量成分以外の測定電流成分を全てキャンセルすることができるため、ノードＮ１に付随するターゲット容量以外の寄生容量α１をキャンセルした精度の良い、ＤＲＡＭセルアレイ１におけるビット線容量を求めることができる。

（メモリキャパシタの容量測定）
（観測電流（測定電流）Ｉ1の測定）
次に、図１で示した実施の形態１の微小容量測定装置における第１のテスト回路部を用いた第１の測定機能（その２）であるメモリキャパシタの容量測定方法について説明する。

まず、ワード線信号ａ０〜ａ３を全て“Ｌ”に設定してワード線デコーダ４による第２の機能を実行させると、ワード線ＷＬ０のみ“Ｈ”となり、他のワード線ＷＬ１〜ＷＬ３はすべて“Ｌ”となる。

このとき、メモリセルＭＣ００のアクセストランジスタＴ００がオンするため、メモリキャパシタＣ００とビット線ＢＬ０とがアクセストランジスタＴ００を介して電気的に接続される。このとき、ワード線ＷＬ１〜ＷＬ３にゲートが接続されるアクセストランジスタＴ１０〜Ｔ３０はオフ状態であるため、メモリキャパシタＣ１０〜Ｃ３０はビット線ＢＬ０と電気的に接続されない。

そして、ビット線信号ｂ０〜ｂ２を全て“Ｈ”にすると、トランスファゲートＴＧ１０がオンするため、ＣＢＣＭ用回路２のＣＢＣＭ用信号線５３とビット線ＢＬ０とが電気的に接続される。このとき、他のビット線ＢＬ１〜ＢＬ３は全てオン状態のトランスファゲートＴＧ２１〜ＴＧ２３を介して接地される。

この状態で、ＣＢＣＭ用回路２による容量測定動作を実行して観測電流Ｉ1を測定すると、次の式(2)が成立する。なお、式(2)において、ＣBL0はビット線ＢＬ０のビット線容量、Ｃs00は、メモリキャパシタＣ００の容量、α１は上記した寄生容量、β１はアクセストランジスタＴ００の寄生容量である。

（観測電流Ｉ2（測定電流）の測定）
観測電流Ｉ1の測定後、ワード線信号ａ０を“Ｈ”、ワード線信号ａ１〜ａ３を“Ｌ”に変更してワード線デコーダ４による第３の機能を実行させると、ワード線ＷＬ０及びワード線ＷＬ１が“Ｈ”、それ以外のワード線ＷＬ２，ＷＬ３は“Ｌ”となる。

その結果、アクセストランジスタＴ００及びＴ１０がオン状態なり、メモリキャパシタＣ００及びＣ１０がビット線ＢＬ０に電気的に接続される。このとき、アクセストランジスタＴ２０及びＴ３０はオフ状態であるため、メモリキャパシタＣ２０及びＣ３０はビット線ＢＬ０に電気的に接続されない。なお、アクセストランジスタＴｉｊに付与する“Ｈ”レベルは、少なくとも電源電圧Ｖdd＋Ｖth（アクセストランジスタＴｉｊの閾値電圧）である方が望ましい。上記したメモリキャパシタＣ００を有するメモリセルＭＣ００と、メモリキャパシタＣ１０を有するメモリキャパシタＣ１０とがペアメモリセル５２となる。

そして、ビット線信号ｂ０〜ｂ２を全て“Ｈ”に設定すると、ＣＢＣＭ用回路２のＣＢＣＭ用信号線５３とビット線ＢＬ０とが電気的に接続される。このとき、他のビット線ＢＬ１〜ＢＬ３は接地される。

この状態で、ＣＢＣＭ用回路２による容量値測定動作を実行して観測電流Ｉ2を測定すると、次の式(3)が成立する。式(3)において、Ｃs01はメモリキャパシタＣ０１の容量、γ１はアクセストランジスタＴ１０の寄生容量である。

（観測電流Ｉ0（測定電流）の測定）
観測電流Ｉ2の測定後、ワード線信号ａ０〜ａ３を全て“Ｈ”に設定してワード線デコーダ４の第１の機能を実行させると、全てのワード線ＷＬ０〜ＷＬ３が“Ｌ”となる。そして、ビット線信号ｂ０〜ｂ２を全て“Ｈ”に設定すると、ビット線ＢＬ０とＣＢＣＭ用回路２のＣＢＣＭ用信号線５３とが電気的に接続される。このとき、他のビット線ＢＬ１〜ＢＬ３は全て接地レベル（“Ｌ”）に設定される。

この状態で、ＣＢＣＭ用回路２による容量値測定動作を実行して観測電流Ｉ0を測定すると、次の式(4)が成立する。

ここで、式(3)から式(2)を引くと、次の式(5)が得られる。

さらに、式(2)から式(4)を引くと、次の式(6)が得られる。

アクセストランジスタＴ００の寄生容量β１、アクセストランジスタＴ０１の寄生容量γ１が共に、被測定容量であるメモリセルキャパシタ容量Ｃs00等に比べ十分小さくなるように設計すれば、式(5)及び式(6)からそれぞれメモリセルキャパシタ容量Ｃs00及びＣs01を精度良く得ることができる。

このように、実施の形態１の微小容量測定装置は、第１のテスト回路部のビット線デコーダ３により一つのビット線ＢＬを選択してＣＢＣＭ用回路２のノードＮ１に電気的に接続し、ワード線デコーダ４による上記第１〜第３の機能をそれぞれの実行時のテスト用測定電流である観測電流Ｉ0、観測電流Ｉ1、及び観測電流Ｉ2に基づくことにより、複数のメモリセルのうち一つのメモリキャパシタの容量成分を精度良く求めることができる。

（ポーズリフレッシュ時間の考慮）
ここで、リフレッシュ時間と容量値測定時間との関係について考察する。ＤＲＡＭのメモリキャパシタは、アクセストランジスタの拡散層に接続して形成されるため、上記拡散層のＰＮ接合まわりでリーク電流が発生する。メモリキャパシタを電源電圧Ｖddに充電後、放置しておくと、このリーク電流により、時間経過と伴にメモリキャパシタの電位が下がり、電源電圧Ｖddよりも低くなる。

上述した式では、メモリキャパシタが充電されたときの電位を電源電圧Ｖddと仮定しているため、実際のメモリキャパシタの電位が電源電圧Ｖddよりも低下すると測定誤差の原因となる。

そこで、メモリキャパシタが電源電圧Ｖdd（第１の電圧）に充電されてから、上記リーク電流によりＶdd／２（第２の電圧）に至るまでの時間を、本明細書中において、「ポーズリフレッシュ時間」と定義すると、上述した考察結果から、図２で示したＣＢＣＭ用回路２のゲート入力パルスの周期Ｔ（所定の測定期間）を、ポーズリフレッシュ時間よりも短い期間に設定した動作条件を少なくとも満足させることにより、実施の形態１のＣＢＣＭ用回路２は精度良く測定電流を測定することができ、その結果、精度良くビット線単位容量Ｃbit、メモリセルキャパシタ容量Ｃs00を得ることができる。

（ワード線の寄生容量の測定）
（構成）
図３はこの発明の実施の形態１である微小容量測定装置の第２のテスト回路部の構成を示す回路図である。実施の形態１の微小容量測定装置はＤＲＡＭメモリセルアレイのワード線をアドレス指定して測定する第２の測定機能を有する。

同図に示すように、第２の測定対象部であるＤＲＡＭセルアレイ５に対応して（第２の）ＣＢＣＭ用回路６、ビット線デコーダ７（第２のビット線選択部）及びワード線デコーダ８（第２のワード線選択部）が設けられる。これらＤＲＡＭセルアレイ５、ＣＢＣＭ用回路６、ビット線デコーダ７及びワード線デコーダ８は所定の半導体基板上に形成される。

ＤＲＡＭセルアレイ５はマトリクス状に（第２の）メモリセルＭＣ００〜ＭＣ３３（図３では説明の都合上、４×４のメモリセルを示している。）が配置されている。メモリセルＭＣｉｊ（ｉ＝０〜３，ｊ＝０〜３）は、アクセストランジスタＴｉｊ及びメモリキャパシタＣｉｊから構成され、アクセストランジスタＴｉｊのドレインは（第２の）ビット線ＢＬｊに接続され、ゲートは（第２の）ワード線ＷＬｉに接続され、ソースはメモリキャパシタＣｉｊの一端に接続され、メモリキャパシタＣｉｊの他端は接地される。

ＣＢＣＭ用回路６は、ノードＮ２１，ノードＮ２２間に直列に接続された、電流計５４、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２から構成され、ＰＭＯＳトランジスタＭＰ２はゲートにＰＭＯＳゲート電位ＧＰを受け、ＮＭＯＳトランジスタＭＮ２はゲートにＮＭＯＳゲート電位ＧＮを受ける。なお、ノードＮ２１，Ｎ２２には後述するように所定の電位が設定される。

このような構成のＣＢＣＭ用回路６は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により擬似インバータを構成し、ＰＭＯＳトランジスタＭＰ２のソースとＮＭＯＳトランジスタＭＮ２のソースとの間のノードＮ２を流れる測定電流に基づき、ＣＢＣＭ用信号線５６を介して電気的に接続されるターゲット容量を測定することができる。なお、電流計５４は半導体基板上に形成する必要ないため、外部の測定装置として設けられる。

ＣＢＣＭ用回路６の測定動作はＣＢＣＭ用回路２と同様に図２で示したタイミングで行われる。

ワード線デコーダ８はＮＡＮＤゲートＧＷ３０〜ＧＷ３３…、トランスファゲートＴＧ３０〜ＴＧ３３…，ＴＧ４０〜ＴＧ４３…、インバータＧＢ２０〜ＧＢ２３…、及びワード信号線７１〜７６…により構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ワード信号線７１にはワード線信号ａ０、ワード信号線７２には反転ワード線信号バーａ０、ワード信号線７３にはワード線信号ａ１、ワード信号線７４には反転ワード線信号バーａ１、ワード信号線７５にはワード線信号ａ２、ワード信号線７６には反転ワード線信号バーａ２が付与される。

３入力のＮＡＮＤゲートＧＷ３０は第１入力がワード信号線７１に、第２入力がワード信号線７３に、第３入力がワード信号線７５に接続され、その出力がトランスファゲートＴＧ３０のＰＭＯＳ入力部及びトランスファゲートＴＧ４０のＮＭＯＳ入力部に付与され、インバータＧＷ４０を介した反転出力がトランスファゲートＴＧ３０のＮＭＯＳ入力部及びトランスファゲートＴＧ４０のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ３０の一端がＣＢＣＭ用信号線５６に接続され、他端がワード線ＷＬ０に接続され、トランスファゲートＴＧ４０の一端が接地され、他端がワード線ＷＬ０に接続される。

３入力のＮＡＮＤゲートＧＷ３１は第１入力がワード信号線７２に、第２入力がワード信号線７３に、第３入力がワード信号線７５に接続され、その出力がトランスファゲートＴＧ３１のＰＭＯＳ入力部及びトランスファゲートＴＧ４１のＮＭＯＳ入力部に付与され、インバータＧＷ４１を介した反転出力がトランスファゲートＴＧ３１のＮＭＯＳ入力部及びトランスファゲートＴＧ４１のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ３１の一端がＣＢＣＭ用信号線５６に接続され、他端がワード線ＷＬ１に接続され、トランスファゲートＴＧ４１の一端が接地され、他端がワード線ＷＬ１に接続される。

３入力のＮＡＮＤゲートＧＷ３２は第１入力がワード信号線７１に、第２入力がワード信号線７４に、第３入力がワード信号線７５に接続され、その出力がトランスファゲートＴＧ３２のＰＭＯＳ入力部及びトランスファゲートＴＧ４２のＮＭＯＳ入力部に付与され、インバータＧＷ４２を介した反転出力がトランスファゲートＴＧ３２のＮＭＯＳ入力部及びトランスファゲートＴＧ４２のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ３２の一端がＣＢＣＭ用信号線５６に接続され、他端がワード線ＷＬ２に接続され、トランスファゲートＴＧ４２の一端が接地され、他端がワード線ＷＬ２に接続される。

３入力のＮＡＮＤゲートＧＷ３３は第１入力がワード信号線７２に、第２入力がワード信号線７４に、第３入力がワード信号線７５に接続され、その出力がトランスファゲートＴＧ３３のＰＭＯＳ入力部及びトランスファゲートＴＧ４３のＮＭＯＳ入力部に付与され、インバータＧＷ４３を介した反転出力がトランスファゲートＴＧ３３のＮＭＯＳ入力部及びトランスファゲートＴＧ４３のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ３３の一端がＣＢＣＭ用信号線５６に接続され、他端がワード線ＷＬ３に接続され、トランスファゲートＴＧ４３の一端が接地され、他端がワード線ＷＬ３に接続される。

このような構成のワード線デコーダ８は、ワード線信号ａ０〜ｂ２（バーａ０〜バーａ２）に応じて、一つのワード線ＷＬを選択して、選択したワード線ＷＬとＣＢＣＭ用回路６のＣＢＣＭ用信号線５６とを電気的に接続し、非選択のワード線ＷＬを接地レベルに設定する。

例えば、ワード線信号ａ０〜ｂ２が全て“Ｈ”の場合、ＮＡＮＤゲートＧＷ３０の出力が“Ｌ”、インバータＧＷ４０の出力が“Ｈ”となる。したがって、トランスファゲートＴＧ３０がオンし、トランスファゲートＴＧ４０がオフするため、トランスファゲートＴＧ３０を介してＣＢＣＭ用信号線５６とワード線ＷＬ０とが電気的に接続される。このとき、非選択のワード線ＷＬ１〜ＷＬ３は、オン状態のトランスファゲートＴＧ４１〜ＴＧ４３を介して接地される。

ビット線デコーダ７は、ビット信号線６１〜６９、ＮＡＮＤゲートＧＢ３０〜ＧＢ３３，…及びインバータＧＢ４０〜ＧＢ４３，…から構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ビット信号線６１にはビット線信号ｂ０、ビット信号線６２には反転ビット線信号バーｂ０、ビット信号線６３にはビット線信号ｂ１、ビット信号線６４には反転ビット線信号バーｂ１、ビット信号線６５にはビット線信号ｂ２、ビット信号線６６には反転ビット線信号バーｂ２、ビット信号線６７にはビット線信号ｂ３、ビット信号線６８には反転ビット線信号バーｂ３、ビット信号線６９にはビット線信号ｂ０とビット線信号ｂ３との排他的論理和信号がそれぞれ付与される。なお、ビット線信号ｂ０とビット線信号ｂ３との排他的論理和は、ビット線信号ｂ０，ａ３を入力する排他的論理和ゲートの出力から簡単に得ることができるため、排他的論理和ゲートの図示は省略している。

３入力のＮＡＮＤゲートＧＢ３０は第１入力がビット信号線６４に、第２入力がビット信号線６６に、第３入力がビット信号線６８に接続され、その出力がインバータＧＢ４０を介してビット線ＢＬ０に付与される。

３入力のＮＡＮＤゲートＧＢ３１は第１入力がビット信号線６４に、第２入力がビット信号線６６に、第３入力がビット信号線６９に接続され、その出力がインバータＧＢ４１を介してビット線ＢＬ１に付与される。

３入力のＮＡＮＤゲートＧＢ３２は第１入力がビット信号線６４に、第２入力がビット信号線６５に、第３入力がビット信号線６８に接続され、その出力がインバータＧＢ４２を介してビット線ＢＬ２に付与される。

３入力のＮＡＮＤゲートＧＢ３３は第１入力がビット信号線６４に、第２入力がビット信号線６５に、第３入力がビット信号線６９に接続され、その出力がインバータＧＢ４３を介してビット線ＢＬ３に付与される。

このような構成のビット線デコーダ７は、ビット線信号ｂ０〜ｂ３（バーｂ０〜バーｂ３）に基づき、全てのビット線ＢＬを“Ｌ”（接地レベル）に設定する第１の機能と、一つのビット線ＢＬを“Ｈ”（電源電圧Ｖdd）に他のビット線ＢＬを“Ｌ”に設定する第２の機能と、同時に２つのビット線ＢＬを選択して“Ｈ”にし他のビット線ＢＬを“Ｌ”に設定する第３の機能とを有している。

（ワード線容量の測定）
以下、実施の形態１の微小容量測定装置の第２の測定機能である、第２のテスト回路部を用いてワード線ＷＬ０に付随する寄生容量であるワード線容量を測定する場合を説明する。

まず、ビット線デコーダ７の第１の機能により全てのビット線ＢＬを“Ｌ”に設定（図３の例ではビット線信号ｂ１を“Ｈ”にすれば、ビット線ＢＬ０〜ＢＬ３は全て“Ｌ”となる。）する。

この状態で、ワード線デコーダ８におけるワード線信号ａ０〜ａ２を全て“Ｈ”にすると、ＮＡＮＤゲートＧＷ３０の出力が“Ｌ”、インバータＧＷ４０の出力が“Ｈ”となり、トランスファゲートＴＧ３０がオン、トランスファゲートＴＧ４０がオフする。その結果、ＣＢＣＭ用回路６のＣＢＣＭ用信号線５６はトランスファゲートＴＧ３０を介してワード線ＷＬ０と電気的に接続される。このとき、非選択のワード線ＷＬ１〜ＷＬ３は、オン状態のトランスファゲートＴＧ４１〜ＴＧ４３を介して接地される。

この状態で、ＣＢＣＭ用回路６による測定動作を実行させる。このとき、ＣＢＣＭ用回路６によって充放電される対象はワード線ＷＬ０となる。但し、ＣＢＣＭ用回路６のＰＭＯＳトランジスタＭＰ２のソース電位であるノードＮ２１の電位を（ソース電位Ｖｓ＋微小電位ΔＶ）に設定し、ＮＭＯＳトランジスタＭＮ２のソース電位であるノードＮ２２の電位をソース電位Ｖｓに設定する。

そして、ソース電位Ｖｓを、ＤＲＡＭの実動作用の電源電圧Ｖddと接地電位Ｖssとの間で走査（スイープ）させる。例えば、Vdd=1.2V, Vss=0V とし、ΔV=0.1V と仮定した場合、走査するとは、下記(1)〜(12)で示すように電圧を変化させバイアス条件を変更することを意味する。

(1) Ｖs+ΔＶ=1.2V, Ｖs=1.1V、
(2) Ｖs+ΔＶ=1.1V, Ｖs=1.0V、
・・・・・・・・・
(11) Ｖs+ΔＶ=0.2V, Ｖs=0.1V、
(12) Ｖs+ΔＶ=0.1V, Ｖs=0V

このように走査すると、各バイアス条件では、ノードＮ２１（Ｖｓ+ΔＶ），ノードＮ２２（Ｖｓ）間のワード線容量の平均値が測定されることになる。このように走査させるのは、ワード線ＷＬの容量はＭＯＳキャパシタ容量であるため、電圧依存性を有するからである。

走査する各バイアス条件時におけるワード線容量をＣＢＣＭ用回路６によるＣＢＣＭ法により測定することにより、ワード線容量の電圧依存性を求めることができる。なお、容量測定はＮＭＯＳゲート電位ＧＮ及びＰＭＯＳゲート電位ＧＰは図２で示すタイミングで行われる。

上記したワード線信号ａ０〜ａ２，ビット線信号ｂ０〜ｂ３の信号設定によって、ＣＢＣＭ用回路６から周期的に供給、あるいは吸収される電荷は、ワード線ＷＬ０を周期的に充放電する。このときの充電電流の電流値をテスト電流値Ｉtstとして電流計５４により測定する。

ただし、ＣＢＣＭ用回路６のノードＮ２は、ワード線ＷＬ０以外にも、ワード線デコーダ８の非選択部分（トランスファゲートＴＧ４１〜ＴＧ４３等）にも接続されるため、ワード線ＷＬ０と共に上記非選択部分の寄生容量に対しても充放電を行っている。すなわち、ターゲット容量であるワード線ＷＬ０以外の寄生容量α２を併せて充放電するため、テスト電流値Ｉtstに基づき得られる測定容量には上記寄生容量α２分が含まれてしまう。

そこで、上記寄生容量α２を除去すべく、図３で示した第２のテスト回路部からワード線ＷＬ（ＷＬ０〜ＷＬ３）の長さのみを変更し、他の構成は第２のテスト回路部と全く同じ構成の第２の参照回路部を別途独立して設ける。ここで、第２のテスト回路部におけるワード線の長さをワード線長ＷＬtst、第２の参照回路部におけるワード線ＷＬの長さをワード線長ＷＬrefとする。

そして、第２の参照回路部においても第２のテスト回路部と同様にワード線ＷＬ０をターゲット容量とした設定を行って、ＣＢＣＭ用回路６を動作させ参照電流値Ｉrefを測定する。ここで電源電圧をＶdd、図２で示したゲート電圧パルス（ＰＭＯＳゲート電位ＧＰ，ＮＭＯＳゲート電位ＧＮ）の周波数をｆとすると、次の式(7)が成立する。なお、ＣＢＣＭ用回路６の電流計５４で測定されるテスト電流値Ｉtst及び参照電流値Ｉrefは時間平均値である。

なお、式(7)において、ワード線単位容量ＣWL(VW)は、ワード線ＷＬの電位がソース電位ＶＷ（＝Ｖｓ＋ΔＶ／２）のときの単位長さ当たりのワード線容量に相当し、ワード線ＷＬの電位がソース電位Ｖｓとの場合と、（Ｖｓ＋ΔＶ）との場合の容量の平均値を意味する。式(7)に示すように、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、上記寄生容量α２をキャンセルすることができる。

式(7)より求められたワード線単位容量ＣWL(VW)にワード線長ＷＬtstを乗算することにより第２のテスト回路部におけるワード線ＷＬ０の容量を精度良く得ることができる。

このように、実施の形態１の微小容量測定装置は、第２のテスト回路部及び第２の参照回路部それぞれのワード線デコーダ８により一つのワード線ＷＬを選択してＣＢＣＭ用回路６のノードＮ２に電気的に接続することにより、ＣＢＣＭ用回路６によってテスト電流値Ｉtst及び参照電流値Ｉrefをそれぞれ求めることができる。

そして、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、ワード線長の相違に起因する容量成分以外の測定電流成分を全てキャンセルすることができるため、ノードＮ２に付随するターゲット容量以外の寄生容量α２をキャンセルした精度の良い、ＤＲＡＭセルアレイ１におけるワード線容量を求めることができる。

なお、第２のテスト回路部及び第２の参照回路部におけるビット線デコーダは、全てのビット線ＢＬを所定電位に固定できれば十分であるため、図３で示したビット線デコーダ７のような構成にする必要はなく、少なくとも第１の機能が実行可能なビット線デコーダであれば良い。

このように、実施の形態１の微小容量測定装置は、第１のテスト回路部及び第１の参照回路部とを備えることにより第１の測定機能を有するため、ＤＲＡＭセルアレイにおけるビット線容量及びメモリキャパシタの容量を精度良く測定することができる。

加えて、実施の形態１の微小容量測定装置は、第２のテスト回路部及び第２の参照回路とをさらに備えることにより第２の測定機能を有するため、ＤＲＡＭセルアレイにおけるワード線容量を精度良く測定することができる。

なお、図１で示した第１のテスト回路部及び図３で示した第２のテスト回路部の各構成（ビット線デコーダ３，７，ワード線デコーダ４，８等）はあくまでも一例であって、同様な機能を有する回路であれば上記回路構成に限定されないことは勿論である。

＜実施の形態２＞
（構成）
図４はこの発明の実施の形態２である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。実施の形態２の微小容量測定装置はＳＲＡＭ（Static Random Access Memory）メモリセルアレイのビット線容量をアドレス指定して測定する第１の測定機能を有する。

同図に示すように、第１の測定対象部であるＳＲＡＭセルアレイ１１に対応して（第１の）ＣＢＣＭ用回路１２、ビット線デコーダ１３（第１のビット線選択部）及びワード線デコーダ（第２のワード線選択部：図示せず）が設けられる。これらＳＲＡＭセルアレイ１１、ＣＢＣＭ用回路１２、ビット線デコーダ１３及び図示しないワード線デコーダは所定の半導体基板上に形成される。

ＳＲＡＭセルアレイ１１はマトリクス状にメモリセルＳＣ００〜ＳＣ１２（図４では説明の都合上、３×２のメモリセルを示している。）が配置されている。メモリセルＳＣ００〜ＳＣ１２は、それぞれＰＭＯＳトランジスタＱ１，Ｑ３及びＮＭＯＳトランジスタＱ２，Ｑ４〜Ｑ６から構成される。ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２によりＣＭＯＳ構成のインバータＩＧ１が形成され、ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４によりＣＭＯＳ構成のインバータＩＧ２が形成される。これらのインバータＩＧ１及びＩＧ２は互いに交叉接続され、インバータＩＧ１の出力（インバータＩＧ２の入力）がＮＭＯＳトランジスタＱ５の一方電極に接続され、インバータＩＧ１の入力（インバータＩＧ２の出力）がＮＭＯＳトランジスタＱ６の一方電極に接続される。

そして、メモリセルＳＣ００〜ＳＣ０２のＮＭＯＳトランジスタＱ５及びＱ６のゲートはワード線ＷＬ０に接続され、メモリセルＳＣ１０〜ＳＣ１２のＮＭＯＳトランジスタＱ５及びＱ６のゲートはワード線ＷＬ１に接続され、メモリセルＳＣ００，ＳＣ１０のＮＭＯＳトランジスタＱ５及びＱ６の他方電極はビット線ＢＬ０及びＢＬ１にそれぞれ接続され、メモリセルＳＣ０１，ＳＣ１１のＮＭＯＳトランジスタＱ５及びＱ６の他方電極はビット線ＢＬ２及びＢＬ３にそれぞれ接続され、メモリセルＳＣ０２，ＳＣ１２のＮＭＯＳトランジスタＱ５及びＱ６の他方電極はビット線ＢＬ４及びＢＬ５にそれぞれ接続される。

ＣＢＣＭ用回路１２は、電源電位Ｖdd，接地レベル間に直列に接続された、電流計５７、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３から構成され、ＰＭＯＳトランジスタＭＰ３はゲートにＰＭＯＳゲート電位ＧＰを受け、ＮＭＯＳトランジスタＭＮ３はゲートにＮＭＯＳゲート電位ＧＮを受ける。

このような構成のＣＢＣＭ用回路１２は、図１で示したＣＢＣＭ用回路２と同様、ＰＭＯＳトランジスタＭＰ３のソースとＮＭＯＳトランジスタＭＮ３のソースとの間のノードＮ１を流れる測定電流に基づき、ＣＢＣＭ用信号線５８を介して電気的に接続されるターゲット容量を測定することができる。

ビット線デコーダ１３はＮＡＮＤゲートＧＢ５０〜ＧＢ５４、トランスファゲートＴＧ５０〜ＴＧ５４…，ＴＧ６０〜ＴＧ６４…、インバータＧＢ６０〜ＧＢ６４…、及びビット信号線６１〜６６により構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ビット信号線６１にはビット線信号ｂ０、ビット信号線６２には反転ビット線信号バーｂ０、ビット信号線６３にはビット線信号ｂ１、ビット信号線６４には反転ビット線信号バーｂ１、ビット信号線６５にはビット線信号ｂ２、ビット信号線６６には反転ビット線信号バーｂ２が付与される。

３入力のＮＡＮＤゲートＧＢ５０は第１入力がビット信号線６１に、第２入力がビット信号線６３に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ５０のＰＭＯＳ入力部及びトランスファゲートＴＧ６０のＮＭＯＳ入力部に付与され、インバータＧＢ６０を介した反転出力がトランスファゲートＴＧ５０のＮＭＯＳ入力部及びトランスファゲートＴＧ６０のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ５０の一端がＣＢＣＭ用信号線５８に接続され、他端がビット線ＢＬ０に接続され、トランスファゲートＴＧ６０の一端が接地され、他端がビット線ＢＬ０に接続される。

３入力のＮＡＮＤゲートＧＢ５１は第１入力がビット信号線６２に、第２入力がビット信号線６３に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ５１のＰＭＯＳ入力部及びトランスファゲートＴＧ６１のＮＭＯＳ入力部に付与され、インバータＧＢ６１を介した反転出力がトランスファゲートＴＧ５１のＮＭＯＳ入力部及びトランスファゲートＴＧ６１のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ５１の一端がＣＢＣＭ用信号線５８に接続され、他端がビット線ＢＬ１に接続され、トランスファゲートＴＧ６１の一端が接地され、他端がビット線ＢＬ１に接続される。

３入力のＮＡＮＤゲートＧＢ５２は第１入力がビット信号線６１に、第２入力がビット信号線６４に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ５２のＰＭＯＳ入力部及びトランスファゲートＴＧ６２のＮＭＯＳ入力部に付与され、インバータＧＢ６２を介した反転出力がトランスファゲートＴＧ５２のＮＭＯＳ入力部及びトランスファゲートＴＧ６２のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ５２の一端がＣＢＣＭ用信号線５８に接続され、他端がビット線ＢＬ２に接続され、トランスファゲートＴＧ６２の一端が接地され、他端がビット線ＢＬ２に接続される。

３入力のＮＡＮＤゲートＧＢ５３は第１入力がビット信号線６２に、第２入力がビット信号線６４に、第３入力がビット信号線６５に接続され、その出力がトランスファゲートＴＧ５３のＰＭＯＳ入力部及びトランスファゲートＴＧ６３のＮＭＯＳ入力部に付与され、インバータＧＢ６３を介した反転出力がトランスファゲートＴＧ５３のＮＭＯＳ入力部及びトランスファゲートＴＧ６３のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ５３の一端がＣＢＣＭ用信号線５８に接続され、他端がビット線ＢＬ３に接続され、トランスファゲートＴＧ６３の一端が接地され、他端がビット線ＢＬ３に接続される。

３入力のＮＡＮＤゲートＧＢ５４は第１入力がビット信号線６１に、第２入力がビット信号線６３に、第３入力がビット信号線６６に接続され、その出力がトランスファゲートＴＧ５４のＰＭＯＳ入力部及びトランスファゲートＴＧ６４のＮＭＯＳ入力部に付与され、インバータＧＢ６４を介した反転出力がトランスファゲートＴＧ５４のＮＭＯＳ入力部及びトランスファゲートＴＧ６４のＰＭＯＳ入力部に付与される。そして、トランスファゲートＴＧ５４の一端がＣＢＣＭ用信号線５８に接続され、他端がビット線ＢＬ４に接続され、トランスファゲートＴＧ６４の一端が接地され、他端がビット線ＢＬ４に接続される。

なお、ビット線デコーダ１３内において、ＳＲＡＭセルアレイ１１のビット線ＢＬ５に対応して、上記と同様な３入力ＮＡＮＤゲート、インバータ、２つのトランスファゲートが設けられるが、説明の都合上、図示は省略している。

このような構成のビット線デコーダ１３は、ビット線信号ｂ０〜ｂ２（バーｂ０〜バーｂ２）に応じて、一つのビット線ＢＬを選択して、選択したビット線ＢＬとＣＢＣＭ用回路１２のＣＢＣＭ用信号線５８とを電気的に接続し、非選択のビット線ＢＬを接地レベルに設定する。

例えば、ビット線信号ｂ０〜ｂ２が全て“Ｈ”の場合、ＮＡＮＤゲートＧＢ５０の出力が“Ｌ”、インバータＧＢ６０の出力が“Ｈ”となる。したがって、トランスファゲートＴＧ５０がオンし、トランスファゲートＴＧ６０がオフするため、トランスファゲートＴＧ５０を介してＣＢＣＭ用信号線５８とビット線ＢＬ０とが電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ５は、オン状態のトランスファゲートＴＧ６１〜ＴＧ６４等を介して接地される。

図示しないワード線デコーダは、全てのワード線を非選択（“Ｌ”）に設定する全非選択機能を有する。例えば、上記全非選択機能を有する実動作用のワード線デコーダと等価なデコーダを用いても良い。

（ビット線容量の測定）
以下、実施の形態２の微小容量測定装置の第１の測定機能である、ビット線ＢＬ０の容量を測定する機能について説明する。

まず、ワード線デコーダの全非選択機能により全てのワード線ＷＬを“Ｌ”に設定する。この状態で、ビット線信号ｂ０〜ｂ２を全て“Ｈ”にすると、ＮＡＮＤゲートＧＢ５０の出力が“Ｌ”、インバータＧＢ６０の出力が“Ｈ”となり、トランスファゲートＴＧ５０がオン、トランスファゲートＴＧ６０がオフする。その結果、ＣＢＣＭ用回路１２のＣＢＣＭ用信号線５８はトランスファゲートＴＧ５０を介してビット線ＢＬ０と電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ５は、オン状態のトランスファゲートＴＧ６１〜ＴＧ６４等を介して接地される。

この状態で、図２で示すタイミングでＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮを与えることにより、ＣＢＣＭ用回路１２による測定動作を実行させる。このとき、ＣＢＣＭ用回路１２によって充放電される対象はビット線ＢＬ０となる。すなわち、ビット線ＢＬ０に接続される各メモリセルＳＣｘ（ｘ＝０，１，…）０のＮＭＯＳトランジスタＱ５は全てオフしているため、ＣＢＣＭ用回路１２から周期的に供給、あるいは吸収される電荷は、ビット線ＢＬ０を周期的に充放電する。このときの充電電流の電流値をテスト電流値Ｉtstとして電流計５７により測定する。

ただし、ＣＢＣＭ用回路１２のノードＮ１は、ビット線ＢＬ０以外にも、ビット線デコーダ１３の非選択部分（トランスファゲートＴＧ６１〜ＴＧ６４等）にも接続されるため、ビット線ＢＬ０と共に非選択部分の寄生容量に対しても充放電を行っている。すなわち、ターゲット容量であるビット線ＢＬ０以外の寄生容量α３を併せて充放電するため、テスト電流値Ｉtstに基づき得られる測定容量には上記寄生容量α３分が含まれてしまう。

そこで、上記寄生容量α３を除去すべく、図４で示した第１のテスト回路部からビット線ＢＬの長さのみを変更し、他の構成は図４で示した第１のテスト回路部と全く同じ構成の第１の参照回路部を別途独立して設ける。ここで、第１のテスト回路部におけるビット線の長さをビット線長Ｌtst、第１の参照回路部におけるビット線ＢＬの長さをビット線長Ｌrefとする。

そして、第１の参照回路部においても第１のテスト回路部と同様にビット線ＢＬ０をターゲット容量とした設定を行って、ＣＢＣＭ用回路１２を動作させ参照電流値Ｉrefを測定する。ここで、電源電圧をＶdd、図２で示したゲート電圧パルス（ＰＭＯＳゲート電位ＧＰ，ＮＭＯＳゲート電位ＧＮ）の周波数をｆとすると、次の式(8)が成立する。なお、ＣＢＣＭ用回路１２の電流計５７で測定されるテスト電流値Ｉtst及び参照電流値Ｉrefは時間平均値である。

なお、式(8)において、ビット線単位容量ＣbitはＳＲＡＭセルアレイ１１における単位長さ当たりのビット線容量を意味する。式(8)に示すように、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、上記寄生容量α３をキャンセルすることができる。

式(8)より求められたビット線単位容量Ｃbitにビット線長Ｌtstを乗算することにより実施の形態２の第１のテスト回路部におけるビット線ＢＬ０の容量を精度良く得ることができる。

このように、実施の形態２の微小容量測定装置は、第１の測定機能によってテスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、ビット線長の相違に起因する容量成分以外の測定電流成分を全てキャンセルすることができるため、ノードＮ１に付随するターゲット容量以外の寄生容量α３をキャンセルした精度の良い、ＳＲＡＭセルアレイ１１におけるビット線容量を求めることができる。

（ワード線容量の測定）
ＳＲＡＭセルアレイ１１のビット線ＢＬ及びワード線ＷＬに対し、図３で示すビット線デコーダ７、ワード線デコーダ８を設ける等の図３の構成相当の第２のテスト回路部及び第２の参照回路部を設けることにより、実施の形態２の微小容量測定装置にも第２の測定機能を具備することもでき、この場合、実施の形態１と同様な方法でワード線容量を測定することが可能である。

＜実施の形態３＞
（構成）
図５はこの発明の実施の形態３である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。実施の形態３の微小容量測定装置はＭＲＡＭ（Magnetoresistive Random Access Memory）メモリセルアレイのビット線をアドレス指定して測定する第１の測定機能を有する。なお、ＭＲＡＭについては、例えば、「A. R. Sitaram et al. ,“A 0.18 μm Logic-based MRAM Technology for High Performance Non-volatile Memory Applications,” Symp. VLSI Technology, pp.15-16, 2003.」に開示されている。

同図に示すように、第１の測定対象部であるＭＲＡＭセルアレイ２１に対応して（第１の）ＣＢＣＭ用回路２２、ビット線デコーダ２３（第１のビット線選択部）及びワード線デコーダ（第１のワード線選択部：図示せず）が設けられる。これらＭＲＡＭセルアレイ２１、ＣＢＣＭ用回路２２、ビット線デコーダ２３及びワード線デコーダ（図示せず）は所定の半導体基板上に形成される。

ＭＲＡＭセルアレイ２１はマトリクス状にメモリセルＳＣ００〜ＳＣ１２（図５では説明の都合上、５×３のメモリセルを示している。）が配置されている。メモリセルＮＣ００〜ＮＣ２４は、それぞれＮＭＯＳトランジスタＴＲ１及び磁気トンネル抵抗素子ＭＲ１から構成される。ＮＭＯＳトランジスタＴＲ１の一方電極と磁気トンネル抵抗素子ＭＲ１の他端（ノードＮ１２）とが接続される。

そして、メモリセルＮＣ００〜ＮＣ０４のＮＭＯＳトランジスタＴＲ１のゲートはワード線ＷＬ０に接続され、メモリセルＮＣ１０〜ＮＣ１４のＮＭＯＳトランジスタＴＲ１のゲートはワード線ＷＬ１に接続され、メモリセルＮＣ２０〜ＮＣ２４のＮＭＯＳトランジスタＴＲ１のゲートはワード線ＷＬ２に接続され、メモリセルＮＣ００〜ＮＣ２０の磁気トンネル抵抗素子ＭＲ１の一端（ノードＮ１１）とビット線ＢＬ０とが接続され、メモリセルＮＣ０１〜ＮＣ２１の磁気トンネル抵抗素子ＭＲ１の一端とビット線ＢＬ１とが接続され、メモリセルＮＣ０２〜ＮＣ２２の磁気トンネル抵抗素子ＭＲ１の一端とビット線ＢＬ２とが接続され、メモリセルＮＣ０３〜ＮＣ２３の磁気トンネル抵抗素子ＭＲ１の一端とビット線ＢＬ３とが接続され、メモリセルＮＣ０４〜ＮＣ２４の磁気トンネル抵抗素子ＭＲ１の一端とビット線ＢＬ３とが接続される。

さらに、メモリセルＮＣ００〜ＮＣ０４の磁気トンネル抵抗素子ＭＲ１に対応してディジット線ＤＬ０が設けられ、ディジット線ＤＬ０とビット線ＢＬ０〜ＢＬ４との交差点近傍に各磁気トンネル抵抗素子ＭＲ１が配設され、メモリセルＮＣ１０〜ＮＣ１４の磁気トンネル抵抗素子ＭＲ１に対応してディジット線ＤＬ１が設けられ、ディジット線ＤＬ１とビット線ＢＬ０〜ＢＬ４との交差点近傍に各磁気トンネル抵抗素子ＭＲ１が配設され、メモリセルＮＣ２０〜ＮＣ２４の磁気トンネル抵抗素子ＭＲ１に対応してディジット線ＤＬ２が設けられ、ディジット線ＤＬ２とビット線ＢＬ０〜ＢＬ４との交差点近傍に各磁気トンネル抵抗素子ＭＲ１が配設される。なお、磁気トンネル抵抗素子ＭＲ１はディジット線ＤＬ０〜ＤＬ２とは電気的に接続されていない。

磁気トンネル抵抗素子ＭＲ１の磁気トンネル接合に情報を書き込むために、ビット線ＢＬとディジット線ＤＬにそれぞれ電流を流すと、各線のまわりに磁界が発生し、各線の交差点では、磁界が重なり合うので、磁界が大きくなり、この磁界が磁気トンネル抵抗素子ＭＲ１への書き込みに使われる。すなわち、ディジット線ＤＬは、書き込みのための磁界を発生するのに寄与する金属配線である。

そして、メモリセルＮＣ００〜ＮＣ２０のＮＭＯＳトランジスタＴＲ１の他方電極が制御線ＶＧＬ０に接続され、メモリセルＮＣ０１〜ＮＣ２１のＮＭＯＳトランジスタＴＲ１の他方電極が制御線ＶＧＬ１に接続され、メモリセルＮＣ０２〜ＮＣ２２のＮＭＯＳトランジスタＴＲ１の他方電極が制御線ＶＧＬ２に接続され、メモリセルＮＣ０３〜ＮＣ２３のＮＭＯＳトランジスタＴＲ１の他方電極が制御線ＶＧＬ３に接続され、メモリセルＮＣ０４〜ＮＣ２４のＮＭＯＳトランジスタＴＲ１の他方電極が制御線ＶＧＬ３に接続される。

制御線ＶＧＬには、読み出し時に各メモリセルＮＣのＮＭＯＳトランジスタＴＲ１のソース（あるいは、ドレイン）に与えられる電圧が付与される。選択されたアドレスのメモリセルの磁気トンネル抵抗素子ＭＲ１の磁気トンネル接合に電流を流し、その電流が制御線ＶＧＬを介してセンスアンプにより検知増幅されることにより読み出しが行われる。

ＣＢＣＭ用回路２２は、電源電位Ｖdd，接地レベル間に直列に接続された、電流計５９、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４から構成され、ＰＭＯＳトランジスタＭＰ４はゲートにＰＭＯＳゲート電位ＧＰを受け、ＮＭＯＳトランジスタＭＮ４はゲートにＮＭＯＳゲート電位ＧＮを受ける。

このような構成のＣＢＣＭ用回路２２は、図１で示したＣＢＣＭ用回路２と同様、ＰＭＯＳトランジスタＭＰ４のソースとＮＭＯＳトランジスタＭＮ４のソースとの間のノードＮ１を流れる測定電流に基づき、ＣＢＣＭ用信号線８０を介して電気的に接続されるターゲット容量を測定することができる。

ビット線デコーダ２３はＮＡＮＤゲートＧＢ７０〜ＧＢ７４…、トランスファゲートＴＧ７０〜ＴＧ７４…，ＴＧ８０〜ＴＧ８４…、インバータＧＢ８０〜ＧＢ８４…、及びビット信号線６１〜６６により構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ビット信号線６１にはビット線信号ｂ０、ビット信号線６２には反転ビット線信号バーｂ０、ビット信号線６３にはビット線信号ｂ１、ビット信号線６４には反転ビット線信号バーｂ１、ビット信号線６５にはビット線信号ｂ２、ビット信号線６６には反転ビット線信号バーｂ２が付与される。

３入力のＮＡＮＤゲートＧＢ７０〜ＧＢ７４のビット信号線６１〜６６に対する接続関係は、図４で示した実施の形態２のＮＡＮＤゲートＧＢ５０〜ＧＢ５４の信号線６１〜６６に対する接続関係と同様である。

ＮＡＮＤゲートＧＢ７ｋ（ｋ＝０〜４）とインバータＧＢ８ｋ、トランスファゲートＴＧ７ｋ及びＴＧ８ｋとの関係は、図４で示した実施の形態２のＮＡＮＤゲートＧＢ５ｋとインバータＧＢ６ｋ、トランスファゲートＴＧ５ｋ及びＴＧ６ｋとの関係と同様である。

トランスファゲートＴＧ７０〜ＴＧ７４及びＴＧ８０〜ＴＧ８４とビット線ＢＬ０〜ＢＬ４との関係は、図４で示した実施の形態２のトランスファゲートＴＧ５０〜ＴＧ５４及びトランスファゲートＴＧ６０〜ＴＧ６４とビット線ＢＬ０〜ＢＬ４との関係と同様である。

このような構成のビット線デコーダ２３は、ビット線信号ｂ０〜ｂ２（バーｂ０〜バーｂ２）に応じて、一つのビット線ＢＬを選択して、選択されたビット線ＢＬとＣＢＣＭ用回路２２のＣＢＣＭ用信号線８０とを電気的に接続し、非選択のビット線ＢＬを接地レベルに設定する回路である。

図示しないワード線デコーダは、全てのワード線を非選択（“Ｌ”）に設定する全非選択機能を有する。例えば、上記全非選択機能を有する実動作用のワード線デコーダと等価なデコーダを用いても良い。

（ビット線容量の測定）
以下、実施の形態３の微小容量測定装置の第１の測定機能である、ビット線ＢＬ０の容量を測定する機能について説明する。

まず、ワード線デコーダの全非選択機能により全てのワード線ＷＬを“Ｌ”に設定する。

磁気トンネル抵抗素子ＭＲ１はノードＮ１１，Ｎ１２間に電位差があると電流が流れる。メモリセルＮＣ００〜ＮＣ２１の磁気トンネル抵抗素子ＭＲ１はビット線ＢＬ０とノードＮ１１で接続しているため、ビット線ＢＬ０のＣＢＣＭ充電電流が磁気トンネル抵抗素子ＭＲ１を通じてリークすると、測定誤差の原因となる。そこで、上記全非選択機能によりワード線ＷＬ０〜ＷＬ２を“Ｌ”にし全てのＮＭＯＳトランジスタＴＲ１をオフ状態にしノードＮ１２をフローティング状態することにより、磁気トンネル抵抗素子ＭＲ１に電流が流れないようにしている。

この状態で、ビット線信号ｂ０〜ｂ２を全て“Ｈ”にすると、ＮＡＮＤゲートＧＢ７０の出力が“Ｌ”、インバータＧＢ８０の出力が“Ｈ”となり、トランスファゲートＴＧ７０がオン、トランスファゲートＴＧ８０がオフする。その結果、ＣＢＣＭ用回路２２はＣＢＣＭ用信号線８０及びトランスファゲートＴＧ７０を介してビット線ＢＬ０と電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ４は、オン状態のトランスファゲートＴＧ８１〜ＴＧ８４を介して接地される。

この状態で、図２で示すタイミングでＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮを与えることにより、ＣＢＣＭ用回路２２による測定動作を実行させる。このとき、ＣＢＣＭ用回路２２によって充放電される対象はビット線ＢＬ０となり、ＣＢＣＭ用回路２２から周期的に供給、あるいは吸収される電荷は、ビット線ＢＬ０を周期的に充放電する。このときの充電電流の電流値をテスト電流値Ｉtstとして電流計５９により測定する。

ただし、ＣＢＣＭ用回路２２のノードＮ１は、ビット線ＢＬ０以外にも、ビット線デコーダ２３の非選択部分（トランスファゲートＴＧ８１〜ＴＧ８４等）にも接続されるため、ビット線ＢＬ０と共に非選択部分の寄生容量に対しても充放電を行っている。すなわち、ターゲット容量であるビット線ＢＬ０以外の寄生容量α４を併せて充放電するため、テスト電流値Ｉtstに基づき得られる測定容量には上記寄生容量α４分が含まれてしまう。

そこで、上記寄生容量α４を除去すべく、図５で示した第１のテスト回路部からビット線ＢＬの長さのみを変更し、他の構成は第１のテスト回路部と全く同じ構成の第１の参照回路部を別途独立して設ける。ここで、第１のテスト回路部におけるビット線の長さをビット線長Ｌtst、第１の参照回路部におけるビット線ＢＬの長さをビット線長Ｌrefとする。

そして、第１の参照回路部においても第１のテスト回路部と同様にビット線ＢＬ０をターゲット容量とした設定を行って、ＣＢＣＭ用回路２２を動作させ参照電流値Ｉrefを測定する。ここで、電源電圧をＶdd、図２で示したゲート電圧パルス（ＰＭＯＳゲート電位ＧＰ，ＮＭＯＳゲート電位ＧＮ）の周波数をｆとすると、次の式(9)が成立する。なお、ＣＢＣＭ用回路２２の電流計５９で測定されるテスト電流値Ｉtst及び参照電流値Ｉrefは時間平均値である。

なお、式(9)において、ビット線単位容量ＣbitはＭＲＡＭセルアレイ２１における単位長さ当たりのビット線容量を意味する。式(9)に示すように、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、上記寄生容量α４をキャンセルすることができる。

式(9)より求められたビット線単位容量Ｃbitにビット線長Ｌtstを乗算することにより第１のテスト回路部におけるビット線ＢＬ０の容量を精度良く得ることができる。

このように、実施の形態３の微小容量測定装置は、第１の測定機能によってテスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、ビット線長の相違に起因する容量成分以外の測定電流成分を全てキャンセルすることができるため、ノードＮ１に付随するターゲット容量以外の寄生容量α４をキャンセルした精度の良い、ＭＲＡＭセルアレイ２１におけるビット線容量を求めることができる。

（ワード線容量の測定）
ＭＲＡＭセルアレイ２１のビット線ＢＬ及びワード線ＷＬに対し、図３で示すビット線デコーダ７、ワード線デコーダ８を設ける等の図３相当の第２のテスト回路部及び第２の参照回路部を設け第２の測定機能を具備することにより、実施の形態３においても実施の形態１と同様な方法でワード線容量を測定することが可能である。

＜実施の形態４＞
（構成）
図６はこの発明の実施の形態４である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。実施の形態４の微小容量測定装置はＤＲＡＭ等のセンスアンプに接続するビット線容量をアドレス指定して測定する第１の測定機能を有する。

同図に示すように、第１の測定対象部であるセンスアンプ群３１に対応して（第１の）ＣＢＣＭ用回路３２、及びビット線デコーダ３３（第１のビット線選択部）が設けられる。これらセンスアンプ群３１、ＣＢＣＭ用回路３２及びビット線デコーダ３３は所定の半導体基板上に形成される。

センスアンプ群３１は複数のビット線ＢＬのうち、隣接する一組のビット線対ＢＬｉ，ＢＬ（ｉ＋１）（ｉ＝０，２，…）間に少なくとも一つのセンスアンプＳＡが設けられる。図６では説明の都合上、ビット線ＢＬ０，ＢＬ１間に設けられる一つのセンスアンプＳＡ０、ビット線ＢＬ２，ＢＬ３間に設けられる一つのセンスアンプＳＡ１のみ図示している。

各センスアンプＳＡｊ（ｊ＝０，１，…）は、ＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２からなるＣＭＯＳ構成のインバータＩＧ１１と、ＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４からなるＣＭＯＳ構成のインバータＩＧ１２との交差接続により形成される。ＰＭＯＳトランジスタＱ１１，Ｑ１３のソースはノードＮ３に接続され、ＮＭＯＳトランジスタＱ１２，Ｑ１４のソースはノードＮ４に接続される。

そして、センスアンプＳＡ０及びＳＡ１のインバータＩＧ１２の入力（インバータＩＧ１１の出力）がビット線ＢＬ０及びＢＬ２にそれぞれ接続され、センスアンプＳＡ０及びＳＡ１のインバータＩＧ１１の入力（インバータＩＧ１２の出力）がビット線ＢＬ１及びＢＬ３に接続される。

ＣＢＣＭ用回路３２は、電源電位Ｖdd，接地レベル間に直列に接続された、電流計８１、ＰＭＯＳトランジスタＭＰ５及びＮＭＯＳトランジスタＭＮ５から構成され、ＰＭＯＳトランジスタＭＰ５はゲートにＰＭＯＳゲート電位ＧＰを受け、ＮＭＯＳトランジスタＭＮ５はゲートにＮＭＯＳゲート電位ＧＮを受ける。

このような構成のＣＢＣＭ用回路３２は、図１で示したＣＢＣＭ用回路２と同様、ＰＭＯＳトランジスタＭＰ５のソースとＮＭＯＳトランジスタＭＮ５のソースとの間のノードＮ１の測定電流に基づき、ＣＢＣＭ用信号線８７を介して電気的に接続されるターゲット容量を測定することができる。

ビット線デコーダ３３はＮＡＮＤゲートＧＢ９０〜ＧＢ９３、トランスファゲートＴＧ９０〜ＴＧ９３…，ＴＧ１００〜ＴＧ１０３…、インバータＧＢ１００〜ＧＢ１０３…、及びビット信号線６１〜６６…により構成される。以降、説明の都合上、図示されている構成部についてのみ説明する。

ビット信号線６１にはビット線信号ｂ０、ビット信号線６２には反転ビット線信号バーｂ０、ビット信号線６３にはビット線信号ｂ１、ビット信号線６４には反転ビット線信号バーｂ１、ビット信号線６５にはビット線信号ｂ２、ビット信号線６６には反転ビット線信号バーｂ２が付与される。

３入力のＮＡＮＤゲートＧＢ９０〜ＧＢ９４のビット信号線６１〜６６に対する接続関係は、図１で示した実施の形態１のＮＡＮＤゲートＧＢ１０〜ＧＢ１４の信号線６１〜６６に対する接続関係と同様である。

ＮＡＮＤゲートＧＢ９ｋ（ｋ＝０〜３）とインバータＧＢ１０ｋ、トランスファゲートＴＧ９ｋ及びＴＧ１０ｋとの関係は、図１で示した実施の形態１のＮＡＮＤゲートＧＢ１ｋとインバータＧＢ２ｋ、トランスファゲートＴＧ１ｋ及びＴＧ２ｋとの関係と同様である。

トランスファゲートＴＧ９０〜ＴＧ９３及びＴＧ１００〜ＴＧ１０３とビット線ＢＬ０〜ＢＬ３との関係は、図１で示した実施の形態１のトランスファゲートＴＧ１０〜ＴＧ１３及びトランスファゲートＴＧ２０〜ＴＧ２３とビット線ＢＬ０〜ＢＬ３との関係と同様である。

ただし、ビット線デコーダ３３は、トランスファゲートＴＧ１００〜ＴＧ１０３の一端は接地レベルではなく設定電圧Ｖｒが付与される点において、実施の形態１のビット線デコーダ３とは異なる。なお、設定電圧Ｖｒは実際のセンスアンプの動作電圧に応じて適宜設定される。

このような構成のビット線デコーダ３３は、ビット線信号ｂ０〜ｂ２（バーｂ０〜バーｂ２）に応じて、一つのビット線ＢＬを選択して、選択したビット線ＢＬとＣＢＣＭ用回路３２のＣＢＣＭ用信号線８７とを電気的に接続し、非選択のビット線ＢＬを設定電圧Ｖｒに設定する回路である。

（ビット線容量の測定）
以下、実施の形態４の微小容量測定装置の第１の測定機能である、ビット線ＢＬ０の容量を測定する機能について説明する。

まず、ノードＮ３及びノードＮ４をフローティング状態に設定する。本来のセンスアンプＳＡであれば、ノードＮ３は電源電圧Ｖdd、ノードＮ４は接地電位Ｖssに設定されるが、第１のテスト回路部では、測定中にセンスアンプＳＡが能動的に動作するのを防止すべく、ノードＮ３及びノードＮ４をフローティング状態に設定する。そして、設定電圧ＶｒをＶdd／２に設定する。この設定電圧ＶｒはＤＲＡＭの実動作時の設定電位に相当する。

この状態で、ビット線信号ｂ０〜ｂ２を全て“Ｈ”にすると、ＮＡＮＤゲートＧＢ９０の出力が“Ｌ”、インバータＧＢ１００の出力が“Ｈ”となり、トランスファゲートＴＧ９０がオン、トランスファゲートＴＧ１００がオフする。その結果、ＣＢＣＭ用回路３２はＣＢＣＭ用信号線８７及びトランスファゲートＴＧ９０を介してビット線ＢＬ０と電気的に接続される。このとき、非選択のビット線ＢＬ１〜ＢＬ３は、オン状態のトランスファゲートＴＧ１０１〜ＴＧ１０３を介して設定電圧Ｖｒ（＝Ｖdd／２）に設定される。

この状態で、図２で示すタイミングでＰＭＯＳゲート電位ＧＰ及びＮＭＯＳゲート電位ＧＮを与えることにより、ＣＢＣＭ用回路３２による測定動作を実行させる。このとき、ＣＢＣＭ用回路３２によって充放電される対象はビット線ＢＬ０となり、ＣＢＣＭ用回路３２から周期的に供給、あるいは吸収される電荷は、ビット線ＢＬ０を周期的に充放電する。このときの充電電流の電流値をテスト電流値Ｉtstとして電流計８１により測定する。

ただし、ＣＢＣＭ用回路３２のノードＮ１は、ビット線ＢＬ０以外にも、ビット線デコーダ３３の非選択部分（トランスファゲートＴＧ１０１〜ＴＧ１０３等）にも接続されるため、ビット線ＢＬ０と共に上記非選択部分の寄生容量に対しても充放電を行っている。すなわち、ターゲット容量であるビット線ＢＬ０以外の寄生容量α５を併せて充放電するため、テスト電流値Ｉtstに基づき得られる測定容量には上記寄生容量α５分が含まれてしまう。

そこで、上記寄生容量α５を除去すべく、図６で示した第１のテスト回路部から一組のビット線対ＢＬ０，ＢＬ１間に設けられるセンスアンプ数（所定の容量関連特性）のみを変更し、他の構成は第１のテスト回路部と全く同じ構成の第１の参照回路部を別途独立して設ける。

ここで、第１のテスト回路部におけるビット線対間のセンスアンプ数をテスト用センスアンプ数Ｎtst、第１の参照回路部におけるビット線対間のセンスアンプ数を参照用センスアンプ数Ｎrefとする。

そして、第１の参照回路部においても第１のテスト回路部と同様にビット線ＢＬ０をターゲット容量とした設定を行って、ＣＢＣＭ用回路３２を動作させ参照電流値Ｉrefを測定する。ここで、電源電圧をＶdd、図２で示したゲート電圧パルス（ＰＭＯＳゲート電位ＧＰ，ＮＭＯＳゲート電位ＧＮ）の周波数をｆとすると、次の式(10)が成立する。なお、ＣＢＣＭ用回路３２の電流計８１で測定されるテスト電流値Ｉtst及び参照電流値Ｉrefは時間平均値である。

なお、式(10)において、ビット線単位容量Ｃbitはセンスアンプ群３１における単位長さ当たりのビット線容量を意味する。式(10)に示すように、テスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、上記寄生容量α５をキャンセルすることができる。

式(10)より求められたビット線単位容量Ｃbitに第１のテスト回路部のビット線長Ｌtstを乗算することにより第１のテスト回路部におけるビット線ＢＬ０の容量を精度良く得ることができる。

このように、実施の形態４の微小容量測定装置は、第１の測定機能によってテスト電流値Ｉtstと参照電流値Ｉrefとの差をとることにより、ビット線対間に設けられるセンスアンプ数に起因する容量成分以外の測定電流成分を全てキャンセルすることができるため、ノードＮ１に付随するターゲット容量以外の寄生容量α５をキャンセルした精度の良い、センスアンプ群３１におけるビット線容量を求めることができる。

センスアンプ群３１はＤＲＡＭに用いられるセンスアンプについて述べたが、この他に、ＭＲＡＭ, ＳＲＡＭに用いられるセンスアンプにも適用可能である。例えば、ＳＲＡＭの場合は設定電圧Ｖｒを電源電圧Ｖddにして行うことになる。

＜実施の形態１〜実施の形態４の関連事項＞
（形成基板等）
上述した実施の形態１〜実施の形態４の微小容量測定装置が形成される所定の半導体基板として、バルク基板等の通常の半導体基板は勿論、ＳＯＩ(Silicon On Insulator)基板等の基板も考えられる。ＳＯＩ基板を用いた場合、トランジスタの接合容量が小さくなり、トランジスタのオン，オフ動作が速くなるという利点を奏する。

また、実施の形態１〜実施の形態４の微小容量測定装置をチップを切断するためのダイシング・ライン上に形成しても良い。

（他のメモリセルへの適用）
また、実施の形態１〜実施の形態３では、公知のＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭのメモリセルからなるメモリセルアレイを示したが、これに限定されず、公知のＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)、ＦｅＲＡＭ(Ferroelectric Random Access Memory)、ＰＲＡＭ(Phase-Charge Random Access Memory)、ＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Semiconductor flash memory)、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor flash memory)においても、上述した実施の形態１〜実施の形態４を適用可能である。

なお、ＥＥＰＲＯＭについては、例えば、「M. Ichige et al. ,“A novel self-aligned shallow trench isolation cell for 90nm 4Gbit NAND Flash EEPROMs,”Symp. VLSI Technology, pp.89-90, 2003.」、「 Y. Song et al. ,“Highly Manufacturable 90nm NOR Flash Technology with 0.081μm2 Cell Size,” Symp. VLSI Technology, pp.91-92, 2003. 」、「Y. Sasago et al. ,“90-nm-node multi-level AG-AND type flash memory with cell size of true F2/bit and programming throughput of 10 MB/s,” Tech. Dig. of IEDM, pp.823-826, 2003」等に開示されている。

ＦｅＲＡＭについては、例えば、「Y. Nagasato et al. ,“0.18μm SBT-Based Embedded FeRAM Operation at a Low Voltage of 1.1V,” Symp. VLSI Technology, pp.171-172, 2003.」に開示されている。

ＰＲＡＭについては、例えば、「Y. H. Ha et al. ,“An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption,” Symp. VLSI Technolgy, pp.175-176, 2003.」に開示されている。

ＳＯＮＯＳについては、例えば、米国特許公報 5,768,192、「T.Sugizaki et al. ,“Novel Multi-bit SONOS Type Flash Memory Using a High-k Charge Trapping Layer,”Symp. VLSI Technology, pp.27-28, 2003.」、「J.-H. Kim et al. ,“Highly Manufacturable SONOS Non-Volatile Memory for the Embedded Soc Solution,”Symp. VLSI Technolgy, pp.31-32, 2003.」に開示されている。

以下、実施の形態１〜実施の形態４との適用関係について説明する。実施の形態１のワード線の寄生容量の測定を行う第２のテスト回路部及び第２の参照回路部において（図３参照）、ＤＲＡＭセルアレイ５の代わりに、ＦｅＲＡＭ，ＰＲＡＭ，ＳＯＮＯＳ，ＭＯＮＯＳのメモリセルからなるメモリセルアレイを設けることにより、各メモリセルに対して第２の測定機能を実現することが可能である。

実施の形態２のビット線の寄生容量の測定を行う第１のテスト回路部及び第１の参照回路において（図４参照）、ＳＲＡＭセルアレイ１１の代わりに、ＦｅＲＡＭ，ＰＲＡＭ，ＳＯＮＯＳ，ＭＯＮＯＳのメモリセルからなるメモリセルアレイを設けることにより、各メモリセルに対して第２の測定機能を実現することが可能である。

実施の形態４のセンスアンプに接続するビット線容量の測定を行う第１のテスト回路部及び参照回路部において（図５参照）、ＦｅＲＡＭ，ＰＲＡＭ，ＳＯＮＯＳ，ＭＯＮＯＳのメモリセルからなるメモリセルアレイに対応して設けられるセンスアンプ群をセンスアンプ群３１の代わりに設けることにより、各メモリセルに対して第１の測定機能を実現することが可能である。

（ＭＯＮＯＳ構造）
不揮発性半導体メモリの一つとしてＭＯＮＯＳ構造メモリがある。図７は書き込み時におけるＭＯＮＯＳ構造（その１）を示す断面図である。同図に示すように、半導体基板４１の上層部に選択的にソース領域４２，ドレイン領域４３が形成され、ソース領域４２，ドレイン領域４３間の半導体基板４１の表面の一部上にＯＮＯ膜４４が形成され、ＯＮＯ膜４４上に導電体である第１ゲート電極４５が形成される。ＯＮＯ膜４４は、酸化シリコン膜（Ｏ）／窒化シリコン膜（Ｎ）／酸化シリコン膜（Ｏ）よりなる３層構造の絶縁膜である。

また、ソース領域４２，ドレイン領域４３間の半導体基板４１の表面上のＯＮＯ膜４４が形成されていない部分から、ＯＮＯ膜４４及び第１ゲート電極４５の側面及び第１ゲート電極４５の上面の一部に欠けて絶縁膜４６が形成され、この絶縁膜４６上に導電体である第２ゲート電極４７が形成される。

このような構造において、書き込み時は、電子電流の流れ８３はドレイン領域４３からソース領域４２への向きとなり、この際、約３．１ｅＶ以上のエネルギーを得たホットエレクトロン８２がＯＮＯ膜４４に注入され、主にＯＮＯ膜４４内の窒化シリコン膜中に蓄積される。この蓄積された電子が記憶された情報を媒介する存在となる。

図８は消去時におけるＭＯＮＯＳ構造（その１）を示す断面図である。ＯＮＯ膜４４に蓄積された電子は第１ゲート電極４５へプール・フレンケル（Poole-Frenkel）放出により移動して、消去が完了する。

図９は書き込み時におけるＭＯＮＯＳ構造（その２）を示す断面図である。同図に示すように、半導体基板９１の上層部に選択的にソース領域９２，ドレイン領域９３が形成され、ソース領域９２，ドレイン領域９３間の半導体基板９１の表面上に絶縁膜９６が形成され、絶縁膜９６上にＯＮＯ膜９４及び第２ゲート電極９７がそれぞれ形成される。ＯＮＯ膜９４は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜よりなる３層構造の絶縁膜である。ＯＮＯ膜９４上に第１ゲート電極９５が形成される。ＯＮＯ膜９４は第１ゲート電極９５，第２ゲート電極９７の側面間にも形成され、第１ゲート電極９５，第２ゲート電極９７間を絶縁分離している。

このような構造において、書き込み時は、電子電流の流れ８５はドレイン領域９３からソース領域９２への向きとなり、この際、約３．１ｅＶ以上のエネルギーを得たホットエレクトロン８５がＯＮＯ膜９４に注入され、主にＯＮＯ膜４９内の窒化シリコン膜中に蓄積される。この蓄積された電子が記憶された情報を媒介する存在となる。

図１０は消去時におけるＭＯＮＯＳ構造（その２）を示す断面図である。同図に示すように、約３．６ｅＶ以上のエネルギーを得たホール８６がソース領域９２の近傍に発生し、ＯＮＯ膜９４内に注入された結果、ＯＮＯ膜９４内に蓄積された電子８４と再結合することにより、消去が完了する。

図７〜図１０で示したＭＯＮＯＳ構造が不揮発性メモリの単位セルとなり、このセルをアレイ状に配列することによりメモリセルアレイが形成される。そして、ビット線に相当する配線がドレインあるいはソースと電気的に接続した導電体となる。このように構成されたビット線容量をアドレス指定して測定することは、前述したように、実施の形態１，２，４の微小容量測定装置のセルアレイ１，１１等の代わりにＭＯＮＯＳ構造のメモリセルからなるメモリセルアレイを用いることにより実現可能である。

＜実施の形態５＞
ビット線容量は、メモリ読み出し時間に関係がある。さらに、メモリ読み出し時間は、同メモリを搭載したシステムＬＳＩの動作速度に影響を及ぼす。それ故、メモリセルアレイにおいてビット線容量にバラツキがあると、メモリ読み出し時間にバラツキが生じ、メモリが正しく動作するためのタイミングマージンが無くなる問題がある。

そこで、実施の形態１〜実施の形態４の微小容量測定装置において、各ビット線のビット線容量を測定し、測定結果に基づきメモリ読み出し時間が一様、かつ高速になるように読み出し回路をチューニングしたのが実施の形態５である。

読み出し回路は、読み出し速度に関連する所定の動作特性を有し、複数のビット線より得られる情報を外部に出力する機能を有する回路を意味し、具体的には、読み出し時に使用されるデコーダ、センスアンプ及び出力バッファ等を意味し、主としてビット線（対）単位に設けられるセンスアンプ及び出力バッファを意味する。

図１１は実施の形態５の読み出し回路の設計方法を示すフローチャートである。以下、同図を参照してその処理手順を説明する。なお、読み出し回路における上記所定の動作特性が予め初期設定されている。

まず、ステップＳ１で、メモリセルアレイのビット線一本ずつの寄生容量であるビット線容量を実施の形態１〜実施の形態４のうち適合する微小容量測定装置（第１のテスト回路部及び第１の参照回路部）を設計用微小容量測定装置として用いて測定する。なお、第１のテスト回路部及び第１の参照回路部に用いるＤＲＡＭセルアレイ１等のメモリセルアレイは、実際に製造する実使用のメモリセルアレイと同条件で製造する。

次に、ステップＳ２で、回路シミュレータに、ステップＳ１で測定したビット線容量を入力し、上記ビット線容量及び読み出し回路の所定の動作特性を含めて各ビットの読み出し時間を回路シミュレーション結果として求める。

そして、ステップＳ３において、ステップＳ２の回路シミュレーションで求めた各ビット線の読み出し時間のうち、最大値と最小値とが規格値を満足するか否かを判定し、満足しておれば（ＹＥＳ）処理を終了し、満足していなければ（ＮＯ）ステップＳ４に移行する。

ステップＳ４において、読み出し回路に関し、読み出し時間が規格値から外れているビット線に対応する上記所定の動作特性（例えば、センスアンプあるいは出力バッファに用いられるトランジスタのゲート幅）を変更し、規格値に収まるようにした後、ステップＳ２に戻る。

以降、ステップＳ３でＹＥＳと判定されるまで、ステップＳ２〜Ｓ４の処理が繰り返される。

このように、実施の形態５の半導体記憶装置における読み出し回路の設計方法によれば、ビット線容量に基づきビット線単位に読み出し回路の所定の動作特性を適宜変更することにより、全てのビット線間でメモリ読み出し時間が一様、かつ高速になるように読み出し回路を設計することができる。

この発明の実施の形態１である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。 実施の形態１のＣＢＣＭ用回路の測定動作を説明するタイミング図である。 この発明の実施の形態１である微小容量測定装置の第２のテスト回路部の構成を示す回路図である。 この発明の実施の形態２である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。 この発明の実施の形態３である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。 この発明の実施の形態４である微小容量測定装置の第１のテスト回路部の構成を示す回路図である。 書き込み時におけるＭＯＮＯＳ構造（その１）を示す断面図である。 消去時におけるＭＯＮＯＳ構造（その１）を示す断面図である。 書き込み時におけるＭＯＮＯＳ構造（その２）を示す断面図である。 消去時におけるＭＯＮＯＳ構造（その２）を示す断面図である。 実施の形態５の読み出し回路の設計方法を示すフローチャートである。

符号の説明

１，５ ＤＲＡＭセルアレイ、２，６，１２，２２，３２ ＣＢＣＭ用回路、３，７，１３，２３，３３ ビット線デコーダ、４，８，１４，２４ ワード線デコーダ、１１ ＳＲＡＭセルアレイ、２１ ＭＲＡＭセルアレイ、３１ センスアンプ群。

Claims (8)

1. 第１のテスト回路部及び第１の参照回路部を有する微小容量測定装置であって、
   前記第１のテスト回路部及び前記第１の参照回路部は、それぞれ
   複数の第１のビット線を含む第１の測定対象部と、
   第１のノードを流れる電流を測定して得られる測定電流に基づき、前記第１のノードに電気的に接続されるターゲット容量を測定する第１のＣＢＣＭ用回路と、
   前記複数の第１のビット線のうち一つの第１のビット線を選択して前記第１のＣＢＣＭ用回路の前記第１のノードに電気的に接続する第１のビット線選択部とを備え、
   前記第１のテスト回路部及び前記第１の参照回路部は、前記第１の測定対象部の前記複数の第１のビット線における所定の容量関連特性のみが互いに異なる、
   微小容量測定装置。
2. 請求項１記載の微小容量測定装置であって、
   前記所定の容量関連特性は前記複数の第１のビット線の長さを含み、
   前記第１の測定対象部はマトリクス状に配置され、各々が情報記憶部を有する複数の第１のメモリセルを含み、
   前記複数の第１のメモリセルは列単位に前記複数の第１のビット線に接続され、行単位に複数の第１のワード線に接続され、前記複数の第１のメモリセルの前記情報記憶部は対応する前記第１のワード線が活性状態のとき対応する前記第１のビット線に電気的に接続され、
   前記第１のテスト回路部及び前記第１の参照回路部は、それぞれ
   前記複数の第１のワード線に対し、前記複数の第１のワード線すべてを非活性状態に設定する第１の機能を有する第１のワード線選択回路をさらに備える、
   微小容量測定装置。
3. 請求項２記載の微小容量測定装置であって、
   前記情報記憶部は容量成分を有し、
   前記第１のワード線選択回路は、
   前記複数の第１のワード線に対し、一つの第１のワード線のみを選択的に活性状態にする第２の機能と、２つの第１のワード線のみを選択的に活性状態にする第３の機能とをさらに有する、
   微小容量測定装置。
4. 請求項３記載の微小容量測定装置であって、
   前記複数の第１のメモリセルはＤＲＡＭメモリセルを含み、前記容量成分はメモリキャパシタを含み、
   前記第１のＣＢＣＭ用回路は、
   所定の測定期間中に前記測定電流を測定することによって前記ターゲット容量を測定する回路を含み、前記メモリキャパシタが第１の電圧に充電されてからリーク電流により第２の電圧に至るまでの時間より前記所定の測定期間を短くしたことを特徴とする、
   微小容量測定装置。
5. 請求項２記載の微小容量測定装置であって、
   前記複数の第１のメモリセルはＤＲＡＭメモリセル、ＳＲＡＭメモリセル、ＭＲＡＭメモリセル、ＥＥＰＲＯＭメモリセル、ＦｅＲＡＭメモリセル、ＳＯＮＯＳメモリセル、ＭＯＮＯＳメモリセル及びＰＲＡＭメモリセルのうち、いずれか一つのメモリセルを含む、
   微小容量測定装置。
6. 請求項２記載の微小容量測定装置であって、
   第２のテスト回路部及び第２の参照回路部をさらに有し、
   前記第２のテスト回路部及び前記第２の参照回路部は、それぞれ
   第２のノードに接続されるターゲット容量を測定する第２のＣＢＣＭ用回路と、
   マトリクス状に配置され、各々が情報記憶部を有する複数の第２のメモリセルを含む第２の測定対象部とを備え、前記複数の第２のメモリセルは列単位に複数の第２のビット線に接続され、行単位に複数の第２のワード線に接続され、前記複数の第２のメモリセルの前記情報記憶部は対応する前記第２のワード線が活性状態のとき対応する前記第２のビット線に電気的に接続され、
   前記複数の第２のワード線のうち一つの第２のワード線を選択して前記第２のＣＢＣＭ用回路の前記第２のノードに電気的に接続する第２のワード線選択部と、
   前記複数の第２のビット線全てを固定電位に設定する第２のビット線選択部とをさらに備え、
   前記第２のテスト回路部及び前記第２の参照回路部は、前記第２の測定対象部の前記複数の第２のワード線の長さのみが互いに異なることを特徴とする、
   微小容量測定装置。
7. 請求項１記載の微小容量測定装置であって、
   前記第１の測定対象部は、前記複数のビット線のうち隣接する一組のビット線対間にそれぞれ設けられる少なくとも一つのセンスアンプを含み、
   前記所定の容量関連特性は、前記一組のビット線対間それぞれに設けられる前記センスアンプの数を含む、
   微小容量測定装置。
8. 請求項１〜請求項７記載のうちのいずれかの微小容量測定装置を設計用微小容量測定装置として用いて半導体記憶装置を設計する半導体記憶装置の設計方法であって、前記半導体記憶装置は、読み出し速度に関連する所定の動作特性を有し、複数のビット線より得られる情報を外部に出力する読み出し回路を含み、
   前記半導体記憶装置の設計方法は、
   (a) 前記設計用微小容量測定装置を用いて、前記測定対象部における複数のビット線それぞれのビット線容量を測定するステップと、
   (b) 前記ステップ(a) の測定結果及び前記読み出し回路の予め設定した前記所定の動作特性に基づき回路シミュレーションを実行し、前記複数のビット線それぞれにおける読み出し時間を求めるステップと、
   (c) 前記複数のビット線それぞれにおける読み出し時間が所定の基準を満足しない場合、前記所定の基準を満足するように、前記読み出し回路における前記所定の動作特性を変更するステップと、
   を備える半導体記憶装置の設計方法。
   

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