JP5745719B2 - 半導体メモリ装置 - Google Patents
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Description
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。
線形領域におけるドレイン電流Idは、
上式の両辺をVgで割り、さらに両辺の対数を取ると、
例えば、書き込みトランジスタ101等に由来するオフ電流が1×10−21Aで容量素子102の容量が1×10−15Fであれば2値のデータの保存期間は10日程度となり、書き込みトランジスタ101等に由来するオフ電流が1×10−24Aで容量素子102の容量が1×10−15Fであればデータの保存期間は30年程度となる。データの保存期間に応じて、リフレッシュの間隔が長くできる。
本実施の形態の半導体メモリ装置の動作を図2(A)を用いて説明する。図2(A)は図1(A)で示したメモリセル100に読み出し回路200、読み出した値を保持するレジスタ210を加えたものである。
本実施の形態の半導体メモリ装置の動作を図2(B)を用いて説明する。図2(B)は図1(B)で示したメモリセル100に読み出し回路200、読み出した値を保持するレジスタ210を加えたものである。図2(A)との違いは、素子トランジスタおよび読み出しトランジスタの極性がともに逆であるという点である。なお、読み出しトランジスタ203のオン電流は、同じ条件(ゲート電位、ドレイン電位等)での素子トランジスタ104のオン電流よりも低くなるように設計するとよい。
実施の形態1および2では、通常の読み出しに用いる電位V1以外の電位(V2、V3、V4)を用いて、メモリセルのデータの保存状態をチェックする例を示したが、電源電位VDDを変化させることによっても同様なことをおこなえる。その原理を図5(A)および図5(B)を用いて説明する。
実施の形態1乃至3においては、メモリセルに記憶されるデータはHとLの2値であったが、3値以上のデータを記憶させる場合においても同様に実施できる。本実施の形態では、3値のデータを扱う例について、図6を用いて説明する。同様に4値以上のデータを扱うこともできる。用いる回路は、図2(A)に示されるものである。
半導体メモリ装置のマトリクスでの駆動の例を図7を用いて説明する。図7に示されるのは、半導体メモリ装置の一部であり、第n行第m列から第(n+2)行第(m+1)列(n、mは自然数)までの6つのメモリセルが示されている。また、各メモリセルには、Pチャネル型の素子トランジスタ104_n_m、104_n_m+1、104_n+1_m、104_n+1_m+1、104_n+2_m、104_n+2_m+1が設けられている。各メモリセルには、その他にも書き込みトランジスタ、容量素子が設けられているが、詳細は図1(B)を参照すればよい。
NAND型半導体メモリ装置の駆動の例を図8を用いて説明する。図8に示されるのは、NAND半導体メモリ装置の一部であり、図では、第1行第m列から第4行第(m+1)列(mは自然数)までの8つのメモリセルが示されている。また、各メモリセルには、Nチャネル型の素子トランジスタ、書き込みトランジスタ、容量素子が設けられているが、詳細は図1(A)を参照すればよい。
上記の実施の形態においては、図2(A)あるいは図2(B)における読み出し回路200に、インバータ201を設ける構成としたが、図9(A)あるいは図9(B)のようにセンスアンプ204を用いてもよい。ノードEの電位と参照電位VREFの大小に応じて、センスアンプ204の出力が変化し、メモリセルに保持されているデータを知ることができる。図9(A)あるいは図9(B)に示す回路を用いても、実施の形態1乃至6で示されるのと同等なメモリセルのデータの保存状態のチェックをおこなうことができる。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図15を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
12 埋め込み絶縁物
13a 半導体領域
13b 半導体領域
13c 半導体領域
14 ゲート絶縁物
15 ゲート
16a 側壁絶縁物
16b 側壁絶縁物
17 絶縁物
18a ソース
18b ドレイン
100 メモリセル
101 書き込みトランジスタ
102 容量素子
103 素子トランジスタ
104 素子トランジスタ
200 読み出し回路
201 インバータ
202 読み出しトランジスタ
203 読み出しトランジスタ
204 センスアンプ
210A レジスタ
210B レジスタ
210 レジスタ
301 Hのデータが書き込まれたメモリセルの特性を示す曲線
302 Lのデータが書き込まれたメモリセルの特性を示す曲線
303 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
304 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
401 Hのデータが書き込まれたメモリセルの特性を示す曲線
402 Lのデータが書き込まれたメモリセルの特性を示す曲線
403 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
404 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
501 Hのデータが書き込まれたメモリセルの特性を示す曲線
502 Mのデータが書き込まれたメモリセルの特性を示す曲線
503 Lのデータが書き込まれたメモリセルの特性を示す曲線
504 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
505 Hのデータが書き込まれて、時間の経過したメモリセルの特性を示す曲線
601 読み出しワード線
602 書き込みワード線
603 ビット線
604 読み出しビット線
605 配線
606 配線
607 配線
608 ソース線
609 配線
610 選択トランジスタ
611 選択トランジスタ
700 パーソナルコンピュータ
701 筐体
702 筐体
703 表示部
704 キーボード
710 電子書籍
711 筐体
712 筐体
713 表示部
714 表示部
715 軸部
716 操作キー
717 電源ボタン
718 スピーカー
720 テレビジョン装置
721 筐体
722 表示部
723 スタンド
730 メモリカード
731 筐体
732 キャップ
733 基板
734 制御回路
735 半導体メモリ装置
736 電源
737 USBコネクタ
Claims (2)
- 第1のトランジスタと第2のトランジスタと容量素子とを有するメモリセルを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の第1の端子に電気的に接続され、
前記第1のトランジスタはチャネルとして酸化物半導体を有し、
前記第2のトランジスタはチャネルとして単結晶シリコンを有し、
前記酸化物半導体は、インジウムと亜鉛とガリウムとを有し、
前記容量素子の第2の端子に第1の読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第1の電位とし、前記容量素子の前記第2の端子に第2の読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第2の電位とした場合において、前記第1の電位と前記第2の電位とが異なるときは、前記メモリセルにリフレッシュを行い、
前記第1の読み出し電位は、通常の読み出しに用いる電位であり、
前記第2の読み出し電位は、前記第1の読み出し電位より高い電位であることを特徴とする半導体メモリ装置。 - 第1のトランジスタと第2のトランジスタと容量素子とを有するメモリセルと、
第3のトランジスタとインバータとを有する読み出し回路と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートに電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記容量素子の第1の端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記インバータの入力端子に電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、電源電位に電気的に接続され、
前記第3のトランジスタのゲートは接地され、
前記インバータの出力端子は、レジスタに電気的に接続され、
前記第1のトランジスタはチャネルとして酸化物半導体を有し、
前記第2のトランジスタはチャネルとして単結晶シリコンを有し、
前記酸化物半導体は、インジウムと亜鉛とガリウムとを有し、
前記容量素子の第2の端子に第1の読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第1の電位とし、前記容量素子の前記第2の端子に第2の読み出し電位を与えたときの、前記第2のトランジスタのソース又はドレインの一方の電位を第2の電位とした場合において、前記第1の電位と前記第2の電位とが異なるときは、前記メモリセルにリフレッシュを行い、
前記第1の読み出し電位は、通常の読み出しに用いる電位であり、
前記第2の読み出し電位は、前記第1の読み出し電位よりも高い電位であることを特徴とする半導体メモリ装置。
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