KR101904536B1 - 반도체 메모리 장치의 구동 방법 - Google Patents

반도체 메모리 장치의 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오프 상태의 소스, 드레인 간의 누설 전류가 낮은 트랜지스터를 기입 트랜지스터에 사용하여, 데이터를 장기간에 걸쳐 보존하는 반도체 메모리 장치의 구동 방법을 제공한다.
기입 트랜지스터의 드레인과 소자 트랜지스터의 게이트 및, 용량 소자의 한쪽의 전극을 접속한 메모리 셀을 복수 사용해서 형성된 매트릭스에 있어서, 기입 트랜지스터의 게이트를 기입 워드선에 접속하고, 캐패시터의 다른 쪽의 전극을 판독 워드선에 접속한다. 그리고, 용량 소자에 축적된 전하량을, 판독 워드선의 전위를 변화시킴으로써 확인하고, 기준 이상으로 전하량이 감소되어 있는 경우에는 메모리 셀의 리프레시를 행한다.

Description

반도체 메모리 장치의 구동 방법{METHOD FOR DRIVING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체를 사용한 메모리 장치에 관한 것이다.
반도체를 사용한 메모리 장치에는 많은 종류가 있다. 예를 들어, 다이내믹 random access memory(DRAM)이나 Statical random access memory(SRAM), 전자적 소거 가능 프로그래머블 리드 온리 메모리(EEPROM)나 플래시 메모리 등이다(특허문헌 1 및 특허문헌 2 참조).
DRAM은 메모리 셀에 설치한 캐패시터에 전하를 유지함으로써 데이터를 기억한다. 그러나, 스위칭에 사용하는 트랜지스터는 오프 상태이어도, 근소하게 소스와 드레인 간에 누설 전류가 발생하기 때문에, 데이터는 비교적 단시간에 소실된다. 그로 인해, 일정 주기(일반적으로는 몇십밀리 초에 일 회)로 데이터를 재기입(리프레시)할 필요가 있다.
또한, SRAM은 플립플롭 회로의 쌍안정 상태를 사용해서 데이터를 유지한다. SRAM의 플립플롭 회로에는, 통상, CMOS 인버터를 사용하는데, 하나의 메모리 셀에 6개의 트랜지스터를 사용하기 때문에, 집적율이 DRAM보다 낮아진다. 또한, 전원이 공급되지 않으면 데이터가 소실되어 버린다.
한편, EEPROM이나 플래시 메모리는 플로팅 게이트라고 불리는 것을 채널과 게이트의 사이에 설치하고, 플로팅 게이트에 전하를 축적함으로써 데이터를 유지한다. 본 명세서에서는, 특히, EEPROM이나 플래시 메모리 등, 플로팅 게이트를 갖는 메모리를 플로팅 게이트형 불휘발성 메모리(FGNVM)라고 한다. 플로팅 게이트에 축적된 전하는 트랜지스터에의 전원이 끊어진 후에도 유지되므로, 이들 메모리는 불휘발성 메모리라고 불린다.
FGNVM에서는 다단계의 데이터를 1개의 메모리 셀에 보존할 수 있으므로, 기억 용량을 크게 할 수 있다. 또한, NAND형 플래시 메모리는 콘택트 홀의 수를 대폭 줄이기 때문에, 어느 정도까지 집적도를 높일 수 있다.
그러나, FGNVM은 플로팅 게이트에의 전하의 주입이나 제거 시에 높은 전압을 필요로 하고, 또한 그런 탓도 있어서 게이트 절연막의 열화를 피할 수 없어, 무제한으로 기입이나 소거를 되풀이할 수 없었다.
일본 특허 공개 소57-105889호 공보 미국 특허 제7468901호 공보
상술한 바와 같이 종래의 반도체 메모리 장치는 일장일단이 있어, 실제의 디바이스에서 필요하게 되는 요건 모두를 만족하는 것은 없었다. 반도체 메모리 장치에 있어서 요구되는 특징은 몇가지 있다. 예를 들어, 저소비 전력, 재기입 횟수 등이다. 소비 전력이 크면, 전원을 공급하기 위한 장치를 크게 해야만 하고, 또한 배터리에 의한 구동 시간이 짧아진다. 또한, 반도체 소자의 발열에 의해 소자의 특성이 열화되고, 나아가, 회로가 파괴되는 경우도 있다. 또한, 반도체 메모리 장치에 있어서는, 재기입 횟수의 제한이 없는 것이 바람직하고, 10억회 이상의 재기입을 할 수 있을 것이 요망된다.
종래의 DRAM은 누설 전류가 크고, 그로 인해, 1초간에 몇십회나 되는 데이터의 리프레시를 행하고 있기 때문에 소비 전력 면에서 어려움이 있었다. 한편, SRAM에서는, 1개의 메모리 셀에 6개의 트랜지스터를 갖기 때문에 집적도를 높일 수 없다고 하는 다른 문제가 있다. 또한, FGNVM에 있어서는 소비 전력 면에서는 문제는 없었지만, 재기입 횟수가 10만회 이하로 제한되어 있었다.
상기를 감안하여, 메모리 셀에서 기억 유지를 위해서 사용되는 전력을 종래의 DRAM보다도 삭감할 것, 1개의 메모리 셀에 사용하는 트랜지스터의 수를 5개 이하로 할 것, 재기입 횟수를 100만회 이상으로 할 것과 같은 3가지의 조건을 동시에 극복하는 것이 과제가 된다.
또한, 본 발명에서는, 데이터가 장기간에 걸쳐 확실하게 보존되는 신뢰성이 높은 메모리 셀의 구동 방법을 제공하는 것을 과제로 한다. 특히, 그 때문에 가능한 한 소비 전력을 저감할 수 있는 방법을 제공하는 것을 과제로 한다. 또한, 그러한 구동을 행하는데에 필요한 회로 등을 개시하는 것을 과제로 한다.
또한, 본 발명에서는, 신규 반도체 장치(특히, 반도체 메모리 장치)을 제공하는 것을 과제로 한다. 또한, 신규의 반도체 장치의 구동 방법(특히, 반도체 메모리 장치의 구동 방법)을 제공하는 것을 과제로 한다. 또한, 신규 반도체 장치의 제작 방법(특히, 반도체 메모리 장치의 제작 방법)을 제공하는 것을 과제로 한다. 또한, 신규의 반도체 장치의 검사 방법(특히, 반도체 메모리 장치의 검사 방법)을 제공하는 것을 과제로 한다. 본 발명에서는 이상의 과제 중 적어도 하나를 해결한다.
이하, 본 발명의 설명을 행하는데, 본 명세서에서 사용하는 용어에 대해서 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인은 구조나 기능이 동일하거나 혹은 동등하고, 또한 가령 구조가 상이했다고 해도, 그것들에 인가되는 전위나 그 극성이 일정하지 않다는 등의 이유로부터, 본 명세서에서는, 어느 한쪽을 소스라 칭한 경우에는, 편의상, 다른 쪽을 드레인이라 칭하는 것이라고 하고 특별히 구별하지 않는다. 따라서, 본 명세서에 있어서 소스로 되어 있는 것을 드레인이라고 다르게 읽는 것도 가능하다.
또한, 본 명세서에서는, 「(매트릭스에 있어서) 직교한다」란 직각으로 교차한다는 의미뿐만아니라, 물리적으로는 그 밖의 각도이어도 가장 간단하게 표현한 회로도에 있어서 직교한다라는 의미이며, 「(매트릭스에 있어서) 평행하다」란 2개의 배선이 물리적으로는 교차하도록 설치되어 있어도, 가장 간단하게 표현한 회로도에 있어서 평행하다라는 의미이다.
또한, 명세서에 있어서는, 「접속한다」라고 표현되는 경우이어도, 현실의 회로에 있어서는, 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다. 예를 들어, 절연 게이트형 전계 효과 트랜지스터(MISFET)의 회로에서는, 1개의 배선이 복수의 MISFET의 게이트를 겸하고 있는 경우도 있다. 그 경우, 회로도에서는, 1개의 배선으로부터 게이트에 몇개나 분지가 발생하도록 기입되는 경우도 있다. 본 명세서에서는, 그러한 경우에도, 「배선이 게이트에 접속한다」라고 하는 표현을 사용하는 경우가 있다.
또한, 이하의 기술에서는 비선택 시(오프 상태)의 전류(오프 전류)의 값이 논의되지만, 이것은 반드시, 게이트의 전위가 특정한 값에 있을 때의 전류값인 것은 아닌 것에 주의해야한다. 즉, 트랜지스터의 사용 방법에 따라 오프 상태가 상이하고, 어떤 트랜지스터에서는 게이트의 전위를 0 V로 할 때를 오프 상태로 정의하는 경우가 있고, 다른 트랜지스터에서는 게이트의 전위를 -1 V로 할 때를 오프 상태로 정의하는 경우가 있다.
본 발명의 형태의 하나는 적어도 1개의 용량 소자를 갖는 메모리 셀을 복수 갖는 반도체 메모리 장치에 있어서, 상기 메모리 셀에 데이터가 확실하게 유지되어 있는 것을 판정하기 위해서, 정기적 혹은 부정기적으로 메모리 셀에 축적된 전하량을 검사하는 공정과, 전하량이 당초의 값으로부터 변동되어 있다고 판정된 메모리 셀의 전하량을 상기 메모리 셀에 유지되어야 할 양으로 하는 공정을 갖는 반도체 메모리 장치의 구동 방법이다.
본 발명의 형태의 하나는 적어도 1개의 용량 소자를 갖는 메모리 셀을 복수 갖는 반도체 메모리 장치에 있어서, 상기 메모리 셀에 데이터가 확실하게 유지되어 있는 것을 판정하기 위해서, 정기적 혹은 부정기적으로 메모리 셀에 축적된 전하량을 검사하는 공정과, 전하량이 일정한 기준 이상으로 변동하고 있다고 판정된 메모리 셀은, 메모리 셀로서 사용하지 않도록 메모리 셀의 구동 회로를 설정하는 공정을 갖는 반도체 메모리 장치의 구동 방법이다.
상기의 형태에 있어서, 메모리 셀은 적어도 2개의 트랜지스터를 갖고, 그 중 하나는, 오프 전류가 1×10-18 A 이하, 바람직하게는 1×10-21 A 이하, 보다 바람직하게는 1×10-24 A 이하인 저오프 전류 트랜지스터이다.
또한, 상기 저오프 전류 트랜지스터의 드레인은 데이터 신호가 보내지는 배선(예를 들어, 비트선)에, 게이트는 행 선택 신호가 보내지는 배선(예를 들어, 워드선)에, 또한 소스는 용량 소자의 전극의 하나에 접속되어 있는 것이 바람직하다.
또한, 상기 저오프 전류 트랜지스터의 소스는 적어도 하나의 다른 트랜지스터의 게이트에 접속하고 있는 것이 바람직하다. 또 다른 트랜지스터 중 적어도 하나는 단결정 반도체로 형성되어 있는 것이 바람직하다. 단결정 반도체로서는, 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘 게르마늄, 단결정 갈륨 비소 등, 공지된 재료를 사용할 수 있다.
본 발명에 사용할 수 있는 반도체 메모리 장치의 메모리 셀(100)의 회로도를 도 1a 및 도 1b에 도시하였다. 도 1a는 기입 트랜지스터(101)와 소자 트랜지스터(103)와 같은 2개의 트랜지스터와, 1개의 용량 소자(102)로 이루어진다. 기입 트랜지스터(101)는 오프 전류가 1×10-18 A 이하, 바람직하게는 1×10-21 A 이하, 보다 바람직하게는 1×10-24 A 이하다.
그러한 트랜지스터는, 예를 들어 도너 혹은 억셉터 농도가 1×1014 cm-3 이하, 바람직하게는, 1×1011 cm-3 이하이고, 밴드 갭이 2.5 전자 볼트 이상, 바람직하게는 3.0 전자 볼트 이상 4.0 전자 볼트 이하의 재료를 사용함으로써 얻어진다.
이러한 재료로서는, 예를 들어 인듐(In) 혹은 아연(Zn) 중 어느 한쪽을 포함하는 산화물이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어In-Ga-Zn계 산화물이란 In과 Ga과 Zn을 주성분으로 해서 갖는 산화물이라고 하는 의미이며, In과 Ga과 Zn의 비율은 묻지 않는다. 또한, In과 Ga과 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)로 표기되는 재료를 사용해도 된다. 또한, M은, Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용해도 된다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그의 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그의 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
를 만족하는 것을 말한다. r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이거나, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이거나, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이거나, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용해서 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 상에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면조도(Ra)가 1 nm 이하, 바람직하게는 0.3 nm 이하, 보다 바람직하게는 0.1 nm 이하의 표면 상에 형성하면 된다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 조도를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것으로서, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.
[수학식 1]
Figure 112011062552613-pat00001
또한, 상기에 있어서, S0은 측정면(좌표(x1, y1)(x1, y2)(x2, y1)(x2, y2)로 표현되는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
또한, 실용적인 트랜지스터를 구성하는 목적에서는 전계 효과 이동도가 5 ㎠/Vs 이상, 바람직하게는, 10 ㎠/Vs 이상일 필요가 있다. 또한, 산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 여러가지 이유에 의해 본래의 이동도보다도 낮아진다.
이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있는데, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고 반도체 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면,
[수학식 2]
Figure 112011062552613-pat00002
이라고 표현할 수 있다. 여기서, E는 포텐셜 장벽의 높이이며, k가 볼트먼 상수, T는 절대온도이다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, Levinson 모델에서는,
[수학식 3]
Figure 112011062552613-pat00003
로 표현된다. 여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg은 게이트 전압, t는 채널의 두께이다. 또한, 두께 30 nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장없다. 선형 영역에 있어서의 드레인 전류 Id는,
[수학식 4]
Figure 112011062552613-pat00004
이다. 여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10 ㎛이다. 또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면,
[수학식 5]
Figure 112011062552613-pat00005
가 된다. 수학식 5의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하여 실측값을 플롯해서 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120 ㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35 ㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0는 120 ㎠/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연물의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연물 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은,
[수학식 6]
Figure 112011062552613-pat00006
로 표현된다. 여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l는 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107 cm/s, l=10 nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 11에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15 nm로 하였다. 이들의 값은 스퍼터링법에 의해 형성된 박막을 측정해서 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 하였다. 또한, 게이트 절연물의 두께는 100 nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10 ㎛, 드레인 전압 Vd는 0.1 V이다.
도 11에서 도시된 바와 같이, 게이트 전압 1 V 남짓에서 이동도 100 ㎠/Vs 이상의 피크가 생기는데, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용해서 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 12a 내지 도 14c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 10a 및 도 10b에 도시한다. 도 10a 및 도 10b에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(13a) 및 반도체 영역(13c)을 갖는다. 반도체 영역(13a) 및 반도체 영역(13c)의 저항률은 2×10-3 Ωcm로 한다.
도 10a에 도시하는 트랜지스터는 바탕 절연물(11)과, 바탕 절연물(11)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(12) 상에 형성된다. 트랜지스터는 반도체 영역(13a), 반도체 영역(13c)과, 그것들에 끼워져 있고, 채널 형성 영역이 되는 진성의 반도체 영역(13b)과, 게이트(15)를 갖는다. 게이트(15)의 폭을 33 nm로 한다.
게이트(15)와 반도체 영역(13b) 사이에는, 게이트 절연물(14)을 갖고, 또한 게이트(15)의 양측면에는 측벽 절연물(16a) 및 측벽 절연물(16b), 게이트(15)의 상부에는, 게이트(15)와 다른 배선과의 단락을 방지하기 위한 절연물(17)을 갖는다. 측벽 절연물의 폭은 5 nm로 한다. 또한, 반도체 영역(13a) 및 반도체 영역(13c)에 접하고, 소스(18a) 및 드레인(18b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40 nm로 한다.
도 10b에 도시하는 트랜지스터는, 바탕 절연물(11)과, 산화알루미늄으로 이루어지는 매립 절연물(12) 상에 형성되고, 반도체 영역(13a), 반도체 영역(13c)과, 그것들에 끼워진 진성의 반도체 영역(13b)과, 폭 33 nm의 게이트(15)와 게이트 절연물(14)과 측벽 절연물(16a) 및 측벽 절연물(16b)과 절연물(17)과 소스(18a) 및 드레인(18b)을 갖는 점에서 도 10a에 도시하는 트랜지스터와 동일하다.
도 10a에 도시하는 트랜지스터와 도 10b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(16a) 및 측벽 절연물(16b) 아래의 반도체 영역의 도전형이다. 도 10a에 도시하는 트랜지스터에서는, 측벽 절연물(16a) 및 측벽 절연물(16b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(13a) 및 반도체 영역(13c)인데, 도 10b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(13b)이다. 즉, 반도체 영역(13a)(반도체 영역(13c))과 게이트(15)가 Loff 만큼 겹치지 않는 영역이 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는 측벽 절연물(16a)(측벽 절연물(16b))의 폭과 동일하다.
기타의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 12a 내지 도 12c는, 도 10a에 도시되는 구조의 트랜지스터의 드레인 전류(Id , 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg , 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1 V로 하고, 이동도 μ는 드레인 전압을 +0.1 V로 하여 계산한 것이다.
도 12a는 게이트 절연물의 두께를 15 nm로 한 것이며, 도 12b는 10 nm로 한 것이며, 도 12c는 5 nm로 한 것이다. 게이트 절연물이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1 V 전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10 μA를 초과하는 것이 나타내어졌다.
도 13a 내지 도 13c는 도 10b에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5 nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1 V로 하고, 이동도 μ는 드레인 전압을 +0.1 V로 하여 계산한 것이다. 도 13a는 게이트 절연물의 두께를 15 nm로 한 것이며, 도 13b는 10 nm로 한 것이며, 도 13c는 5 nm로 한 것이다.
또한, 도 14a 내지 도 14c는 도 10b에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15 nm로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1 V로 하고, 이동도 μ는 드레인 전압을 +0.1 V로 하여 계산한 것이다. 도 14a는 게이트 절연물의 두께를 15 nm로 한 것이며, 도 14b는 10 nm로 한 것이며, 도 14c는 5 nm로 한 것이다.
모두 게이트 절연물이 얇아질수록 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 12a 내지 도 12c에서는 80 ㎠/Vs 정도이지만, 도 13a 내지 도 13c에서는 60 ㎠/Vs 정도, 도 14a 내지 도 14c에서는 40 ㎠/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하는데, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1 V 전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10 μA를 초과하는 것이 나타내어졌다.
또한, 소자 트랜지스터(103)는 이동도가 높은 반도체를 사용하면 판독 속도가 향상하므로, 단결정 반도체를 사용하는 것이 바람직하다.
또한, 용량 소자(102)의 용량은 기입 트랜지스터(101)의 오프 전류(혹은 오프 저항)을 고려해서 결정되고, 용량을 크게 하면 데이터를 보존하는 기간을 길게 할 수 있다. 예를 들어, 기입 트랜지스터(101)의 오프 전류가 1×10-18 A이고 용량 소자(102)의 용량이 1×10-13 F이면, 데이터의 보존 기간은 30시간 정도이고, 기입 트랜지스터(101)의 오프 전류가 1×10-24 A이고 용량 소자(102)의 용량이 1×10-15 F이면, 데이터의 보존 기간은 30년 정도이다(전하량이 초기의 40％가 될 때까지의 기간을 보존 기간으로 한 경우).
반도체 메모리 장치에서는, 도 1a에 도시되는 메모리 셀이 매트릭스 형상으로 배치된다.
도 1a에 도시하는 메모리 셀의 동작에 대해서 설명한다. 최초로 기입 동작에 대해서 설명한다. 우선, 단자(C, E, F)는 적절한 전위로 유지한다. 소비 전력을 저감하는 목적으로부터는, 단자(E)와 단자(F)의 전위는 동일하게 하는 것이 바람직하다. 예를 들어, 모두 0 V로 한다. 이어서, 단자(B)에 적절한 정의 전위를 부여하고, 또한 단자(A)에 신호에 따른 0 또는 정의 전위를 부여한다. 이때, 단자(B)의 전위는 단자(A)의 전위보다도 높고, 그의 차는, 기입 트랜지스터(101)의 임계값 이상인 것이 바람직하다.
그렇게 하면, 기입 트랜지스터(101)가 온 상태가 되고, 기입 트랜지스터(101)를 통하여 용량 소자(102)에 전하가 축적된다. 또한, 기입 트랜지스터(101)의 소스와 용량 소자(102)의 전극의 하나와 소자 트랜지스터(103)의 게이트로 구성되는 노드(D)는 어떤 전위가 된다. 예를 들어, 노드(D)의 전위가 +1 V와 0 V의 2종류의 값을 취하는 것으로 한다.
이어서, 단자(B)의 전위를 0 혹은 부로 함으로써 기입 트랜지스터(101)를 오프로 한다. 그러자, 용량 소자(102)에 축적된 전하는 기입 트랜지스터(101)를 통과할 수 없어, 노드(D)는 부유 상태가 된다. 이상으로 기입이 종료한다.
데이터를 유지하는 때에는, 단자(A)의 전위를 일정한 값(예를 들어 0 V)으로 한다. 또한, 단자(B)의 전위는 0 혹은 부로 유지함으로써, 기입 트랜지스터(101)가 온이 되지 않도록 한다. 특히, 단자(B)의 전위를 단자(A)의 전위보다도 1 V이상 낮게 하면, 기입 트랜지스터(101)의 누설 전류를 충분히 낮게 할 수 있으므로 바람직하다.
이어서, 판독에 대해서 설명한다. 판독 시에는 단자(E)와 단자(F)의 사이에 전위차를 부여하고, 단자(C)에 적절한 부의 전위를 부여한다. 예를 들어, 노드(D)의 전위가 0 V이면, 소자 트랜지스터(103)를 오프 상태로 하고, 노드(D)의 전위가 +1 V이면, 소자 트랜지스터(103)를 온 상태로 할 수 있는 전위를 단자(C)에 부여한다.
소자 트랜지스터(103)가 온 상태인지 오프 상태인지는, 단자(E)와 단자(F)의 사이에 흐르는 전류 혹은 단자(E)나 단자(F)의 전위의 변동에 의해 판정할 수 있으므로, 소자 트랜지스터(103)의 상태를 아는 것에 의해, 노드(D)의 전위, 즉, 기입된 데이터를 알 수 있다. 통상, 소자 트랜지스터(103)의 상태를 알기 위해서 단자(E)(혹은 단자(F))는 판독 회로에 접속된다.
또한, 다른 메모리 셀을 판독하는 경우에는, 단자(C)의 전위는 노드(D)의 전위에 관계없이, 소자 트랜지스터(103)가 온 혹은 오프가 되는 전위로 한다. 소비 전력을 저감시키기 위해서는, NOR형 메모리 장치에서는 소자 트랜지스터(103)는 당해 메모리 셀의 판독 시 이외에는 오프 상태인 것이 바람직하다. 한편, NAND형 메모리 장치에서는 NAND 회로 내의 당해 메모리 셀 이외의 메모리 셀은 모두 온 상태일 것이 요구된다.
이상은 1개의 메모리 셀에 2종류(2치)의 데이터 중 어느 하나를 기억하는 예이지만, 기입 시의 단자(A)의 전압을 3단계 이상으로 함으로써, 3종류 이상(다치)의 데이터 중 어느 하나를 기억시킬 수도 있다. 1개의 메모리 셀에 다치의 데이터를 기억할 수 있으면 실질적으로는 집적도를 높인 것과 동일한 효과가 얻어진다.
도 1b는 본 발명에서 사용할 수 있는 다른 반도체 메모리 장치의 메모리 셀의 회로도이다. 도 1b에 도시하는 회로도에서는, 기입 트랜지스터(101), 용량 소자(102)는 도 1a의 것과 동일하지만, 소자 트랜지스터를 P 채널형의 트랜지스터(104)로 하는 것이다.
또한, 본 발명에 사용할 수 있는 반도체 메모리 장치는 도 1a 및 도 1b에 도시되는 것에 제한하지 않는다. 도 1a 혹은 도 1b에 도시되는 회로를 개량하고, 단자수를 저감시킨 것을 사용해도 된다. 또한, 다른 회로 구성의 메모리 셀을 사용해도 된다. 본 발명에 사용하는데에 바람직한 구성은, 메모리 셀이 용량 소자를 갖고 있는 것과, 용량 소자에 축적되어 있는 전하의 양을 비파괴로 계량할 수 있는 것이다.
또한, 상기에 도시하는 바와 같이, 기입 트랜지스터는 오프 상태이어도 미량의 오프 전류가 흐르기 때문에, 용량 소자에 축적된 전하가 시간과 함께 감소한다. 그 정도는 오프 전류의 크기나 용량 소자의 용량에 의해 결정된다. 또한, 그 이외의 경로를 통한 누설 전류도 요인이 된다.
예를 들어, 상술한 바와 같이, 도 1a의 기입 트랜지스터(101) 등에서 유래되는 오프 전류가 1×10-18 A이고 용량 소자(102)의 용량이 1×10-13 F이면, 데이터의 보존 기간은 3시간 정도이다. 그러나, 데이터가 소실되어 버리기 전에 리프레시를 행하면, 보다 장기에 걸쳐 데이터를 보존할 수 있다.
혹은, 리프레시를 행함으로써, 보다 용량 소자(102)의 용량을 적게 할 수 있다. 용량을 작게 함으로써 메모리 셀의 면적을 축소할 수 있다. 또한, 용량 소자의 용량을 작게 하는 것은 소비 전력을 삭감하는 데에 있어서도 효과가 있다. 상기의 예이면, 용량 소자(102)의 용량을 2자리 작은, 1×10-15 F로 하면, 데이터의 보존 기간은 2분 정도인데, 데이터가 소실되어 버리기 전에 리프레시를 행하면, 보다 장기에 걸쳐 데이터를 보존할 수 있다.
또한, 2치의 경우이면, 메모리 셀에 축적된 전하의 75％가 소실되어도, 데이터는 소실되지 않지만(데이터를 판독할 수 있음), 4치의 데이터를 기입하는 경우에는, 당초의 전하의 25％가 소실되면 데이터는 소실되어 버린다(데이터를 판독할 수 없게 됨). 따라서, 그만큼 리프레시의 빈도를 높이는 것이 바람직하다.
물론, 보다 오프 전류를 작게 함으로써, 리프레시의 간격을 보다 길게 할 수 있다. 예를 들어, 기입 트랜지스터(101) 등에서 유래되는 오프 전류가 1×10-21 A이고 용량 소자(102)의 용량이 1×10-15 F이면 2치의 데이터의 보존 기간은 10일 정도가 되고, 기입 트랜지스터(101) 등에서 유래되는 오프 전류가 1×10-24 A이고 용량 소자(102)의 용량이 1×10-15 F이면 데이터의 보존 기간은 30년 정도가 된다. 데이터의 보존 기간에 따라 리프레시의 간격을 길게 할 수 있다.
예를 들어, 보존 기간이 30년 정도이면, 전혀 리프레시를 필요로 하지 않을 것으로 생각되지만, 전하의 보존 상태가 메모리 셀마다 상이한 경우가 있기 때문에, 정기적 혹은 비정기적으로 리프레시를 행함으로써 데이터를 안정되게 유지할 수 있다.
예를 들어, 1개의 반도체 메모리 장치에서, 데이터의 기입으로부터 일정한 기간이 경과한 단계에서, 어떤 메모리 셀에서는 리프레시를 필요로 할 만큼 전하가 감소하고 있지만, 다른 메모리 셀에서는 충분히 전하가 유지되고 있다라고 하는 경우가 발생할 수 있다.
그 요인은 다양하다. 예를 들어, 유지되어 있는 전하량이 요인의 하나가 된다. 도 1a의 회로에 있어서, 노드(D)의 전위가 단자(A)의 전위보다도 높은(즉, 용량 소자(102)에 유지되어 있는 전하량이 많음) 경우에는, 전위차 이상으로 기입 트랜지스터의 오프 전류가 증가하는 경향이 있다. 이러한 편차는 데이터 의존의 편차이다.
또한, 기입 트랜지스터 간의 오프 전류의 편차가 요인이 되는 경우도 있다. 이 경우, 예를 들어 트랜지스터의 크기나 형상이 상이한 것이 요인이 되는 경우가 많다. 마찬가지로, 용량 소자의 면적이 상이하기 때문에, 용량이 변동되는 것도 요인의 하나이다. 나아가, 트랜지스터의 임계값의 편차도 요인의 하나이다. 이러한 편차는 메모리 셀 의존의 편차이다.
예를 들어, 트랜지스터에 사용되고 있는 반도체의 결정화의 정도에 편차가 있으면, 트랜지스터의 전류 수송 특성(전계 효과 이동도 등)이나 임계값이 변동되는 요인이 된다.
또한, 도너 농도가 1×1014 cm- 3이라고 하는 불순물 농도가 지극히 낮은 반도체를 사용하는 경우에는, 트랜지스터를 미소화하고, 채널의 크기를 100 nm×100 nm×10 nm=1×10-16 cm-3로 하면, 1개의 트랜지스터에 포함되는 도너 원자의 수는 0.01개이다. 즉, 99개의 트랜지스터의 채널은 도너가 전혀 존재하지 않는 진성 반도체인데, 1개의 트랜지스터에는 1개의 도너 원자가 존재하는 N형 반도체이다. 그의 농도는 1×1016 cm-3이며, 당연히, 트랜지스터의 임계값이 다른 것과 상이하다.
번거로운 것은, 이 정도의 차이이면 정밀한 측정을 행하지 않는 한 양품과의 구별이 되지 않는다는 것이다. 산화물 반도체를 사용한 트랜지스터에서는 서브 임계값이 0.1 V/dec이기 때문에, 임계값이 0.1 볼트 변동하면, 오프 전류가 1자리 정도 변동하는 경우가 있을 수 있다.
또한, 반도체 메모리 장치를 사용 중에 도너 원자가 외부로부터 채널로 이동하고, 진성 반도체로부터 N형 반도체가 되는 경우도 있다. 특히, 산화물 반도체에 있어서는 수소가 도너가 되는 것이 알려져 있는데, 수소 이온(양자)은 지극히 작기 때문에, 이동이 용이하다.
평균적인 메모리 셀의 데이터의 보존 기간이 30년인 반도체 메모리 장치에 있어서, 반도체 메모리 장치가 제조된 직후의 검사에서 동작이 불충분한 메모리 셀은 불량 비트로서 판단할 수 있다. 그러나, 오프 전류가 1자리 큰 메모리 셀이면, 데이터의 보존 기간은 3년이므로, 그것이 불량한지 여부를 수시간 데이터를 보존한 것 만으로 판단하는 것은 곤란하다.
가령, 불량인지 여부를 확실하게 판단하려면, 가속 시험에서 몇일간 혹은 그 이상의 기간, 데이터를 보존하는 테스트를 행할 필요가 있기 때문에 현실적이지 않다. 또한, 출하 후에 도너가 이동함으로써도 초래하게 되는 변동에 대해서는 대처할 수 없다.
이러한 통상의 검사에서는 배제할 수 없는 잠재적인 불량 메모리 셀을 포함한 채, 모든 메모리 셀을 양품으로서 출하하고, 데이터를 10년 보존하면, 데이터의 대부분이 소실되어 버리게 된다. 즉, 반도체 메모리 장치로서의 신뢰성이 저하한다. 그러나, 정기적 혹은 비정기적으로 리프레시를 행함으로써 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한, 통상의 DRAM이면, 메모리 셀의 전하의 보존 상태에 관계없이 모든 메모리 셀을 리프레쉬하는데, 그 경우에는, 리프레시가 불필요한 메모리 셀까지 리프레쉬하기 위해서 소비 전력을 증대시키게 된다. 특히 리프레시의 주기는 특성이 나쁜 메모리 셀에 맞출 필요가 있으므로, 다른 정상 메모리 셀까지 불필요한 리프레시를 필요로 한다.
또한, 이 방법에 있어서는, 리프레시 동작을 행하는 시점에서의 판독 결과를 다시 메모리 셀에 기입하기 때문에, 가령, 리프레시 동작 시점에 있어서, 이미 데이터가 소실되어 있는 경우에는, 그 데이터는 소실된 상태로 된다.
한편, 본 발명에 사용하는 반도체 메모리 장치의 메모리 셀에서는, 비파괴로 전하량을 알 수 있다. 또한, 그 상태가 정상치로부터 어느 정도 벗어나 있는 지도 알 수 있다. 그들 정보를 바탕으로 하면, 리프레시가 불필요한 행의 메모리 셀까지 리프레쉬할 필요는 없다. 종래, 리프레시가 필요한 메모리는 DRAM만이고 또한, DRAM에서는, 축적되어 있는 전하량을, 전하를 취출하지 않고 알 수 없었으므로, 이러한 기술 사상은 존재하지 않았다.
또한, 다치의 데이터를 기입·판독하는 경우에는, 2치의 경우보다도 전하의 감소량은 가능한 한 조기에 아는 것이 바람직하다. 상기의 기술 사상에 의하면, 그것이 가능해진다.
즉, 적절할 때에 메모리 셀의 데이터의 보존 상태를 체크하고, 필요하면, 리프레시를 행하거나, 혹은, 그 메모리 셀이 사용하기에 적합하지 않은 경우에는, 예비의 메모리 셀로 치환함으로써 보다 장기의 신뢰성을 확보할 수 있다.
메모리 셀의 검사는 이하의 방법으로 행한다. 도 1a의 메모리 셀을 예로 하면, 단자(C)에 통상의 판독에 사용하는 제1 전위를 부여하고, 그때의 소자 트랜지스터(103)의 상태를 판정한다(제1 판정). 다음으로 단자(C)에 제1 전위보다도 낮은 제2 전위를 부여하고, 그때의 소자 트랜지스터(103)의 상태를 판정한다(제2 판정). 제1 판정 및 제2 판정은 통상 온이나 오프 중의 어느 하나가 된다.
제1 판정과 제2 판정에서 결과가 상이한 경우에는, 메모리 셀이 축적하고 있는 전하가 저하하고 있다고 판단하여 리프레시를 행한다. 동일한 경우에는 리프레시를 행하지 않는다. 이러한 조작에 의해, 불필요한 리프레시 동작을 행하지 않고 장기간 데이터의 유지가 가능한 반도체 메모리 장치를 제공할 수 있다.
혹은 단자(C)에 제1 전위보다도 높은 제3 전위를 부여하고, 소자 트랜지스터(103)의 상태를 판정한다(제3 판정). 제3 판정이 제1 판정과 상이한 경우에는, 메모리 셀이 축적하고 있는 전하가 데이터 변동을 일으킬 만큼 저하되어 있다고 판단하고 리프레시를 행한다. 이때, 해당하는 메모리 셀의 오프 전류가 규정값보다도 크다고 판단할 수 있기 때문에, 불량 메모리 셀이라 하여 예비의 메모리 셀로 바꿔 끼워도 된다.
이상, 본 발명의 형태로서 몇 가지의 예를 나타냈지만, 본 발명의 기술 사상에 의하면, 상기의 예에 한정되지 않고, 그 밖의 형태도 가능한 것은 이하의 실시 형태에 나타내어지는 예를 보면 명확할 것이다.
상기의 형태 중 어느 하나를 채용함으로써, 상기 과제 중 적어도 하나를 해결할 수 있다. 특히 상기의 형태의 반도체 메모리 장치는, FGNVM에서 기입이나 소거 시에 필요한 높은 전압을 필요로 하지 않는 데다가, 재기입 횟수의 제한이 없다. 또한, 리프레시 간격도 종래의 DRAM보다도 훨씬 길고, 또한 필요한 행만 리프레시할 수 있으므로, 소비 전력의 삭감에 도움이 된다. 또한, 사용하는 트랜지스터를 5개 이하로 할 수 있고, 또한 적당한 리프레시를 행함으로써 용량 소자의 면적을 삭감할 수 있으므로, 집적도를 높이는데 있어서도 유리하다.
또한, 상기에 나타내어진 형태는, 지금까지의 기술 사상에 없는 신규 반도체 장치(특히, 반도체 메모리 장치)이며, 또한 지금까지의 기술 사상에 없는 신규 반도체 장치의 구동 방법(특히, 반도체 메모리 장치의 구동 방법)이다. 그것들은 전력 절약이나 높은 집적도와 같은 특징을 나타낸다.
상기에 나타낸 형태 각각은, 상기에 나타낸 효과 중 적어도 하나를 발휘한다. 물론, 상기에 나타낸 형태 각각이 상기에 나타낸 효과의 모두를 발휘할 필요는 없다.
도 1a 및 도 1b는 본 발명의 반도체 메모리 장치의 예를 도시하는 도면이다.
도 2a 및 도 2b는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 3a 내지 도 3c는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 4a 내지 도 4c는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 6a 내지 도 6c는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 예를 도시하는 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 예를 도시하는 도면이다.
도 9a 및 도 9b는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명하는 도면이다.
도 10a 및 도 10b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 11은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 12a 내지 도 12c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 13a 내지 도 13c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 14a 내지 도 14c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 15a 내지 도 15d는 전자 기기의 예를 도시하는 도면이다.
이하, 실시 형태에 대해서 도면을 참조하면서 설명한다. 단, 실시 형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 그의 범위로부터 일탈하지 않고 그의 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니이다.
또한, 이하의 실시 형태에서 개시된 구조나 조건 등의 항목은 다른 실시 형태에 있어서도 적절하게 조합할 수 있다. 또한, 이하에 설명하는 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서 공통의 부호를 사용해서 나타내고, 동일 부분 또는 동일한 기능을 갖는 부분의 상세한 설명은 생략한다.
(실시 형태 1)
본 실시 형태의 반도체 메모리 장치의 동작을 도 2a를 사용해서 설명한다. 도 2a는 도 1a에서 도시된 메모리 셀(100)에 판독 회로(200), 판독한 값을 유지하는 레지스터(210)를 첨가한 것이다.
판독 회로(200)는 P 채널형의 판독 트랜지스터(202)와 인버터(201)를 포함하고, 레지스터(210)에는, 제1 레지스터(210A) 및 제2 레지스터(210B)를 갖는다. 도 2a에 도시하는 바와 같이, 도 1a의 메모리 셀(100)의 N 채널형의 소자 트랜지스터(103)의 소스를 접지하고, 그의 드레인을 판독 트랜지스터(202)의 드레인과 접속한다.
또한, 판독 트랜지스터(202)의 소스를 전원 전위(VDD)에 접속하고, 게이트를 접지한다. 소자 트랜지스터(103)의 드레인과 판독 트랜지스터(202)의 드레인에는, 인버터(201)의 입력 단자를 접속한다. 이들의 교점을 이하에서는 노드(E)라고 칭한다. 또한, 인버터(201)의 출력은 레지스터(210)에 접속된다. 또한, 판독 트랜지스터(202)의 온 전류는 동일 조건(게이트 전위, 드레인 전위 등)에서의 소자 트랜지스터(103)의 온 전류보다도 낮아지도록 설계하면 된다.
판독 회로(200)을 사용한 판독 동작에 대해서 간단하게 설명한다. 단자(C)에 판독을 위한 전위를 부여하면, 메모리 셀의 노드(D)의 전위에 따라 소자 트랜지스터(103)가 어떤 상태가 된다. 그때의 상태에 따라, 판독 회로(200)의 노드(E)의 전위가 변동한다. 이 전위가 전원 전위(VDD)와 접지 전위의 중간값(평균값)보다도 높으면 인버터(201)의 출력은 접지 전위가 되고, 중간값보다도 낮으면 인버터(201)의 출력은 전원 전위(VDD)가 된다. 이러한 동작에 의해, 소자 트랜지스터가 온 상태인지 오프 상태인지를 판단할 수 있다.
통상의 판독 조작에서는, 소자 트랜지스터가 N 채널형이므로, H의 데이터가 기입되어 있는 경우에는, 노드(E)의 전위는 접지 전위가 되고, 따라서, 인버터(201)의 출력은 전원 전위(VDD)가 된다. 또한, L의 데이터가 기입되어 있는 경우에는, 노드(E)의 전위는 전원 전위(VDD)가 되고, 따라서, 인버터(201)의 출력은 접지 전위가 된다. 이하에서는, 인버터(201)의 출력이 접지 전위인 때는 F(False, 거짓), 전원 전위(VDD)인 때에는 T(True, 참)라고 칭한다.
리프레시 동작을 행하기에 앞서, 해당하는 메모리에 리프레시 동작이 필요할지를 판정한다. 이것은, 단자(C)에 2종류의 판독 전위를 부여해서 판독 동작을 행하고, 그때의 판독 결과를 비교함으로써 행해진다. 구체적으로는, 통상의 판독 전위(V1)을 부여해서 판독 동작을 행하고, 그 결과를 제1 레지스터(210A)에 저장한다.
또한, 통상의 판독 전위보다도 낮은 전위(V2)를 부여해서 판독 동작을 행하고, 그 결과를 제2 레지스터(210B)에 저장한다. 그리고, 제1 레지스터에 저장된 데이터와 제2 레지스터에 저장된 데이터를 비교함으로써 판독 결과를 비교한다. 또한, 레지스터(210A) 및 레지스터(210B)는 상기의 목적에 맞는 것이면 되고, 그의 종류는 묻지 않는다.
도 3a는 도 1a의 메모리 셀(100)에 H와 L이라고 하는 2개의 신호가 기입된 경우의, 단자(C)의 전위(VC)와 소자 트랜지스터(103)의 드레인 전류(단자(E)와 단자(F) 간의 전류)(IEF)의 관계를 도시한다. 곡선(301)은 H의 신호가 기입된 경우의, 곡선(302)은 L의 신호가 기입된 경우의 것이다.
또한, I0은 판독 트랜지스터(202)의 드레인의 전위를 전원 전위(VDD)로, 게이트와 소스의 전위를 접지 전위로 한 경우의 드레인 전류이다. 단자(C)의 전위(VC)를 어떤 값으로 했을 때에, 소자 트랜지스터(103)의 전류의 곡선이 I0을 상회하고 있는 경우에는, 도 2a의 노드(E)의 전위는, 전원 전위(VDD)와 접지 전위의 중간값보다도 낮아진다. 따라서, 인버터(201)의 출력은 T이다. 반대로 소자 트랜지스터(103)의 전류의 곡선이 I0을 하회하고 있는 경우에는 인버터(201)의 출력은 F이다.
곡선(301), 곡선(302)이 I0이 될 때의 VC의 값을, 각각, Vth_H, Vth_L로 한다. 예를 들어, VC가 Vth_H보다도 낮으면, 기입된 데이터에 관계없이, 항상, 인버터(201)의 출력은 F가 되고, VC가 Vth_L보다도 높으면, 기입된 데이터에 관계없이, 항상, 인버터(201)의 출력은 T가 된다. 예를 들어, 판독을 행하지 않는 메모리 셀에는, VC를 Vth _H보다 낮은 전위(예를 들어, VA)나, Vth _L보다 높은 전위(예를 들어, VB)를 부여하면 된다(도 3b 참조).
V1은 통상의 판독 시에 단자(C)에 부여하는 전위이다. 이 전위에서는, L의 데이터가 기입된 경우에는, IEF가 I0보다도 작고, 따라서, 인버터(201)의 출력은 F이다. 또한, H의 데이터가 기입된 경우에는, IEF가 I0보다도 크고, 따라서, 인버터(201)의 출력은 T가 된다. V1이 상기와 같은 조건을 만족시키기 위해는, V1을 Vth_H를 초과하고, Vth_L보다 작은 전위로 하면 된다.
그런데, 시간의 경과와 함께 용량 소자(102)에 축적된 전하는 변동한다. 일반적으로, 노드(D)의 전위가 단자(A)의 전위보다도 높으면 전하량은 감소하고, 노드(D)의 전위는 저하한다. 그 경우에는, 도 3c에 도시하는 바와 같이 전위(VC)와 드레인 전류(IEF)의 관계는 곡선(301)으로부터 곡선(303)으로 변동한다.
그러나, 이 단계에서는 판독에 있어서 이상은 감지되지 않는다. 그렇더라도, 아직, 이 단계에서는, 단자(C)에 통상의 판독 전위(V1)을 부여하면, 기입 직후와 마찬가지로 소자 트랜지스터의 드레인 전류(IEF)가 I0보다도 크기 때문에, 기입 시와 동일하게 H의 데이터가 판독되기 때문이다.
그러나, 이 상태를 방치하면, 결국에는, 곡선(304)에 나타내어지는 바와 같이 된다. 이 단계에서는, 단자(C)에 통상의 판독 전위(V1)을 부여하면, 소자 트랜지스터의 드레인 전류(IEF)가 I0보다도 작기 때문에, 기입 시와는 반대로 L의 데이터가 판독되어 버린다. 따라서, 곡선(303)의 단계에서 데이터가 소실되려고 하고 있는 것을 사전에 알 것이 요망된다.
따라서, 단자(C)의 전위를 통상의 판독 전위(V1)보다도 낮고, 또한 Vth_H보다도 높은 전위(V2)로 함으로써, 데이터의 보존 상태를 조사한다. 데이터의 기입 직후(곡선(301))에는, 단자(C)의 전위를 V2로 해도, 드레인 전류가 I0 이상이므로, 통상의 판독 전위(V1)을 부여한 경우와 동일하게 H의 데이터가 판독된다.
그러나, 기입 후, 시간이 경과해서 곡선(303)이 된 상태에서는, 통상의 판독 전위(V1)을 부여한 경우에는 H의 데이터가 판독되지만, 전위를 V2로 하면, 드레인 전류가 I0보다 낮기 때문에, L의 데이터가 판독된다. 이렇게 전위를 V1로 한 경우와 V2로 한 경우에 판독되는 데이터가 상이한 경우에는, 메모리 셀에 축적되어 있는 전하가 감소하고 있는 것을 나타낸다. 이러한 경우에는, 리프레시를 행함으로써 당초의 상태(곡선(301))로 복귀시킴으로써 데이터를 소실할 리스크를 줄인다.
또한, V2보다도 높고 V1보다도 낮은 다른 전위(V3)을 부여하고, 메모리 셀의 데이터의 상황을 조사해도 된다. 예를 들어, 곡선(303)으로 나타내어지는 상태는, 전위(V3)이어도, 드레인 전류가 I0보다도 작기 때문에, 통상의 판독 전류에서 얻어지는 데이터와는 역인 L의 데이터가 판독된다. 이러한 메모리 셀은 데이터가 소실될 리스크가 높은 메모리 셀이라고 판단하고, 예비의 메모리 셀로 바꿔 끼우면 된다.
또한, V1보다도 높고 Vth_L보다도 낮은 다른 전위(V4)를 부여하고, 메모리 셀의 데이터의 상황을 조사해도 된다. 도 2a의 단자(A)의 전위는 기입 시에는 변동하지만, 데이터를 보존하고 있는 상태에서는 일정한 값이 된다. L의 데이터를 기입했을 때의 노드(D)의 전위가 단자(A)의 평균의 전위와 실질적으로 동일한 경우에는, 용량 소자(102)로부터 전하가 유출되지 않고, 또한 전하가 유입되지도 않는다. 상기의 조건 아래에서는, L의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선(302)은 시간이 경과해도 거의 변화하지 않는다.
그런데, H의 데이터가 기입된 메모리 셀의 누설 전류가 격심하게 크고, 전위(VC)와 드레인 전류(IEF)의 관계가 곡선(304)과 같이 된 경우를 생각한다. 이러한 메모리 셀에 있어서, 단자(C)에 전위(V1 및 V4)를 부여하고, 판독되는 데이터를 비교하면, 각각, L, H라고 하는 결과가 얻어진다.
한편, L의 데이터가 기입된 메모리 셀에서는, 전하의 변동을 무시할 수 있으므로, 전위(VC)와 드레인 전류(IEF)의 관계가 곡선(302)인 채이며, 판독되는 데이터는 모두 L이다. 또한, 데이터가 정상 혹은 허용 범위 내에 보존되어 있는 메모리 셀(곡선(301), 곡선(303))에 있어서는, 판독되는 데이터는 모두 H이다.
이와 같이 단자(C)에 전위(V1 및 V4)를 부여하고, 판독되는 데이터가 상이한 경우에는, 그 메모리 셀은 데이터가 소실될 리스크가 지극히 높은 메모리 셀이라고 판단하고, 예비의 메모리 셀로 바꿔 끼우면 된다. 또한, 그 메모리 셀에 보존되어 있었던 데이터는 H라고 판단되므로, 바꿔 끼워진 예비의 메모리 셀에는 H의 데이터를 기입하면 된다.
이러한 메모리 셀의 데이터의 보존 상태의 체크는, 표준적인 메모리 셀의 보존 기간의 1/10000 내지 1/10의 간격으로 행해도 된다. 예를 들어, 10년간의 데이터의 보존을 보증하는 반도체 메모리 장치에 있어서는, 1년에 일 회 이상의 빈도로, 상기와 같은 체크 및 필요하다면 리프레시를 행한다.
상기와 같이 통상의 판독 전위(V1) 이외의 전위(V2, V3, V4)를 사용해서 판독 조작을 행함으로써 그의 기간 내에서의 전하의 유출 상황을 판정할 수 있고, 그의 데이터를 바탕으로 각 메모리 셀의 신뢰성을 알고, 또한 신뢰성을 높이는 조치를 취할 수 있다.
즉, 신뢰성이 낮은 메모리 셀은 보다 빈번하게 데이터의 보존 상태를 체크하고, 또한 리프레시를 행하면 되거나, 혹은, 그 메모리 셀을 사용하지 않도록 하고, 예비의 메모리 셀로 치환하는 처치를 행해도 된다.
(실시 형태 2)
본 실시 형태의 반도체 메모리 장치의 동작을 도 2b를 사용해서 설명한다. 도 2b는 도 1b에서 도시된 메모리 셀(100)에 판독 회로(200), 판독한 값을 유지하는 레지스터(210)를 첨가한 것이다. 도 2a와의 차이는 소자 트랜지스터 및 판독 트랜지스터의 극성이 모두 반대라는 점이다. 또한, 판독 트랜지스터(203)의 온 전류는 동일 조건(게이트 전위, 드레인 전위 등)에서의 소자 트랜지스터(104)의 온 전류보다도 낮아지도록 설계하면 좋다.
또한, 통상의 판독 조작에서는, 메모리 셀에 H의 데이터가 기입되어 있는 경우에는, 인버터(201)의 출력은 전원 전위(VDD)가 된다. 또한, L의 데이터가 기입되어 있는 경우에는 접지 전위가 된다. 이하에서는, 인버터(201)의 출력이 접지 전위인 때는 F(False, 거짓), 전원 전위인 때는 T(True, 참)라고 하는 것으로 한다.
리프레시 동작을 행하기에 앞서, 해당하는 메모리에 리프레시 동작이 필요할지를 판정한다. 이것은, 실시 형태 1과 마찬가지로, 단자(C)에 2종류의 판독 전위(통상의 판독 전위(V1) 및 그것보다 낮은 전위(V2))를 부여해서 판독 동작을 행하고, 각각의 결과를 제1 레지스터(210A), 제2 레지스터(210B)에 저장한다. 그리고, 제1 레지스터에 저장된 데이터와 제2 레지스터에 저장된 데이터를 비교함으로써 판독 결과를 비교한다. 또한, 레지스터(210A) 및 레지스터(210B)는 상기의 목적에 맞는 것이면 되고, 그의 종류는 묻지 않는다.
도 4a는 도 1b의 메모리 셀(100)에 H와 L이라고 하는 2개의 신호가 기입된 경우의, 단자(C)의 전위(VC)와 소자 트랜지스터(104)의 드레인 전류(단자(E)와 단자(F) 간의 전류)(IEF)의 관계를 도시한다. 곡선(401)은 H의 신호가 기입된 경우의, 곡선(402)은 L의 신호가 기입된 경우의 것이다.
또한, I0은 판독 트랜지스터(203)의 드레인의 전위를 전원 전위(VDD)로, 게이트와 소스의 전위를 접지 전위로 한 경우의 드레인 전류이다. 단자(C)의 전위(VC)를 어떤 값으로 했을 때에, 소자 트랜지스터(104)의 전류의 곡선이 이 값을 상회하고 있는 경우에는, 도 2b의 노드(E)의 전위는 전원 전위(VDD)와 접지 전위의 중간값보다도 높아진다. 따라서, 인버터(201)의 출력은 F이다. 반대로, 소자 트랜지스터(104)의 전류의 곡선이 I0을 하회하고 있는 경우에는 인버터(201)의 출력은 T이다.
V1은 통상의 판독 시에 단자(C)에 부여하는 전위이다. 이 전위에서는, L의 데이터가 기입된 경우에는, IEF가 I0보다도 크고, 따라서, 인버터(201)의 출력은 F이다. 또한, H의 데이터가 기입된 경우에는, IEF가 I0보다도 작고, 따라서, 인버터(201)의 출력은 T이다.
곡선(401), 곡선(402)이 I0이 될 때의 VC의 값을 각각 Vth_H, Vth_L로 한다. 예를 들어, VC가 Vth_H보다도 낮으면, 기입된 데이터에 관계없이, 항상, 인버터(201)의 출력은 F가 되고, VC가 Vth_L보다도 높으면, 기입된 데이터에 관계없이, 항상, 인버터(201)의 출력은 T가 된다. 예를 들어, 판독을 행하지 않는 메모리 셀에는, VC를 Vth _H보다 낮은 전위(예를 들어, VA)이거나, Vth _L보다 높은 전위(예를 들어, VB)를 부여하면 된다(도 4b 참조).
그런데, 시간의 경과와 함께 용량 소자(102)에 축적된 전하는 변동한다. 일반적으로, 노드(D)의 전위가 단자(A)의 전위보다도 높으면 전하량은 감소하고, 노드(D)의 전위는 저하한다. 그 경우에는, 도 4c에 도시하는 바와 같이 전위(VC)와 드레인 전류(IEF)의 관계는 곡선(401)으로부터 곡선(403)으로 변동한다.
이 단계에서는, 단자(C)에 통상의 판독 전위(V1)을 부여하면, 기입 직후와 마찬가지로 소자 트랜지스터의 드레인 전류(IEF)가 I0보다도 작기 때문에, 기입 시와 동일하게 H의 데이터가 판독된다. 한편, 단자(C)의 전위를 통상의 판독 전위(V1)보다도 낮고, 또한 Vth_H보다도 높은 전위(V2)로 하고, 데이터의 보존 상태를 조사하면, 드레인 전류가 I0보다 높기 때문에, L의 데이터가 판독된다.
이와 같이 전위를 V1로 한 경우와 V2로 한 경우에 판독되는 데이터가 상이한 경우에는, 메모리 셀에 축적되어 있는 전하가 감소하고 있으므로, 리프레시를 행하여, 당초의 상태(곡선(401))로 복귀시킴으로써 데이터를 소실할 리스크를 줄인다.
또한, 기입 직후에는 곡선(401), 곡선(402)으로부터 명백해진 바와 같이, 단자(C)에 통상의 판독 전위(V1)을 부여한 경우와, V2를 부여한 경우에 판독되는 데이터가 바뀔 일은 없다.
또한, 실시 형태 1의 전위(V3)에 상당하는 전위, 즉, V1보다도 낮고, V2보다도 높은 전위에서 메모리 셀의 데이터의 보존 상태를 조사해도 된다.
또한, V1보다도 높고 Vth_L보다도 낮은 다른 전위(V4)를 부여하고, 메모리 셀의 데이터의 상황을 조사해도 된다. 도 2b의 노드(D)의 전위가 단자(A)의 평균의 전위와 실질적으로 동일한 경우에는, 용량 소자(102)로부터 전하가 유출되지 않고, 또한 전하가 유입되지도 않는다. 예를 들어, 단자(A)의 전위가 대부분의 기간에 메모리 셀에 L의 데이터가 기입되었을 때의 노드(D)의 전위와 동일하면, L의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선(402)은 시간이 경과해도 거의 변화하지 않는다.
한편, H의 데이터가 기입된 메모리 셀의 누설 전류가 격심하게 크고, 전위(VC)와 드레인 전류(IEF)의 관계가 곡선(404)과 같이 된 경우를 생각한다. 이러한 메모리 셀에 있어서, 단자(C)에 전위(V1 및 V4)를 부여하고, 판독되는 데이터를 비교하면, 각각, L, H라고 하는 결과가 얻어진다.
한편, L의 데이터가 기입된 메모리 셀에서는, 상술한 바와 같이 전하의 변동을 무시할 수 있으므로, 전위(VC)와 드레인 전류(IEF)의 관계는 곡선(402)인 채이며, 판독되는 데이터는 모두 L이다. 또한, 데이터가 정상 혹은 허용 범위 내에 보존되어 있는 메모리 셀(곡선(401), 곡선(403))에 있어서는, 판독되는 데이터는 모두 H이다.
이와 같이 단자(C)에 전위(V1 및 V4)를 부여하고, 판독되는 데이터가 상이한 경우에는, 그 메모리 셀은 데이터가 소실될 리스크가 지극히 높은 메모리 셀이라고 판단하고, 예비의 메모리 셀로 바꿔 끼우면 된다. 또한, 그 메모리 셀에 보존되어 있었던 데이터는 H라고 판단되므로, 바꿔 끼워진 예비의 메모리 셀에는 H의 데이터를 기입하면 된다.
(실시 형태 3)
실시 형태 1 및 2에서는, 통상의 판독에 사용하는 전위(V1) 이외의 전위(V2, V3, V4)을 사용하여, 메모리 셀의 데이터의 보존 상태를 체크하는 예를 나타냈지만, 전원 전위(VDD)를 변화시킴으로써도 마찬가지의 것을 실시할 수 있다. 그 원리를 도 5a 및 도 5b를 사용해서 설명한다.
여기에서는, 실시 형태 2에서 사용한 것과 동일한, 도 2b의 회로를 사용해서 설명한다. 도 5a에 있어서, 곡선(401), 곡선(402), 곡선(403)은 각각, H의 데이터가 기입된 직후, L의 데이터가 기입된 직후 및, H의 데이터가 기입되고 얼마 지나고 나서의 소자 트랜지스터(103)의 드레인 전류의 단자(C)의 전위에 대한 의존성을 나타낸다. 도면 중의 I0, Vth_H, Vth_L, V1은 실시 형태 2에서 설명한 것이다.
여기서, 전원 전위(VDD)를 저하시켰을 때, 게이트의 전위와 드레인의 전위가 전원 전위(VDD)로, 또한 소스의 전위가 접지 전위로 유지된 판독 트랜지스터(203)의 드레인 전류는 감소하고, 도 5a에 도시하는 바와 같이 I1(<I0)이 된다. 곡선(401), 곡선(402), 곡선(403)이, I1을 상회하는 경우에는, 인버터(201)의 출력은 접지 전위가 된다.
도 5a로부터 명백해진 바와 같이, 판독 전위(V1)에 있어서는 곡선(401)은 I1을 하회하고, 곡선(402)은 I1을 상회하므로, 각각 인버터(201)의 출력은 전원 전위(이하, T라 함), 접지 전위(이하, F라 함)가 된다. 이것은, 통상의 판독(즉, I0을 사용한 판독)과 동일한 결과이다.
그러나, 전하량이 감소된 메모리 셀(곡선(403))에 있어서는, 통상의 판독(I0을 사용한 판독)에서는 인버터(201)의 출력은 T이지만, I1을 사용한 판독에서는 F가 된다. 이렇게 결과가 상이한 것은, 전하량이 초기의 값으로부터 감소되어 있기 때문이며, 이대로는, 데이터가 소실될 리스크가 크다. 따라서, 이러한 메모리 셀에는 리프레시를 실행하여 전하량을 초기의 값으로 하면 된다.
또한, 도 5b는 전원 전위(VDD)를 상승시켰을 때의 경우를 나타낸다. 게이트의 전위와 드레인의 전위가 전원 전위(VDD)로, 또한 소스의 전위가 접지 전위로 유지된 판독 트랜지스터(203)의 드레인 전류는 증가하여, 도 5b에 도시하는 바와 같이 I2(>I0)이 된다.
도 5b로부터 명백해진 바와 같이, 판독 전위(V1)에 있어서는 곡선(401)은 I2를 하회하고, 곡선(402)은 I2를 상회하므로, 인버터(201)의 출력은, 각각 T, F가 된다. 이것은, 통상의 판독(즉, I0을 사용한 판독)과 동일한 결과이다.
그러나, 전하량이 현저하게 감소한 메모리 셀(곡선(404))에 있어서는, 통상의 판독(I0을 사용한 판독)에서는, 인버터(201)의 출력은 F이지만, I2를 사용한 판독에서는 T가 된다. 이렇게 결과가 상이한 것은, 전하량이 초기의 값으로부터 감소되어 있기 때문이며, 이대로는, 데이터가 소실될 리스크가 매우 크다. 따라서, 이러한 메모리 셀에는 리프레시를 실행하여 전하량을 초기의 값으로 하거나, 예비의 메모리 셀과 치환하는 조작을 실행하면 된다.
또한, 도 2b의 노드(D)의 전위가 단자(A)의 평균의 전위와 실질적으로 동일한 경우에는, 용량 소자(102)로부터 전하가 유출되지 않고, 또한 전하가 유입하는 않아, 곡선(402)은 시간이 경과해도 거의 변화하지 않는다. 예를 들어, L이 기입된 메모리 셀은 충분한 시간이 경과해도 통상의 판독, I2를 사용한 판독 모두 인버터(201)의 출력은 F가 된다.
따라서, 곡선(404)과 같이, 통상의 판독, I2를 사용한 판독에서 결과가 상이한 것은, H의 데이터가 기입된 메모리 셀로부터 전하가 다량으로 유출되었기 때문이라고 생각되므로, 리프레시를 실행할 때, 혹은 예비의 메모리 셀에 기입할 때에는 H의 데이터를 기입하면 된다.
상기의 예에서는, 판독 트랜지스터(203)가 N 채널형이었지만, 판독 트랜지스터가 P 채널형인 경우이어도, 전원 전위(VDD)를 변동시키면, 그 트랜지스터의 드레인 전류가 변동하는 것은 동일하다. 따라서, 도 2a의 회로이어도 마찬가지로 실시할 수 있다.
(실시 형태 4)
실시 형태 1 내지 3에 있어서는, 메모리 셀에 기억되는 데이터는 H와 L의 2치였지만, 3치 이상의 데이터를 기억시키는 경우에 있어서도 마찬가지로 실시할 수 있다. 본 실시 형태에서는, 3치의 데이터를 취급하는 예에 대해서 도 6a 내지 도 6c를 사용해서 설명한다. 마찬가지로 4치 이상의 데이터를 취급할 수도 있다. 사용하는 회로는 도 2a에 도시되는 것이다.
본 실시 형태에서는, H, M, L이라고 하는 3종류의 데이터 중 어느 하나를 1개의 메모리 셀에 기억시키는 경우이다. 도 6a에 도시하는 곡선(501), 곡선(502), 곡선(503)은 도 1a의 소자 트랜지스터(103)의 드레인 전류의 단자(C)의 전위(VC)에 대한 의존성(소스(단자(F))의 전위는 접지 전위, 드레인(단자(E))의 전위는 전원 전위(VDD))을 나타낸다. 곡선(501)은 H의 데이터가 기입된 경우이며, 곡선(502)은 M의 데이터가 기입된 경우이며, 곡선(503)은 L의 데이터가 기입된 경우이다.
I0은 게이트의 전위와 드레인의 전위가 접지 전위, 소스의 전위가 전원 전위(VDD)로 했을 때의 판독 트랜지스터(202)의 드레인 전류이다. 실시 형태 1에서 설명한 바와 같이, 곡선(501) 내지 곡선(503)이 I0을 상회하고 있는 경우에는, 인버터(201)의 출력은 전원 전위(VDD)가 되고, 하회하고 있는 경우에는 접지 전위가 된다. 본 실시 형태에서는, 인버터(201)의 출력이 전원 전위(VDD)인 경우를 T(True, 참), 접지 전위인 경우를 F(False, 거짓)라고 하는 것으로 한다.
곡선(501), 곡선(502), 곡선(503)이 I0와 동등해지는 전위(VC)는, 각각 Vth_H, Vth_M, Vth_L이라고 칭한다. 일반적으로, N치의 데이터의 판독 시에는 단자(C)에는, (N-1)종류의 전위를 부여할 필요가 있다. 본 실시 형태에서는 N=3이므로, 2종류의 전위를 사용할 필요가 있다. 한편, 실시 형태 1 내지 3에서는, N=2이므로, 1종의 전위로 판단할 수 있다.
본 실시 형태에서, 판독 시에 부여하는 전위의 1개는 Vth_H와 Vth_M의 사이의 전위(V1 _H)이며, 다른 1개는 Vth _M과 Vth _L의 사이의 전위(V1 _L)이다. 도 6a로부터 명백해진 바와 같이, 전위(V1 _H)에서는, 셀에 H의 데이터가 기입된 경우에는, 인버터의 출력은 T가 되지만, M 혹은 L의 데이터가 기입된 경우에는, 인버터의 출력은 F가 된다. 따라서, 단자(C)에 전위(V1_H)를 부여하고, 인버터의 출력이 T가 된 경우에는, 기입된 데이터는 H라고 판단할 수 있다.
인버터의 출력이 F가 된 경우에는, 기입된 데이터는 M일 수도 있고, L일 수도 있다. 따라서, 제2 전위(V1_L)을 사용해서 판단한다. 도 6a로부터 명백해진 바와 같이, 전위(V1 _L)에서는, 셀에 M의 데이터의 기입된 경우에는, 인버터의 출력은 T가 되지만, L의 데이터가 기입된 경우에는, 인버터의 출력은 F가 된다.
따라서, 단자(C)에 전위(V1_H)를 부여하고, 인버터의 출력이 F가 되고, 또한 전위(V1_L)을 부여하고, 인버터의 출력이 T가 된 경우에는, 기입된 데이터는 M이라고 판단할 수 있다. 또한, 단자(C)에 전위(V1_H)를 부여해도 전위(V1_L)을 부여해도, 모두 인버터의 출력이 F가 된 경우에는, 기입된 데이터는 L이라고 판단할 수 있다.
또한, 판독을 행하지 않는 메모리 셀의 단자(C)의 전위는 Vth_H 이하 혹은 Vth_L 이상 중 어느 하나로 하면 된다. 예를 들어, 단자(C)의 전위를 Vth_H 이하로 하면 메모리 셀에 기억된 데이터에 관계없이, 인버터의 출력이 F가 되고, 또한 단자(C)의 전위를 Vth_L 이상으로 하면 메모리 셀에 기억된 데이터에 관계없이, 인버터의 출력이 T가 된다.
그런데, 데이터를 기입한 후, 시간의 경과와 함께 용량 소자(102)의 전하는 실시 형태 1 내지 3에 도시하는 바와 같이 변동한다. 예를 들어, 당초, H의 데이터가 기입된 메모리 셀의 전하가 감소하여, 도 6b에 곡선(504)로 나타낸 바와 같은 특성을 나타내게 된 것으로 한다. 이 단계에서는, 통상의 판독에 사용하는 전위(V1_H)를 사용하여, 판독해도, 기입 직후와 동일하게, 인버터의 출력은 T가 되므로, 그대로로는 전하의 감소를 파악할 수 없다.
그러나, 전위(V1_H와 Vth_H)의 사이의 적절한 전위(V2)를 단자(C)에 부여해서 판독을 행하면, 도 6b로부터 명백해진 바와 같이, 인버터의 출력은 F가 된다. 이렇게 인버터의 출력이 전위(V1 _H)와 전위(V2)에서 상이한 경우에는, 데이터를 소실할 리스크가 높아져 있으므로, 그러한 메모리 셀에 대해서는 리프레시를 행하면 된다.
또한, 용량 소자(102)의 전하의 감소가 현저하고, 도 6c에 곡선(505)으로 나타낸 바와 같은 특성을 나타내게 된 것으로 한다. 이 단계에서는, 통상의 판독에 사용하는 전위(V1 _H)를 사용하여, 판독하면, 기입 직후와 달리, 인버터의 출력은 F가 된다.
그러나, 전위(V1_H와 Vth_M)의 사이의 적절한 전위(V4)를 단자(C)에 부여해서 판독을 행하면, 도 6c로부터 명백해진 바와 같이, 인버터의 출력은 T가 된다. 이렇게 인버터의 출력이 전위(V1 _H)와 전위(V4)에서 상이한 경우에는, 데이터를 소실할 리스크가 매우 높아져 있으므로, 그러한 메모리 셀에 대해서는 리프레시를 행한다. 혹은, 그 메모리 셀에 데이터를 기억시키지 않는 조치를 취함과 동시에, 예비의 메모리 셀로 치환하는 조치를 취하면 된다.
또한, 인버터의 출력이 전위(V1_H)와 전위(V4)에서 상이한 경우에는, 본래, 기억되어 있었던 데이터는 H라고 판단할 수 있으므로, 리프레시를 행하는, 혹은 예비의 메모리 셀에 데이터를 기입하는 것에 있어서는, H의 데이터를 기입하면 된다. 메모리 셀에 M의 데이터나 L의 데이터가 기입되어 있었던 경우도 마찬가지로 체크할 수 있다.
또한, 도 6b 및 도 6c에 있어서는, 곡선(501), 곡선(502), 곡선(504), 곡선(505)은 도 3b 및 도 3c의, 곡선(301), 곡선(302), 곡선(303), 곡선(304)에 대응한다. 또한, 도 6b 및 도 6c의 전위(V1 _H), 전위(Vth _M)는, 각각 도 3b 및 도 3c의 전위(V1), 전위(Vth _L)로 다르게 부를 수도 있다.
따라서, 도 2b의 회로를 사용해서 3치 이상의 데이터가 기억되는 경우이어도, 실시 형태 2에서 나타낸 방법을 적용할 수 있다. 또한, 실시 형태 3에서 나타낸 바와 같이, 전원 전위(VDD)를 변동시켜서 메모리 셀의 데이터의 보존 상황을 아는 방법도 본 실시 형태에서 나타내는 것과 같은 3치 이상의 데이터가 기억되는 경우에 적용할 수 있다.
(실시 형태 5)
반도체 메모리 장치의 매트릭스에서의 구동의 예를 도 7을 사용해서 설명한다. 도 7에 도시되는 것은, 반도체 메모리 장치의 일부이며, 제n행 제m열로부터 제(n+2)행 제(m+1)열(n, m은 자연수)까지의 6개의 메모리 셀이 나타내어져 있다. 또한, 각 메모리 셀에는, P 채널형의 소자 트랜지스터(104_n_m, 104_n_m+1, 104_n+1_m, 104_n+1_m+1, 104_n+2_m, 104_n+2_m+1)가 설치되어 있다. 각 메모리 셀에는 그 밖에도 기입 트랜지스터, 용량 소자가 설치되어 있지만, 상세한 것은 도 1b를 참조하면 된다.
기입의 예를 이하에 나타낸다. 우선, 판독 워드선(601_n), 판독 워드선(601_n+1), 판독 워드선(601_n+2)을 포함하는 모든 판독 워드선의 전위 및, 판독 비트선(604_m), 판독 비트선(604_m+1)을 포함하는 모든 판독 비트선의 전위를 접지 전위로 한다.
또한, 비트선(603_m), 비트선(603_m+1)을 포함하는 모든 기입 비트선에 접속되는 판독 트랜지스터(판독 트랜지스터(203_m), 판독 트랜지스터(203_m+1)를 포함함)의 게이트가 접속하는 배선(605)은 접지 전위로 하고, 모든 판독 트랜지스터가 오프가 되도록 한다.
이 상태에서, 제n행의 기입 워드선(602)_n의 전위를 선택 전위로 하고, 602_n+1이나 602_n+2를 포함하는 그 밖의 행의 기입 워드선의 전위는 비선택 전위로 한다. 또한, 비트선(603_m), 비트선(603_m+1)을 포함하는 모든 기입 비트선에, 각각의 제n행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여한다. 신호는 2치이거나 다치이어도 된다. 이 조작에 의해 제n행의 기입 트랜지스터만이 온이 되고, 제n행의 메모리 셀에 데이터가 기입된다.
이어서, 제(n+1)행의 기입 워드선(602_n+1) 이외의 모든 기입 워드선에 비선택의 전위를 부여하고, 기입 워드선(602_n+1)만에 선택의 전위를 부여한다. 또한, 비트선(603_m), 비트선(603_m+1)을 포함하는 모든 기입 비트선에, 각각의 제(n+1)행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여한다. 이 조작에 의해, 제(n+1)행의 메모리 셀에 데이터가 기입된다.
또한, 제(n+2)행의 기입 워드선(602_n+2) 이외의 모든 기입 워드선에 비선택의 전위를 부여하고, 기입 워드선(602_n+2)에만 선택의 전위를 부여한다. 또한, 비트선(603_m), 비트선(603_m+1)을 포함하는 모든 기입 비트선에 각각의 제(n+2)행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여한다. 이 조작에 의해, 제(n+2)행의 메모리 셀에 데이터가 기입된다.
이상과 같은 조작을 행함으로써 모든 메모리 셀에 데이터가 기입된다. 상기의 예에서는, 모든 행의 메모리 셀에 기입을 행했지만, 특정한 행에만 기입을 행하는 조작이나 특정한 행에는 기입을 행하지 않는 조작을 행해도 된다.
또한, 데이터의 보존 시에는 모든 기입 워드선에 비선택의 전위를 부여한다.
이어서 리프레시가 필요한지의 여부를 판정하는 조작에 대해서 설명한다. 이하에서는, 메모리 셀에 2치의 데이터가 보존되어 있는 경우에 대해서 설명하는데, 다치 이상의 데이터가 보존되어 있는 경우이어도 마찬가지로 실시할 수 있다.
우선, 기입 워드선(602_n), 기입 워드선(602_n+1), 기입 워드선(602_n+2)를 포함하는 모든 기입 워드선에 비선택의 신호를 부여한다. 또한, 비트선(603_m), 비트선(603_m+1)을 포함하는 모든 기입 비트선의 전위를 부유 전위로 한다.
배선(605)에 적절한 전위(예를 들어, 전원 전위)를 부여한다. 이 조작에 의해, 판독 트랜지스터(판독 트랜지스터(203_m), 판독 트랜지스터(203_m+1)를 포함함)의 게이트의 전위가 상기 전위가 된다.
이어서, 제n행의 판독 워드선(601_n) 이외의 모든 판독 워드선에 그들 행의 소자 트랜지스터가 오프가 되는 전위 VA를 부여한다. 이하의 조작은 실시 형태 2에서 나타내어지는 것과 동일하다. 제n행의 판독 워드선(601_n)에는 통상의 판독에 이용하는 전위(V1)을 부여하고, 그 결과, 얻어지는 인버터(201_m), 인버터(201_m+1)를 포함하는 모든 인버터의 출력(제1 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1)를 포함함)에 저장한다.
계속해서, 제n행의 판독 워드선(601_n)에, 통상의 판독에 이용하는 전위(V1)보다 높은 전위(V4)를 부여하고, 얻어지는 인버터(201_m), 인버터(201_m+1)를 포함하는 모든 인버터의 출력(제2 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1)를 포함함)에 저장한다.
그리고, 제1 결과와 제2 결과를 비교하고(제1 판정), 제n행의 메모리 셀에 결과가 상이한 것이 있으면, 그 메모리 셀은 현저하게 특성이 나쁜 것이므로, 금후에는 그 메모리 셀을 사용하지 않고, 예비의 메모리 셀로 치환하는 조작을 행한다.
계속해서, 제n행의 판독 워드선(601_n)에, 통상의 판독에 이용하는 전위(V1)보다 낮은 전위(V2)를 부여하고, 얻어지는 인버터(201_m), 인버터(201_m+1)를 포함하는 모든 인버터의 출력(제3 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1)를 포함함)에 저장한다.
그리고, 제1 결과와 제3 결과를 비교하고(제2 판정), 제1 판정에서 열화되어 있다고 판정된 메모리 셀 이외의 제n행의 메모리 셀에 결과가 상이한 것이 1개라도 있으며 제n행의 모든 메모리 셀에 대하여 리프레시를 행한다. 이 경우에는, 제1 결과를 바탕으로, 상기에 나타낸 기입 조작을 행하면 된다. 또한, 이때에는, 제1 판정에서 열화되어 있다고 판정된 메모리 셀에는 데이터를 기입하지 않고, 예비의 메모리 셀에 H의 데이터를 기입한다.
이상으로, 제n행의 메모리 셀의 리프레시 조작이 완료한다. 또한, 제1 판정에서, 제n행의 메모리 셀에 현저하게 특성이 나쁜 것이 1개라도 있었던 경우에는, 제n행의 메모리 셀 모두를 예비의 동수의 메모리 셀로 치환해도 된다. 제(n+1)행이후의 메모리 셀의 리프레시 조작에 대해서도 마찬가지로 행하면 된다.
또한, 데이터가 보존된 메모리 셀의 리프레시 전에, 예비의 메모리 셀의 데이터의 보존 상태의 체크 및 리프레시를 행하면 된다. 상술한 바와 같이, 불량 메모리 셀을 예비의 메모리 셀로 치환한다고 하는 조작 시에는, 예비의 메모리 셀이 양품인 것이 전제이다. 그러나, 예비의 메모리 셀이 양품인지 불량인지는, 출하 시의 검사만으로는 반드시 명확해지지 않은 것은 먼저 설명한 바와 같다.
구체적으로는, 모든 예비의 메모리에 H의 데이터를 기입하고, 리프레시가 필요하게 되는 타이밍에서, 데이터가 보존된 메모리 셀의 리프레시 전에 상술한 바와 같은 메모리 셀의 데이터의 보존 상태의 체크를 행한다. 그 체크에 있어서, 불량이다라고 판단된 메모리 셀은 사용하지 않는 조치를 취하고, 양품인 메모리 셀만을 예비의 메모리 셀로 한다. 이 메모리 셀은 데이터가 보존된 메모리 셀의 데이터의 보존 상태의 체크에 의해, 불량으로 여겨진 메모리 셀을 치환하는데도 사용할 수 있다.
(실시 형태 6)
NAND형 반도체 메모리 장치의 구동의 예를 도 8을 사용해서 설명한다. 도 8에 도시되는 것은, NAND 반도체 메모리 장치의 일부이며, 도면에서는, 제1행 제m열로부터 제4행 제(m+1)열(m은 자연수)까지의 8개의 메모리 셀이 나타내어져 있다. 또한, 각 메모리 셀에는 N 채널형의 소자 트랜지스터, 기입 트랜지스터, 용량 소자가 설치되어 있는데, 상세한 것은 도 1a를 참조하면 된다.
본 실시 형태의 반도체 메모리 장치는 NAND형이므로, 도 7에 도시된 반도체 메모리 장치와는 다른 회로 구성으로 되어 있고, 동일한 열의 제1행 내지 제4행의 기입 트랜지스터 및 제1행 내지 제4행의 소자 트랜지스터가 직렬로 접속되어 있다.
또한, 각 행의 기입 트랜지스터의 드레인은 용량 소자의 전극의 하나와 소자 트랜지스터의 게이트와 접속한다. 또한, 제1행의 기입 트랜지스터와 비트선(603_m, 603_m+1)의 사이에는 선택 트랜지스터(610_m, 610_m+1)를 제4행의 소자 트랜지스터와 소스선(608)의 사이에 선택 트랜지스터(611_m, 611_m+1)를 각각 직렬로 설치한다.
선택 트랜지스터(610_m, 610_m+1)의 게이트는 배선(606)에 접속하고, 선택 트랜지스터(611_m, 611_m+1)의 게이트는 배선(607)에 접속한다. 또한, 각 메모리 셀의 기입 트랜지스터의 게이트는 기입 워드선(602_1, 602_2, 602_3, 602_4)에 접속한다.
또한, 소스선(608)은 도 8에 도시하는 바와 같이, 기입 워드선에 평행하게 설치하면 집적화를 높이는데 있어서 효과가 있지만, 비트선과 평행하게 설치해도 된다. 또한, 소스선(608)은 항상 접지 전위로 해 두어도 된다. 이하의 설명에서는, 소스선(608)은 항상 접지 전위로 한다.
또한, 본 실시 형태에서는, 판독 회로는 실시 형태 1과 마찬가지인데, 레지스터에는 적어도 5개의 데이터를 저장할 필요가 있다.
기입의 예를 이하에 나타낸다. 우선, 판독 워드선(601_1, 601_2, 601_3, 601_4)의 전위를 비선택 전위로 한다. 또한, 기입 워드선(602_1, 602_2, 602_3, 602_4)의 전위를 선택 전위로 한다. 그 결과, 도 8에 도시되는 메모리 셀의 기입 트랜지스터는 온 상태가 된다.
또한, 배선(609)을 접지 전위, 배선(605)을 적절한 정의 전위로 하고, 판독 트랜지스터(202_m, 202_m+1)가 오프가 되도록 한다. 또한, 배선(606)에 선택의 전위를 부여하고, 제1 선택 트랜지스터행의 선택 트랜지스터(610_m, 610_m+1)를 온으로 한다.
이 상태에서, 비트선(603_m, 603_m+1)에 각각의 제4행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여한다. 신호는 2치이거나 다치이어도 된다. 이 조작에 의해 제1행 내지 제4행의 메모리 셀에 데이터가 기입된다. 계속해서, 제4행의 기입 워드선(602_4)에 비선택의 전위를 부여하고, 제4행의 기입 트랜지스터를 오프로 한다. 이 결과, 제4행의 메모리 셀에 데이터가 보존된다.
또한, 비트선(603_m, 603_m+1)에 각각의 제3행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여한다. 이 조작에 의해 제1행 내지 제3행의 메모리 셀에 데이터가 기입된다. 그리고, 제3행의 기입 워드선(602_3)에 비선택의 전위를 부여하고, 제3행의 기입 트랜지스터를 오프로 한다. 이 결과, 제3행의 메모리 셀에 데이터가 보존된다.
이하, 마찬가지로 비트선(603_m, 603_m+1)에, 순차, 제2행, 제1행의 메모리 셀에 기입하는 데이터에 따른 신호를 부여하고, 그 후, 당해 행의 기입 워드선에 비선택의 전위를 부여하고, 당해 행의 기입 트랜지스터를 오프로 하는 조작을 반복하고, 제1행 내지 제4행의 메모리 셀에 데이터가 보존된다. 그 후, 배선(606)에 비선택의 전위를 부여하고, 제1 선택 트랜지스터행의 선택 트랜지스터(610_m, 610_m+1)를 오프로 한다.
이어서 리프레시가 필요한지의 여부를 판정하는 조작에 대해서 설명한다. 이하에서는, 메모리 셀에 2치의 데이터가 보존되어 있는 경우에 대해서 설명하는데, 다치 이상의 데이터가 보존되어 있는 경우이어도 마찬가지로 실시할 수 있다. 이하의 조작은, 많은 부분에서 실시 형태 1에서 나타내어지는 것과 마찬가지가 된다.
우선, 기입 워드선(602_1, 602_2, 602_3, 602_4)의 전위를 비선택의 전위로 한다. 또한, 비트선(603_m, 603_m+1)의 전위를 부유 전위로 한다. 또한, 배선(607)에 선택의 전위를 부여하고, 제2 선택 트랜지스터행의 선택 트랜지스터(611_m, 611_m+1)가 온이 되도록 한다.
이어서, 배선(605)에 적절한 전위(예를 들어, 접지 전위)를 부여한다. 이 조작에 의해, 판독 트랜지스터(202_m, 202_m+1)의 게이트의 전위가 상기 전위가 된다. 또한, 배선(609)에는 적절한 정의 전위(예를 들어, 전원 전위)를 부여한다.
이어서, 제1행 내지 제3행의 판독 워드선(601_1, 601_2, 601_3)에 그들 행의 소자 트랜지스터가 온이 되는 전위(VB)를 부여한다. 한편, 제4행의 판독 워드선(601_4)에는 통상의 판독에 이용하는 전위(V1)을 부여하고, 그 결과, 얻어지는 인버터(201_m, 201_m+1)의 출력(제1 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
계속해서, 제4행의 판독 워드선(601_4)에 통상의 판독에 이용하는 전위(V1)보다 높은 전위(V4)를 부여하고, 얻어지는 인버터(201_m), 인버터(201_m+1)의 출력(제2 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
그리고, 제1 결과와 제2 결과를 비교하고(제1 판정), 제4행의 메모리 셀에 결과가 상이한 것이 있으면, 그 메모리 셀은 현저하게 특성이 나쁜 것이므로, 금후에는 그 메모리 셀을 사용하지 않고, 예비의 메모리 셀로 치환하는 조작을 행한다. 이 단계에서 제2 결과는 삭제해도 좋지만, 레지스터에는 제1 결과를 남겨 둘 것이 요구된다.
계속해서, 제1행, 제2행, 제4행의 판독 워드선(601_1, 601_2, 601_4)에 전위(VB)를 부여한다. 한편, 제3행의 판독 워드선(601_3)에는, 통상의 판독에 이용하는 전위(V1)을 부여하고, 그 결과, 얻어지는 인버터(201_m, 201_m+1)의 출력(제3 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
또한, 제3행의 판독 워드선(601_3)에 통상의 판독에 이용하는 전위(V1)보다 높은 전위(V4)를 부여하고, 얻어지는 인버터(201_m, 201_m+1)의 출력(제4 결과)을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
그리고, 제3 결과와 제4 결과를 비교하고, 제3행의 메모리 셀에 결과가 상이한 것이 있으면, 그 메모리 셀은 현저하게 특성이 나쁜 것이므로, 금후에는 그 메모리 셀을 사용하지 않고, 예비의 메모리 셀로 치환하는 조작을 행한다. 이 단계에서 제4 결과는 삭제해도 된다.
마찬가지로 하여, 제2행, 제1행의 메모리 셀에 대해서도 체크를 행하고, 특성이 현저하게 나쁜 메모리 셀은 사용하지 않는 조작을 행한다. 이 단계에서, 각 열의 레지스터에는 제1행 내지 제4행의 메모리 셀의 통상의 판독 조작에서 얻어지는 4개의 결과가 남겨져 있다.
계속해서, 제4행의 판독 워드선(601_4)에 통상의 판독에 이용하는 전위(V1)보다 낮은 전위(V2)를 부여하고, 또한 기타의 행의 판독 워드선에는 전위(VB)를 부여하고, 인버터(201_m, 201_m+1)의 출력을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
그리고, 제4행의 메모리 셀 중 1개라도, 통상의 판독에 이용하는 전위(V1)로 얻어진 결과와 전위(V2)로 얻어진 결과가 상이하면, 제1행 내지 제4행의 모든 메모리 셀의 리프레시를 행한다. 리프레시 후에는 당연하게도 제1 내지 제3행의 메모리 셀의 체크의 필요는 없다.
제4행의 메모리 셀의 체크에서 리프레시의 필요가 없었던 경우에는, 제3행의 메모리 셀의 체크를 행한다. 제3행의 판독 워드선(601_3)에 통상의 판독에 이용하는 전위(V1)보다 낮은 전위(V2)를 부여하고, 또한 기타의 행의 판독 워드선에는 전위(VB)를 부여하고, 인버터(201_m, 201_m+1)의 출력을 각각의 레지스터(레지스터(210_m), 레지스터(210_m+1))에 저장한다.
그리고, 제3행의 메모리 셀 중 1개라도, 통상의 판독에 이용하는 전위(V1)로 얻어진 결과와 전위(V2)로 얻어진 결과가 상이하면, 제1행 내지 제3행의 모든 메모리 셀의 리프레시를 행한다. 리프레시 후에는 당연하게도 제1 내지 제2행의 메모리 셀의 체크의 필요는 없다.
제3행의 메모리 셀의 체크에서 리프레시의 필요가 없었던 경우에는, 이후, 마찬가지로 하여, 제2행, 제1행의 체크를 행하고, 리프레시의 필요를 검토한다. 이상은 설명을 이해하기 쉽게 하기 위해서 소규모의 매트릭스를 사용해서 설명했지만, 보다 대규모의 매트릭스이어도 마찬가지로 실시할 수 있다.
(실시 형태 7)
상기의 실시 형태에 있어서는, 도 2a 혹은 도 2b에 있어서의 판독 회로(200)에 인버터(201)를 설치하는 구성으로 했지만, 도 9a 혹은 도 9b와 같이 감지 증폭기(204)을 사용해도 된다. 노드(E)의 전위와 참조 전위(VREF)의 대소에 따라 감지 증폭기(204)의 출력이 변화하여, 메모리 셀에 유지되어 있는 데이터를 알 수 있다. 도 9a 혹은 도 9b에 도시하는 회로를 사용해도, 실시 형태 1 내지 6에서 나타내어지는 것과 동등한 메모리 셀의 데이터의 보존 상태의 체크를 행할 수 있다.
또한, 판독 회로(200)의 회로 구성을 도 2a, 도 2b, 도 9a 혹은 도 9b 이외의 것으로 하는 것도 가능하다. 즉, 소자 트랜지스터(103) 혹은 소자 트랜지스터(104)의 도통 상태를 판단할 수 있는 것이면 된다.
(실시 형태 8)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 15a 내지 도 15d를 사용해서 설명한다. 본 실시 형태에서는, 컴퓨터, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 15a는 노트북형의 퍼스널 컴퓨터(700)로서, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 중 적어도 1개에는, 전번의 실시 형태에 나타내는 반도체 장치를 설치하면 된다. 그로 인해, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 15b는 전자 페이퍼를 실장한 전자 서적(710)이며, 하우징(711)과 하우징(712)의 2개의 하우징으로 구성되어 있다. 하우징(711) 및 하우징(712)에는 각각 표시부(713) 및 표시부(714)가 설치되어 있다. 하우징(711)과 하우징(712)은 축부(715)에 의해 접속되어 있고, 상기 축부(715)을 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(711)은 조작 키(716), 전원 버튼(717), 스피커(718) 등을 구비하고 있다. 하우징(711), 하우징(712) 중 적어도 1개에는, 전번의 실시 형태에 나타내는 반도체 장치를 설치하면 된다. 그로 인해, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 15c는 텔레비전 장치(720)이며, 하우징(721), 표시부(722), 스탠드(723) 등으로 구성되어 있다. 하우징(721)에는 전번의 실시 형태에 나타내는 반도체 장치를 탑재할 수 있다. 그로 인해, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상기의 전자 기기에 있어서는, 통상, 어떤 예비 전원이 설치된다. 예를 들어, 도 15a에 도시하는 퍼스널 컴퓨터(700)에 있어서는, 주로 사용되는 전지(대개는 충전지)가 제거된 상태이어도 클록 신호를 내놓기 위해서 예비의 전원이 내장되어 있다. 실시 형태 1 내지 7에서 설명한 반도체 메모리 장치는 정기적(예를 들어, 1개월에 한번이나 1년에 한번과 같이 반도체 메모리 장치에서 설정되는 데이터 보존 기간에 의존하는 간격)으로 리프레시 조작을 행할 것이 요구된다.
리프레시를 행하는 타이밍에 항상 전자 기기의 전원이 들어 있다고는 할 수 없으므로, 리프레시가 필요한 타이밍에 있어서는, 상기의 예비의 전원을 사용해서 리프레시를 행하도록 설계해도 된다. 그것을 위해서는, 반도체 메모리 장치에 리프레시를 제어하는 연산 회로를 내장하면 된다.
또한, 가능한 한 주된 전원이 투입되어 있을 때에 리프레시를 행하도록 설계해도 된다. 예를 들어, 1년에 1번 리프레시를 행하도록 설계된 반도체 메모리 장치이면, 10개월이 경과하고, 최초로 주된 전원이 투입되었을 때에 리프레시를 행하고, 10개월부터 1년 동안에 주된 전원이 투입되는 경우가 없었던 경우에는, 1년 경과한 시점에서, 상기의 예비의 전원을 사용해서 리프레시를 행하도록 설계해도 된다.
도 15a 내지 도 15c에 도시된 전자 기기는 모두 사용 빈도가 높고, 1년 이상이나 사용되지 않은 채 방치되는 것은 드물므로, 예비의 전원을 사용할 가능성은 충분히 적다. 각종 메모리 카드는 몇년이나 방치될 가능성이 높다. 그러한 전자 기기에 대해서는, 내부에 리프레시용의 전원을 설치하면 된다.
도 15d에 도시하는 것은, USB 커넥터를 갖는 메모리 카드(통칭, USB 메모리, 혹은 USB Stick, Pen Drive 등이라고도 함)(730)이다. 이 메모리 카드는 주된 하우징(731)과 캡(732)을 갖는다. 하우징(731)에는 기판(733)과 USB 커넥터(737)가 설치된다. 기판(733)에는, 본 실시 형태 1 내지 7에서 나타낸 반도체 메모리 장치(735)와, 그의 제어 회로(734)와 전원(736)을 설치한다.
전원(736)은 각종 일차 전지, 이차 전지, 혹은 전기 이중층 캐패시터, 각종 이온 캐패시터(리튬 이온 캐패시터 등)을 사용하면 된다. 리프레시의 간격이 1년이상이고, 반도체 메모리 장치의 보증 기간이 10년이면, 리프레시는 10회 이하로 끝난다. 그 때문에 사용하는 전력은 미미한 것이므로, 전원은 충분히 작게 하는 것이 가능하다.
또한, 제어 회로(734)은 메모리 카드(730)을 전자 기기에 삽입해서 데이터의 주고받기를 행할 때에 사용되는 회로 뿐만 아니라, 리프레시를 행하기 위한 회로도 내장한다. 나아가, 클록을 발생시키는 회로도 갖고, 전원(736)을 사용하여, 전자 기기에 접속되어 있지 않은 상태이어도 시각을 기록하고, 다음 리프레시의 타이밍을 알리는 기능을 갖는다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는, 전번의 실시 형태에 따른 반도체 장치가 탑재되어 있다. 이로 인해, 장기간의 데이터의 보존에 견디고, 소비 전력을 저감한 전자 기기가 실현된다. 물론, 도 15a 내지 도 15d에 도시된 전자 기기이외에 있어서도, 전번의 실시 형태에 따른 반도체 장치를 탑재함으로써 마찬가지의 효과가 얻어진다.
11: 바탕 절연물
12: 매립 절연물
13a: 반도체 영역
13b: 반도체 영역
13c: 반도체 영역
14: 게이트 절연물
15: 게이트
16a: 측벽 절연물
16b: 측벽 절연물
17: 절연물
18a: 소스
18b: 드레인
100: 메모리 셀
101: 기입 트랜지스터
102: 용량 소자
103: 소자 트랜지스터
104: 소자 트랜지스터
200: 판독 회로
201: 인버터
202: 판독 트랜지스터
203: 판독 트랜지스터
204: 감지 증폭기
210A: 레지스터
210B: 레지스터
210: 레지스터
301: H의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
302: L의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
303: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
304: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
401: H의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
402: L의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
403: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
404: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
501: H의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
502: M의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
503: L의 데이터가 기입된 메모리 셀의 특성을 나타내는 곡선
504: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
505: H의 데이터가 기입되고, 시간이 경과한 메모리 셀의 특성을 나타내는 곡선
601: 판독 워드선
602: 기입 워드선
603: 비트선
604: 판독 비트선
605: 배선
606: 배선
607: 배선
608: 소스선
609: 배선
610: 선택 트랜지스터
611: 선택 트랜지스터
700: 퍼스널 컴퓨터
701: 하우징
702: 하우징
703: 표시부
704: 키보드
710: 전자 서적
711: 하우징
712: 하우징
713: 표시부
714: 표시부
715: 축부
716: 조작 키
717: 전원 버튼
718: 스피커
720: 텔레비전 장치
721: 하우징
722: 표시부
723: 스탠드
730: 메모리 카드
731: 하우징
732: 캡
733: 기판
734: 제어 회로
735: 반도체 메모리 장치
736: 전원
737: USB 커넥터

Claims (22)

  1. 삭제
  2. 삭제
  3. 각각이 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하는 복수의 메모리 셀과, 판독 회로를 포함하고, 제1 메모리 셀의 제1 트랜지스터의 드레인과, 제2 트랜지스터의 게이트와, 용량 소자의 하나의 전극이 서로 접속되고, 상기 제1 메모리 셀의 상기 제1 트랜지스터의 게이트와, 상기 제2 트랜지스터의 소스와, 상기 제2 트랜지스터의 드레인과, 상기 용량 소자의 다른 전극은 제1 배선과, 제2 배선과, 제3 배선과, 제4 배선에 각각 접속되고, 상기 판독 회로는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인은 상기 제3 배선에 접속되는 반도체 메모리 장치의 구동 방법으로서,
    상기 제4 배선에 제1 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 높고, 상기 제4 배선에 상기 제1 전위보다 낮은 제2 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 낮은 경우에, 상기 제1 메모리 셀의 리프레시를 행하는 공정을 포함하는, 반도체 메모리 장치의 구동 방법.
  4. 각각이 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하는 복수의 메모리 셀과, 판독 회로를 포함하고, 제1 메모리 셀의 제1 트랜지스터의 드레인과, 제2 트랜지스터의 게이트와, 용량 소자의 하나의 전극이 서로 접속되고, 상기 제1 메모리 셀의 상기 제1 트랜지스터의 게이트와, 상기 제2 트랜지스터의 소스와, 상기 제2 트랜지스터의 드레인과, 상기 용량 소자의 다른 전극은 제1 배선과, 제2 배선과, 제3 배선과, 제4 배선에 각각 접속되고, 상기 판독 회로는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인은 상기 제3 배선에 접속되는 반도체 메모리 장치의 구동 방법으로서,
    상기 제4 배선에 제1 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 낮고, 상기 제4 배선에 상기 제1 전위보다 낮은 제2 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 높은 경우에, 상기 제1 메모리 셀의 리프레시를 행하는 공정을 포함하는, 반도체 메모리 장치의 구동 방법.
  5. 각각이 제1 트랜지스터, 제2 트랜지스터 및 용량 소자를 포함하는 복수의 메모리 셀과, 판독 회로를 포함하고, 제1 메모리 셀의 제1 트랜지스터의 드레인과, 제2 트랜지스터의 게이트와, 용량 소자의 하나의 전극이 서로 접속되고, 상기 제1 메모리 셀의 상기 제1 트랜지스터의 게이트와, 상기 제2 트랜지스터의 소스와, 상기 제2 트랜지스터의 드레인과, 상기 용량 소자의 다른 전극은 제1 배선과, 제2 배선과, 제3 배선과, 제4 배선에 각각 접속되고, 상기 판독 회로는 제3 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인은 상기 제3 배선에 접속되는 반도체 메모리 장치의 구동 방법으로서,
    상기 제4 배선에 제1 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 낮고, 상기 제4 배선에 상기 제1 전위보다 낮은 제2 전위를 부여했을 때 상기 제3 배선의 전위가 상기 제3 트랜지스터의 소스의 전위와 상기 제2 배선의 전위의 평균값보다 높은 경우에, 상기 제1 메모리 셀을 예비의 메모리 셀로 치환하는 공정을 포함하는, 반도체 메모리 장치의 구동 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체 메모리 장치는 NAND형인, 반도체 메모리 장치의 구동 방법.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 메모리 셀은 3치(level) 이상의 데이터를 보존할 수 있는, 반도체 메모리 장치의 구동 방법.
  8. 삭제
  9. 삭제
  10. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 트랜지스터의 오프-상태 전류가 1×10-18 A 이하인, 반도체 메모리 장치의 구동 방법.
  11. 삭제
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