JP2017085105A - 半導体装置 - Google Patents

Abstract

【課題】多値情報を記憶することができる半導体装置を提供する。
【解決手段】第１のトランジスタ１０１、第２のトランジスタ１０２、第１の容量素子１０３、第２の容量素子１０４及び第３のトランジスタ１０５を有する。第１−第２のトランジスタは酸化物半導体層を有し、第１のトランジスタのゲートは、第１のワード線１１２に電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線１１３に電気的に接続され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのソース及びドレインの一方及び第１の容量素子の一方の電極に電気的に接続される。第２のトランジスタのゲートは、第２のワード線１１１に電気的に接続され、第２のトランジスタのソース及びドレインの他方は第３のトランジスタのゲート及び第２の容量素子の一方の電極に電気的に接続される。
【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。特に、本発明は、例えば、半導体装置
、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関す
る。特に、本発明、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光
装置に関する。

特許文献１にはＭＯＳ型トランジスタを有する半導体基板上に、酸化物半導体層を有する
トランジスタを有する半導体装置が記載されている。また特許文献２には酸化物半導体膜
を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが記載されて
いる。

特開２０１０−１４１２３０号公報 特開２０１２−２５７１８７号公報

本発明の一態様は、多値情報を記憶することができる半導体装置を提供することを課題と
する。

本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または
、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。また
は、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題と
する。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供
することを課題とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第１の容量素子、第２の
容量素子及び第３のトランジスタを有し、第１のトランジスタのチャネルが形成される領
域は酸化物半導体層を有し、第２のトランジスタのチャネルが形成される領域は酸化物半
導体層を有し、第１のトランジスタのゲートは第１のワード線に電気的に接続され、第１
のトランジスタのソース及びドレインの一方はビット線に電気的に接続され、第１のトラ
ンジスタのソース及びドレインの他方は、第２のトランジスタのソース及びドレインの一
方、及び第１の容量素子の一方の電極に電気的に接続され、第２のトランジスタのゲート
は、第２のワード線に電気的に接続され、第２のトランジスタのソース及びドレインの他
方は、第３のトランジスタのゲート、及び第２の容量素子の一方の電極に電気的に接続さ
れる半導体装置である。

半導体装置に情報を書き込む動作は、ビット線から第１の容量素子及び第２の容量素子に
電荷を蓄積する工程と、ビット線から第１の容量素子にさらに電荷を蓄積する工程と、を
有し、情報を読み出す動作は、第２の容量素子の電圧により第３のトランジスタをオンに
する工程と、第２のトランジスタをオンにして、第１の容量素子と、第２の容量素子とを
並列接続させる工程と、を有する。

第１の容量素子と第２の容量素子とを並列接続させ、第１の容量素子の電圧又は第２の容
量素子の電圧により第３のトランジスタをオンにする。

本発明の一態様である半導体装置は、多値情報を記憶させて読み出す場合、ビット数が増
加しても、設定する状態、判別する状態は少なく、判別回路は複雑とならない。

第３のトランジスタのソース及びドレインの一方は電源線に電気的に接続され、他方はビ
ット線に電気的に接続されてもよい。

本発明の一態様である半導体装置は、さらに第４のトランジスタを有し、第４のトランジ
スタのチャネルが形成される領域は酸化物半導体層を有し、第４のトランジスタのゲート
は第３のワード線に電気的に接続され、第４のトランジスタのソース及びドレインの一方
は、第２のトランジスタのソース及びドレインの他方、第２の容量素子の一方の電極、及
び第３のトランジスタのゲートに電気的に接続され、第４のトランジスタのソース及びド
レインの他方には基準電位が印加される。

半導体装置が第４のトランジスタを有する場合、情報を読み出す動作は、第２の容量素子
の電圧により第３のトランジスタをオンにする工程と、第４のトランジスタをオンにして
第２の容量素子の電圧を低下させる工程と、第４のトランジスタをオフにするとともに第
２のトランジスタをオンにして、第１の容量素子と、第２の容量素子とを並列接続させる
工程と、を有する。

本発明の一態様である半導体装置は、多値情報を記憶させて読み出す場合、ビット数が増
加しても、設定する状態、判別する状態は少なく、判別回路は複雑とならない。

半導体装置の回路図。 タイミングチャート。 タイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート。 タイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート。 タイミングチャート。 半導体装置の断面図。 トランジスタの断面図。 電子機器。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の
説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである
。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるもの
ではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。

本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給
可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続して
いる状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送
可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気
的に接続している状態も、その範疇に含む。

本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックと
してブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難
しく、一つの構成要素が複数の機能に係わることもあり得る。

なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の
実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置
き換えなどを行うことが出来る。

なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。

なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定
されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズ
による信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電
圧、もしくは電流のばらつきなどを含むことが可能である。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。

本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言い
換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と
言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言い
換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と
言い換えることができる場合がある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

（実施の形態１）
図１に半導体装置１００を示す。半導体装置１００は、トランジスタ１０１、トランジス
タ１０２、容量素子１０３、容量素子１０４、トランジスタ１０５を有する。半導体装置
１００は多値情報を記憶することができる。

トランジスタ１０１及びトランジスタ１０２のチャネルが形成される領域は酸化物半導体
層を有している。トランジスタ１０５のチャネルが形成される領域は酸化物半導体、シリ
コンなど、様々な材料を有する層を用いることができる。

トランジスタ１０１のゲートは配線１１２に電気的に接続される。配線１１２はワード線
として機能することができる。

トランジスタ１０１のソース及びドレインの一方は配線１１３に電気的に接続される。配
線１１３はビット線として機能することができる。

トランジスタ１０１のソース及びドレインの他方は容量素子１０３の一方の電極に電気的
に接続される。またトランジスタ１０１のソース及びドレインの他方はトランジスタ１０
２のソース及びドレインの一方に電気的に接続される。

容量素子１０３の一方の電極はトランジスタ１０１のソース及びドレインの他方に電気的
に接続される。また容量素子１０３の一方の電極はトランジスタ１０２のソース及びドレ
インの一方に電気的に接続される。

容量素子１０３の他方の電極は配線１１５に電気的に接続される。

トランジスタ１０２のゲートは配線１１１に電気的に接続される。配線１１１はワード線
として機能することができる。

トランジスタ１０２のソース及びドレインの他方は容量素子１０４の一方の電極に電気的
に接続される。またトランジスタ１０２のソース及びドレインの他方はトランジスタ１０
５のゲートに電気的に接続される。

容量素子１０４の一方の電極はトランジスタ１０２のソース及びドレインの他方に電気的
に接続される。また容量素子１０４の一方の電極はトランジスタ１０５のゲートに電気的
に接続される。

容量素子１０４の他方の電極は配線１１４に電気的に接続される。

なお容量素子１０３の他方の電極及び容量素子１０４の他方の電極は異なる配線に電気的
に接続されているが、１つの配線に電気的に接続されてもよい。換言すると、容量素子１
０３の他方の電極は、容量素子１０４の他方の電極と電気的に接続され、１つの配線に電
気的に接続されてもよい。その場合、配線の数を減らすことができる。

トランジスタ１０５のソース及びドレインの一方は端子１０６に電気的に接続される。ト
ランジスタ１０５のソース及びドレインの他方は端子１０７に電気的に接続される。

半導体装置１００への情報の書き込み動作、及び書き込んだ情報の読み出し動作を説明す
る。図２−３にタイミングチャートを示す。

まず書き込み動作の一例を説明する（図２）。書き込み動作の一例として、容量素子１０
４の電極間の電位差がＶ１となるような電荷を容量素子１０４に蓄積し、容量素子１０３
の電極間の電位差がＶ２となるような電荷を容量素子１０３に蓄積することを説明する。

書き込み動作はステップ１とステップ２に分けられる。ステップ１で容量素子１０４の電
極間の電位差（ＶＣ１）をＶ１にし、ステップ２で容量素子１０３の電極間の電位差（Ｖ
Ｃ２）をＶ２にする。

（ステップ１）
時刻ｔ１に、配線１１１及び配線１１２にハイ電圧を印加する。配線１１２はトランジス
タ１０１のゲートに電気的に接続されているから、ハイ電圧はトランジスタ１０１のゲー
トに印加され、トランジスタ１０１はオンする。当該ハイ電圧はトランジスタ１０１をオ
ンすることができる電圧であればよい。同様に配線１１１はトランジスタ１０２のゲート
に電気的に接続されているから、ハイ電圧はトランジスタ１０２のゲートに印加され、ト
ランジスタ１０２はオンする。当該ハイ電圧はトランジスタ１０２をオンすることができ
る電圧であればよい。

また時刻ｔ１に、配線１１３に電圧Ｖ１を印加する。トランジスタ１０１及びトランジス
タ１０２はオンしているから、容量素子１０３及び容量素子１０４に電荷が蓄積される。
容量素子１０３の方は、電荷が蓄積されて、容量素子１０３の電極間の電位差（ＶＣ２）
はＶ１となる。一方、容量素子１０４の方も、電荷が蓄積されて、容量素子１０４の電極
間の電位差（ＶＣ１）はＶ１となる。電圧Ｖ１はトランジスタ１０５をオンすることがで
きる電圧であればよい。なお配線１１４及び配線１１５にはロー電圧が印加されている。
当該ロー電圧は基準電圧（ＧＮＤ）であってもよいし、電源電圧（ＶＤＤまたはＶＳＳ）
であってもよい。

（ステップ２）
時刻ｔ２に、配線１１１にロー電圧を印加する。トランジスタ１０２のゲートにロー電圧
が印加され、トランジスタ１０２はオフする。なお当該ロー電圧はトランジスタ１０２を
オフすることができる電圧であればよい。

トランジスタ１０２のチャネルが形成される領域は酸化物半導体層を有しているから、ト
ランジスタ１０２のオフ電流は極めて低い。容量素子１０４の蓄積された電荷は、トラン
ジスタ１０２のソース及びドレインを経て、漏れることはない。

酸化物半導体は、シリコンの２倍以上の大きなバンドギャップを有する。酸化物半導体を
有するトランジスタは、シリコンやゲルマニウムなどの半導体を用いて形成されたトラン
ジスタに比べて、オフ電流を極めて小さい。

また時刻ｔ２に、配線１１３に電圧Ｖ２を印加する。トランジスタ１０１はオンしている
から、容量素子１０３にさらに電荷が蓄積される。電荷が蓄積されて、容量素子１０３の
電極間の電位差（ＶＣ２）はＶ２となる。

時刻ｔ３に、配線１１２にロー電圧を印加する。トランジスタ１０１のゲートにロー電圧
が印加され、トランジスタ１０１はオフする。なお当該ロー電圧はトランジスタ１０１を
オフすることができる電圧であればよい。トランジスタ１０１のチャネルが形成される領
域は酸化物半導体層を有しているから、トランジスタ１０１のオフ電流は極めて低い。容
量素子１０３の蓄積された電荷は、トランジスタ１０１のソース及びドレインを経て、漏
れることはない。また同様にトランジスタ１０２のソース及びドレインを経て、漏れるこ
とはない。

また時刻ｔ３に、配線１１３にロー電圧を印加する。

以上により、容量素子１０４の電極間の電位差がＶ１となるような電荷が容量素子１０４
に蓄積され、容量素子１０３の電極間の電位差がＶ２となるような電荷が容量素子１０３
に蓄積されて書き込み動作が終了する。

次に、上記書き込み動作により、書き込まれた情報を、読み出す動作の一例を説明する（
図３）。

読み出し動作はステップ１とステップ２に分けられる。ステップ１で容量素子１０４のＶ
Ｃ１（Ｖ１）を読み出し、ステップ２で容量素子１０４と容量素子１０３を並列接続し、
合成容量素子の電圧（Ｖ３）を読み出す。

（ステップ１）
すでに容量素子１０４には電荷が蓄積されており、電圧ＶＣ１はＶ１である。電圧Ｖ１は
トランジスタ１０５のゲートに印加される。トランジスタ１０５はオンする。このとき電
流（ＩＤ）は、電圧Ｖ１に対応した電流Ｉ１となる。これによりＶ１が読み出される。

（ステップ２）
時刻ｔ４に、配線１１１にハイ電圧を印加する。トランジスタ１０２はオンする。

トランジスタ１０２がオンすると、容量素子１０３の一方の電極と、容量素子１０４の一
方の電極は、トランジスタ１０２のソース及びドレインを介して電気的に接続されている
。よって容量素子１０３と容量素子１０４とは並列接続され、合成容量素子が形成される
。容量素子１０３に蓄積された電荷量（Ｑ２）と、容量素子１０４に蓄積された電荷量（
Ｑ１）は、容量素子１０３の容量（Ｃ２）、容量素子１０４の容量（Ｃ１）に応じて分配
される。

合成容量素子の電圧をＶ３とすると、トランジスタ１０２をオンさせたとき、電圧ＶＣ１
及び電圧ＶＣ２はＶ３となる。電圧Ｖ３はトランジスタ１０５のゲートに印加される。ト
ランジスタ１０５のゲートには電圧ＶＣ１又は電圧ＶＣ２が印加されているということも
できる。

トランジスタ１０５を流れる電流ＩＤは、電圧Ｖ３に対応した電流Ｉ３となる。これによ
りＶ３が読み出される。なお電圧Ｖ３は以下の式で表される。

時刻ｔ５に、配線１１１にロー電圧を印加する。トランジスタ１０２はオフする。

以上により、容量素子１０３及び容量素子１０４に蓄積された電荷を読み出す動作が終了
する。

半導体装置１００に多値情報を記憶させて読み出す場合、ステップ１とステップ２の２つ
のステップを用いることができる。

半導体装置１００を用いて３ビットを記憶するときは２^１＋２^２＝６となるから、ステッ
プ１で２つの状態を設け、ステップ２で４つの状態を設け、６つの状態を判別すればよい
。またはその逆で、ステップ１で４つの状態を設け、ステップ２で２つの状態を設けても
よい。

例えばステップ１で２つの状態を設けるには、電圧ＶＣ１をＶＡ又はＶＢにする。なおＶ
ＡはＶＢと異なる電圧である。電流ＩＤは電圧ＶＡ又はＶＢに対応した電流となる。

またステップ２で４つの状態を設けるには、電圧Ｖ３がＶＥ、ＶＦ、ＶＧ又はＶＨになる
ようにする。なおＶＥ、ＶＦ、ＶＧ、ＶＨはＶＡ、ＶＢと異なる電圧である。

また４ビットの場合、２^２＋２^２＝８となるから、ステップ１で４つの状態を設け、ステ
ップ２で４つの状態を設け、８つの状態を判別すればよい。

さらに５ビットの場合、２^２＋２^３＝１２となるから、ステップ１で４つの状態を設け、
ステップ２で８つの状態を設け、１２の状態を判別すればよい。またはその逆で、ステッ
プ１で８つの状態を設け、ステップ２で４つの状態を設けてもよい。

次に、従来のような、トランジスタ１０１、容量素子１０３、トランジスタ１０５からな
る半導体装置９０をみてみる（図４）。

半導体装置９０では、書き込み動作は、容量素子１０３への電荷の蓄積であり、ステップ
１のみとなる。また読み出し動作は、容量素子１０３の電荷をトランジスタ１０５のゲー
トに印加し、電流ＩＤを判別するのみであり、ステップ１のみとなる。

半導体装置９０に多値情報を記憶させて読み出す場合には、ステップ１のみを用いること
になる。

半導体装置９０を用いて３ビットを記憶するときは２^３＝８となるから、ステップ１で８
つの状態を設け、８つの状態を判別しなればならない。

ステップ１で８つの状態を設けるには、電圧ＶＣ１をＶＡ、ＶＢ、ＶＥ、ＶＦ、ＶＧ、Ｖ
Ｈ、ＶＩ又はＶＪにしなければならない。なおＶＡ、ＶＢ、ＶＥ、ＶＦ、ＶＧ、ＶＨ、Ｖ
Ｉ、ＶＪはそれぞれ異なる電圧である。

また４ビットの場合、２^４＝１６となるから、ステップ１で１６の状態を設け、１６の状
態を判別しなればならない。

さらに５ビットの場合、２^５＝３２となるから、ステップ１で３２の状態を設け、３２の
状態を判別しなればならない。

半導体装置９０を用いて多値情報を記憶させて読み出す場合、ビット数が増加すると、設
定する状態、判別しなければならない状態が多くなり、判別回路が複雑になる。しかし半
導体装置１００では、ビット数が増加しても、設定する状態、判別する状態は少なく、判
別回路は複雑とならない。

また半導体装置９０を複数用いて多値情報を記憶させることも可能であるが、半導体装置
９０を複数設けると、トランジスタ及び容量素子の数が増加し、トランジスタ及び容量素
子の設置面積が増加する。

例えば半導体装置９０を２つ設けると、トランジスタの数は４つ、容量素子の数は２つと
なる。しかし半導体装置１００では、トランジスタの数は３つ、容量素子の数は２つであ
り、素子の数は少ない。また設置面積も小さくできる。

半導体装置１００のトランジスタ及び容量素子の数を増やすと、書き込み動作、読み込み
動作でのステップ数を増やすことができる。図５（Ａ）に示す半導体装置１２０は、トラ
ンジスタ１０１、トランジスタ１０２、トランジスタ１１６、容量素子１０３、容量素子
１０４、容量素子１１７、トランジスタ１０５を有する。トランジスタ１１６のゲートは
配線１１８に電気的に接続される。容量素子１１７の他方の電極は配線１１９に電気的に
接続される。配線１１８はワード線として機能することができる。

また図５（Ｂ）に示す半導体装置１２５は、トランジスタ１０１、トランジスタ１０２、
トランジスタ１１６、トランジスタ１２１、容量素子１０３、容量素子１０４、容量素子
１１７、容量素子１２２、トランジスタ１０５を有する。トランジスタ１２１のゲートは
配線１２３に電気的に接続される。容量素子１１７の他方の電極は配線１２４に電気的に
接続される。配線１２３はワード線として機能することができる。

半導体装置１２０及び半導体装置１２５は、半導体装置１００よりもトランジスタ及び容
量素子の数が多い。

半導体装置１２０に多値情報を記憶させて読み出す場合には、ステップ１、ステップ２に
加えてステップ３、すなわち３つのステップを用いることができる。

半導体装置１２０を用いて３ビットを記憶するときは２^１＋２^１＋２^１＝６となるから、
ステップ１で２つの状態を設け、ステップ２で２つの状態を設け、ステップ３で２つの状
態を設け、６つの状態を判別すればよい。

４ビットの場合、２^１＋２^１＋２^２＝８となるから、例えばステップ１で２つの状態を設
け、ステップ２で２つの状態を設け、ステップ３で４つの状態を設け、８つの状態を判別
すればよい。

また半導体装置１２５に多値情報を記憶させて読み出す場合には、ステップ１、ステップ
２、ステップ３に加えてステップ４、すなわち４つのステップを用いることができる。

半導体装置１２５を用いて４ビットを記憶するときは、２^１＋２^１＋２^１＋２^１＝８とな
るから、ステップ１で２つの状態を設け、ステップ２で２つの状態を設け、ステップ３で
２つの状態を設け、ステップ４で２つの状態を設け、８つの状態を判別すればよい。

なお半導体装置１２０において、容量素子１０３の他方の電極、容量素子１０４の他方の
電極及び容量素子１１７の他方の電極は、異なる配線に電気的に接続されているが、１つ
の配線に電気的に接続されていてもよい。換言すると、容量素子１０３の他方の電極は、
容量素子１０４の他方の電極及び容量素子１１７の他方の電極と電気的に接続され、１つ
の配線に電気的に接続されてもよい。その場合、配線の数を減らすことができる。

なお半導体装置１２５において、容量素子１０３の他方の電極、容量素子１０４の他方の
電極、容量素子１１７の他方の電極及び容量素子１２２の他方の電極は、異なる配線に電
気的に接続されているが、１つの配線に電気的に接続されていてもよい。換言すると、容
量素子１０３の他方の電極は、容量素子１０４の他方の電極、容量素子１１７の他方の電
極及び容量素子１２２の他方の電極と電気的に接続され、１つの配線に電気的に接続され
てもよい。その場合、配線の数を減らすことができる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
図６に半導体装置１３０を示す。半導体装置１３０は、トランジスタ１０１、トランジス
タ１０２、容量素子１０３、容量素子１０４、トランジスタ１３１を有する。半導体装置
１３０は多値情報を記憶することができる。

半導体装置１３０は、半導体装置１００（図１）と比較すると、トランジスタ１３１がｐ
型トランジスタであり、トランジスタ１３１のソース及びドレインの一方が配線１３２に
電気的に接続され、トランジスタ１３１のソース及びドレインの他方が配線１１３に電気
的に接続されている。トランジスタ１３１のチャネルが形成される領域は酸化物半導体、
シリコンなど、様々な材料を有する層を用いることができる。

半導体装置１３０への情報の書き込み動作、及び書き込んだ情報の読み出し動作を説明す
る。図７−８にタイミングチャートを示す。

まず書き込み動作の一例を説明する（図７）。書き込み動作の一例として、容量素子１０
４の電極間の電位差がＶ１となるような電荷を容量素子１０４に蓄積し、容量素子１０３
の電極間の電位差がＶ２となるように電荷を容量素子１０３に蓄積することを説明する。

書き込み動作はステップ１とステップ２に分けられる。ステップ１で容量素子１０４の電
極間の電位差（ＶＣ１）をＶ１にし、ステップ２で容量素子１０３の電極間の電位差（Ｖ
Ｃ２）をＶ２にする。

（ステップ１）
まず配線１１４にハイ電圧を印加する。配線１１４は容量素子１０４の他方の電極に電気
的に接続されている。これにより容量素子１０４の電極間の電位差（ＶＣ１）はＶ０とな
る。電圧Ｖ０はトランジスタ１３１のゲートに印加され、トランジスタ１３１はオフする
。なお電圧Ｖ０はトランジスタ１３１をオフすることができる電圧であればよい。

時刻ｔ１に、配線１１４にロー電圧を印加し、配線１１１及び配線１１２にハイ電圧を印
加する。トランジスタ１０１及びトランジスタ１０２はオンする。

また時刻ｔ１に、配線１１３に電圧Ｖ１を印加する。トランジスタ１０１及びトランジス
タ１０２はオンしているから、容量素子１０３及び容量素子１０４に電荷が蓄積される。
容量素子１０３の方は、電荷が蓄積されて、容量素子１０３の電極間の電位差（ＶＣ２）
はＶ１となる。一方、容量素子１０４の方も、電荷が蓄積されて、容量素子１０４の電極
間の電位差（ＶＣ１）はＶ１となる。電圧Ｖ１はトランジスタ１３１をオンすることがで
きる電圧であればよい。なお配線１１４及び配線１１５にはロー電圧が印加されている。
当該ロー電圧は基準電圧（ＧＮＤ）であってもよいし、電源電圧（ＶＤＤまたはＶＳＳ）
であってもよい。

（ステップ２）
時刻ｔ２に、配線１１１にロー電圧を印加する。トランジスタ１０２のゲートにロー電圧
が印加され、トランジスタ１０２はオフする。

トランジスタ１０２のオフ電流は極めて低いから、容量素子１０４の蓄積された電荷は、
トランジスタ１０２のソース及びドレインを経て、漏れることはない。

また時刻ｔ２に、配線１１３に電圧Ｖ２を印加する。トランジスタ１０１はオンしている
から、容量素子１０３にさらに電荷が蓄積される。電荷が蓄積されて、容量素子１０３の
電極間の電位差（ＶＣ２）はＶ２となる。

時刻ｔ３に、配線１１２にロー電圧を印加する。トランジスタ１０１はオフする。トラン
ジスタ１０１のオフ電流は極めて低いから、容量素子１０３の蓄積された電荷は、トラン
ジスタ１０１のソース及びドレインを経て、漏れることはない。また同様にトランジスタ
１０２のソース及びドレインを経て、漏れることはない。

時刻ｔ３に、配線１１３にロー電圧を印加する。

また時刻ｔ３に、配線１１４にハイ電圧を印加する。これにより容量素子１０４の電極間
の電位差（ＶＣ１）はＶ４となる。電圧Ｖ４はトランジスタ１３１のゲートに印加され、
トランジスタ１３１はオフする。なお電圧Ｖ４はトランジスタ１３１をオフすることがで
きる電圧であればよく、電圧Ｖ０と同じでもよいし、電圧Ｖ０よりも高くても低くてもよ
い。

なお配線１３２には様々な電圧を印加することができる。電源電圧（ＶＤＤまたはＶＳＳ
）を印加してもよい。配線１３２は電源線として機能してもよい。

以上により、容量素子１０４の電極間の電位差がＶ１となるような電荷が容量素子１０４
に蓄積され、容量素子１０３の電極間の電位差がＶ２となるような電荷が容量素子１０３
に蓄積されて書き込み動作が終了する。

次に、上記書き込み動作により、書き込まれた情報を、読み出す動作の一例を説明する（
図８）。

読み出し動作はステップ１とステップ２に分けられる。ステップ１で容量素子１０４のＶ
Ｃ１（Ｖ１）を読み出し、ステップ２で容量素子１０４と容量素子１０３を並列接続し、
合成容量素子の電圧（Ｖ３）を読み出す。

（ステップ１）
すでに容量素子１０３には電荷が蓄積されている。電圧ＶＣ１はＶ４であり、トランジス
タ１３１はオフしている。このとき電流（ＩＤ）は電流Ｉｏｆｆとなる。

時刻ｔ４に、配線１１４にロー電圧を印加する。容量素子１０４の電極間の電位差（ＶＣ
１）は、書き込み時の電圧Ｖ１に低下する。トランジスタ１３１はオンする。このとき電
流（ＩＤ）は、Ｖ１に対応した電流Ｉ１となる。電流Ｉ１は配線１１３を経て判別回路へ
送られる。これによりＶ１が読み出される。

（ステップ２）
時刻ｔ５に、配線１１１にハイ電圧を印加する。トランジスタ１０２はオンする。

トランジスタ１０２がオンすると、容量素子１０３の一方の電極と、容量素子１０４の一
方の電極は、トランジスタ１０２のソース及びドレインを介して電気的に接続されている
。よって容量素子１０３と容量素子１０４とは並列接続され、合成容量素子が形成される
。容量素子１０３に蓄積された電荷量（Ｑ２）と、容量素子１０４に蓄積された電荷量（
Ｑ１）は、容量素子１０３の容量（Ｃ２）、容量素子１０４の容量（Ｃ１）に応じて分配
される。

合成容量素子の電圧をＶ３とすると、トランジスタ１０２をオンさせたとき、電圧ＶＣ１
及び電圧ＶＣ２はＶ３となる。電圧Ｖ３はトランジスタ１３１のゲートに印加される。ト
ランジスタ１３１のゲートには電圧ＶＣ１又は電圧ＶＣ２が印加されているということも
できる。

トランジスタ１３１を流れる電流ＩＤは、電圧Ｖ３に対応した電流Ｉ３となる。これによ
りＶ３が読み出される。なお電圧Ｖ３は実施の形態１に示した式で表される。

時刻ｔ６に、配線１１１にロー電圧を印加する。トランジスタ１０２はオフする。

また時刻ｔ６に、配線１１４にハイ電圧を印加する。容量素子１０４の電極間の電位差Ｖ
Ｃ１は電圧Ｖ５に上昇する。電圧Ｖ５はトランジスタ１３１のゲートに印加され、トラン
ジスタ１３１はオフする。なお電圧Ｖ５はトランジスタ１３１をオフすることができる電
圧であればよい。

以上により、容量素子１０３及び容量素子１０４に蓄積された電荷を読み出す動作が終了
する。

半導体装置１３０に多値情報を記憶させて読み出す場合には、ステップ１とステップ２の
２つのステップを用いることができ、半導体装置９０を用いて多値情報を記憶させて読み
出す場合に比べて、設定する状態、判別する状態は少なく、判別回路は複雑とならない。
また半導体装置１３０の場合、半導体装置９０と比較して、素子数を少なくできる。

半導体装置１３０は、半導体装置１２０、半導体装置１２５のように、トランジスタ及び
容量素子の数を増やすことができる。

また半導体装置１３５のように、トランジスタ１３１の代わりに、ｎ型のトランジスタ１
３６を設けてもよい（図９）。半導体装置１３５は、実施の形態１で説明したように動作
させることができる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
図１０に半導体装置１４０を示す。半導体装置１４０は、トランジスタ１０１、トランジ
スタ１０２、容量素子１０３、容量素子１０４、トランジスタ１０５、トランジスタ１４
１を有する。半導体装置１４０は多値情報を記憶することができる。

半導体装置１４０は、半導体装置１００（図１）と比較すると、トランジスタ１４１を有
する点が異なる。

トランジスタ１４１のゲートは配線１４２に電気的に接続される。配線１４２はワード線
として機能することができる。

トランジスタ１４１のソース及びドレインの一方は、トランジスタ１０２のソース及びド
レインの他方、容量素子１０４の一方の電極、トランジスタ１０５のゲートに電気的に接
続される。

トランジスタ１４１のソース及びドレインの他方は配線１４３に電気的に接続される。配
線１４３には様々な電圧が印加されることができる。配線１４３には基準電位（ＧＮＤ）
、電源電圧（ＶＤＤ、ＶＳＳ）が印加されてもよい。なお各配線や各端子の電圧は相対的
なものであり、ある基準よりも高い電圧か低い電圧かが重要となる。よって、ＧＮＤと記
載されていても、０Ｖであるとは限定されない。トランジスタ１４１のソース及びドレイ
ンの一方から他方へ電流が流れればよいので、ＶＳＳやＶＤＤなどの電源線に接続されて
いてもよい。

トランジスタ１４１のチャネルが形成される領域は酸化物半導体層を有する。よってトラ
ンジスタ１４１のオフ電流は極めて低い。

半導体装置１４０への情報の書き込み動作、及び書き込んだ情報の読み出し動作を説明す
る。図１１−１２にタイミングチャートを示す。半導体装置１４０の書き込み動作は、実
施の形態１の半導体装置１００の書き込み動作と同様である。

まず書き込み動作の一例を説明する（図１１）。書き込み動作の一例として、容量素子１
０４の電極間の電位差が電圧Ｖ１となるような電荷を容量素子１０４に蓄積し、容量素子
１０３の電極間の電位差が電圧Ｖ２となるように電荷を容量素子１０３に蓄積することを
説明する。

（ステップ１）
時刻ｔ１に、配線１１１及び配線１１２にハイ電圧を印加する。トランジスタ１０１及び
トランジスタ１０２はオンする。

また時刻ｔ１に、配線１１３に電圧Ｖ１を印加する。トランジスタ１０１及びトランジス
タ１０２はオンしているから、容量素子１０３及び容量素子１０４に電荷が蓄積される。
電荷が蓄積されて、容量素子１０３の電極間の電位差（ＶＣ２）はＶ１となる。一方、容
量素子１０４の方も、電荷が蓄積されて、容量素子１０４の電極間の電位差（ＶＣ１）は
Ｖ１となる。電圧Ｖ１はトランジスタ１０５をオンすることができる電圧であればよい。

配線１４２にはロー電圧が印加されている。当該ロー電圧はトランジスタ１４１のゲート
に印加され、トランジスタ１４１はオフする。

（ステップ２）
時刻ｔ２に、配線１１１にロー電圧を印加する。トランジスタ１０２はオフする。

トランジスタ１０２のチャネルが形成される領域は酸化物半導体層を有しているから、ト
ランジスタ１０２のオフ電流は極めて低い。容量素子１０４の蓄積された電荷は、トラン
ジスタ１０２のソース及びドレインを経て、漏れることはない。

またトランジスタ１４１はオフしており、トランジスタ１４１のソース及びドレインを経
て、漏れることはない。

また時刻ｔ２に、配線１１３に電圧Ｖ２を印加する。トランジスタ１０１はオンしている
から、容量素子１０３にさらに電荷が蓄積される。電荷が蓄積されて、容量素子１０３の
電極間の電位差（ＶＣ２）はＶ２となる。

時刻ｔ３に、配線１１２にロー電圧を印加する。トランジスタ１０１はオフする。トラン
ジスタ１０１のオフ電流は極めて低いから、容量素子１０３の蓄積された電荷は、トラン
ジスタ１０１のソース及びドレインを経て、漏れることはない。また同様にトランジスタ
１０２のソース及びドレインを経て、漏れることはない。

また時刻ｔ３に、配線１１３にロー電圧を印加する。

以上により、容量素子１０４の電極間の電位差がＶ１となるような電荷が容量素子１０４
に蓄積され、容量素子１０３の電極間の電位差がＶ２となるような電荷が容量素子１０３
に蓄積されて書き込み動作が終了する。

次に、上記書き込み動作により、書き込まれた情報を、読み出す動作の一例を説明する（
図１２）。

読み出し動作はステップ１、ステップ２、ステップ３に分けられる。ステップ１で容量素
子１０４のＶＣ１（Ｖ１）を読み出す。ステップ２でＶＣ１をＶ１からＶ６にする。ステ
ップ３で容量素子１０４と容量素子１０３を並列接続し、合成容量素子の電圧（Ｖ３）を
読み出す。

（ステップ１）
すでに容量素子１０４には電荷が蓄積されており、電圧ＶＣ１はＶ１である。電圧Ｖ１は
トランジスタ１０５のゲートに印加される。トランジスタ１０５はオンする。このとき電
流（ＩＤ）は、電圧Ｖ１に対応した電流Ｉ１となる。これによりＶ１が読み出される。

（ステップ２）
時刻ｔ４に、配線１４２にハイ電圧を印加する。ハイ電圧はトランジスタ１４１のゲート
に印加され、トランジスタ１４１はオンする。当該ハイ電圧はトランジスタ１４１をオン
することができる電圧であればよい。

トランジスタ１４１がオンすると、容量素子１０４に蓄積されていた電荷が、トランジス
タ１４１のソース及びドレインを経て、配線１４３へ流れていき、容量素子１０４に蓄積
された電荷は減少する。容量素子１０４の電極間の電位差（ＶＣ１）は、Ｖ１から配線１
４３に印加された電圧Ｖ６に低下する。例えば配線１４３に０Ｖが印加されているときは
、電圧Ｖ６は０Ｖとなる。

電圧Ｖ６はトランジスタ１０５のゲートに印加され、トランジスタ１０５を流れる電流（
ＩＤ）は電流Ｉ０になる。例えばＶ６が０Ｖであり、トランジスタ１０５がノーマリーオ
フ型のｎ型トランジスタである場合には、トランジスタ１０５はオフすることもある。

（ステップ３）
時刻ｔ５に、配線１４２にロー電圧を印加する。トランジスタ１４１はオフする。当該ロ
ー電圧はトランジスタ１４１をオフできる電圧であればよい。

また時刻ｔ５に配線１１１にハイ電圧を印加する。トランジスタ１０２はオンする。

トランジスタ１０２がオンすると、容量素子１０３の一方の電極と、容量素子１０４の一
方の電極は、トランジスタ１０２のソース及びドレインを介して電気的に接続されている
。よって容量素子１０３と容量素子１０４とは並列接続され、合成容量素子が形成される
。容量素子１０３に蓄積された電荷量（Ｑ２）と、容量素子１０４に蓄積された電荷量（
Ｑ１）は、容量素子１０３の容量（Ｃ２）、容量素子１０４の容量（Ｃ１）に応じて分配
される。なおＶ６が０Ｖの場合、Ｑ１はゼロである。

合成容量素子の電圧をＶ３とすると、トランジスタ１０２をオンさせたとき、電圧ＶＣ１
及び電圧ＶＣ２はＶ３となる。電圧Ｖ３はトランジスタ１０５のゲートに印加される。ト
ランジスタ１０５のゲートには電圧ＶＣ１又は電圧ＶＣ２が印加されているということも
できる。

トランジスタ１０５を流れる電流ＩＤは、電圧Ｖ３に対応した電流Ｉ３となる。これによ
りＶ３が読み出される。なお電圧Ｖ３は実施の形態１に示した式において、Ｖ１をＶ６に
置換した式で表される。特にＶ６＝０Ｖのときは、Ｖ３は以下の式で表される。

Ｖ３が上記のように表される場合、Ｖ１やＶ６の影響を考慮する必要がない。

時刻ｔ６に、配線１１１にロー電圧を印加する。トランジスタ１０２はオフする。

以上により、容量素子１０３及び容量素子１０４に蓄積された電荷を読み出す動作が終了
する。

半導体装置１４０に多値情報を記憶させて読み出す場合には、ステップ１、ステップ３の
２つのステップを用いることができる。

半導体装置１４０を用いて３ビットを記憶するときは２^１＋２^２＝６となるから、ステッ
プ１で２つの状態を設け、ステップ３で４つの状態を設け、６つの状態を判別すればよい
。またはその逆で、ステップ１で４つの状態を設け、ステップ３で２つの状態を設けても
よい。

また４ビットの場合、２^２＋２^２＝８となるから、ステップ１で４つの状態を設け、ステ
ップ３で４つの状態を設け、８つの状態を判別すればよい。

半導体装置１４０は、半導体装置９０を用いて多値情報を記憶させて読み出す場合に比べ
て、設定する状態、判別する状態は少なく、判別回路は複雑とならない。

また半導体装置１４０は、半導体装置１２０、半導体装置１２５のように、トランジスタ
及び容量素子の数を増やすことができる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
実施の形態１−３のトランジスタのチャネルに適用できる酸化物半導体について説明する
。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこと
が好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすため
のスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。ま
た、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザー
としてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミ
ニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚ
ｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いる
ことができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリン
グ法によって成膜する。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。

また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させること
が望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間
における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラ
ップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を
低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を
、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で
連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（１×１０^−４Ｐａ以上５×１０^−７Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チ
タン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウ
ムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であれば
よい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化
物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上
高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸
素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１
の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じ
にくい酸化物膜にすることができる。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。

（実施の形態５）
実施の形態１−４に示した半導体装置の一例について説明する。図１３に、図１に示した
半導体装置１００が有する、トランジスタ１０２、トランジスタ１０５、及び容量素子１
０４の断面構造を、一例として示す。

トランジスタ１０２のチャネルは酸化物半導体層を有している。トランジスタ１０２、容
量素子１０４が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１０５
上に形成されている場合を例示している。

なお、トランジスタ１０５は、非晶質、微結晶、多結晶または単結晶である、シリコン又
はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１
０５は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体
を活性層に用いている場合、トランジスタ１０２はトランジスタ１０５上に積層されてい
なくとも良く、トランジスタ１０２とトランジスタ１０５とは、同一の層に形成されてい
ても良い。

薄膜のシリコンを用いてトランジスタ１０５を形成する場合、プラズマＣＶＤ法などの気
相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレー
ザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１０５が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電
型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体
基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓ
Ｐ基板、ＺｎＳｅ基板等）等を用いることができる。図１３では、ｎ型の導電性を有する
単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ１０５は、素子分離用絶縁膜１４０１により、他のトランジスタと、
電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離
法等を用いることができる。

具体的に、トランジスタ１０５は、半導体基板１４００に形成された、ソース領域または
ドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極
１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１
４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物
領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ１０５上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口
部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０
３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続
されている配線１４１２とが、形成されている。

そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続さ
れており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続
されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接
続されている。

配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層す
るように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されてお
り、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。

そして、図１３では、絶縁膜１４４０上にトランジスタ１０２及び容量素子１０４が形成
されている。

トランジスタ１０２は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、
半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及
び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート
絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３
の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、
導電膜１４３３は、配線１４２１に電気的に接続されている。

また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５
が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３
５が重なっている部分が、容量素子１０４として機能する。

なお、図１３では、容量素子１０４がトランジスタ１０２と共に絶縁膜１４４０の上に設
けられている場合を例示しているが、容量素子１０４は、トランジスタ１０５と共に、絶
縁膜１４４０の下に設けられていても良い。

そして、トランジスタ１０２、容量素子１０４上に、絶縁膜１４４１及び絶縁膜１４４２
が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が
設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶
縁膜１４４１上に設けられている。

なお、図１３において、トランジスタ１０２は、ゲート電極１４３４を半導体膜１４３０
の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する
一対のゲート電極を有していても良い。

トランジスタ１０２が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有し
ている場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与
えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場
合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ
接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高
さを制御することで、トランジスタのしきい値電圧を制御することができる。

また、図１３では、トランジスタ１０２が、一のゲート電極１４３４に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ１０２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、半導体膜１４３０は、単膜の酸化物半導体で構成されているとは限らず、積層され
た複数の酸化物半導体で構成されていても良い。例えば半導体膜１４３０が、３層に積層
されて構成されている場合のトランジスタ１１１０Ａの構成例を、図１４（Ａ）に示す。

図１４（Ａ）に示すトランジスタ１１１０Ａは、絶縁膜８２０などの上に設けられた半導
体膜１４３０と、半導体膜１４３０と電気的に接続されている導電膜８３２、及び導電膜
８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜１４３０と重畳する
ように設けられたゲート電極８３４と、を有する。

そして、トランジスタ１１１０Ａでは、半導体膜１４３０として、酸化物半導体層８３０
ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。

そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０
ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギ
ーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以
上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ
以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくとも
インジウムを含むと、キャリア移動度が高くなるため好ましい。

なお酸化物半導体層８３０ｃは、図１４（Ｂ）に示すように、導電膜８３２及び導電膜８
３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。

（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機
（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。

図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、ス
タイラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表
示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。

図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。

図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。

図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。

図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。

９０ 半導体装置
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ 容量素子
ＶＣ１ 容量素子１０４の電極間の電位差
ＶＣ２ 容量素子１０３の電極間の電位差
１０５ トランジスタ
１０６ 端子
１０７ 端子
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ トランジスタ
１１７ 容量素子
１１８ 配線
１１９ 配線
１２０ 半導体装置
１２１ トランジスタ
１２２ 容量素子
１２３ 配線
１２４ 配線
１２５ 半導体装置
１３０ 半導体装置
１３１ トランジスタ
１３２ 配線
１３５ 半導体装置
１３６ トランジスタ
１４０ 半導体装置
１４１ トランジスタ
１４２ 配線
１４３ 配線
８２０ 絶縁膜
８３２ 導電膜
８３３ 導電膜
８３１ ゲート絶縁膜
８３４ ゲート電極
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
１１１０Ａ トランジスタ
１４００ 半導体基板
１４０１ 素子分離用絶縁膜
１４０２ 不純物領域
１４０３ 不純物領域
１４０４ ゲート電極
１４０５ ゲート絶縁膜
１４０９ 絶縁膜
１４１０ 配線
１４１１ 配線
１４１２ 配線
１４１５ 配線
１４１６ 配線
１４１７ 配線
１４２０ 絶縁膜
１４２１ 配線
１４３０ 半導体膜
１４３１ ゲート絶縁膜
１４３２ 導電膜
１４３３ 導電膜
１４３４ ゲート電極
１４３５ 導電膜
１４４０ 絶縁膜
１４４１ 絶縁膜
１４４２ 絶縁膜
１４４３ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロフォン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

1. 第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタは、
   第１の酸化物半導体膜と、
   前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
   前記第２の酸化物半導体膜上のソース電極と、
   前記第２の酸化物半導体膜上のドレイン電極と、
   前記第２の酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第３の酸化物半導体膜と、
   前記第３の酸化物半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極と、を有し、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子と電気的に接続されることを特徴とする半導体装置。
2. 第１のトランジスタと、ｐチャネル型を有する第２のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタは、
   第１の酸化物半導体膜と、
   前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
   前記第２の酸化物半導体膜上のソース電極と、
   前記第２の酸化物半導体膜上のドレイン電極と、
   前記第２の酸化物半導体膜上、前記ソース電極上、及び前記ドレイン電極上の第３の酸化物半導体膜と、
   前記第３の酸化物半導体膜上のゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極と、を有し、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第２のトランジスタのゲート電極と電気的に接続され、
   前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子と電気的に接続されることを特徴とする半導体装置。