JP2014002726A - 半導体装置およびその駆動方法 - Google Patents

Abstract

【課題】不揮発性メモリの動作が正常に行うことができ、かつＰ−ステート機能による省電力化が行える半導体装置、およびその駆動方法を提供する。
【解決手段】プロセッサコアの駆動電圧およびクロック周波数を含むステートを制御する第１の回路と、ステートの情報を記憶する第１の記憶回路および第２の記憶回路と、第１の回路と電気的に接続された、電源を生成する第２の回路およびクロックを生成する第３の回路と、第２の回路および第３の回路とスイッチを介して電気的に接続されたプロセッサコアを有し、プロセッサコアには、揮発性メモリと、該揮発性メモリとデータの授受を行う不揮発性メモリが含まれた構成とする。
【選択図】図１

Description

本発明は、半導体装置、およびその駆動方法に関する。

プロセッサなどの半導体装置は、多種多様な構成を有する信号処理回路を含んでいるが、一般的に、レジスタやキャッシュメモリなど、各種の記憶装置を有している。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を有する。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させる役割を有している。

レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも読み書きが高速でなければならない。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。これらのレジスタ、キャッシュメモリ等は、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置である。

一方、消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。例えば、レジスタ、キャッシュメモリ等の揮発性の記憶装置に格納されているデータを周辺に形成した不揮発性の記憶装置に格納し、電源電位の供給を停止する間もデータを保持する方法が特許文献１に開示されている。

特開平１０−０７８８３６号公報

プロセッサの消費電力を抑える一手段として、処理の規模に応じて駆動電圧や周波数条件を変更するパフォーマンスステート（Ｐ−ステート）と呼ばれる機能がある。一般的には、プロセッサにおいて、高速な処理が必要な場合には駆動電圧や周波数を高くし、高速な処理が不要な場合には駆動電圧や周波数を低くして消費電力を抑える。

このＰ−ステート機能による省電力化と、前述した不揮発性メモリを利用した省電力化を組み合わせることで、さらに高い省電力効果を得ることができる。しかしながら、Ｐ−ステート機能により駆動電圧や周波数を変動させると、不揮発性メモリへの書き込み動作、または読み出し動作に異常を誘発させてしまうことがある。例えば、駆動電圧が低い場合や周波数が高い場合は、不揮発性メモリへの正常な書き込みが行えないことがある。

したがって、本発明の一態様は、不揮発性メモリの動作が正常に行うことができ、かつＰ−ステート機能による省電力化が行える半導体装置を提供することを目的の一つとする。また、当該半導体装置の駆動方法を提供することを目的の一つとする。

本発明の一態様は、不揮発性メモリとして動作するメモリを有する半導体装置において、Ｐ−ステート機能を有効にした状態でも当該メモリを正常に動作させることができる半導体装置、およびその駆動方法に関する。

本発明の一態様は、プロセッサコアの駆動電圧およびクロック周波数を含むステートを制御する第１の回路と、ステートの情報を記憶する第１の記憶回路および第２の記憶回路と、第１の回路と電気的に接続された、電源を生成する第２の回路およびクロックを生成する第３の回路と、第２の回路および第３の回路とスイッチを介して電気的に接続されたプロセッサコアを有し、プロセッサコアには、第１のメモリと、該第１のメモリとデータの授受を行う第２のメモリが含まれていることを特徴とする半導体装置である。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

上記第１の記憶回路には、プロセッサコアに供給されている駆動電圧およびクロック周波数を含むステート情報を格納することができる。

また、上記第２の記憶回路には、第１の回路がオフ動作要求を受ける前のプロセッサコアに供給されていた駆動電圧およびクロック周波数を含むステート情報を格納することができる。

上記、第１の回路、スイッチ、およびプロセッサコアはパワーゲーティング回路と電気的に接続されている構成であってもよい。

また、上記、プロセッサコア、第１の回路、第２の回路、およびスイッチは、それぞれが複数である構成であってもよい。

また、上記第２のメモリは、チャネル形成領域が酸化物半導体で形成されたトランジスタを有することが好ましい。

また、本発明の他の一態様は、プロセッサコアを第１のステートで動作し、オフ動作において、第１のステートを維持、または第２のステートに変更し、プロセッサコアが有する第１のメモリからデータを読み出し、プロセッサコアが有する第２のメモリにデータを書き込み、プロセッサコアの電源をオフし、オン動作において、オフ動作におけるステートを維持、または第３のステートに変更し、プロセッサコアの電源をオンし、第２のメモリからデータを読み出し、第１のメモリにデータを書き込み、ステートを第１のステートに変更することを特徴とする半導体装置の駆動方法である。

上記オフ動作おいて、第１のステートを維持するか、第２のステートに変更するかの判断を行ってもよい。

上記オン動作おいて、オフ動作におけるステートを維持するか、第３のステートに変更するかの判断を行ってもよい。

また、上記第１のステートは、オフ動作要求を受ける前のプロセッサコアの動作時における駆動電圧およびクロック周波数の条件を含む。

また、第２のステートは、プロセッサコアが有する第２のメモリに正常にデータを書き込める駆動電圧およびクロック周波数の条件を含む。

また、第３のステートは、プロセッサコアが有する第２のメモリから正常にデータを読み出せる駆動電圧およびクロック周波数の条件を含む。

また、本発明の他の一態様は、プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、オフ動作において、ステートを制御する第１の回路がオフ動作要求を受け取り、第１のステート情報を第２の記憶装置に格納し、第１の記憶装置に格納されている第１のステート情報を第２のステート情報に書き換え、第２のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、第１の回路がパワーゲーティング回路にオフ動作を要求し、プロセッサコアが有する第１のメモリに格納されているデータを読み出し、プロセッサコアが有する第２のメモリにデータを書き込み、電源を生成する第２の回路およびクロックを生成する第３の回路とプロセッサコアとの電気的接続を遮断し、オン動作において、第１の回路がオン動作要求を受け取り、第１の記憶装置に格納されている第２のステート情報を第３のステート情報に書き換え、第３のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、第１の回路がパワーゲーティング回路にオン動作を要求し、第２の回路および第３の回路とプロセッサコアとの電気的接続を復帰し、第２のメモリに格納されているデータを読み出し、第１のメモリにデータを書き込み、第１の記憶装置に格納されている第３のステート情報を第２の記憶装置に格納されている第１のステート情報に書き換え、第１のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法である。

また、本発明の他の一態様は、プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、オフ動作において、ステートを制御する第１の回路がオフ動作要求を受け取り、第１のステート情報を第２の記憶装置に格納し、第１の回路が第１の記憶装置から第１のステート情報を読み出し、第１のステートでプロセッサコアが有する第２のメモリに、プロセッサコアが有する第１のメモリに格納されているデータを正常に書き込めるか否かを判断し、第２のメモリに正常にデータを書き込める場合は、第１の回路がパワーゲーティング回路にオフ動作を要求し、第１のメモリに格納されているデータを読み出し、第２のメモリにデータを書き込み、電源を生成する第２の回路およびクロックを生成する第３の回路とプロセッサコアとの電気的接続を遮断し、第２のメモリに正常にデータを書き込めない場合は、第１の記憶装置に格納されている第１のステート情報を第２のステート情報に書き換え、第２のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、第１の回路がパワーゲーティング回路にオフ動作を要求し、第１のメモリに格納されているデータを読み出し、第２のメモリにデータを書き込み、電源を生成する第２の回路およびクロックを生成する第３の回路とプロセッサコアとの電気的接続を遮断し、オン動作において、第１の回路がオン動作要求を受け取り、第１の回路が第１の記憶装置に格納されている第１のステート情報または第２のステート情報を読み出し、当該ステートでプロセッサコアが有する第２のメモリから正常にデータが読み込めるか否かを判断し、第２のメモリから正常にデータが読み込める場合には、第１の回路がパワーゲーティング回路にオン動作を要求し、第２の回路および第３の回路とプロセッサコアとの電気的接続を復帰し、第２のメモリに格納されているデータを読み出し、第１のメモリにデータを書き込み、第１の記憶装置に格納されているステート情報を第２の記憶装置に格納されている第１のステート情報に書き換え、第１のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数の切り替え、第２のメモリから正常にデータが読み込めない場合には、第１の記憶装置に格納されている第１または第２のステート情報を第３のステート情報に書き換え、第３のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、第１の回路がパワーゲーティング回路にオン動作を要求し、第２の回路および第３の回路とプロセッサコアとの電気的接続を復帰し、第２のメモリに格納されているデータを読み出し、第１のメモリにデータを書き込み、第１の記憶装置に格納されているステート情報を第２の記憶装置に格納されている第１のステート情報に書き換え、第１のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法である。

上記第３のステート情報は、プロセッサコアが有する第２のメモリから正常にデータを読み出せる駆動電圧およびクロック周波数に関する情報を含む。

また、本発明の他の一態様は、プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、オフ動作において、ステートを制御する第１の回路がオフ動作要求を受け取り、第１のステート情報を第２の記憶装置に格納し、第１の回路が第１の記憶装置から第１のステート情報を読み出し、第１のステートでプロセッサコアが有する第２のメモリに、プロセッサコアが有する第１のメモリに格納されているデータを正常に書き込めるか否かを判断し、第２のメモリに正常にデータを書き込める場合は、第１の回路がパワーゲーティング回路にオフ動作を要求し、第１のメモリに格納されているデータを読み出し、第２のメモリにデータを書き込み、電源を生成する第２の回路およびクロックを生成する第３の回路とプロセッサコアとの電気的接続を遮断し、第２のメモリに正常にデータを書き込めない場合は、第１の記憶装置に格納されている第１のステート情報を第２のステート情報に書き換え、第２のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、第１の回路がパワーゲーティング回路にオフ動作を要求し、第１のメモリに格納されているデータを読み出し、第２のメモリにデータを書き込み、電源を生成する第２の回路およびクロックを生成する第３の回路とプロセッサコアとの電気的接続を遮断し、オン動作において、第１の回路がオン動作要求を受け取り、第１の回路がパワーゲーティング回路にオン動作を要求し、第２の回路および第３の回路とプロセッサコアとの電気的接続を復帰し、第２のメモリに格納されているデータを読み出し、第１のメモリにデータを書き込み、第１の記憶装置に格納されているステート情報を第２の記憶装置に格納されている第１のステート情報に書き換え、第１のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法である。

上記第１のステート情報は、オフ動作要求を受ける前のプロセッサコアの動作における駆動電圧およびクロック周波数に関する情報を含む。

また、上記第２のステート情報は、プロセッサコアが有する第２のメモリに正常にデータを書き込める駆動電圧およびクロック周波数に関する情報を含む。

上記それぞれの態様の半導体装置の駆動方法におけるオフ動作またはオン動作においては、プロセッサコアを選択する手段が含まれていてもよい。

本発明の一態様を用いることにより、不揮発性メモリとして動作するメモリを有する半導体装置において、Ｐ−ステート機能を有効にした状態でも当該メモリを正常に動作させることができる。また、当該メモリを有する半導体装置をＰ−ステート機能を有効にして動作させることにより、該半導体装置を低消費電力化することができる。

半導体装置を説明するブロック図。 半導体装置の動作を説明するフローチャート。 半導体装置の動作を説明するフローチャート。 半導体装置の動作を説明するフローチャート。 半導体装置の動作を説明するフローチャート。 半導体装置の動作を説明するフローチャート。 記憶装置を説明する回路図。 記憶装置の動作を示すタイミングチャート。 記憶装置の構成を示す断面図。 トランジスタの構成を示す断面図。 ＣＰＵのブロック図。 電子機器を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。

なお、本発明は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等、記憶装置などを有する半導体装置を、その範疇に含む。

（実施の形態１）
本実施の形態では、本発明の一態様における半導体装置の構成および駆動方法について説明する。

プロセッサの消費電力を抑える一手段として、プロセッサが有するレジスタ、キャッシュメモリ等の揮発性の記憶装置に格納されているデータを周辺に形成した不揮発性の記憶装置に格納し、該レジスタ、該キャッシュメモリを含む信号処理回路への電源電圧の供給を一時的に停止する方法がある。データの入出力が行われない期間において信号処理回路への電源電圧の供給を遮断するため、プロセッサの処理能力を大きく低下させることなく、低消費電力化することができる。

なお、本明細書において不揮発性とは、電源を遮断しても記憶されているデータが揮発しないと見なされる性質を指し、揮発性とは、電源遮断により記憶されているデータが瞬時に揮発する性質を指す。

上記不揮発性メモリには、例えば、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子、ＭＴＪ素子（磁気トンネル接合素子）を用いた記憶素子、強誘電体を用いた記憶素子、抵抗変化型素子を用いた記憶素子などを用いることができる。

また、プロセッサの消費電力を抑える他の一手段として、処理の規模に応じて駆動電圧や周波数条件を変更するパフォーマンスステート（Ｐ−ステート）と呼ばれる機能がある。Ｐ−ステートは、例えば、Ｐ０、Ｐ１、Ｐ２などの表記で示され、数字が大きいほど、より低いクロック周波数、より低い電源電圧でプロセッサが動作することを意味している。つまり、Ｐ−ステートの数値が大きいほど、プロセッサの消費電力が小さくなる。なお、複数のコアを有するプロセッサでは、コア毎に異なるＰ−ステートを割り当て、効率良く省電力化することもできる。

上述した不揮発性メモリを有する構成でプロセッサを形成し、Ｐ−ステート機能を用いて動作させれば、より低消費電力化できることが期待される。しかしながら、Ｐ−ステート機能により駆動電圧や周波数を変動させると、不揮発性メモリへの書き込み動作、または読み出し動作に異常を誘発させてしまうことがある。

例えば、不揮発性メモリの記憶ノードＭ２に容量素子を用いる場合、該容量素子に”Ｈｉｇｈ”を書き込む（充電する）電圧を電源電圧とすると、小さい電源電圧のＰ−ステートでは正常に書き込みができない場合がある。つまり、一定以上の電圧で書き込みを行わないと、”Ｌｏｗ”との違いを判断できなくなってしまう。

また、不揮発性メモリからの読み出しにおいて、電源電圧でノードＭ１をプリチャージし、ノードＭ１を記憶ノードＭ２に書き込まれたデータに従って放電させ、ノードＭ１の電位を利用して”Ｈｉｇｈ”、”Ｌｏｗ”を判断する構成では次の問題がある。例えば、電源電圧の比較的低いＰ−ステートで記憶ノードＭ２へ”Ｈｉｇｈ”の書き込みを行った後、電源電圧が比較的高いＰ−ステートに変更すると、読み出し時において高い電圧でノードＭ１をプリチャージすることになるため、ノードＭ１を十分に放電することができなくなり、”Ｈｉｇｈ”、”Ｌｏｗ”の判断ができなくなってしまう。

また、記憶ノードＭ２への書き込み（充電量）を制御するスイッチ（例えばトランジスタ）の性能によっては、クロック周波数が速いＰ−ステートでは十分に記憶ノードＭ２を充電することができず、正常に書き込みができない場合がある。

つまり、不揮発性メモリには、書き込みまたは読み出しに対して、適切な電源電圧やクロック周波数があるため、Ｐ−ステートを変更する場合には、不揮発性メモリへの書き込み、または読み出しに対して、異常を生じさせない対処が必要である。本発明の一態様は上記問題を顧みて創出されたものであり、以下にその詳細を説明する。

図１は、本発明の一態様における半導体装置の一例を説明するブロック図である。半導体装置１００は、第１の記憶装置１１１および第２の記憶装置１１２を含むステート制御回路１１０、電源生成回路１２０、クロック生成回路１３０、パワーゲーティング回路１４０、プロセッサコア１５１、１５２、１５３、キャッシュメモリ１６０を有する。なお、プロセッサコアの数は任意である。また、図示していないが、各プロセッサコアは揮発性メモリで構成されるレジスタやキャッシュメモリ、および該揮発性メモリとデータの授受を行うことのできる不揮発性メモリを有している。なお、キャッシュメモリは、プロセッサコアの内外を問わず、複数が設けられていても良い。

ステート制御回路１１０は電源生成回路１２０およびクロック生成回路１３０と電気的に接続され、プロセッサコア１５１、１５２、１５３の駆動電圧（電源電圧）およびクロック周波数を制御する。また、ステート制御回路１１０はパワーゲーティング回路１４０と電気的に接続され、プロセッサコア１５１、１５２、１５３に供給する電源電圧および動作周波数を含むステート情報の授受を行う。ステート情報は、ステート制御回路１１０に設けられた第１の記憶装置１１１および第２の記憶装置１１２に格納することができる。なお、第１の記憶装置１１１および第２の記憶装置１１２は、ステート制御回路１１０の外部に設けられていてもよい。

電源生成回路１２０およびクロック生成回路１３０は、それぞれスイッチ１７０を介してプロセッサコア１５１、１５２、１５３と電気的に接続され、プロセッサコア１５１、１５２、１５３に電源電圧およびクロックを供給する。スイッチ１７０はパワーゲーティング回路１４０で制御される。なお、電源生成回路１２０、クロック生成回路１３０およびスイッチ１７０を複数有し、プロセッサコア毎にオンオフ制御や異なる電源電圧およびクロックを供給できる構成であってもよい。

プロセッサコア１５１、１５２、１５３はバスライン１８０と電気的に接続されており、キャッシュメモリ１６０を始め、様々な周辺装置と命令、アドレス、データなどの授受を行う。また、プロセッサコア１５１、１５２、１５３はバスライン１８０を通じてパワーゲーティング回路１４０と電気的に接続されており、プロセッサコア毎のパワーゲーティング制御を行うこともできる。

なお、半導体装置１００は上述した構成に限らず、図１に図示された回路の一部が省かれた構成、いくつかの回路が統合された構成、または他の回路が付加された構成であってもよい。また、各回路は１チップ上に形成された構成に限らず、複数のチップ上に構成され、バスラインや専用の信号線、電源線で電気的に接続されていてもよい。また、一部の回路の機能をソフトウェアに置き換えた構成であってもよい。

次に、前述した問題を解決するための半導体装置の駆動方法の詳細を説明する。具体的に前述した問題を解決するには、不揮発性メモリへデータを書き込むときに、不揮発性メモリへデータを正常に書き込むことができるＰ−ステートを割り当てればよい。また、不揮発性メモリからデータの読み出すときには、不揮発性メモリからデータを正常に読み出すことができるＰ−ステートを割り当てればよい。

図２および図３は、図１に示した半導体装置１００を第１の方法で駆動するためのフローチャートである。

まず、図２のフローチャートを用いて第１の方法におけるプロセッサコア１５１、１５２、１５３の電源遮断時の駆動の手順（オフ動作）を説明する。外部からステート制御回路１１０が、プロセッサコア１５１、１５２、１５３のそれぞれに割り当てるＰ−ステート（駆動電圧およびクロック周波数）の指示を受ける毎に、ステート制御回路１１０は現行のステート情報として、当該Ｐ−ステートに関する情報を第１の記憶装置１１１に格納する（Ｓ２０１）。そして、電源生成回路１２０およびクロック生成回路１３０で現行のステート情報に従った電源電圧とクロックを生成し、パワーゲーティング回路１４０の指示によりスイッチ１７０をオンし、プロセッサコア１５１、１５２、１５３に現行のステート情報に従った電源電圧とクロックを供給する。

次に、ステート制御回路１１０が外部からオフ命令を受け取る（Ｓ２０２）と、ステート制御回路１１０は、第２の記憶装置１１２に現行のステート情報を格納する（Ｓ２０３）。

次に、第１の記憶装置１１１に格納されている現行のステート情報を退避用ステート情報に書き換える（Ｓ２０４）。ここで、退避用ステート情報とは、プロセッサコア１５１、１５２、１５３が有する不揮発性メモリに正常に書き込みを行うことのできる電源電圧およびクロック周波数に関し、予め設定された値に関する情報である。例えば、比較的高い電源電圧、比較的低いクロック周波数に変更する。なお、第１の方法では、現行のステートを破棄して、強制的に退避用ステートに変更する。

次に、退避用ステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ２０５）。

次に、ステート制御回路１１０がパワーゲーティング回路１４０にオフ要求を行う（Ｓ２０６）と、パワーゲーティング回路１４０はプロセッサコア１５１、１５２、１５３にデータ退避要求をする（Ｓ２０７）。

ここで、プロセッサコア１５１、１５２、１５３のそれぞれが有するレジスタやキャッシュメモリなどの揮発性メモリにおける処理中のデータは、プロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリに書き込まれる（Ｓ２０８）。このとき、Ｐ−ステートは退避用ステートに変更されているため、不揮発性メモリにデータを正常に書き込むことができる。

そして、パワーゲーティング回路１４０の指示によりスイッチ１７０がオフとなり、プロセッサコア１５１、１５２、１５３への電源電圧およびクロックの供給が遮断される（Ｓ２０９）。

次に、図２のフローチャートに従って電源が遮断されたプロセッサコア１５１、１５２、１５３に対して、電源を復帰する手順（オン動作）を図３のフローチャートを用いて説明する。

まず、ステート制御回路１１０が外部からオン命令を受け取る（Ｓ３０１）と、第１の記憶装置１１１に格納されている退避用ステート情報を復帰用ステート情報に書き換える（Ｓ３０２）。ここで、復帰用ステート情報とは、プロセッサコア１５１、１５２、１５３が有する不揮発性メモリから正常に読み出しを行うことのできる電源電圧およびクロック周波数に関し、予め設定された値に関する情報である。例えば、退避時と同じ電源電圧とし、読み出し誤差を小さくするクロック周波数に変更する。

次に、復帰用ステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ３０３）。

次に、ステート制御回路１１０がパワーゲーティング回路１４０にオン要求を行う（Ｓ３０４）と、パワーゲーティング回路１４０の指示によりスイッチ１７０がオンとなり、プロセッサコア１５１、１５２、１５３へ電源電圧およびクロックが供給される。

次に、パワーゲーティング回路１４０は、プロセッサコア１５１、１５２、１５３にデータ復帰要求をする（Ｓ３０６）。

ここで、プロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリに格納されているデータが読み出され、プロセッサコア１５１、１５２、１５３のそれぞれが有するレジスタやキャッシュメモリなどの揮発性メモリに書き戻される（Ｓ３０７）。このとき、Ｐ−ステートは復帰用ステートに変更されているため、不揮発性メモリからデータを正常に読み出すことができる。

次に、第１の記憶装置１１１に格納されている復帰用のステート情報を第２の記憶装置１１２に格納されているステート情報に書き換える（Ｓ３０８）。ここで、第２の記憶装置１１２に格納されているステート情報とは、ステート制御回路１１０がオフ命令を受け取る前のステートに関する情報である。

そして、第１の記憶装置１１１に格納されているステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ３０９）。したがって、電源の供給を遮断する前と同じステートでプロセッサコア１５１、１５２、１５３の動作を復帰させることができる。

次に、図４および図５を用いて、図１に示した半導体装置１００を第２の方法で駆動する手順を説明する。

まず、図４のフローチャートを用いて第２の方法におけるプロセッサコア１５１、１５２、１５３の電源遮断時の駆動の手順（オフ動作）を説明する。外部からステート制御回路１１０が、プロセッサコア１５１、１５２、１５３のそれぞれに割り当てるＰ−ステート（駆動電圧およびクロック周波数）の指示を受ける毎に、ステート制御回路１１０は現行のステート情報として、当該Ｐ−ステートに関する情報を第１の記憶装置１１１に格納する（Ｓ４０１）。そして、電源生成回路１２０およびクロック生成回路１３０で現行のステート情報に従った電源電圧とクロックを生成し、パワーゲーティング回路１４０の指示によりスイッチ１７０をオンし、プロセッサコア１５１、１５２、１５３に現行のステート情報に従った電源電圧とクロックを供給する。

次に、ステート制御回路１１０が外部からオフ命令を受け取る（Ｓ４０２）と、ステート制御回路１１０は、第２の記憶装置１１２に現行のステート情報を格納する（Ｓ４０３）。

次に、ステート制御回路１１０は、第１の記憶装置１１１に格納されている現行のステート情報を読み取り（Ｓ４０４）、現行ステートでプロセッサコアにおいて処理中のデータが退避可能か否かの判断を行う。ここで、ステート情報の読み取り、およびデータの退避可能か否かの判断には、ソフトウェアを用いてもよい。

現行ステートでデータの退避が可能な場合は、ステート制御回路１１０がパワーゲーティング回路１４０にオフ要求を行う（Ｓ４０８）。そして、パワーゲーティング回路１４０はプロセッサコア１５１、１５２、１５３にデータ退避要求をする（Ｓ４０９）。

ここで、プロセッサコア１５１、１５２、１５３のそれぞれが有するレジスタやキャッシュメモリなどの揮発性メモリにおける処理中のデータは、プロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリに書き込まれる（Ｓ４１０）。このとき、Ｐ−ステートはデータの退避が可能なステートであるため、不揮発性メモリにデータを正常に書き込むことができる。

そして、パワーゲーティング回路１４０の指示によりスイッチ１７０がオフとなり、プロセッサコア１５１、１５２、１５３への電源電圧およびクロックの供給が遮断される（Ｓ４１１）。

現行ステートでデータの退避が不可能な場合は、第１の記憶装置１１１に格納されている現行のステート情報を退避用ステート情報に書き換える（Ｓ４０６）。

次に、退避用ステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ４０７）。これ以降の手順は、現行ステートでデータの退避が可能な場合と同じである。

次に、図４のフローチャートに従って電源が遮断されたプロセッサコア１５１、１５２、１５３に対して、電源を復帰する手順（オン動作）を図５のフローチャートを用いて説明する。

まず、ステート制御回路１１０が外部からオン命令を受け取る（Ｓ５０１）と、ステート制御回路１１０は、第１の記憶装置１１１に格納されているステートの情報を読み取り（Ｓ５０２）、当該ステートでプロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリからデータが正常に読み出せるか否かの判断を行う。ここで、ステート情報の読み取り、およびデータの復帰可能か否かの判断には、ソフトウェアを用いてもよい。

第１の記憶装置１１１に格納されているステートでデータの退避が可能な場合は、ステート制御回路１１０がパワーゲーティング回路１４０にオン要求を行う（Ｓ５０６）。そして、パワーゲーティング回路１４０の指示によりスイッチ１７０がオンとなり、プロセッサコア１５１、１５２、１５３へ電源電圧およびクロックが供給される（Ｓ５０７）。

次に、パワーゲーティング回路１４０は、プロセッサコア１５１、１５２、１５３にデータ復帰要求をする（Ｓ５０８）。

ここで、プロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリに格納されているデータが読み出され、プロセッサコア１５１、１５２、１５３のそれぞれが有するレジスタやキャッシュメモリなどの揮発性メモリに書き戻される（Ｓ５０９）。

次に、第１の記憶装置１１１に格納されているステート情報を第２の記憶装置１１２に格納されているステート情報に書き換える（Ｓ５１０）。ここで、第２の記憶装置１１２に格納されているステート情報とは、ステート制御回路１１０がオフ命令を受け取る前のステートに関する情報である。

そして、第１の記憶装置１１１に格納されているステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ５１１）。したがって、電源の供給を遮断する前と同じステートでプロセッサコア１５１、１５２、１５３の動作を復帰させることができる。

第１の記憶装置１１１に格納されているステートでデータの復帰が不可能な場合は、第１の記憶装置１１１に格納されているステート情報を復帰用ステート情報に書き換える（Ｓ５０４）。

次に、復帰用ステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ５０５）。これ以降の手順は、第１の記憶装置１１１に格納されているステートでデータの退避が可能な場合と同じである。

次に、図６を用いて、図１に示した半導体装置１００を第３の方法で駆動する手順を説明する。なお、第３の方法におけるプロセッサコア１５１、１５２、１５３の電源遮断の手順（オフ動作）は、第２の方法と同じである。したがって、図４のフローチャートに従って電源が遮断されたプロセッサコア１５１、１５２、１５３に対して、電源を復帰する手順（オン動作）を図６のフローチャートを用いて説明する。

まず、ステート制御回路１１０が外部からオン命令を受け取る（Ｓ６０１）と、ステート制御回路１１０がパワーゲーティング回路１４０にオン要求を行う（Ｓ６０２）。そして、パワーゲーティング回路１４０の指示によりスイッチ１７０がオンとなり、プロセッサコア１５１、１５２、１５３へ電源電圧およびクロックが供給される（Ｓ６０３）。

つまり、第３の方法では、電源遮断時のステートで復帰可能か否かの判断を行わず、電源遮断時のステートで復帰させる。そのため、電源遮断時のステートは復帰も可能なステートとすることが好ましい。

次に、パワーゲーティング回路１４０は、プロセッサコア１５１、１５２、１５３にデータ復帰要求をする（Ｓ６０４）。

ここで、プロセッサコア１５１、１５２、１５３のそれぞれが有する不揮発性メモリに格納されているデータが読み出され、プロセッサコア１５１、１５２、１５３のそれぞれが有するレジスタやキャッシュメモリなどの揮発性メモリに書き戻される（Ｓ６０５）。

次に、第１の記憶装置１１１に格納されているステート情報を第２の記憶装置１１２に格納されているステート情報に書き換える（Ｓ６０６）。ここで、第２の記憶装置１１２に格納されているステート情報とは、ステート制御回路１１０がオフ命令を受け取る前のステートに関する情報である。

そして、第１の記憶装置１１１に格納されているステート情報に従った電源電圧とクロックを生成し、プロセッサコア１５１、１５２、１５３に該電源電圧と該クロックを供給する（Ｓ６０７）。したがって、電源の供給を遮断する前と同じステートでプロセッサコア１５１、１５２、１５３の動作を復帰させることができる。

上記、本発明の一態様の半導体装置の駆動方法を用いることによって、不揮発性メモリを有する構成のプロセッサをＰ−ステート機能を用いても正常に動作させることができ、半導体装置をより低消費電力で駆動することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置に使用できる不揮発性メモリを有する記憶素子の一例に関して説明する。

図７は、不揮発性メモリを有する記憶素子（レジスタ）の回路図の一例である。記憶素子７００は、揮発性記憶回路７０１と、不揮発性記憶回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、セレクタ回路７２０と、を有する。揮発性記憶回路７０１は、電源電圧が供給されている期間のみデータを保持する。不揮発性記憶回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。

なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。

トランジスタ７０９は、チャネルが酸化物半導体層で形成されるトランジスタである。図７において、トランジスタ７０９は酸化物半導体層でチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。ここで、チャネルが酸化物半導体層に形成されるトランジスタ７０９として、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用いる。そして、記憶素子７００への電源電圧の供給が停止した際、トランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。

図７では、スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、及びトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤが与えられる電源線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９のゲートには、制御信号ＷＥが入力される。スイッチ７０３及びスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、揮発性記憶回路７０１に保持されたデータに対応する信号が入力される。図７では、揮発性記憶回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、セレクタ回路７２０を介して揮発性記憶回路７０１に入力される。

なお、図７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６及びセレクタ回路７２０を介して揮発性記憶回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、揮発性記憶回路７０１に入力されてもよい。例えば、揮発性記憶回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図７におけるトランジスタ７０９は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることもできる。一方のゲートに制御信号ＷＥを入力し、他方のゲートには、制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号であってもよい。一定の電位は、接地電位ＧＮＤや電源電位ＶＤＤであってもよい。なお、酸化物半導体層を挟んで上下に設けられた２つのゲートを電気的に接続し、制御信号ＷＥを入力してもよい。トランジスタ７０９の他方のゲートに入力される信号によって、トランジスタ７０９のしきい値電圧を制御することができる。例えば、トランジスタ７０９のオフ電流を更に低減することもできる。

図７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。

図７における揮発性記憶回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

以上が、記憶素子７００の構成の説明である。次いで、記憶素子７００の駆動方法について説明する。

記憶素子７００において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は次のようにすることができる。駆動方法について、図８のタイミングチャートを参照して説明する。図８のタイミングチャートにおいて、７０１は揮発性記憶回路７０１に保持されているデータを示し、ＷＥは制御信号ＷＥの電位を示し、ＲＤは制御信号ＲＤの電位を示し、ＳＥＬはセレクタ回路７２０における一経路の制御信号ＳＥＬの電位を示し、ＶＤＤは電源電位ＶＤＤを示す。また、Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。なお、上記セレクタ回路７２０における一経路とは、不揮発性記憶回路７０２の出力側と揮発性記憶回路７０１の入力側を接続する経路である。

なお、以下に示す駆動方法では、図７に示した構成において、スイッチ７０３をｎチャネル型トランジスタとし、スイッチ７０４をｐチャネル型トランジスタとして、制御信号ＲＤがハイレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が導通状態となり、且つスイッチ７０４の第１の端子と第２の端子の間が非導通状態となり、制御信号ＲＤがローレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が非導通状態となり、且つスイッチ７０４の第１の端子と第２の端子の間が導通状態となる例を示す。また、制御信号ＳＥＬがハイレベル電位の場合にセレクタ回路７２０の一経路における第１の端子と第２の端子の間が導通状態となり、制御信号ＳＥＬがローレベル電位の場合に第１の端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ７０９をｎチャネル型トランジスタとして、制御信号ＷＥがハイレベル電位の場合に、トランジスタ７０９がオン状態となり、制御信号ＷＥがローレベル電位の場合に、トランジスタ７０９がオフ状態となる例を示す。

しかしながら、本発明の一態様の半導体装置の駆動方法はこれに限定されず、以下の説明における、スイッチ７０３、スイッチ７０４、セレクタ回路７２０、トランジスタ７０９の状態が同じとなるように、各制御信号の電位を定めることができる。

まず、図８におけるＴ１の期間の動作について説明する。Ｔ１では、電源電圧ＶＤＤが記憶素子７００に供給されている。記憶素子７００へ電源電圧が供給されている間は、揮発性記憶回路７０１がデータ（図８中、ｄａｔａＸと表記）を保持する。この際、制御信号ＳＥＬをローレベル電位として、セレクタ回路７２０の一経路における第１の端子と第２の端子の間は非導通状態とされる。なお、スイッチ７０３及びスイッチ７０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号ＲＤはハイレベル電位であってもローレベル電位であってもよい（図８中、Ａと表記）。また、トランジスタ７０９の状態（オン状態、オフ状態）はどちらの状態であってもよい。即ち、制御信号ＷＥはハイレベル電位であってもローレベル電位であってもよい（図８中、Ａと表記）。Ｔ１において、ノードＭ１はどのような電位であってもよい（図８中、Ａと表記）。Ｔ１において、ノードＭ２はどのような電位であってもよい（図８中、Ａと表記）。Ｔ１の動作を通常動作と呼ぶ。

次に、図８におけるＴ２の期間の動作について説明する。記憶素子７００への電源電圧の供給の停止をする前に、制御信号ＷＥをハイレベル電位として、トランジスタ７０９をオン状態とする。こうして、揮発性記憶回路７０１に保持されたデータ（ｄａｔａＸ）に対応する信号が、トランジスタ７０９を介してトランジスタ７１０のゲートに入力される。トランジスタ７１０のゲートに入力された信号は、容量素子７０８によって保持される。こうして、ノードＭ２の電位は、揮発性記憶回路７０１に保持されたデータに対応する信号電位（図８中、ＶＸと表記）となる。その後、制御信号ＷＥをローレベル電位としてトランジスタ７０９をオフ状態とする。こうして、揮発性記憶回路７０１に保持されたデータに対応する信号が不揮発性記憶回路７０２に保持される。Ｔ２の間も、制御信号ＳＥＬによって、セレクタ回路７２０の一経路における第１の端子と第２の端子の間は非導通状態とされる。スイッチ７０３及びスイッチ７０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号ＲＤはハイレベル電位であってもローレベル電位であってもよい（図８中、Ａと表記）。Ｔ２において、ノードＭ１はどのような電位であってもよい（図８中、Ａと表記）。Ｔ２の動作を電源電圧供給停止前の動作と呼ぶ。

次に、図８におけるＴ３の期間の動作について説明する。電源電圧供給停止前の動作を行った後、Ｔ３のはじめに、記憶素子７００への電源電圧の供給を停止する。電源電圧の供給が停止すると、揮発性記憶回路７０１に保持されていたデータ（ｄａｔａＸ）は消失する。しかし、記憶素子７００への電源電圧の供給が停止した後においても、容量素子７０８によって揮発性記憶回路７０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）がノードＭ２に保持される。ここで、トランジスタ７０９は、チャネルが酸化物半導体層で形成され、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタを用である。したがって、記憶素子７００への電源電圧の供給が停止した際、トランジスタ７０９のゲートには接地電位（０Ｖ）またはトランジスタ７０９がオフとなる電位が入力され続ける構成であるため、記憶素子７００への電源電圧の供給が停止した後も、トランジスタ７０９のオフ状態を維持することができ、容量素子７０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。こうして、記憶素子７００は電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保持する。Ｔ３は、記憶素子７００への電源電圧の供給が停止している期間に対応する。

次に、図８におけるＴ４の期間の動作について説明する。記憶素子７００への電源電圧の供給を再開した後、制御信号ＲＤをローレベル電位として、スイッチ７０４の第１の端子と第２の端子の間を導通状態とし、スイッチ７０３の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号ＷＥはローレベル電位であり、トランジスタ７０９はオフ状態のままである。また、制御信号ＳＥＬはローレベル電位であり、セレクタ回路７２０の一経路における第１の端子と第２の端子の間は非導通状態である。こうして、スイッチ７０３の第２の端子及びスイッチ７０４の第１の端子に、電源電圧ＶＤＤが入力される。したがって、スイッチ７０３の第２の端子及びスイッチ７０４の第１の端子の電位（ノードＭ１の電位）を、一定の電位（ここではＶＤＤ）にすることができる。Ｔ４の動作をプリチャージ動作と呼ぶ。なお、ノードＭ１の電位は、容量素子７０７によって保持される。

上記プリチャージ動作の後、Ｔ５の期間において、制御信号ＲＤをハイレベル電位とすることによって、スイッチ７０３の第１の端子と第２の端子の間を導通状態とし、スイッチ７０４の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号ＷＥはローレベル電位のままであり、トランジスタ７０９はオフ状態のままである。また、制御信号ＳＥＬはローレベル電位であり、セレクタ回路７２０の一経路における第１の端子と第２の端子の間は非導通状態である。容量素子７０８に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ７１０のオン状態またはオフ状態が選択され、スイッチ７０３の第２の端子及びスイッチ７０４の第１の端子の電位、即ちノードＭ１の電位が定まる。トランジスタ７１０がオン状態の場合、ノードＭ１には低電源電位（例えば、ＧＮＤ）が入力される。一方、トランジスタ７１０がオフ状態の場合には、ノードＭ１の電位は、上記プリチャージ動作によって定められた一定の電位（例えば、ＶＤＤ）のまま維持される。こうして、トランジスタ７１０のオン状態またはオフ状態に対応して、ノードＭ１の電位はＶＤＤまたはＧＮＤとなる。例えば、揮発性記憶回路７０１に保持されていた信号が「１」であり、ハイレベルの電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０」に対応するローレベルの電位（ＧＮＤ）となる。一方、揮発性記憶回路７０１に保持されていた信号が「０」であり、ローレベルの電位（ＧＮＤ）に対応する場合、ノードＭ１の電位は、信号「１」に対応するハイレベルの電位（ＶＤＤ）となる。つまり、揮発性記憶回路７０１に記憶されていた信号の反転信号がノードＭ１に保持されることとなる。図８において、この電位をＶＸｂと表記する。つまり、Ｔ２において揮発性記憶回路７０１から入力されたデータ（ｄａｔａＸ）に対応する信号が、ノードＭ１の電位（ＶＸｂ）に変換される。

その後、Ｔ６の期間において、制御信号ＳＥＬをハイレベル電位として、セレクタ回路７２０の一経路における第１の端子と第２の端子の間を導通状態とする。この際、制御信号ＲＤはハイレベル電位のままである。また、制御信号ＷＥはローレベル電位のままであり、トランジスタ７０９はオフ状態のままである。すると、スイッチ７０３の第２の端子及びスイッチ７０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号を、論理素子７０６を介して反転信号とし、当該反転信号を揮発性記憶回路７０１に入力することができる。こうして、揮発性記憶回路７０１は、記憶素子７００への電源電圧の供給停止前に保持していたデータ（ｄａｔａＸ）を再び保持することができる。

また、ノードＭ１の電位は、Ｔ４におけるプリチャージ動作によって一定の電位（図８では、ＶＤＤ）にされた後、Ｔ５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂとなる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸｂに定まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、揮発性記憶回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

以上が、記憶素子の駆動方法の説明である。

本発明の一態様における半導体装置の駆動方法では、記憶素子７００に電源電圧が供給されない間は、揮発性記憶回路７０１に記憶されていたデータを、不揮発性記憶回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３及びスイッチ７０４を設けることによって、上述したプリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、揮発性記憶回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、不揮発性記憶回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、不揮発性記憶回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、実施の形態１および２で説明した不揮発性メモリに用いることができ、酸化物半導体を有するトランジスタを含む記憶装置の一例を、図面を用いて説明する。

図９（Ａ）、（Ｂ）、（Ｃ）は、実施の形態２における不揮発性記憶回路７０２の一例の断面図である。

図９（Ａ）に示す不揮発性記憶回路７０２は、下部に第１の半導体材料（基板３０００）をチャネル形成領域に用いたトランジスタ７１０を有し、上部に第２の半導体材料３２１０をチャネル形成領域に用いたトランジスタ７０９、および容量素子７０８を有している。容量素子７０８は、一方の電極をトランジスタ７０９のゲート電極３２６０と同時に形成することのできる層、他方の電極をトランジスタ７０９のソース電極またはドレイン電極３２４０と同時に形成することのできる層、誘電体をトランジスタ７０９のゲート絶縁膜３２５０と同時に形成することのできる層とすることで、トランジスタ７０９と同時に形成することができる。

なお、トランジスタ７０９としては、図９（Ａ）に示すノンセルフアライン型のトップゲート型のトランジスタのほか、図９（Ｂ）に示すセルフアライン型、図９（Ｃ）に示すボトムゲート型のトランジスタであってもよい。なお、ボトムゲート型とする場合は、図１０に示すような構造としてもよい。当該構造では、ゲート電極３２６０と同時に形成することのできる層でソース配線またはドレイン配線３２９０を形成することができ、作製工程を削減することができる。また、図１０では絶縁層３２８０を介して第２の半導体材料３２１０と重なるように第２のゲート電極３２７０を設けた構成を示している。第２のゲート電極３２７０を設けることで、しきい値電圧を調整することができる。なお、図９（Ａ）、（Ｂ）の構成においても、下地絶縁層３２３０を介して第２の半導体材料３２１０と重なるように導電層を設け、該導電層を第２のゲート電極として機能させてもよい。

また、容量素子７０８は、図９（Ｂ）に示すように、誘電体に平坦化膜等の絶縁膜を用いる構成としてもよい。

ここで、第１の半導体材料（基板３０００）と第２の半導体材料３２１０は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料（基板３０００）を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料３２１０を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により不揮発性記憶回路７０２の長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いたトランジスタを用いる他は、記憶装置に用いられる材料や記憶装置の構造など、記憶装置の具体的な構成をここで示すものに限定する必要はない。

図９（Ａ）、（Ｂ）、（Ｃ）におけるトランジスタ７１０は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ７１０を囲むように素子分離絶縁層３１００が設けられており、トランジスタ７１０を覆うように絶縁層３２２０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いたトランジスタ７１０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ７０９および容量素子７０８の形成前の処理として、トランジスタ７１０を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ７１０のゲート電極層の上面を露出させる。

トランジスタ７１０のゲート電極層は、絶縁層３２２０上に設けられたトランジスタ７０９のソース電極またはドレイン電極の一方が延在した容量素子７０８の一方の電極と電気的に接続されている。

図９（Ａ）、（Ｂ）、（Ｃ）に示すトランジスタ７０９は、酸化物半導体層にチャネルが形成されるトランジスタである。トランジスタ７０９は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、図９（Ａ）、（Ｂ）、（Ｃ）に示すように、トランジスタ７１０と容量素子７０８は重畳するように形成することができるため、その占有面積を低減することができる。したがって、記憶装置の集積度を高めることができる。

（実施の形態４）
本実施の形態では、実施の形態１、２および３で説明した不揮発性メモリに用いることのできる、オフ電流の著しく小さいトランジスタおよび該トランジスタを構成する材料について説明する。

オフ電流の著しく小さいトランジスタとしては、例えば酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含むトランジスタを用いることが好ましい。

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例としては、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがあるが、酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。

また、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）の導電型は、ｉ型またはｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。

具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上、好ましくは９５％以上である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。

そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。

酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。そこで、上記加熱処理の後に、酸化物半導体膜に酸素を供給する処理を行い、酸素欠損を低減させることが望ましい。

例えば、酸素を含むガス雰囲気下において加熱処理を行うことで、酸化物半導体膜に酸素を供給することができる。酸素を供給するための加熱処理は、上述した、水分または水素の濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するための加熱処理は、酸素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）などの酸素を含むガス雰囲気下において行う。

上記酸素を含むガスには、水、水素などの濃度が低いことが好ましい。具体的には、酸素を含むガス内に含まれる不純物濃度を、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。

或いは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて、酸化物半導体膜に酸素を供給することができる。上記方法を用いて酸素を酸化物半導体膜に供給した後、酸化物半導体膜に含まれる結晶部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても良い。

また、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加することをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成を満たすことができる。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。

酸素を絶縁膜から酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、実施の形態１で説明したプロセッサの一例として、ＣＰＵの構成について説明する。

図１１に、本実施の形態のＣＰＵの構成を示す。図１１に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、実施の形態２で示した構成を有する記憶素子が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１、または、実施の形態１で説明したパワーゲーティング回路１４０からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶素子において、揮発性記憶回路７０１によるデータの保持を行うか、不揮発性記憶回路７０２によるデータの保持を行うかを選択する。

揮発性記憶回路７０１によるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子への電源電圧の供給が行われる。不揮発性記憶回路７０２によるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子への電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等の集積回路にも応用可能である。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置などに用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。

図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１２（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１表示部５６０３における映像の切り替えを、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１２（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。

図１２（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

以上の電子機器は、プロセッサなどによる電子制御が積極的に行われており、本発明の一態様を適用することで、電子機器の消費電力を削減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

１００ 半導体装置
１１０ ステート制御回路
１１１ 第１の記憶装置
１１２ 第２の記憶装置
１２０ 電源生成回路
１３０ クロック生成回路
１４０ パワーゲーティング回路
１５１ プロセッサコア
１５２ プロセッサコア
１５３ プロセッサコア
１６０ キャッシュメモリ
１７０ スイッチ
１８０ バスライン
７００ 記憶素子
７０１ 揮発性記憶回路
７０２ 不揮発性記憶回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ セレクタ回路
３０００ 基板
３１００ 素子分離絶縁層
３２１０ 半導体材料
３２２０ 絶縁層
３２３０ 下地絶縁層
３２４０ ドレイン電極
３２５０ ゲート絶縁膜
３２６０ ゲート電極
３２７０ 第２のゲート電極
３２８０ 絶縁層
３２９０ ソース配線またはドレイン配線
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
９９００ 基板
９９０１ ＡＬＵ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０９ ＲＯＭ

Claims (19)

1. プロセッサコアの駆動電圧およびクロック周波数を含むステートを制御する第１の回路と、
   ステートの情報を記憶する第１の記憶回路および第２の記憶回路と、
   前記第１の回路と電気的に接続された、電源を生成する第２の回路およびクロックを生成する第３の回路と、
   前記第２の回路および前記第３の回路とスイッチを介して電気的に接続された前記プロセッサコアを有し、
   前記プロセッサコアには、第１のメモリと、該第１のメモリとデータの授受を行う第２のメモリが含まれていることを特徴とする半導体装置。
2. 請求項１において、前記第１の記憶回路には、前記プロセッサコアに供給されている駆動電圧およびクロック周波数を含むステート情報が格納されることを特徴とする半導体装置。
3. 請求項１または２において、前記第２の記憶回路には、前記第１の回路がオフ動作要求を受ける前の前記プロセッサコアに供給されていた駆動電圧およびクロック周波数を含むステート情報が格納されることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、前記第１の回路、前記スイッチ、および前記プロセッサコアがパワーゲーティング回路と電気的に接続されていることを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一項において、前記プロセッサコア、前記第１の回路、前記第２の回路、および前記スイッチをそれぞれ複数有することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一項において、前記第２のメモリは、チャネル形成領域が酸化物半導体で形成されたトランジスタを有することを特徴とする半導体装置。
7. プロセッサコアを第１のステートで動作し、
   オフ動作において、
   前記第１のステートを維持、または第２のステートに変更し、
   前記プロセッサコアが有する第１のメモリからデータを読み出し、
   前記プロセッサコアが有する第２のメモリに前記データを書き込み、
   前記プロセッサコアの電源をオフし、
   オン動作において、
   前記オフ動作におけるステートを維持、または第３のステートに変更し、
   前記プロセッサコアの電源をオンし、
   前記第２のメモリから前記データを読み出し、
   前記第１のメモリに前記データを書き込み、
   ステートを前記第１のステートに変更することを特徴とする半導体装置の駆動方法。
8. 請求項７におけるオフ動作おいて、前記第１のステートを維持するか、前記第２のステートに変更するかの判断を行うことを特徴とする半導体装置の駆動方法。
9. 請求項７または８におけるオン動作おいて、前記オフ動作におけるステートを維持するか、前記第３のステートに変更するかの判断を行うことを特徴とする半導体装置の駆動方法。
10. 請求項７乃至９のいずれか一項において、前記第１のステートは、オフ動作要求を受ける前の前記プロセッサコアの動作時における駆動電圧およびクロック周波数の条件を含むことを特徴とする半導体装置の駆動方法。
11. 請求項７乃至１０のいずれか一項において、前記第２のステートは、前記プロセッサコアが有する第２のメモリに正常に前記データを書き込める駆動電圧およびクロック周波数の条件を含むことを特徴とする半導体装置の駆動方法。
12. 請求項７乃至１１のいずれか一項において、前記第３のステートは、前記プロセッサコアが有する第２のメモリから正常に前記データを読み出せる駆動電圧およびクロック周波数の条件を含むことを特徴とする半導体装置の駆動方法。
13. プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、
    オフ動作において、
    ステートを制御する第１の回路がオフ動作要求を受け取り、
    前記第１のステート情報を第２の記憶装置に格納し、
    前記第１の記憶装置に格納されている前記第１のステート情報を第２のステート情報に書き換え、
    前記第２のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数を切り替え、
    前記第１の回路がパワーゲーティング回路にオフ動作を要求し、
    前記プロセッサコアが有する第１のメモリに格納されているデータを読み出し、
    前記プロセッサコアが有する第２のメモリに前記データを書き込み、
    電源を生成する第２の回路およびクロックを生成する第３の回路と前記プロセッサコアとの電気的接続を遮断し、
    オン動作において、
    前記第１の回路がオン動作要求を受け取り、
    前記第１の記憶装置に格納されている前記第２のステート情報を第３のステート情報に書き換え、
    前記第３のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数を切り替え、
    前記第１の回路が前記パワーゲーティング回路にオン動作を要求し、
    前記第２の回路および前記第３の回路と前記プロセッサコアとの電気的接続を復帰し、
    前記第２のメモリに格納されている前記データを読み出し、
    前記第１のメモリに前記データを書き込み、
    前記第１の記憶装置に格納されている前記第３のステート情報を前記第２の記憶装置に格納されている前記第１のステート情報に書き換え、
    前記第１のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法。
14. プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、
    オフ動作において、
    ステートを制御する第１の回路がオフ動作要求を受け取り、
    前記第１のステート情報を第２の記憶装置に格納し、
    前記第１の回路が前記第１の記憶装置から前記第１のステート情報を読み出し、前記第１のステートで前記プロセッサコアが有する第２のメモリに、前記プロセッサコアが有する第１のメモリに格納されているデータを正常に書き込めるか否かを判断し、
    前記第２のメモリに正常に前記データを書き込める場合は、
    前記第１の回路がパワーゲーティング回路にオフ動作を要求し、
    前記第１のメモリに格納されている前記データを読み出し、
    前記第２のメモリに前記データを書き込み、
    電源を生成する第２の回路およびクロックを生成する第３の回路と前記プロセッサコアとの電気的接続を遮断し、
    前記第２のメモリに正常に前記データを書き込めない場合は、
    前記第１の記憶装置に格納されている前記第１のステート情報を第２のステート情報に書き換え、
    前記第２のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数を切り替え、
    前記第１の回路が前記パワーゲーティング回路にオフ動作を要求し、
    前記第１のメモリに格納されている前記データを読み出し、
    前記第２のメモリに前記データを書き込み、
    電源を生成する前記第２の回路およびクロックを生成する前記第３の回路と前記プロセッサコアとの電気的接続を遮断し、
    オン動作において、
    前記第１の回路がオン動作要求を受け取り、
    前記第１の回路が前記第１の記憶装置に格納されている前記第１のステート情報または前記第２のステート情報を読み出し、当該ステートで前記プロセッサコアが有する第２のメモリから正常に前記データが読み込めるか否かを判断し、
    前記第２のメモリから正常に前記データが読み込める場合には、
    前記第１の回路が前記パワーゲーティング回路にオン動作を要求し、
    前記第２の回路および前記第３の回路と前記プロセッサコアとの電気的接続を復帰し、
    前記第２のメモリに格納されている前記データを読み出し、
    前記第１のメモリに前記データを書き込み、
    前記第１の記憶装置に格納されているステート情報を前記第２の記憶装置に格納されている第１のステート情報に書き換え、
    前記第１のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数の切り替え、
    前記第２のメモリから正常に前記データが読み込めない場合には、
    前記第１の記憶装置に格納されている前記第１または前記第２のステート情報を第３のステート情報に書き換え、
    前記第３のステート情報に従って、プロセッサコアの駆動電圧およびクロック周波数を切り替え、
    前記第１の回路が前記パワーゲーティング回路にオン動作を要求し、
    前記第２の回路および前記第３の回路と前記プロセッサコアとの電気的接続を復帰し、
    前記第２のメモリに格納されている前記データを読み出し、
    前記第１のメモリに前記データを書き込み、
    前記第１の記憶装置に格納されているステート情報を前記第２の記憶装置に格納されている前記第１のステート情報に書き換え、
    前記第１のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法。
15. 請求項１３または１４において、前記第３のステート情報は、前記プロセッサコアが有する第２のメモリから正常に前記データを読み出せる駆動電圧およびクロック周波数に関する情報を含むことを特徴とする半導体装置の駆動方法。
16. プロセッサコアに供給されている駆動電圧およびクロック周波数を含む第１のステート情報を第１の記憶装置に格納し、
    オフ動作において、
    ステートを制御する第１の回路がオフ動作要求を受け取り、
    前記第１のステート情報を第２の記憶装置に格納し、
    前記第１の回路が前記第１の記憶装置から前記第１のステート情報を読み出し、前記第１のステートで前記プロセッサコアが有する第２のメモリに、前記プロセッサコアが有する第１のメモリに格納されているデータを正常に書き込めるか否かを判断し、
    前記第２のメモリに正常に前記データを書き込める場合は、
    前記第１の回路がパワーゲーティング回路にオフ動作を要求し、
    前記第１のメモリに格納されている前記データを読み出し、
    前記第２のメモリに前記データを書き込み、
    電源を生成する第２の回路およびクロックを生成する第３の回路と前記プロセッサコアとの電気的接続を遮断し、
    前記第２のメモリに正常に前記データを書き込めない場合は、
    前記第１の記憶装置に格納されている前記第１のステート情報を第２のステート情報に書き換え、
    前記第２のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数を切り替え、
    前記第１の回路が前記パワーゲーティング回路にオフ動作を要求し、
    前記第１のメモリに格納されている前記データを読み出し、
    前記第２のメモリに前記データを書き込み、
    電源を生成する前記第２の回路およびクロックを生成する前記第３の回路と前記プロセッサコアとの電気的接続を遮断し、
    オン動作において、
    前記第１の回路がオン動作要求を受け取り、
    前記第１の回路が前記パワーゲーティング回路にオン動作を要求し、
    前記第２の回路および前記第３の回路と前記プロセッサコアとの電気的接続を復帰し、
    前記第２のメモリに格納されている前記データを読み出し、
    前記第１のメモリに前記データを書き込み、
    前記第１の記憶装置に格納されているステート情報を前記第２の記憶装置に格納されている前記第１のステート情報に書き換え、
    前記第１のステート情報に従って、前記プロセッサコアの駆動電圧およびクロック周波数の切り替えることを特徴とする半導体装置の駆動方法。
17. 請求項１３乃至１６のいずれか一項において、前記第１のステート情報は、オフ動作要求を受ける前の前記プロセッサコアの動作における駆動電圧およびクロック周波数に関する情報を含むことを特徴とする半導体装置の駆動方法。
18. 請求項１３乃至１７のいずれか一項において、前記第２のステート情報は、前記プロセッサコアが有する第２のメモリに正常に前記データを書き込める駆動電圧およびクロック周波数に関する情報を含むことを特徴とする半導体装置の駆動方法。
19. 請求項１３乃至１８のいずれか一項におけるオフ動作またはオン動作において、プロセッサコアを選択する動作が含まれることを特徴とする半導体装置の駆動方法。

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