CN107037870B - 一种fpga电源控制电路及fpga芯片 - Google Patents
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Abstract
本发明提供一种FPGA电源控制电路，该电路包括控制模块、专用模块、存储模块以及隔离模块；控制模块，用于控制所述专用模块的上电与断电；专用模块，用于在断电前的预置时间内，将专用模块内部的寄存器存储数据发送给所述存储模块，或者在上电后，接收所述存储模块发送的数据；存储模块，存储所述专用模块发送的数据，或者在所述专用模块上电后，将存储的所述专用模块中的数据发送到所述专用模块；隔离模块，用于与其它模块进行隔离。本发明通过动态开启或关闭专用模块，能够降低芯片的功耗，延长芯片的使用寿命，降低芯片结温进而提高芯片的可靠性；并且FPGA芯片在待机、休眠或低速状态下，被关掉的专用模块没有漏电流。
Description
技术领域
本发明涉及微电子领域中的集成电路设计技术领域，特别是一种FPGA电源控制电路及FPGA芯片。
背景技术
现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。
整个FPGA设计的总功耗由三部分功耗组成：芯片静态功耗、设计静态功耗以及设计动态功耗。芯片静态功耗是指FPGA在上电后还未配置时，主要由晶体管的泄露电流所消耗的功耗；设计静态功耗是指当FPGA配置完成后，当设计还未启动时，需要维持输入输出I/O的静态电流，时钟管理和其它部分电路的静态功耗；设计动态功耗是指FPGA内设计正常启动后，设计的功耗，这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用。显而易见，前两部分的功耗取决于FPGA芯片及硬件设计本身，很难有较大的改善；可以优化是设计动态功耗，而且这部分功耗占总功耗的90％左右，因此所以降低设计动态功耗是降低整个系统功耗的关键因素。
目前，FPGA芯片上的专用模块不能在工作时，进行关闭、降压、降频等动作；导致芯片的功耗较高。
发明内容
本发明的目的是针对现有技术的缺陷，提供了一种FPGA电源控制电路，该电路能够动态开启或关闭专用模块，能够降低芯片的功耗，延长芯片的使用寿命，降低芯片结温进而提高芯片的可靠性；并且FPGA芯片在待机、休眠或低速状态下，被关掉的模块没有漏电流。
本发明第一方面提供一种FPGA电源控制电路，该电路包括控制模块、专用模块、存储模块以及隔离模块；其中，控制模块，用于控制所述专用模块的上电与断电；专用模块，用于在断电前的预置时间内，将专用模块内部的寄存器存储数据发送给所述存储模块，或者在上电后，接收所述存储模块发送的数据；存储模块，存储所述专用模块发送的数据，或者在所述专用模块上电后，将存储的所述专用模块中的数据发送到所述专用模块；隔离模块，用于与其它模块进行隔离。
在上述电路中，控制模块还包括第一与非门和MOS管；存储模块包括第二与非门和存储器；隔离模块包括第三与非门。
在上述电路中，第一与非门为二输入的与非门；所述第二与非门与所述第三与非门为三输入的与非门；MOS管为PMOS管。
在上述电路中，第一与非门的第一输入端与动态控制上电断电端口相连，其第二输入端与静态控制上电断电端口相连，其输出端与MOS管的栅极相连；MOS管的源极与电源VDD相连，其漏极与专用模块的第一支路相连；专用模块的第二支路与所述第二与非门的第一输入端相连，其第三支路接收FPGA芯片的控制信号，其第四支路与所述存储器的输出端相连，其第五支路与所述第三与非门的第一输入端相连；第二与非门的第二输入端与所述第三与非门的第二输入端相连，其第三输入端与所述第三与非门的第三输入端相连，其输出端与所述存储器的输入端相连；第三与非门的输出端与其它模块相连，其第二输入端与动态隔离控制信号端口相连，其第三输入端与静态隔离控制信号端口相连。
在上述电路中，专用模块为嵌入式存储器EMB、数字声音处理器DSP、输入输出IO、可编程逻辑块PLB以及带本地存储器的可编程逻辑块PLBR的任意一种。
在上述电路中，动态控制上电断电端口默认保持高电平，所述静态控制上电断电端口上电配置为低电平；所述动态隔离控制信号端口上电默认保持高电平，所述静态隔离控制信号端口上电配置为低电平；所述FPGA芯片的控制信号包括所述专用模块的复位信号、检测电路DFT的时钟信号以及检测电路DFT的使能信号。
在上述电路中，所述其它模块为嵌入式存储器EMB、数字声音处理器DSP、输入输出IO、可编程逻辑块PLB以及带本地存储器的可编程逻辑块PLBR的任意一种。
本发明第二方面提供一种FPGA芯片，其包括如上任一所述的FPGA电源控制电路。
本发明通过动态开启或关闭专用模块，能够降低芯片的功耗，延长芯片的使用寿命，降低芯片结温进而提高芯片的可靠性；并且FPGA芯片在待机、休眠或低速状态下，被关掉的专用模块没有漏电流。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种FPGA电源控制电路模块示意图；
图2为本发明实施例提供的一种FPGA电源控制电路示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本发明通过动态开启或关闭专用模块，能够降低芯片的功耗，延长芯片的使用寿命，降低芯片结温进而提高芯片的可靠性；并且FPGA芯片在待机、休眠或低速状态下，被关掉的专用模块没有漏电流。
下面以图1为例，对本发明实施例进行说明。图1为本发明实施例提供的一种FPGA电源控制电路模块示意图。
如图1所示，该电路包括控制模块、专用模块、存储模块以及隔离模块。
在上述电路中，控制模块，用于控制所述专用模块的上电与断电；专用模块，用于在断电前的预置时间内，将专用模块内部的寄存器存储数据发送给所述存储模块，或者在上电后，接收所述存储模块发送的数据；存储模块，存储所述专用模块发送的数据，或者在所述专用模块上电后，将存储的所述专用模块中的数据发送到所述专用模块；隔离模块，用于与其它模块进行隔离。
需要说明的是，其它模块为嵌入式存储器EMB、数字声音处理器DSP、输入输出IO、可编程逻辑块PLB以及带本地存储器的可编程逻辑块PLBR的任意一种。其它模块的输入信号线必须要有固定的电位，这里通过第三与非门与其它模块相连，第三与非门输出0或1，这样就不会有中间的电位值，就不会导致芯片漏电而失效。
在上述电路中，控制模块包括第一与非门和MOS管；存储模块包括第二与非门和存储器；隔离模块包括第三与非门。
在上述电路中，第一与非门为二输入的与非门；第二与非门与所述第三与非门为三输入的与非门；MOS管为PMOS管。
下面以一个具体的电路为例，对本发明实施例进行说明。图2为本发明实施例提供的一种FPGA电源控制电路示意图。
如图2所示，第一与非门03的第一输入端与动态控制上电断电端口相连，其第二输入端与静态控制上电断电端口相连，其输出端与MOS管的栅极相连；MOS管的源极与电源VDD相连，其漏极与所述专用模块01的第一支路相连；所述专用模块01的第二支路与所述第二与非门04的第一输入端相连，其第三支路接收FPGA芯片的控制信号，其第四支路与所述存储器02的输出端相连，其第五支路与所述第三与非门05的第一输入端相连；第二与非门04的第二输入端与所述第三与非门05的第二输入端相连，其第三输入端与所述第三与非门05的第三输入端相连，其输出端与所述存储器02的输入端相连；第三与非门05的输出端与其它模块相连，其第二输入端与动态隔离控制信号端口相连，其第三输入端与静态隔离控制信号端口相连。
FPGA芯片的控制信号包括所述专用模块的复位信号、检测电路DFT的时钟信号以及检测电路DFT的使能信号。
需要说明的是，专用模块为嵌入式存储器EMB、数字声音处理器DSP、输入输出IO、可编程逻辑块PLB以及带本地存储器的可编程逻辑块PLBR的任意一种。
在上述电路中，动态控制上电断电端口默认保持高电平，静态控制上电断电端口上电配置为低电平，此时第一与非门03输出高电平，MOS管是高阻状态，电源关断；静态控制上电断电端口断电配置为高电平，此时第一与非门03输出高电平输出低电平，MOS管打开，电源开启。
动态隔离控制信号端口上电默认保持高电平，静态隔离控制信号端口上电配置为低电平，断电配置为高电平。当专用模块01供电时，其内部的寄存器中的数据是直接传输到第二与非门04以及第三与非门05中，由第二与非门04以及第三与非门05共同的输入端接收的芯片的控制信号控制。
需要说明的是，动态隔离控制信号端口与静态隔离控制信号端口的优先级的一致的，用户可以根据需要自行配置高、低电平；本发明实施例对此不作限定。
具体地，在专用模块01电源关闭前，其内部寄存器存储的数据在预定的时间内，将数据通过第二支路发送给第二与非门04，然后通过第二与非门04的输出数据给存储器02中存储；在专用模块01电源启动后，存储器02内部存储的数据通过存储器02的输出端发送给专用模块01的第四支路，专用模块01开始工作。
需要说明的是，在专用模块01电源关闭前或者启动后，用户需要必须设置第三与非门05，也就是第三与非门输出0或者1，来接通或者是断开其它模块。具体的断开或者接通用户可根据需求进行配置。
这里所说的预定时间，是指用户可以个性化设置。
需要说明的是，在上述电路的第二与非门04以及第三与非门05的输入端，端口复用；也就是说，其输入端既可以传输专用模块01中寄存器的数据，也接收高、低电平的逻辑信号。
本发明通过动态开启或关闭专用模块，能够降低芯片的功耗，延长芯片的使用寿命，降低芯片结温进而提高芯片的可靠性；并且FPGA芯片在待机、休眠或低速状态下，被关掉的专用模块没有漏电流。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种FPGA电源控制电路，其特征在于，所述电路包括控制模块、一个专用模块、一个存储模块以及隔离模块；其中，
所述控制模块，用于控制所述专用模块的上电与断电；
所述专用模块，用于在断电前的预置时间内，将专用模块内部的寄存器存储数据发送给所述存储模块，或者在上电后，接收所述存储模块发送的数据；
所述存储模块，存储所述专用模块发送的数据，或者在所述专用模块上电后，将存储的所述专用模块中的数据发送到所述专用模块；
所述隔离模块，用于与其它模块进行隔离；
所述控制模块包括第一与非门(03)和MOS管；
所述存储模块包括第二与非门(04)和存储器(02)；
所述隔离模块包括第三与非门(05)；
所述第一与非门(03)为二输入的与非门；所述第二与非门(04)与所述第三与非门(05)为三输入的与非门；所述MOS管为PMOS管；
所述第一与非门(03)的第一输入端与动态控制上电断电端口相连，其第二输入端与静态控制上电断电端口相连，其输出端与MOS管的栅极相连；MOS管的源极与电源VDD相连，其漏极与所述专用模块(01)的第一支路相连；所述专用模块(01)的第二支路与所述第二与非门(04)的第一输入端相连，其第三支路接收FPGA芯片的控制信号，其第四支路与所述存储器(02)的输出端相连，其第五支路与所述第三与非门(05)的第一输入端相连；第二与非门(04)的第二输入端与所述第三与非门(05)的第二输入端相连，其第三输入端与所述第三与非门(05)的第三输入端相连，其输出端与所述存储器(02)的输入端相连；第三与非门(05)的输出端与其它模块相连，其第二输入端与动态隔离控制信号端口相连，其第三输入端与静态隔离控制信号端口相连；
所述动态控制上电断电端口默认保持高电平，所述静态控制上电断电端口上电配置为低电平；所述动态隔离控制信号端口上电默认保持高电平，所述静态隔离控制信号端口上电配置为低电平；所述FPGA芯片的控制信号包括所述专用模块的复位信号、检测电路DFT的时钟信号以及检测电路DFT的使能信号。
2.根据权利要求1所述的电路，其特征在于，所述专用模块为嵌入式存储器EMB、数字声音处理器DSP、输入输出IO、可编程逻辑块PLB以及带本地存储器的可编程逻辑块PLBR的任意一种。
3.一种FPGA芯片，其特征在于，包括如权利要求1-2任一所述的FPGA电源控制电路。
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