JP2014209306A - マイクロコントローラ - Google Patents
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Abstract
【解決手段】マイクロコントローラは、CPU、メモリ、及びタイマー回路等の周辺回路を有する。周辺回路のレジスタは、バスラインとのインターフェースに設けられている。電源供給制御のためのパワーゲートが設けられており、全ての回路がアクティブな通常動作モードの他に、一部の回路のみをアクティブにする低消費電力モードで動作させることができる。CPUのレジスタなど、低消費電力モード時に電源が供給されないレジスタには、揮発性記憶部及び不揮発性記憶部が設けられている。低消費電力モードに移行する場合は、電源供給遮断前に、揮発性記憶部のデータが不揮発性記憶部に退避される。通常モードに復帰する場合は、レジスタへの電源供給が再開すると、不揮発性記憶部のデータが揮発性記憶部に書き戻される。
【選択図】図1
Description
図1を用いて、マイクロコントローラの構成及び動作について説明する。図1は、マイクロコントローラ100のブロック図である。
図6を用いて、不揮発性と揮発性双方の記憶部を有するレジスタについて説明する。
図7を用いて、RAM112のメモリセル構造を説明する。図7は、RAM112のメモリセル400の回路図である。メモリセル400は、3つのトランジスタ401−403及び容量素子404を有する。メモリセル400はビット線BL、ワード線RWL、及びワード線WWLに接続されている。ワード線RWLは読出し用のワード線であり、ワード線WWLは書き込み用のワード線である。また、メモリセル400には電源供給線405によりVSSが供給されている。なお、VSSが0Vより高い電位である場合は、電源供給線405の電位を0Vとすることができる。
マイクロコントローラ100の各回路は、同一半導体基板上に作製することができる。図8に、マイクロコントローラ100の一部の断面構造の一例を示す。なお、図8では、マイクロコントローラ100の回路を構成する主要な素子として、酸化物半導体層にチャネル形成領域を有するトランジスタ860と、シリコン基板にチャネル形成領域を有するpチャネル型のトランジスタ861及びnチャネル型のトランジスタ862を図示している。
本実施の形態では、マイクロコントローラの他の構成例について説明する。
そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
本実施の形態では、マイクロコントローラの他の構成例について説明する。
T0IRQ、P0IRQ、C0IRQ、INT、NMI 割り込み信号
100、190、500 マイクロコントローラ
101−104 ユニット
110 CPU
111 バスブリッジ
112 RAM
113 メモリインターフェース
115 クロック生成回路
120 コントローラ
121 割り込みコントローラ
122、146、152 I/Oインターフェース
130 パワーゲートユニット
131、132 スイッチ回路
140 クロック生成回路
141 水晶発振回路
142 発振子
143 水晶振動子
145 タイマー回路
150 I/Oポート
151 コンパレータ
161−163 バスライン
164 データバスライン
170−176 接続端子
180、183−187 レジスタ
FN、FN1、FN2 ノード
200 レジスタ
201、202 メモリ回路
203、204、207 トランジスタ
205 容量素子
206 トランスミッションゲート
209 インバータ
220−224 インバータ
226−228 トランスミッションゲート
229、230 NAND
300 マイクロコントローラ
301 バス
BL ビット線
RWL ワード線
WWL ワード線
400 メモリセル
401−403 トランジスタ
404 容量素子
405 電源供給線
511−515、591、592 期間
596−598 処理
800 半導体基板
801 素子分離用絶縁膜
802 pウェル
803、807 不純物領域
804、808 低濃度不純物領域
805、809 ゲート電極
806、831 ゲート絶縁膜
810−813、817−820、822、823 配線
816、821、824、844、845 絶縁膜
830 酸化物半導体層
832、833、846 導電膜
834 ゲート電極
835、836 サイドウォール
860−862 トランジスタ
Claims (5)
- 電源電位が入力される端子と、
命令を実行するCPUと、
前記命令を記憶する不揮発性のメモリと、
時間を計測する機能を備え、第1の割り込み信号を出力する第1の周辺回路と、
外部機器とのインターフェースであって、第2の割り込み信号を出力する第2の周辺回路と、
外部から入力されるアナログ信号を処理する回路であって、第3の割り込み信号を出力する第3の周辺回路と、
前記第1乃至第3の割り込み信号の優先度を判断し、第4の割り込み信号を出力する割り込みコントローラと、
前記第1乃至第3の周辺回路、前記CPU、及び前記割り込みコントローラ用の第1乃至第5のレジスタと、
前記第1乃至第3の周辺回路、前記CPU、前記メモリ、前記割り込みコントローラ、並びに前記第1、前記第4及び前記第5のレジスタに対して、前記電源電位の供給と停止を行うパワーゲートと、
前記パワーゲートを制御するコントローラと、
前記コントローラ用の第6のレジスタと、
を有し、
動作モードに少なくとも第1乃至第3の動作モードがあり、
前記第1の動作モードは、前記マイクロコントローラの全ての回路をアクティブにするモードであり、
前記第2の動作モードは、前記コントローラ、前記第1の周辺回路、並びに前記第1、第2及び第6のレジスタをアクティブにし、他の回路を非アクティブにするモードであり、
前記第3の動作モードは、前記コントローラ、及び前記第6のレジスタをアクティブにし、他の回路を非アクティブにするモードであり、
前記CPUの命令により、前記第1の動作モードから前記第2又は第3の動作モードへの移行処理が開始され、
前記第1の割り込み信号が前記コントローラへ入力されることにより、前記第2の動作モードから前記第1の動作モードへの移行処理が開始され、
外部からの割り込み信号が前記コントローラへ入力されることにより、前記第3の動作モードから前記第1の動作モードへの移行処理が開始され、
前記第1、前記第4及び第5のレジスタは、揮発性記憶部と不揮発性記憶部を有し、前記パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、前記パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータが当該揮発性記憶部に書き込まれることを特徴とするマイクロコントローラ。 - 請求項1において、
前記第1の周辺回路は、一定間隔で前記第1の割り込み信号を出力し、
前記コントローラは、前記第1の割り込み信号に基づいて、前記第2の動作モードから第1の動作モードに切り替えることを特徴とするマイクロコントローラ。 - 請求項1及び2において、
前記パワーゲートは、前記第3のレジスタに対して、前記電源電位の供給と停止を行い、
前記第3のレジスタは、揮発性記憶部と不揮発性記憶部を有し、前記パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、前記パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータが当該揮発性記憶部に書き込まれることを特徴とするマイクロコントローラ。 - 請求項1乃至3のいずれか1項において、
前記メモリのメモリセルは、酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを有することを特徴とするマイクロコントローラ。 - 請求項1乃至4のいずれか1項において、
前記不揮発性記憶部は、酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを有することを特徴とするマイクロコントローラ。
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