JP6189140B2 - マイクロコントローラ - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、マイクロコントローラに関する。なお、マイクロコントローラは、半導体装置の一つであり、「マイクロコントローラユニット」、「ＭＣＵ」、「μＣ」等と呼ばれることがある。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、電気光学装置、半導体回路、及び電子機器は全て半導体装置である。
半導体装置の微細化技術の進歩に伴い、マイクロコントローラの集積度は年々高まっている。それに伴い、マイクロコントローラ内部に備えられた各種半導体素子（例えば、トランジスタ等。）のリーク電流が増加し、マイクロコントローラの消費電力が大幅に増加している。このため近年では、マイクロコントローラにおいて、低消費電力化が重要な課題の一つとなっている。
マイクロコントローラの低消費電力化を実現する手段の一つとして、マイクロコントローラを構成する回路ブロックのうち、動作に不要な回路ブロックを低消費電力モードに移行させる技術がある（特許文献１）。
特開平１０−３０１６５９号公報
電源が遮断された回路ブロックにおいては、電源を遮断した瞬間に集積回路内の全てのノードの論理が揮発するため、電源遮断のタイミングは、実行中の処理が完全に終了した後に限られる。
上記問題を顧み、本発明の一態様では、動作に不必要な回路への電源遮断によって消費電力を低減されたマイクロコントローラなどを提供することを目的の１つとする。または、本発明の一態様は、適切に動作モードの切り替えができる半導体装置などを提供することを課題とする。または、本発明の一態様は、高速に動作モードの切り替えができる半導体装置などを提供することを課題とする。または、本発明の一態様は、電源電圧の供給を遮断するタイミングを適切に制御することができる半導体装置などを提供することを課題とする。または、本発明の一態様は、応答速度の速い半導体装置などを提供することを課題とする。または、本発明の一態様は、正確にデータを読み出すことができる半導体装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本出願で開示される発明の一形態は、電源電位が入力される端子、ＣＰＵ、不揮発性のメモリ、時間を計測する機能を備え、第１の割り込み信号を出力する第１の周辺回路と、外部機器とのインターフェースであって、第２の割り込み信号を出力する第２の周辺回路と、外部から入力されるアナログ信号を処理し、第３の割り込み信号を出力する第３の周辺回路と、第１乃至第３の割り込み信号の優先度を判断し、第４の割り込み信号を出力する割り込みコントローラと、第１乃至第３の周辺回路、ＣＰＵ、及び割り込みコントローラ用の第１乃至第５のレジスタと、第１乃至第３の周辺回路、ＣＰＵ、メモリ、割り込みコントローラ、並びに第１、第４及び第５のレジスタに対して電源電位供給とその停止を行うパワーゲートと、パワーゲートを制御するコントローラと、コントローラ用の第６のレジスタと、を有するマイクロコントローラである。
上記形態のマイクロコントローラにおいて、動作モードとして少なくとも第１乃至第３の動作モードがある。第１の動作モードは、マイクロコントローラの全ての回路をアクティブにするモードである。第２の動作モードは、コントローラ、第１の周辺回路、並びに第１、第２及び第６のレジスタをアクティブにし、他の回路を非アクティブにするモードである。第３の動作モードは、コントローラ、及び第６のレジスタをアクティブし、他の回路を非アクティブにするモードである。ＣＰＵの命令により、第１の動作モードから第２又は第３の動作モードへの移行処理が開始される。また、第１の割り込み信号がコントローラへ入力されることにより、第２の動作モードから第１の動作モードへの移行処理が開始される。また、外部からの割り込み信号がコントローラへ入力されることにより、第３の動作モードから第１の動作モードへの移行処理が開始される。
第１、第４及び第５のレジスタは揮発性記憶部と不揮発性記憶部を有し、パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当該不揮発性記憶部に退避されたデータを当該揮発性記憶部に書き込まれる。
また、第１のレジスタ等と同様に、他のレジスタに、例えば第３のレジスタにも、揮発性記憶部と不揮発性記憶部を設けることもできる。この場合も、パワーゲートにより電源供給が遮断される場合に、電源供給が遮断される前に当該揮発性記憶部のデータが当該不揮発性記憶部に退避され、パワーゲートにより電源供給が再開される場合に、当該揮発性記憶部に退避されたデータを当該揮発性記憶部に書き込まれるようにする。
上記形態において、前記メモリのメモリセルに、酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを設けることができる。また、レジスタの不揮発性記憶部に酸化物半導体層が用いられたトランジスタ及びシリコンが用いられたトランジスタを設けることができる。
本発明の一態様を用いることにより、動作に不必要な回路への電源遮断することができるため、マイクロコントローラの低消費電力化が可能になる。
また、低消費電力モード時に電源遮断がされるレジスタに不揮発性記憶部を設けることで、電源遮断のタイミングの自由度を広げることが可能であり、また、電源遮断前の状態に高速に復帰させることが可能なマイクロコントローラを提供することが可能になる。
マイクロコントローラの構成の一例を示すブロック図。 マイクロコントローラのレイアウトの一例を示す図。 電源投入時の処理の一例を示すフローチャート。 ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへの移行処理の一例を示すフローチャート。 Ｎｏｆｆ１、Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへの移行処理の一例を示すフローチャート。 レジスタの構成の一例を示す回路図。 ＲＡＭのメモリセルの構成の一例を示す回路図。 マイクロコントローラの構成の一例を示す断面図。 マイクロコントローラの構成の一例を示すブロック図。 マイクロコントローラの光学顕微鏡写真。 ＣＰＵのレジスタの動作確認のために計測されたマイクロコントローラの入出力端子の信号波形図。 Ａ、Ｂ：図１１の信号波形の拡大図であり、Ａｃｔｉｖｅモードで動作している期間の信号波形図。 マイクロコントローラの構成の一例を示すブロック図。 レジスタの構成の一例を示す回路図。 レジスタの動作の一例を示すタイミングチャート。 消費電力の評価に用いたサンプルプログラムを説明する図。Ａ：駆動２（Ｃｅｎｔｒａｌｉｚｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）。Ｂ：駆動１（Ｄｉｓｔｒｉｂｕｔｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）。 駆動１と駆動２の消費電力の評価結果を示すグラフ。 駆動１、２でのメイン処理期間に対する消費電力の測定結果と、その近似直線（点線）を示す図。 電源供給が再開された後に、メイン処理が開始されるまでのシーケンスを示す図。Ａ：駆動１。Ｂ：駆動２。 マイクロコントローラの構成の一例を示すブロック図。 レジスタの構成の一例を示す回路図。 レジスタの動作の一例を示すタイミングチャート。 ＰＭＵの状態遷移図。 パワーゲーティングの動作波形を示す図。 Ａ：平均電源電流と繰り返し時間の関係を示すグラフ。Ｂ、Ｃ：繰り返し時間を説明する図。 マイクロコントローラを含むチップの写真。 ＦＦ２のレイアウトを示す図。 試作したＦＥＴのＶＧ−ＩＤ特性を示す図。
以下では、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。
（実施の形態１）
図１を用いて、マイクロコントローラの構成及び動作について説明する。図１は、マイクロコントローラ１００のブロック図である。
マイクロコントローラ１００は、ＣＰＵ（中央演算装置）１１０、バスブリッジ１１１、ＲＡＭ（ランダムアクセスメモリ）１１２、メモリインターフェース１１３、コントローラ１２０、割り込みコントローラ１２１、Ｉ／Ｏインターフェース（入出力インターフェース）１２２、及びパワーゲートユニット１３０を有する。
マイクロコントローラ１００は、更に、水晶発振回路１４１、タイマー回路１４５、Ｉ／Ｏインターフェース１４６、Ｉ／Ｏポート１５０、コンパレータ１５１、Ｉ／Ｏインターフェース１５２、バスライン１６１、バスライン１６２、バスライン１６３、及びデータバスライン１６４を有する。更に、マイクロコントローラ１００は、外部装置との接続部として少なくとも接続端子１７０−１７６を有する。なお、各接続端子１７０−１７６は、１つの端子または複数の端子でなる端子群を表す。
図２に、マイクロコントローラ１００の各回路ブロックのレイアウトの一例を示す。図２のレイアウト図では、図１の一部の回路ブロックの符号を付している。
図２のレイアウト図において、各回路を構成するトランジスタには、シリコン基板から作製されるトランジスタと、酸化物半導体層から作製されるトランジスタがある。図２のレイアウトは、シリコンから作製されるトランジスタのプロセステクノロジを０．３５μｍとし、酸化物半導体層から作製されるトランジスタのプロセステクノロジを０．８μｍとして、設計されたものである。
ＣＰＵ１１０はレジスタ１８５を有し、バスブリッジ１１１を介してバスライン１６１−１６３及びデータバスライン１６４に接続されている。
ＲＡＭ１１２は、ＣＰＵ１１０のメインメモリとして機能する記憶装置であり、不揮発性のランダムアクセスメモリが用いられる。ＲＡＭ１１２は、ＣＰＵ１１０が実行する命令、命令の実行に必要なデータ、及びＣＰＵ１１０の処理によるデータを記憶する装置である。ＣＰＵ１１０の命令により、ＲＡＭ１１２へのデータの書き込み、読み出しが行われる。
マイクロコントローラ１００では、低消費電力モードでは、ＲＡＭ１１２の電源供給が遮断される。そのため、電源が供給されていない状態でもデータを保持できる不揮発性のメモリでＲＡＭ１１２を構成する。
メモリインターフェース１１３は、外部記憶装置との入出力インターフェースである。ＣＰＵ１１０が処理する命令により、メモリインターフェース１１３を介して、接続端子１７６に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
クロック生成回路１１５は、ＣＰＵ１１０で使用されるクロック信号ＭＣＬＫ（以下、ＭＣＬＫと呼ぶ。）を生成する回路であり、ＲＣ発振器等を有する。ＭＣＬＫはコントローラ１２０及び割り込みコントローラ１２１にも出力される。
コントローラ１２０はマイクロコントローラ１００全体の制御処理を行う回路であり、例えば、マイクロコントローラ１００の電源制御、並びに、クロック生成回路１１５及び水晶発振回路１４１の制御等を行う。また、後述するパワーゲートユニット１３０の制御も行う。コントローラ１２０には、接続端子１７０を介して外部の割り込み信号ＩＮＴ１が入力される。接続端子１７０は、外部の割り込み信号入力用の端子である。さらに、コントローラ１２０には、周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）が、バス（１６１−１６４）を経由せずに入力される。
割り込みコントローラ１２１はＩ／Ｏインターフェース１２２を介して、バスライン１６１及びデータバスライン１６４に接続されている。割り込みコントローラ１２１は割り込み要求の優先順位を割り当てる機能を有する。割り込みコントローラ１２１には、外部の割り込み信号ＩＮＴ１、及び周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）が入力される。割り込みコントローラ１２１は割り込み信号を検出すると、その割り込み要求が有効であるかを判定する。有効な割り込み要求であれば、コントローラ１２０に内部の割り込み信号ＩＮＴ２を出力する。
コントローラ１２０は、外部の割り込み信号ＩＮＴ１が入力されると、ＣＰＵ１１０に内部の割り込み信号ＩＮＴ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。
コントローラ１２０のレジスタ１８０は、コントローラ１２０に設けられ、割り込みコントローラ１２１のレジスタ１８６はＩ／Ｏインターフェース１２２に設けられている。
以下、マイクロコントローラ１００の周辺回路を説明する。ＣＰＵ１１０は、周辺回路として、タイマー回路１４５、Ｉ／Ｏポート１５０及びコンパレータ１５１を有する。これらの周辺回路は一例であり、マイクロコントローラ１００が使用される電子機器に応じて、必要な回路を設けることができる。
タイマー回路１４５は、クロック信号ＴＣＬＫ（以下、ＴＣＬＫと呼ぶ。）を用いて、時間を計測する機能を有する。また、タイマー回路１４５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、コントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力する機能を有する。タイマー回路１４５は、Ｉ／Ｏインターフェース１４６を介して、バスライン１６１及びデータバスライン１６４に接続されている。
また、タイマー回路１４５で使用されるＴＣＬＫはクロック生成回路１４０で生成される。ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＴＣＬＫは、数十ｋＨｚ程度（例えば、３２ｋＨｚ）とする。クロック生成回路１４０は、マイクロコントローラ１００に内蔵された水晶発振回路１４１と、接続端子１７２及び接続端子１７３に接続された発振子１４２を有する。発振子１４２の振動子として、水晶振動子１４３が用いられている。なお、ＣＲ発振器等でクロック生成回路１４０を構成することで、クロック生成回路１４０の全てのモジュールをマイクロコントローラ１００に内蔵することが可能である。
Ｉ／Ｏポート１５０は、情報の入出力が可能な状態で、接続端子１７４に外部機器を接続するためのインターフェースであり、デジタル信号の入出力インターフェースである。Ｉ／Ｏポート１５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱをコントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力する。
接続端子１７５から入力されるアナログ信号を処理する周辺回路として、コンパレータ１５１が設けられている。コンパレータ１５１は、接続端子１７５から入力されるアナログ信号の電位（または電流）と基準信号の電位（または電流）との大小を比較し、値が０又は１のデジタル信号を発生する。さらに、コンパレータ１５１は、このデジタル信号の値が１のとき、割り込み信号Ｃ０ＩＲＱを発生する。割り込み信号Ｃ０ＩＲＱはコントローラ１２０及び割り込みコントローラ１２１のそれぞれの割り込み要求用端子に出力される。
Ｉ／Ｏポート１５０及びコンパレータ１５１は共通のＩ／Ｏインターフェース１５２を介してバスライン１６１及びデータバスライン１６４に接続されている。ここでは、Ｉ／Ｏポート１５０、コンパレータ１５１各々のＩ／Ｏインターフェースに共有できる回路があるため、１つのＩ／Ｏインターフェース１５２で構成しているが、もちろんＩ／Ｏポート１５０、コンパレータ１５１のＩ／Ｏインターフェースを別々に設けることもできる。
また、周辺回路のレジスタは、対応する入出力インターフェースに設けられている。タイマー回路１４５のレジスタ１８７はＩ／Ｏインターフェース１４６に設けられ、Ｉ／Ｏポート１５０のレジスタ１８３及びコンパレータ１５１のレジスタ１８４は、それぞれ、Ｉ／Ｏインターフェース１５２に設けられている。
マイクロコントローラ１００は内部回路への電源供給を遮断するためのパワーゲートユニット１３０を有する。パワーゲートユニット１３０により、動作に必要な回路に電源供給を行うことで、マイクロコントローラ１００全体の消費電力を下げることができる。
図１に示すように、マイクロコントローラ１００の破線で囲んだユニット１０１−１０４の回路は、パワーゲートユニット１３０を介して、接続端子１７１に接続されている。接続端子１７１は、高電源電位ＶＤＤ（以下、ＶＤＤと呼ぶ。）供給用の電源端子である。
パワーゲートユニット１３０は、コントローラ１２０により制御される。パワーゲートユニット１３０は、ユニット１０１−１０４へのＶＤＤの供給を遮断するためのスイッチ回路１３１及びスイッチ回路１３２を有する。スイッチ回路１３１、スイッチ回路１３２のオン／オフはコントローラ１２０により制御される。具体的には、ＣＰＵ１１０の要求、外部からの割り込み信号ＩＮＴ１、及びタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、コントローラ１２０は、パワーゲートユニット１３０に、スイッチ回路１３１及びスイッチ回路１３２の制御信号を出力する。
なお、図１では、パワーゲートユニット１３０には、２つのスイッチ回路１３１、１３２が設けられているが、電源遮断に必要な数のスイッチ回路を設ければよい。本実施の形態では、タイマー回路１４５及びＩ／Ｏインターフェース１４６（ユニット１０１）に対して、他の回路と独立して電源供給を制御できるようにスイッチ回路を設ければよい。
また、図１では、ユニット１０２−１０４への電源遮断は、共通のスイッチ回路１３２で行うように図示されているが、このような電源供給経路に限定されるものではない。例えば、ＣＰＵ１１０用のスイッチ回路１３２とは別のスイッチ回路により、ＲＡＭ１１２の電源供給を制御できるようにすることができる。また、１つの回路に対して、複数のスイッチ回路を設けることができる。
また、コントローラ１２０には、パワーゲートユニット１３０を介さず、常時、接続端子１７１からＶＤＤが供給される。また、ノイズの影響を少なくするため、クロック生成回路１１５の発振回路、水晶発振回路１４１には、それぞれ、ＶＤＤの電源回路と異なる外部の電源回路から電源電位が供給される。
コントローラ１２０及びパワーゲートユニット１３０等を備えることにより、マイクロコントローラ１００を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作モードであり、マイクロコントローラ１００の全ての回路がアクティブな状態である。この動作モードを「Ａｃｔｉｖｅモード」と呼ぶ。
第２、第３の動作モードは低消費電力モードであり、一部の回路をアクティブにするモードである。一方の低消費電力モードでは、コントローラ１２０、並びにタイマー回路１４５とその関連回路（水晶発振回路１４１、Ｉ／Ｏインターフェース１４６）がアクティブである。他方の低消費電力モードでは、コントローラ１２０のみがアクティブである。ここでは、前者の低消費電力モードを「Ｎｏｆｆ１モード」と呼び、後者を「Ｎｏｆｆ２モード」と呼ぶことにする。
以下、表１に、各動作モードとアクティブな回路との関係を示す。表１では、アクティブにする回路に「ＯＮ」と記載している。表１に示すように、Ｎｏｆｆ１モードでは、コントローラ１２０と周辺回路の一部（タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モードでは、コントローラ１２０のみが動作している。
なお、クロック生成回路１１５の発振器、及び水晶発振回路１４１は、動作モードに関わらず、電源が常時供給される。クロック生成回路１１５及び水晶発振回路１４１を非アクティブにするには、コントローラ１２０からまたは外部からイネーブル信号を入力し、クロック生成回路１１５及び水晶発振回路１４１の発振を停止させることにより行われる。
また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット１３０により電源供給が遮断されるため、Ｉ／Ｏポート１５０、Ｉ／Ｏインターフェース１５２は非Ａｃｔｉｖｅになるが、接続端子１７４に接続されている外部機器を正常に動作させるために、Ｉ／Ｏポート１５０、Ｉ／Ｏインターフェース１５２の一部には電力が供給される。具体的には、Ｉ／Ｏポート１５０の出力バッファ、Ｉ／Ｏポート１５０用のレジスタ１８６である。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート１５０での実質的な機能である、Ｉ／Ｏインターフェース１５２及び外部機器とのデータの伝送機能、割り込み信号生成機能は停止している。また、Ｉ／Ｏインターフェース１５２も同様に、通信機能は停止している。
なお、本明細書では、回路が非アクティブとは、電源の供給が遮断されて回路が停止している状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。
また、マイクロコントローラ１００では、Ｎｏｆｆ１、Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへの復帰を高速化するため、レジスタ１８５−１８７は、電源遮断時にデータを退避させるバックアップ保持部を更に有する。別言すると、レジスタ１８５−１８７は、揮発性のデータ保持部と、不揮発性のデータ保持部を有する。Ａｃｔｉｖｅモードでは、レジスタ１８５−１８７の揮発性記憶部にアクセスがされ、データの書き込み、読み出しが行われる。
なお、コンパレータ１５１のレジスタ１８４のデータは電源遮断時に保持する必要がないため、レジスタ１８４には、不揮発性記憶部は設けられていない。また、上述したように、Ｎｏｆｆ１／Ｎｏｆｆ２モードでも、Ｉ／Ｏポート１５０には出力バッファを機能させるためレジスタ１８３も動作させているため、レジスタ１８３には不揮発性記憶部が設けられていない。
ＡｃｔｉｖｅモードからＮｏｆｆ１／Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ１８５−１８７の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、揮発性記憶部のデータが初期値にリセットされる。そして、電源が遮断される。
Ｎｏｆｆ１／Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへ復帰する際には、レジスタ１８５−１８７に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、マイクロコントローラ１００の処理に必要なデータがレジスタ１８５−１８７で保持されているため、マイクロコントローラ１００を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。
動作モードの切り替えは、ＣＰＵ１１０及びコントローラ１２０の制御により行われる。以下、図３乃至図５を用いて、動作モードの切り替え処理について説明する。
図３は、マイクロコントローラ１００への電源投入時のコントローラ１２０の処理を示すフローチャートである。まず、外部電源からマイクロコントローラ１００の一部の回路に電源が供給される（ステップ３０９、３１０）。ステップ３０９では、ＶＤＤは、コントローラ１２０のパワーゲートユニット１３０の制御部のみに供給される。また、クロック生成回路１１５の発振器及び水晶発振回路１４１にも電源が供給される。コントローラ１２０では、パワーゲートユニット１３０の制御部が初期化される（ステップ３０２）。
コントローラ１２０は、クロック生成回路１１５及び水晶発振回路１４１へ発振を開始させるイネーブル信号を出力する（ステップ３０３）。また、コントローラ１２０はパワーゲートユニット１３０へ制御信号を出力し、コントローラ１２０の全てのスイッチ回路（１３１、１３２）をオンにする（ステップ３０４）。ステップ３０３では、クロック生成回路１１５ではＭＣＬＫが生成され、クロック生成回路１４０ではＴＣＬＫが生成される。また、ステップ３０４により、接続端子１７１に接続されている全ての回路にＶＤＤが供給される。そして、コントローラ１２０へＭＣＬＫの入力が開始され、コントローラ１２０の全ての回路がアクティブになる（ステップ３０５）。
コントローラ１２０は、マイクロコントローラ１００の各回路のリセット解除を行い（ステップ３０６）、ＣＰＵ１１０へのＭＣＬＫの入力を開始させる（ステップ３０７）。ＭＣＬＫの入力により、ＣＰＵ１１０が動作を開始し、マイクロコントローラ１００がＡｃｔｉｖｅモードで動作する（ステップ３０８）。
Ａｃｔｉｖｅモードから低消費電力モード（Ｎｏｆｆ１、Ｎｏｆｆ２モード）への移行は、ＣＰＵ１１０のプログラムの実行により決定される。ＣＰＵ１１０は、動作モードを低消費電力モードに移行するための要求を、コントローラ１２０のレジスタ１８０の低消費電力モード要求用のアドレス（以下、Ｎｏｆｆ＿ＴＲＩＧと呼ぶ。）に書き込む。また、ＣＰＵ１１０は、Ｎｏｆｆ１、Ｎｏｆｆ２モードのどちらのモードに移行するかのデータも、レジスタ１８０の所定のアドレス（以下、Ｎｏｆｆ＿ＭＯＤＥと呼ぶ。）に書き込む。
コントローラ１２０では、レジスタ１８０のＮｏｆｆ＿ＴＲＩＧへのデータ書込みをトリガーにして、Ｎｏｆｆ１またはＮｏｆｆ２モードへの移行処理を開始する。
なお、レジスタ１８０において、動作モード移行用のデータ記憶部は揮発性記憶部のみで構成される。従って、電源遮断により、Ｎｏｆｆ＿ＴＲＩＧ及びＮｏｆｆ＿ＭＯＤＥは、初期化される。ここでは、Ｎｏｆｆ＿ＭＯＤＥの初期値は、Ａｃｔｉｖｅモードである。このような設定により、ＣＰＵ１１０が停止していてＮｏｆｆ＿ＴＲＩＧの書込みが実行されない状態でも、低消費電力モードからＡｃｔｉｖｅモードへ復帰させることができる。
図４は、ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへの移行処理を示すフローチャートである。Ａｃｔｉｖｅモードにおいて、レジスタ１８０のＮｏｆｆ＿ＴＲＩＧへの書込みを検出すると（ステップ３２０、３２１）、コントローラ１２０は、Ｎｏｆｆ＿ＭＯＤＥの値から、移行する動作モードを決定する（ステップ３２２）。ここでは、Ｎｏｆｆ１モードに移行する場合を例に、図４の処理を説明するが、Ｎｏｆｆ２モードについても同様である。
コントローラ１２０は、Ｎｏｆｆ１モードで電源が遮断されるレジスタ１８５、１８６に、データ退避を要求する制御信号を出力する（ステップ３２３）。レジスタ１８５、１８６では、このコントローラ１２０からの制御信号を受信すると、上述したように揮発性記憶部のデータを不揮発性記憶部に退避する。
次に、コントローラ１２０は、Ｎｏｆｆ１モードで電源が遮断される回路をリセットする制御信号を出力し（ステップ３２４）、ＣＰＵ１１０へのＭＣＬＫの供給を停止する（ステップ３２５）。コントローラ１２０は、パワーゲートユニット１３０に制御信号を出力し、スイッチ回路１３２をオフにする（ステップ３２６）。ステップ３２６では、ユニット１０２−１０４への電源供給が遮断される。そして、コントローラ１２０は、クロック生成回路１１５に発振を停止させるイネーブル信号を出力する（ステップ３２７）。以上により、Ｎｏｆｆ１モードへ移行する（ステップ３２８）。
なお、ステップ３２２で、Ｎｏｆｆ２モードへ移行すると決定した場合は、ステップ３２３において、タイマー回路１４５のレジスタ１８７でもデータ退避が行われる。ステップ３２６において、スイッチ回路１３１もオフになる。ステップ３２７において、発振を停止させるイネーブル信号が水晶発振回路１４１にも出力される。
Ｎｏｆｆ１又はＮｏｆｆ２モードからＡｃｔｉｖｅモードへ移行する場合は、コントローラ１２０が割り込み信号を受信することをトリガーにして、その処理が実行される。Ｎｏｆｆ１モードでは、外部の割り込み信号ＩＮＴ１またはタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱがトリガーとなり、Ｎｏｆｆ２モードでは、外部の割り込み信号ＩＮＴ１がトリガーになる。
図５は、Ｎｏｆｆ１又はＮｏｆｆ２モードからＡｃｔｉｖｅモードへの復帰処理のフローチャートである。ここでは、Ｎｏｆｆ１モードからＡｃｔｉｖｅモードへの復帰について説明するが、Ｎｏｆｆ２モードでも同様である。
Ｎｏｆｆ１又はＮｏｆｆ２モードにおいて、コントローラ１２０では、割り込み信号を検出すると、クロック生成回路１１５の発振器にイネーブル信号を出力して、発振を再開させ、クロック生成回路１１５からコントローラ１２０へＭＣＬＫを出力させる（ステップ３５０−３５３）。
コントローラ１２０は、レジスタ１８０のＮｏｆｆ＿ＭＯＤＥの値から、移行する動作モードを決定する（ステップ３５４）。Ｎｏｆｆ１又はＮｏｆｆ２モードでは、Ｎｏｆｆ＿ＭＯＤＥのデータは初期値にリセットされているため、Ａｃｔｉｖｅモードが決定される。
コントローラ１２０はパワーゲートユニット１３０を制御し、スイッチ回路１３２をオンにする（ステップ３５５）。そして、コントローラ１２０は電源供給が再開されたユニット１０２−１０４のリセットを解除し（ステップ３５６）、ＣＰＵ１１０へのＭＣＬＫの供給を再開させる（ステップ３５７）。そして、レジスタ１８５、１８６に制御信号を出力し、不揮発性記憶部にバックアップされていたデータを揮発性記憶部に書き戻す（ステップ３５８）。以上の処理によって、マイクロコントローラ１００はＡｃｔｉｖｅモードに復帰する（ステップ３５９）。
上述したように、Ｎｏｆｆ１モードでは、コントローラ１２０はタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱにより、マイクロコントローラ１００をＡｃｔｉｖｅモードに復帰させることができる。従って、タイマー回路１４５のタイマー機能を利用することで、マイクロコントローラ１００を間欠動作させることが可能である。つまり、割り込み信号Ｔ０ＩＲＱを一定間隔で出力させることにより、Ｎｏｆｆ１モードから定期的にＡｃｔｉｖｅモードへ復帰させることができる。そして、Ａｃｔｉｖｅモードでは、コントローラ１２０は、マイクロコントローラ１００での処理が完了した判定すると、上述した制御処理を行い、マイクロコントローラ１００をＮｏｆｆ１モードにする。
マイクロコントローラ１００において、接続端子１７４、１７５から入力される信号を処理するには、ＣＰＵ１１０を動作させるためにＡｃｔｉｖｅモードにする必要があるが、ＣＰＵ１１０の演算処理に要する時間は極短時間である。よって、本実施の形態を適用することで、外部信号を処理する期間以外は、マイクロコントローラ１００を低消費電力モード（Ｎｏｆｆ１モード）で動作させることが可能である。
従って、マイクロコントローラ１００は、センシング装置やモニタリング装置などの間欠的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ１００は火災報知機、煙感知器、２次電池の管理装置等の制御装置に好適である。特に、電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコントローラ１００では、動作期間の大半は、Ａｃｔｉｖｅモードに復帰させるために必要な回路のみが動作しているため、動作中の消費電力を抑えることができる。
従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能である。
また、電源を遮断する前に必要なデータをレジスタの不揮発性記憶部に退避させることができるため、ＣＰＵの処理の終了前でも電源遮断のための処理を開始することができるので、電源遮断のタイミングの自由度を上げることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
図６を用いて、不揮発性と揮発性双方の記憶部を有するレジスタについて説明する。
図６は、不揮発性と揮発性双方の記憶部を備えたレジスタの回路図である。図６には、記憶容量が１ビットのレジスタ２００を示す。レジスタ２００は、メモリ回路２０１及びメモリ回路２０２を有する。メモリ回路２０１が１ビットの揮発性記憶部であり、メモリ回路２０２が１ビットの不揮発性記憶部である。なお、レジスタ２００には、必要に応じて、ダイオード、抵抗素子、インダクタ等のその他の素子を設けることができる。
メモリ回路２０１には、低電源電位ＶＳＳ（以下、ＶＳＳと呼ぶ。）と高電源電位ＶＤＤ（以下、ＶＤＤと呼ぶ。）が電源電位として入力される。メモリ回路２０１は、ＶＤＤとＶＳＳのとの電位差が電源電圧として供給される期間において、データを保持する。
メモリ回路２０２は、トランジスタ２０３、トランジスタ２０４、容量素子２０５、トランスミッションゲート２０６、トランジスタ２０７、及びインバータ２０９を有する。
メモリ回路２０１のデータが反映された電位はトランスミッションゲート２０６を介してメモリ回路２０２に入力される。トランジスタ２０３はこの電位のノードＦＮへの供給を制御する機能を有する。また、トランジスタ２０３は、電位Ｖ１のノードＦＮへの供給を制御する機能を有する。図６では、信号ＷＥ１によりトランジスタ２０３のオン／オフが制御される。なお、電位Ｖ１は、ＶＳＳと同じであってもよいし、ＶＤＤと同じであってもよい。
ノードＦＮがメモリ回路２０２のデータ記憶部である。トランジスタ２０３及び容量素子２０５により、ノードＦＮの電位が保持される。ノードＦＮの電位によりトランジスタ２０４のオン／オフが制御される。トランジスタ２０４がオンのとき、トランジスタ２０４を介して電位Ｖ１がメモリ回路２０１に供給される。
信号ＷＥ２により、トランスミッションゲート２０６のオン／オフが制御される。トランスミッションゲート２０６には、信号ＷＥ２の極性を反転した信号と、信号ＷＥ２と同じ極性の信号が入力される。ここでは、トランスミッションゲート２０６は、信号ＷＥ２の電位がハイレベルのときオフとなり、その電位がローレベルのときオンとなる。
信号ＷＥ２によりトランジスタ２０７のオン／オフが制御される。ここでは、信号ＷＥ２の電位がハイレベルのとき、トランジスタ２０７はオンとなり、信号ＷＥ２の電位がローレベルのとき、トランジスタ２０７はオフとなる。なお、トランジスタ２０７の代わりに、トランスミッションゲート等、トランジスタ２０７以外の形態のスイッチを用いることができる。
メモリ回路２０２の電荷保持特性を向上させるためには、トランジスタ２０３のオフ電流が、著しく小さいことが望ましい。トランジスタ２０３のオフ電流が小さいことで、ノードＦＮからリークする電荷量を抑えることができるからである。リーク電流が単結晶シリコンのトランジスタと比較し、リーク電流が低いトランジスタとしては、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い酸化物半導体の薄膜で形成されたトランジスタが挙げられる。
酸化物半導体において、特に、電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高く、トランジスタ２０３に好適である。
次いで、レジスタ２００の動作の一例について、説明する。
Ａｃｔｉｖｅモードから低消費電力モードに移行するには、メモリ回路２０１からメモリ回路２０２へデータを退避する。データの退避を行う前に、メモリ回路２０２をリセットするため、トランスミッションゲート２０６をオフ、トランジスタ２０７をオン、トランジスタ２０３をオンにして、ノードＦＮに電位Ｖ１を与える。これにより、ノードＦＮの電位は初期状態に設定される。
次いで、メモリ回路２０１からメモリ回路２０２へのデータの退避を行う。トランスミッションゲート２０６をオン、トランジスタ２０７をオフ、トランジスタ２０３をオンにすることで、メモリ回路２０１で保持されている電荷量を反映した電位が、ノードＦＮに与えられる。つまり、メモリ回路２０１のデータがメモリ回路２０２に書き込まれたことになる。データの書込み後は、トランジスタ２０３をオフとすることで、ノードＦＮの電位が保持される。上記動作により、メモリ回路２０１のデータがメモリ回路２０２に保持される。
そして、レジスタ２００への電源供給が遮断される。電源遮断処理として、パワーゲートユニット１３０の制御によりＶＤＤが与えられるノードにＶＳＳが与えられる。トランジスタ２０３はオフ電流が極めて小さいため、レジスタ２００にＶＤＤが供給されていない状態でも、容量素子２０５またはトランジスタ２０４のゲート容量に保持された電荷が長期間保持することが可能である。よって、メモリ回路２０２は、電源供給が遮断されている期間もデータを保持することが可能である。
低消費電力モードからＡｃｔｉｖｅモードへ復帰するには、まずレジスタ２００へＶＤＤの供給が再開される。そして、メモリ回路２０１を初期状態にリセットする。これは、メモリ回路２０１の電荷を保持しているノードの電位をＶＳＳにすることで行われる。
次いで、メモリ回路２０２で保持されているデータをメモリ回路２０１に書き込む。トランジスタ２０４がオンになると、電位Ｖ１がメモリ回路２０１に与えられる。そして、メモリ回路２０１では、電位Ｖ１が与えられることで、データの保持されるノードに電位ＶＤＤが与えられる。トランジスタ２０４がオフである場合、メモリ回路２０１では、データの保持されるノードの電位は初期状態電位のままである。上記動作により、メモリ回路２０２のデータが、メモリ回路２０１に記憶される。
レジスタ２００により、低消費電力モードにて電源供給が停止されるマイクロコントローラ１００のレジスタを構成することで、マイクロコントローラ１００で処理実行中にデータの退避を短時間で行うことができる。さらに、電源供給を再開後、短時間で電源遮断前の状態に復帰することが可能になる。よって、マイクロコントローラ１００において、６０秒のように長い期間であっても、ミリ秒程度の短い期間であっても、電源供給の停止させることができる。そのため、低消費電力なマイクロコントローラを提供することができる。
レジスタ２００では、メモリ回路２０２において、ノードＦＮに保持された電位に従って、トランジスタ２０４の動作状態（オンまたはオフ）が選択され、その動作状態によって、０又は１のデータが読み出される。そのため、電源遮断期間にノードＦＮで保持されている電荷量が多少変動していても、元のデータを正確に読み出すことが可能である。
また、メモリ回路２０２において、ノードＦＮには、メモリ回路２０１に保持されている電荷量に対応してＶＤＤまたはＶＳＳが与えられる。そして、トランジスタ２０４のゲート電圧が閾値電圧に等しくなるときのノードＦＮの電位を電位Ｖ０とすると、電位Ｖ０はＶＤＤとＶＳＳの間の値をとり、トランジスタ２０４の動作状態は、ノードＦＮが電位Ｖ０になったときを境に切り替わることとなる。しかし、電位Ｖ０が、ＶＤＤとＶＳＳの中央値と等しいとは限らない。例えば、ＶＤＤと電位Ｖ０の電位差の方が、電位Ｖ０とＶＳＳの電位差よりも大きい場合、ＶＤＤが保持されているノードＦＮにＶＳＳを与えるときの方が、ＶＳＳが保持されているノードＦＮにＶＤＤを与えるときの方よりも、ノードＦＮが電位Ｖ０に達するまでの時間を長く要する。そのため、トランジスタ２０４の動作状態の切り替わりが遅くなってしまう。
そこで、レジスタ２００では、メモリ回路２０１のデータをメモリ回路２０２に書き込む前に、電位Ｖ１をノードＦＮに与えることで、ノードＦＮの電位を初期状態に設定することができる。このような動作により、電位Ｖ０が、ＶＤＤとＶＳＳの中央値より小さい場合でも、電位ＶＳＳと等しい電位Ｖ１をノードＦＮに予め与えておくことで、ノードＦＮに電位ＶＳＳを与えるのに要する時間を短くできる。その結果、メモリ回路２０２へのデータの書き込みを高速に行うことができる。
また、オフ電流の著しく小さいトランジスタ２０３を備えたレジスタ２００は、ＭＲＡＭ等の不揮発性メモリと比較し、データの退避動作、及び復帰動作による消費電力（オーバーヘッド）を抑えることができる。比較例として、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。一般にＭＲＡＭでは書込みに要する電流が５０μＡ〜５００μＡと言われている。他方、レジスタ２００では、容量素子への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流はＭＲＡＭの１／１００程度にすることが可能である。よって、レジスタ２００では、オーバヘッドと電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：Ｂｒｅａｋ Ｅｖｅｎ Ｔｉｍｅ）を、ＭＲＡＭでレジスタを構成する場合より短くすることができる。つまり、レジスタ２００をマイクロコントローラ１００のレジスタに適用することで、動作モード変更時のレジスタのデータ退避による消費電力を抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
図７を用いて、ＲＡＭ１１２のメモリセル構造を説明する。図７は、ＲＡＭ１１２のメモリセル４００の回路図である。メモリセル４００は、３つのトランジスタ４０１−４０３及び容量素子４０４を有する。メモリセル４００はビット線ＢＬ、ワード線ＲＷＬ、及びワード線ＷＷＬに接続されている。ワード線ＲＷＬは読出し用のワード線であり、ワード線ＷＷＬは書き込み用のワード線である。また、メモリセル４００には電源供給線４０５によりＶＳＳが供給されている。なお、ＶＳＳが０Ｖより高い電位である場合は、電源供給線４０５の電位を０Ｖとすることができる。
ビット線ＢＬは、ＲＡＭ１１２の読出し回路及び書込み回路に接続されている。またワード線ＲＷＬ、ＷＷＬはロードライバに接続されている。
メモリセル４００を不揮発性のメモリ回路として機能させるには、トランジスタ４０１をレジスタ２００のトランジスタ２０３と同様に、オフ電流が著しく小さいトランジスタとすることが望ましい。それは、メモリセル４００では、データとしてノードＦＮ（トランジスタ４０３のゲート）の電荷を保持しているためである。
以下、読出し動作及び書き込み動作について説明する。メモリセル４００にデータを書き込むには、ワード線ＲＷＬの電位をローレベルにし、ワード線ＷＷＬの電位をハイレベルにして、トランジスタ４０１のみをオン状態にする。ノードＦＮには、ビット線ＢＬの電位に応じた電荷が蓄積される。ワード線ＷＷＬを一定期間ハイレベルの電位に維持した後、その電位をローレベルに戻すことで、書込み動作が完了する。
読出し動作を行うには、まずビット線ＢＬの電位をハイレベルにする（プリチャージ）。そして、ワード線ＷＷＬの電位はローレベルにし、ワード線ＲＷＬの電位をハイレベルにして、トランジスタ４０２をオンにする。トランジスタ４０３のソース−ドレイン間に、ゲート（ノードＦＮ）の電位に応じた電流が流れる。この電流量に応じてビット線ＢＬの電位が減少する。読出し回路では、このビット線ＢＬの電位の変化量を検出し、メモリセル４００に保持されているデータが、０又は１であるかを判定する。
本実施の形態のメモリセル４００は、読出し動作、書込み動作共に、１つのトランジスタのオン／オフを制御すればよいため、不揮発性でありながら高速動作が可能なＲＡＭを提供することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
マイクロコントローラ１００の各回路は、同一半導体基板上に作製することができる。図８に、マイクロコントローラ１００の一部の断面構造の一例を示す。なお、図８では、マイクロコントローラ１００の回路を構成する主要な素子として、酸化物半導体層にチャネル形成領域を有するトランジスタ８６０と、シリコン基板にチャネル形成領域を有するｐチャネル型のトランジスタ８６１及びｎチャネル型のトランジスタ８６２を図示している。
トランジスタ８６０は、ＲＡＭ１１２のメモリセル（図７のトランジスタ４０１）、及びレジスタ１８５−１８７（図６のトランジスタ２０３参照）に適用される。トランジスタ８６１、８６２は他のトランジスタに適用される。
図８に示すように、トランジスタ８６１及びトランジスタ８６２は半導体基板８００上に形成されている。半導体基板８００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図８では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ８６１、８６２は、素子分離用絶縁膜８０１により、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。なお、半導体基板８００としてＳＯＩ型の半導体基板を用いてもよい。この場合、素子分離は、半導体層をエッチングにより素子ごとに分割することで行えばよい。
トランジスタ８６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル８０２が形成されている。
トランジスタ８６１は、不純物領域８０３及び低濃度不純物領域８０４と、ゲート電極８０５と、半導体基板８００とゲート電極８０５の間に設けられたゲート絶縁膜８０６とを有する。ゲート電極８０５の周囲には、サイドウォール８３６が形成されている。
トランジスタ８６２は不純物領域８０７、低濃度不純物領域８０８、ゲート電極８０９、及びゲート絶縁膜８０６を有する。ゲート電極８０９の周囲にはサイドウォール８３５が形成されている。
トランジスタ８６１及びトランジスタ８６２上には、絶縁膜８１６が設けられている。絶縁膜８１６には開口部が形成されており、上記開口部に、不純物領域８０３に接して配線８１０及び配線８１１が形成され、不純物領域８０７に接して配線８１２及び配線８１３が形成されている。
そして、配線８１０は、絶縁膜８１６上に形成された配線８１７に接続されており、配線８１１は、絶縁膜８１６上に形成された配線８１８に接続されており、配線８１２は、絶縁膜８１６上に形成された配線８１９に接続されており、配線８１３は、絶縁膜８１６上に形成された配線８２０に接続されている。
配線８１７乃至配線８２０上には、絶縁膜８２１が形成されている。絶縁膜８２１には開口部が形成されており、絶縁膜８２１上には、上記開口部において配線８２０に接続された配線８２２と、配線８２３とが形成されている。また、配線８２２及び配線８２３上には、絶縁膜８２４が形成されている。
絶縁膜８２４上に、酸化物半導体層８３０を有するトランジスタ８６０が形成されている。トランジスタ８６０は、酸化物半導体層８３０上にソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３、ゲート絶縁膜８３１、並びにゲート電極８３４を有する。導電膜８３２は、絶縁膜８２４に設けられた開口部において、配線８２２に接続されている。
配線８２３が、絶縁膜８２４を間に挟んで酸化物半導体層８３０と重なる位置に設けられている。配線８２３は、トランジスタ８６０のバックゲートとしての機能を有する。配線８２３は、必要に応じて設けられる。
トランジスタ８６０は、絶縁膜８４４及び絶縁膜８４５に覆われている。絶縁膜８４４としては、絶縁膜８４５から放出された水素が酸化物半導体層８３０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒化シリコン膜などがある。
導電膜８４６が絶縁膜８４４上に設けられている。絶縁膜８４４、絶縁膜８４５、及びゲート絶縁膜８３１に設けられた開口部において、導電膜８４６は導電膜８３２に接している。
酸化物半導体層８３０の厚さは、２ｎｍ以上４０ｎｍ以下とすればよい。また、酸化物半導体層８３０は、トランジスタ８６０のチャネル形成領域を構成するためｉ型（真性半導体）又はｉ型に限りなく近いことが望ましい。電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、ｉ型（真性半導体）又はｉ型に限りなく近い。ここでは、このような酸化物半導体層を高純度化された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層で作製されたトランジスタは、オフ電流が極めて小さく、信頼性が高い。
オフ電流の小さいトランジスタを作製するため、酸化物半導体層８３０のキャリア密度は、１×１０１７／ｃｍ３以下が好ましい。より好ましくは１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、または１×１０１３／ｃｍ３以下である。
酸化物半導体層８３０を用いることでオフ状態のトランジスタ８６０のソース−ドレイン電流を室温（２５℃程度）にて１×１０−１８Ａ以下とすることができる。室温（２５℃程度）におけるオフ状態のソース−ドレイン電流は、好ましくは１×１０−２１Ａ以下であり、さらに好ましくは１×１０−２４Ａ以下である。または８５℃にて、この電流値を１×１０−１５Ａ以下とすることができ、好ましくは１×１０−１８Ａ以下にし、さらに好ましくは１×１０−２１Ａ以下にする。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態である。
酸化物半導体層を用いたトランジスタのオフ電流が極めて小さくなることは、種々の実験により証明が可能である。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍのトランジスタにおいて、ソース−ドレイン間電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下であるという測定データが得られた。この場合、トランジスタのチャネル幅で規格化したオフ電流は１００ｚＡ／μｍ以下になる。
別の実験として、容量素子にトランジスタを接続して、容量素子に注入または容量素子から放電する電荷をトランジスタで制御する回路を用いて、オフ電流の測定を行う方法がある。この場合、容量素子の単位時間あたりの電荷量の推移からトランジスタのオフ電流を測定する。その結果、ドレイン電圧が３Ｖの条件下でトランジスタのオフ電流が数十ｙＡ／μｍであることが確認された。従って、高純度化された酸化物半導体層でチャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジスタに比べて著しく小さくなる。
酸化物半導体層８３０は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。例えば、酸化物半導体として、酸化インジウム、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物等がある。
また、酸化物半導体層８３０の結晶構造として、単結晶、多結晶（ポリクリスタルともいう。）、及び非晶質が代表的である。酸化物半導体層８３０としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が好ましい。
以下では、酸化物半導体層８３０に適用される酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とすればよい。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ２Ｏ４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、ＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以下、ＣＡＡＣ−ＯＳ膜の成膜方法を説明する。例えば、成膜方法の一例として、多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング法がある。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状のスパッタ粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタ粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。このとき、スパッタ粒子が正に帯電することで、スパッタ粒子同士が反発しながら基板に付着するため、スパッタ粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、１：６：４、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
または、複数回、膜を堆積させる方法でＣＡＡＣ−ＯＳ膜を形成することができる。このような方法の一例を以下に示す。
まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体層と同じ組成の第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、マイクロコントローラの他の構成例について説明する。
図９は、マイクロコントローラ１９０のブロック図である。
図１のマイクロコントローラ１００と同様に、マイクロコントローラ１９０は、ＣＰＵ１１０、バスブリッジ１１１、ＲＡＭ１１２、メモリインターフェース１１３、コントローラ１２０、割り込みコントローラ１２１、Ｉ／Ｏインターフェース（入出力インターフェース）１２２、及びパワーゲートユニット１３０を有する。
マイクロコントローラ１９０は、更に、水晶発振回路１４１、タイマー回路１４５、Ｉ／Ｏインターフェース１４６、Ｉ／Ｏポート１５０、コンパレータ１５１、Ｉ／Ｏインターフェース１５２、バスライン１６１、バスライン１６２、バスライン１６３、及びデータバスライン１６４を有する。更に、マイクロコントローラ１９０は、外部装置との接続部として少なくとも接続端子１７０−１７６を有する。また、水晶振動子１４３を有する発振子１４２が、接続端子１７２、及び接続端子１７３を介してマイクロコントローラ１９０に接続されている。
マイクロコントローラ１９０の各ブロックは、図１のマイクロコントローラ１００のブロックと同様の機能を有する。表２に、マイクロコントローラ１００及びマイクロコントローラ１９０の各回路の役割を示す。また、マイクロコントローラ１９０もマイクロコントローラ１００と同様に、図３乃至図５に示すフローチャートに従って、動作モードが切り替る。
マイクロコントローラ１９０では、マイクロコントローラ１００との割り込み要求の信号系統が一部異なっている。以下、その点を説明する。
外部の割り込み信号入力用の端子である接続端子１７０には、外部の割り込み信号ＩＮＴ１及び外部の割り込み信号ＮＭＩ１が入力される。外部の割り込み信号ＮＭＩ１はノンマスカブル割り込み信号である。
接続端子１７０を介して入力された外部の割り込み信号ＮＭＩ１は、コントローラ１２０に入力される。コントローラ１２０に外部の割り込み信号ＮＭＩ１が入力されると、コントローラ１２０は直ちにＣＰＵ１１０に内部の割り込み信号ＮＭＩ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。
外部の割り込み信号ＩＮＴ１は、接続端子１７０を介して割り込みコントローラ１２１に入力される。割り込みコントローラ１２１には、周辺回路（１４５、１５０、１５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（１６１−１６４）を経由せずに入力される。
コントローラ１２０は、外部の割り込み信号ＩＮＴ１が入力されると、ＣＰＵ１１０に内部の割り込み信号ＩＮＴ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。
また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ１２１を介さず直接コントローラ１２０に入力される場合がある。コントローラ１２０は、割り込み信号Ｔ０ＩＲＱが入力されると、ＣＰＵ１１０に内部の割り込み信号ＮＭＩ２を出力し、ＣＰＵ１１０に割り込み処理を実行させる。
マイクロコントローラ１００と同様、マイクロコントローラ１９０のパワーゲートユニット１３０はコントローラ１２０により制御される。上述したように、コントローラ１２０は、ＣＰＵ１１０の要求によりパワーゲートユニット１３０が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する（電源供給の停止）。また、コントローラ１２０は、外部の割り込み信号ＮＭＩ１、またはタイマー回路１４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲートユニット１３０が有するスイッチ回路１３２をオン状態にする信号を出力する（電源供給の開始）。
また、コントローラ１２０及びパワーゲートユニット１３０等を備えることにより、マイクロコントローラ１９０も、マイクロコントローラ１００と同様に、３種類の動作モード（Ａｃｔｉｖｅモード、Ｎｏｆｆ１モード及びＮｏｆｆ２モード）で、マイクロコントローラ１９０を動作させることができる。また、各動作モードでのアクティブな回路と非アクティブな回路は、マイクロコントローラ１００と同じである（表１参照）。また、マイクロコントローラ１９０も、マイクロコントローラ１００と同様、動作モードの切り替えはコントローラ１２０の制御により行われる。コントローラ１２０は、図３乃至図５のフローに従い動作モードを切り替える。
また、マイクロコントローラ１９０でも、Ｎｏｆｆ１／Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ１８５−１８７は、揮発性のデータ保持部と、電源遮断時にデータを退避させるバックアップするための不揮発性のデータ保持部を有する。さらに、マイクロコントローラ１９０では、コンパレータ１５１のレジスタ１８４を、レジスタ１８５−１８７と同様に、揮発性のデータ保持部と不揮発性のデータ保持部を有する構造としている。
なお、マイクロコントローラ１００では、レジスタ１８４には不揮発性記憶部が設けられていないが、マイクロコントローラ１００においても、レジスタ１８４に、レジスタ１８５−１８７と同様に、不揮発性記憶部を設けることもできる。
ＡｃｔｉｖｅモードからＮｏｆｆ１／Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ１８４−１８７の揮発性記憶部のデータが不揮発性記憶部に書き込まれ、揮発性記憶部のデータが初期値にリセットされる。しかる後、レジスタ１８４−１８７への電源が遮断される。
Ｎｏｆｆ１／Ｎｏｆｆ２モードからＡｃｔｉｖｅへ復帰するには、レジスタ１８４−１８７に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。
そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、マイクロコントローラ１９０の処理に必要なデータがレジスタ１８４−１８７で保持されているため、マイクロコントローラ１９０を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。
従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能である。
従って、マイクロコントローラ１９０も、センシング装置やモニタリング装置などの間欠的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ１００及び１９０は火災報知機、煙感知器、２次電池の管理装置等の制御装置に好適である。特に、電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコントローラ１９０も、マイクロコントローラ１００と同様、動作期間の大半はＮｏｆｆ１モードで動作しているため、Ａｃｔｉｖｅモードに復帰させるために必要な回路のみが動作しているので、動作中の消費電力を抑えることができる。
（実施の形態６）
本実施の形態では、マイクロコントローラの他の構成例について説明する。
図１３は、マイクロコントローラ３００のブロック図である。
図１のマイクロコントローラ１００と同様に、マイクロコントローラ３００は、ＣＰＵ１１０、ＲＡＭ１１２、メモリインターフェース１１３、コントローラ１２０、割り込みコントローラ１２１、及びパワーゲートユニット１３０を有する。
また、マイクロコントローラ３００は、バスブリッジ、バスライン、及びデータバスラインを有する。図１３では、マイクロコントローラ３００が有するバスブリッジ、バスライン、及びデータバスラインを、バス（ＢＵＳ）３０１として示す。
また、図１３では、割り込みコントローラ１２１とバス３０１とを接続するＩ／Ｏインターフェースを省略しており、コントローラ１２０のレジスタ１８６が、割り込みコントローラ１２１に設けられている場合を例示している。
マイクロコントローラ３００は、更に、水晶発振回路１４１、タイマー回路１４５、Ｉ／Ｏポート１５０、コンパレータ１５１を有する。また、図１３では示していないが、水晶振動子を有する発振子が、マイクロコントローラ３００が有する水晶発振回路１４１に、接続端子を介して接続されている。
なお、図１３では、タイマー回路１４５とバス３０１とを接続するＩ／Ｏインターフェースを省略しており、レジスタ１８７が、タイマー回路１４５に設けられている場合を例示している。
また、図１３では、コンパレータ１５１とバス３０１とを接続するＩ／Ｏインターフェースを省略しており、レジスタ１８４が、コンパレータ１５１に設けられている場合を例示している。
マイクロコントローラ３００の各ブロックは、図１のマイクロコントローラ１００のブロックと同様の機能を有する。
コントローラ１２０及びパワーゲートユニット１３０等を備えることにより、マイクロコントローラ３００も、マイクロコントローラ１００と同様に、３種類の動作モード（Ａｃｔｉｖｅモード、Ｎｏｆｆ１モード及びＮｏｆｆ２モード）で、マイクロコントローラ３００を動作させることができる。また、各動作モードでのアクティブな回路と非アクティブな回路は、マイクロコントローラ１００と同じである（表１参照）。また、マイクロコントローラ３００も、マイクロコントローラ１００と同様、動作モードの切り替えはコントローラ１２０の制御により行われる。
また、マイクロコントローラ３００でも、Ｎｏｆｆ１／Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ１８５−１８７は、揮発性のデータ保持部と、電源遮断時にデータを退避させるバックアップするための不揮発性のデータ保持部を有する。さらに、マイクロコントローラ３００では、コンパレータ１５１のレジスタ１８４を、レジスタ１８５−１８７と同様に、揮発性のデータ保持部と不揮発性のデータ保持部を有する構造としている。
ＡｃｔｉｖｅモードからＮｏｆｆ１／Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ１８４−１８７の揮発性記憶部のデータが不揮発性記憶部に書き込まれ、揮発性記憶部のデータが初期値にリセットされる。しかる後、レジスタ１８４−１８７への電源が遮断される。
Ｎｏｆｆ１／Ｎｏｆｆ２モードからＡｃｔｉｖｅへ復帰するには、レジスタ１８４−１８７に電源供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、マイクロコントローラ３００の処理に必要なデータがレジスタ１８４−１８７で保持されているため、マイクロコントローラ３００を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。
従って、本実施の形態により、低消費電力モード導入による低消費電力動作と、低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能である。
従って、マイクロコントローラ３００も、センシング装置やモニタリング装置などの間欠的な制御で動作する装置に非常に好適である。例えば、マイクロコントローラ３００は火災報知機、煙感知器、２次電池の管理装置等の制御装置に好適である。特に、電源がバッテリーである装置では、長期間動作させるために消費電力が問題になる。マイクロコントローラ３００も、マイクロコントローラ１００と同様、動作期間の大半はＮｏｆｆ１モードで動作しているため、Ａｃｔｉｖｅモードに復帰させるために必要な回路のみが動作しているので、動作中の消費電力を抑えることができる。
マイクロコントローラを実際に作製し、その動作確認を行ったので、本実施例において説明する。
図１０にシリコン基板を用いて作製したマイクロコントローラ５００の光学式顕微鏡写真を示す。マイクロコントローラ５００は、図９を用いて説明したマイクロコントローラ１９０と同等の回路ブロックの構成及び機能を有する。なお、図１０では、図９に図示された回路ブロックに対応する符号の一部を付記している。
なお、図１０のマイクロコントローラ５００のプロセステクノロジも、図２のマイクロコントローラ１００と同様、シリコンから作製されるトランジスタ（Ｓｉ−ＦＥＴ）は０．３５μｍであり、酸化物半導体（ＣＡＡＣ−ＩＧＺＯ、ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ）層から作製されるトランジスタ（ＣＡＡＣ−ＩＧＺＯ−ＦＥＴ）は０．８μｍである。また、マイクロコントローラ５００のサイズは１１．０ｍｍ×１２．０ｍｍである。
下記の表３に、マイクロコントローラ５００の仕様を示す。
マイクロコントローラ５００を動作させて、Ａｃｔｉｖｅモードから、電源供給が遮断されるＮｏｆｆ２モードへ替わっても、ＣＰＵ１１０のレジスタ１８５内のデータが保持されていることを確認した。図１１及び図１２の信号波形図を用いて、その結果について、説明する。
データ保持の確認は、Ａｃｔｉｖｅモード時にレジスタ１８５の揮発性記憶部にあるＨＬレジスタにデータを記憶し、電源供給が停止されるＮｏｆｆ２モードを経て再びＡｃｔｉｖｅモードに復帰した後に、ＨＬレジスタのデータを読み出すことで行った。
図１１、図１２Ａ及び図１２Ｂは、テクトロニクス社製パターンジェネレータＴＬＡ７ＰＧ２により生成した信号をマイクロコントローラ５００に入力し、マイクロコントローラ５００の入出力端子（接続端子）に生じる信号を同社製ロジックアナライザＴＬＡ７ＡＡ２により測定した結果を示している。
図１１、図１２Ａ及び図１２Ｂに示す「ＡＤＤＲ」、「ＤＡＴＡ」、「ＣＰＵ＿ＶＤＤ」、「ＭＲＥＱ＿Ｂ」、「ＲＤ＿Ｂ」、「ＷＲ＿Ｂ」、及び「ＮＭＩ＿Ｂ」は、上記ロジックアナライザにより測定した入出力端子の名称である。
「ＡＤＤＲ」端子からは、ＣＰＵ１１０が計数しているステップ数（処理数に応じて順次変化する値）、またはＣＰＵ１１０がアクセスするアドレスを検出することができる。また、「ＤＡＴＡ」端子からは、マイクロコントローラ５００内のＣＰＵ１１０が実行する命令コードや、マイクロコントローラ５００が入出力するデータを検出することができる。また、「ＣＰＵ＿ＶＤＤ」端子からは、ＣＰＵ１１０に供給されるＶＤＤの電位を検出することができる。
また、「ＭＲＥＱ＿Ｂ」端子からは、外部メモリへのアクセス可否を決定する信号を検出することができ、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位の時に外部メモリへのアクセスが許可され、「ＭＲＥＱ＿Ｂ」端子がＨｉｇｈ電位の時に外部メモリへのアクセスが拒絶される。また、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位かつ「ＲＤ＿Ｂ」端子がＬｏｗ電位の時に外部メモリからのデータの読み出しが許可され、また、「ＭＲＥＱ＿Ｂ」端子がＬｏｗ電位かつ「ＷＲ＿Ｂ」端子がＬｏｗ電位の時に外部メモリへデータの書き込みが許可される。
また、「ＮＭＩ＿Ｂ」端子からは、ノンマスカブル割り込み信号を検出することができる。「ＮＭＩ＿Ｂ」端子には通常Ｈｉｇｈ電位が供給されているが、「ＮＭＩ＿Ｂ」端子にＬｏｗ電位が供給されると割り込み処理が実行される。
なお、Ｈｉｇｈ電位とは基準電位よりも高い電位であり、Ｌｏｗ電位とは基準電位よりも低い電位である。基準電位が０Ｖの場合、Ｈｉｇｈ電位をプラス電位、Ｌｏｗ電位をマイナス電位と言うことができる。また、Ｈｉｇｈ電位またはＬｏｗ電位のどちらか一方を、基準電位と同電位とすることもできる。
また、図１１に示す期間５１１及び期間５１５は、マイクロコントローラ５００がＡｃｔｉｖｅモードで動作している期間である。また、期間５１２は、マイクロコントローラ５００がＡｃｔｉｖｅモードからＮｏｆｆ２モードに移行する前に、各レジスタ内の揮発性記憶部から不揮発性記憶部にデータを移すための退避処理期間である。また、期間５１３は、マイクロコントローラ５００がＮｏｆｆ２モードで動作している期間である。また、期間５１４は、マイクロコントローラ５００がＮｏｆｆ２モードからＡｃｔｉｖｅモードに復帰する前に、各レジスタ内の不揮発性記憶部から揮発性記憶部にデータを戻すための復帰処理期間である。
また、Ａｃｔｉｖｅモードで動作している期間５１１に測定された信号の一部を拡大し、期間５９１の信号として図１２Ａに示す。また、Ａｃｔｉｖｅモードで動作している期間５１５に測定された信号の一部を拡大し、期間５９２の信号として図１２Ｂに示す。
期間５１１（Ａｃｔｉｖｅモード期間）において、レジスタ１８５の一部であるＨＬレジスタに、データ”ＡＡ５５”を記憶させる処理を行った。この処理を処理５９６と呼ぶ（図１２Ａ参照）。処理５９６中、「ＡＤＤＲ」端子が”０００７”である時に「ＤＡＴＡ」端子で検出された”２１”が、ＨＬレジスタにデータを記憶するための命令コードである。また、それに続いて「ＤＡＴＡ」端子で検出された”５５”、”ＡＡ”が、ＨＬレジスタに記憶するデータを示している。なお、マイクロコントローラ５００は１バイト単位でデータを処理するため、先に下位１バイト分の”５５”が検出され、次に上位１バイト分の”ＡＡ”が検出されている（図１１及び図１２Ａ）参照。
次に、図４に示すＡｃｔｉｖｅモードからＮｏｆｆ２モードへの移行処理での、マイクロコントローラ５００の動作確認について説明する。
この動作確認を行うため、動作モードをＮｏｆｆ２モードに切り替える信号をマイクロコントローラ５００に入力した。Ｎｏｆｆ２モードに切り替える信号がマイクロコントローラ５００に入力されると、マイクロコントローラ５００はレジスタ（１８４−１８７）内の揮発性記憶部に記憶されているデータのうち、電源供給の停止後も保持する必要があるデータを不揮発性記憶部に転送し、不揮発性記憶部に記憶する（期間５１２）。この時、揮発性記憶部であるＨＬレジスタに記憶したデータ”ＡＡ５５”も不揮発性記憶部に転送され、不揮発性記憶部に記憶される。
マイクロコントローラ５００は、不揮発性記憶部へのデータの転送及び記憶が終了すると、パワーゲートユニット１３０を動作させ、各回路ブロックへの電源供給を遮断し、Ｎｏｆｆ２モードとなる（期間５１３）。図１１中の期間５１３では、「ＣＰＵ＿ＶＤＤ」端子への電源供給が停止していることを示している。
次に、図５に示すＮｏｆｆ２モードモードからＡｃｔｉｖｅへの移行処理での、マイクロコントローラ５００の動作確認について説明する。
Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへの復帰は、「ＮＭＩ＿Ｂ」端子にＬｏｗ電位を供給することで開始される。「ＮＭＩ＿Ｂ」端子にＬｏｗ電位が供給されると、パワーゲートユニット１３０が動作し、各回路ブロックへの電源供給を再開する。続いて、不揮発性記憶部に記憶されていたデータを揮発性記憶部に転送し、揮発性記憶部に記憶する。この時、不揮発性記憶部に記憶したデータ”ＡＡ５５”もＨＬレジスタに転送され、ＨＬレジスタに再び記憶される（期間５１４）。
不揮発性記憶部から揮発性記憶部へのデータ復帰が終了すると、マイクロコントローラ５００は復帰したデータを基にＡｃｔｉｖｅモードの動作を再開する（期間５１５）。
続いて、期間５１５において、処理５９７及び処理５９８を行い、ＨＬレジスタに復帰したデータの確認を行った。
処理５９７中、「ＡＤＤＲ」端子が”００２３”である時に「ＤＡＴＡ」端子で検出された”２２”が、ＨＬレジスタが記憶しているデータを外部メモリに転送するための命令コードである。また、それに続いて「ＤＡＴＡ」端子で検出された”ＦＤ”、”７Ｆ”が、データの転送先である外部メモリのアドレス”７ＦＦＤ”を示している。（図１１及び図１２Ｂ参照）。
マイクロコントローラ５００は、処理５９７に続く処理５９８で、ＨＬレジスタ内のデータを外部メモリへ転送する。なお、前述したが、マイクロコントローラ５００は１バイト単位でデータを処理する。また、外部メモリは１つのアドレスに１バイトのデータを記憶する。このため、処理５９７の命令を受けたマイクロコントローラ５００は、処理５９８において、まずＨＬレジスタ内の下位１バイト分のデータを外部メモリのアドレス”７ＦＦＤ”に転送し、次に上位１バイト分のデータを外部メモリのアドレス”７ＦＦＥ”に転送する。
図１２Ｂより、処理５９８において、マイクロコントローラ５００は、まず「ＡＤＤＲ」端子に”７ＦＦＤ”を出力し、「ＤＡＴＡ」端子にＨＬレジスタ内の下位１バイト分のデータとして”５５”を出力していることが分かる。この時、「ＭＲＥＱ＿Ｂ」端子と「ＷＲ＿Ｂ」端子にＬｏｗ電位を供給することで、外部メモリのアドレス”７ＦＦＤ”に”５５”が書き込まれる。
続いて、マイクロコントローラ５００は、「ＡＤＤＲ」端子に”７ＦＦＥ”を出力し、「ＤＡＴＡ」端子にＨＬレジスタ内の上位１バイト分のデータとして”ＡＡ”を出力していることが図１２Ｂより分かる。この時、「ＭＲＥＱ＿Ｂ」端子と「ＷＲ＿Ｂ」端子にＬｏｗ電位を供給することで、外部メモリのアドレス”７ＦＦＥ”に”ＡＡ”が書き込まれる。
処理５９７及び処理５９８における「ＡＤＤＲ」端子及び「ＤＡＴＡ」端子の測定結果から、期間５１５においてＨＬレジスタにデータ”ＡＡ５５”が記憶されていることがわかった。よって、マイクロコントローラ５００は、Ａｃｔｉｖｅモードから、電源供給が遮断されるＮｏｆｆ２モードへ切り替わっても、レジスタ１８５内のデータを保持していることが確認できた。また、Ｎｏｆｆ２モードからＡｃｔｉｖｅモードへ復帰した後も、マイクロコントローラ５００が正常に動作することが確認できた。
また、電源を遮断する前に必要なデータをレジスタの不揮発性記憶部に退避させることが確認された。つまりマイクロコントローラ５００は、ＣＰＵの処理の終了前でも電源遮断のための処理を開始することができるため、電源遮断のタイミングの自由度が高い。低消費電力モードから通常動作モードへの高速復帰も可能なマイクロコントローラを提供することが可能であることが確認された。
マイクロコントローラを実際に作製し、その動作確認を行ったので、本実施例において説明する。
本実施例にて動作確認を行ったマイクロコントローラは、図１３を用いて説明したマイクロコントローラ３００と同等の回路ブロックの構成及び機能を有する。
まず、動作確認を行ったマイクロコントローラの、ＣＰＵ１１０が有するレジスタ１８５の構成について説明する。図１４に、本実施例における、記憶容量が１ビットのレジスタ１８５の構成を示す。
レジスタ１８５は、図６に示したレジスタ２００と同様に、メモリ回路２０１及びメモリ回路２０２を有する。
メモリ回路２０１は、インバータ２２０乃至インバータ２２４と、トランスミッションゲート２２６乃至トランスミッションゲート２２８と、ＮＡＮＤ２２９及びＮＡＮＤ２３０を有する。また、メモリ回路２０２は、トランジスタ２０３、トランジスタ２０４、容量素子２０５、トランスミッションゲート２０６、トランジスタ２０７、及びインバータ２０９を有する。
インバータ２２０は、クロック信号ＣＬＫの電位の極性を反転させたクロック信号ＣＬＫｂを生成する機能を有する。そして、トランスミッションゲート２２６、トランスミッションゲート２２７、及びインバータ２２２のそれぞれは、クロック信号ＣＬＫ及びクロック信号ＣＬＫｂに従って、信号の出力の有無が選択される。
具体的には、トランスミッションゲート２２６は、クロック信号ＣＬＫの電位がＬ（ローレベル）、クロック信号ＣＬＫｂの電位がＨ（ハイレベル）のとき、トランスミッションゲート２２６の入力端子に供給された信号Ｄを、ＮＡＮＤ２２９の第１入力端子、及び、メモリ回路２０２が有するトランスミッションゲート２０６の入力端子に供給する機能を有する。また、トランスミッションゲート２２６は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、ハイインピーダンスとなり、ＮＡＮＤ２２９の第１入力端子、及び、メモリ回路２０２が有するトランスミッションゲート２０６の入力端子への、信号Ｄの供給を停止する機能を有する。
また、具体的に、トランスミッションゲート２２７は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、ＮＡＮＤ２２９の出力端子及びトランスミッションゲート２２８の出力端子から出力された信号をインバータ２２１の入力端子に供給する機能を有する。また、トランスミッションゲート２２７は、クロック信号ＣＬＫの電位がＬ、クロック信号ＣＬＫｂの電位がＨのとき、ＮＡＮＤ２２９の出力端子及びトランスミッションゲート２２８の出力端子から出力された信号の、インバータ２２１の入力端子への供給を停止する機能を有する。
また、インバータ２２３は、信号ＲＥの電位の極性を反転させた信号ＲＥｂを生成する機能を有する。また、インバータ２２４は、信号ＲＥｂの電位の極性を反転させて、信号ＲＥを生成する機能を有する。そして、トランスミッションゲート２２８、及びＮＡＮＤ２２９のそれぞれは、信号ＲＥ及び信号ＲＥｂに従って、信号の出力の有無が選択される。
具体的に、トランスミッションゲート２２８は、信号ＲＥの電位がＨ、信号ＲＥｂの電位がＬのとき、メモリ回路２０２から出力されるデータを含む信号を、トランスミッションゲート２２７の入力端子、及びインバータ２２２の入力端子に供給する機能を有する。また、トランスミッションゲート２２８は、信号ＲＥの電位がＬ、信号ＲＥｂの電位がＨのとき、ハイインピーダンスとなり、メモリ回路２０２から出力されるデータを含む信号の、トランスミッションゲート２２７の入力端子、及びインバータ２２２の入力端子への供給を停止する機能を有する。
ＮＡＮＤ２２９は２入力のＮＡＮＤであり、第１入力端子にトランスミッションゲート２２６から出力される信号Ｄまたはメモリ回路２０２のトランスミッションゲート２０６から出力される信号が供給され、第２入力端子に信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２２９は、信号ＲＥの電位がＬ、信号ＲＥｂの電位がＨのとき、第１入力端子及び第２入力端子に入力された信号に従って、信号を出力する機能を有する。また、ＮＡＮＤ２２９は、信号ＲＥの電位がＨ、信号ＲＥｂの電位がＬのとき、ハイインピーダンスとなり、第１入力端子及び第２入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
インバータ２２２は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、入力端子に供給された信号が有する電位の極性を反転させて、出力する機能を有する。出力された信号は、ＮＡＮＤ２２９の第１入力端子に供給される。また、インバータ２２２は、クロック信号ＣＬＫの電位がＬ、クロック信号ＣＬＫｂの電位がＨのとき、ハイインピーダンスとなり、信号のＮＡＮＤ２２９の第１入力端子への信号の供給を停止する機能を有する。
インバータ２２１は、トランスミッションゲート２２７の出力端子、及びＮＡＮＤ２３０の出力端子から供給される信号の電位を反転させ、信号Ｑとして出力する機能を有する。また、インバータ２２１から出力される信号Ｑは、ＮＡＮＤ２３０の第１入力端子に供給される。
ＮＡＮＤ２３０は２入力のＮＡＮＤであり、第１入力端子にインバータ２２１から出力される信号Ｑが供給され、第２入力端子に信号ＲＥＳＥＴが供給される。
トランジスタ２０３は、信号ＷＥ１の電位に従って、オン／オフが制御される。また、トランスミッションゲート２０６は、信号ＷＥ２に従って、オン／オフが制御される。具体的に、図１４では、トランスミッションゲート２０６は、信号ＷＥ２と、信号ＷＥ２の極性がインバータ２０９により反転させられることで得られる信号により、オン／オフが制御される。トランジスタ２０７は、信号ＷＥ２により、オンまたはオフが選択される。
トランスミッションゲート２０６及びトランジスタ２０３がオンであるとき、メモリ回路２０１が有するノードＦＮ１のデータの１又は０に対応する電位が、ノードＦＮ２に供給される。また、トランジスタ２０３及びトランジスタ２０７がオンであるとき、電位Ｖ１が、ノードＦＮ２に供給される。
トランジスタ２０４は、ノードＦＮ２の電位に従って、オン／オフが制御される。トランジスタ２０４がオンのとき、電位Ｖ１がトランジスタ２０４を介してメモリ回路２０１に与えられる。容量素子２０５は、トランジスタ２０３がオフにあるとき、ノードＦＮ２の電位を保持する機能を有する。
図１４に示すレジスタ１８５では、トランジスタ２０３にＩｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜を用い、レジスタ１８５を構成するトランジスタ２０３以外のトランジスタはシリコン膜を用いた。そして、図８のように、トランジスタ２０３及び容量素子２０５は、シリコン膜を用いたトランジスタ上に積層した。上記構成により、レジスタ１８５の面積を小さく抑えることができる。
図１４に示すレジスタ１８５にて、メモリ回路２０１からメモリ回路２０２へのデータの退避と、レジスタ１８５への電源供給の遮断と、メモリ回路２０２からメモリ回路２０１へのデータの復帰とにおける、入力信号、出力信号、電源電位、及びノードＦＮ２の電位のタイミングチャートを、図１５に示す。
マイクロコントローラがＡｃｔｉｖｅモードのときは、信号ＷＥ２の電位をハイレベル、信号ＲＥの電位をローレベルとすることで、メモリ回路２０１は、メモリ回路２０２から電気的に切り離されるため、レジスタ１８５は、標準的なフリップフロップと同等の性能を示すことができる。さらに、メモリ回路２０２へのデータの退避と、メモリ回路２０２からのデータの復帰とを行うために、専用の回路を設ける必要がない。
また、図１４に示すレジスタ１８５では、メモリ回路２０２へのデータ書き込みの電力が、ＭＲＡＭを用いたレジスタに比べて小さい。これは、メモリ回路２０２へのデータ書き込みの電力が容量素子２０５の容量値によってほぼ決まり、なおかつ、Ｉｎ−Ｇａ−Ｚｎ系酸化物を含むＣＡＡＣ−ＯＳ膜を用いたトランジスタ２０３のオフ電流が小さいので、容量素子２０５の容量値を小さくできるからである。ＭＲＡＭを用いたレジスタは、データの退避に要する電力が大きいので、マイクロコントローラに配置される全てのレジスタにＭＲＡＭを用いた場合に、全てのレジスタにおいて、同一のタイミングでデータの退避を行うことが難しい。しかし、本発明の一態様では、データの退避に要する電力が小さいので、マイクロコントローラに配置される全てのレジスタが図１４に示す構成を有している場合に、上記全てのレジスタにおいて、同一のタイミングでデータの退避を行うことが容易である。
表４に、試作したマイクロコントローラが有するレジスタ１８５、及びその他の不揮発性メモリセルの特性を示す。よって、電流駆動型の不揮発性メモリセルとは異なり、レジスタ１８５のビット数が数百ビットあるマイクロコントローラの場合でも、同一タイミングで退避処理が行える。また、電力オーバヘッドが小さいことは、ノーマリオフ駆動を効果的に行うことにつながる。
次いで、図１４に示したレジスタ１８５をＣＰＵ１１０に用いた場合の、本実施例のマイクロコントローラについて、メモリ回路２０２へのデータの退避を行う場合の動作（駆動１とする）と、メモリ回路２０２へのデータの退避を行わない場合の動作（駆動２とする）の、消費電力の評価を行った。
駆動１と駆動２では、ＡｃｔｉｖｅモードとＮｏｆｆ２モードを単純に繰り返すサンプルプログラムを用いた。図１６に、消費電力の評価に用いられたサンプルプログラムのシーケンスを示す。なお、ＡｃｔｉｖｅモードとＮｏｆｆ２モードの繰り返しの周期をフレーム期間と定義する。図１６の例では、１フレーム期間は１０００μｓであり、駆動周波数８ＭＨｚであった。駆動１の消費電力の評価時は、レジスタ１８５へのデータ書き込み処理を上記サンプルプログラムに追加した。また、駆動２の消費電力の評価時は、データの退避処理及びデータの復帰処理を、上記サンプルプログラムに追加した。そして、駆動１と駆動２の両方において、Ａｃｔｉｖｅモードで行われる処理（メイン処理）の内容は同一とし、Ｉ／Ｏポート１５０への出力処理、レジスタ１８５のインクリメント処理とした。
図１６Ｂに示すように、駆動１（Ｄｉｓｔｒｉｂｕｔｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）では、電源復帰シーケンス（ＳＱ１１）の後、メイン処理（ＳＱ１２）、メモリ回路２０２へのデータの退避処理（ＳＱ１３）、電源遮断シーケンス（ＳＱ１４）が順次行われた。駆動１における電源復帰シーケンス（ＳＱ１１）には、メモリ回路２０２からメモリ回路２０１へのデータの復帰処理が含まれていた。メイン処理（ＳＱ１２）、メモリ回路２０２へのデータの退避処理（ＳＱ１３）の期間は、５１２μｓ、０．５μｓであった。また、図１６Ａに示すように、駆動２（Ｃｅｎｔｒａｌｉｚｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）では、電源復帰シーケンス（ＳＱ２１）の後、データの復帰処理（ＳＱ２２）、メイン処理（ＳＱ２３）、データの退避処理（ＳＱ２４）、電源遮断シーケンス（ＳＱ２５）が順次行われた。データの復帰処理（ＳＱ２２）、メイン処理（ＳＱ２３）およびデータの退避処理（ＳＱ２４）の期間は、７３．５μｓ、５１２μｓ、６９．５μｓであった。
駆動１（Ｄｉｓｔｒｉｂｕｔｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）と駆動２（Ｃｅｎｔｒａｌｉｚｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）の消費電力の評価結果を、図１７に示す。図１７に示すように、例えば、フレーム期間を１０００μｓ、駆動周波数を８ＭＨｚとした場合、消費電力は、駆動１では１０７５．４μＷであり、駆動２では１３７６．３μＷであり、駆動２よりも駆動１の方が、マイクロコントローラの消費電力を約２２％低減できることが分かった。また、フレーム期間を５００μｓ、駆動周波数を８ＭＨｚとしたときに、駆動２よりも駆動１の方が、消費電力が約２２７．９５μＷ低いことが分かった。上記消費電力の差は、レジスタ１８５内で行われるメモリ回路２０２へのデータの退避とメモリ回路２０２からのデータの復帰とによって消費される電力が、レジスタ１８５からのデータの退避処理とレジスタ１８５へのデータの復帰処理とによって消費される電力に比べて、小さいことによってもたらされる。
次に、図１８に、駆動１、駆動２でのメイン処理期間に対する消費電力の測定結果と、それらの近似直線（点線）を示す。インクリメント処理数を変化させることでメイン処理期間を変化させた。消費電力の近似直線は、駆動１ではｙ＝１．９８ｘ ＋ ５７．５２で表され、駆動２ではｙ＝１．９８ｘ ＋ ３６０．６４で表される。近似直線の切片が、オーバヘッド電力に相当するので、駆動１（Ｄｉｓｔｒｉｂｕｔｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）のオーバヘッド電力は、駆動２（Ｃｅｎｔｒａｌｉｚｅｄ ｂａｃｋｕｐ ｍｅｔｈｏｄ）に比べ、約８４％≒（１−５７．５２／３６０．６４）×１００％、オーバヘッド電力を削減できたことが図１８により分かった。
次いで、図１９に、サンプルプログラム（電源供給が再開された後に、メイン処理が開始されるまでのシーケンス）の実行中の信号波形の測定結果を示す。駆動周波数は８ＭＨｚである。図１９Ａは、駆動１の例であり、電源復帰シーケンス（ＳＱ１１）開始後から期間Ｔ１１＝１４．５３μｓの信号波形の拡大図と、各信号のアドレスが示されている。また、図１９Ｂは、駆動２の例であり、電源復帰シーケンス（ＳＱ２１）開始後から期間Ｔ２１＝８８．９６μｓの信号波形の拡大図と、各信号のアドレスが示されている。なお、図１９において、ＡＤ１はメイン処理の開始アドレスを表し、ＡＤ２はデータの復帰処理の開始アドレスを表す。
駆動１では、電源供給が再開された後、直ちにメイン処理が開始される。よって、駆動１では駆動２よりも、８ＭＨｚの駆動周波数で動作させる場合、約７４μｓだけ、電源供給が再開された後にメイン処理が開始される時間が短縮できることが分かった。短縮できる時間は、マイクロコントローラが有するＣＰＵ、アナログ／デジタル周辺回路に搭載しているレジスタの数に比例して増加していくため、レジスタの数が多くて高機能なマイクロコントローラほど、電源供給が再開された後にメイン処理が開始される時間が短縮できるという効果が、顕著に得られることが予測される。
マイクロコントローラを実際に作製し、その動作確認を行ったので、本実施例において説明する。
本実施例にて動作確認を行ったマイクロコントローラの構成を、図２０に示す。マイクロコントローラは、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ）を用いたトランジスタが備えられたレジスタ（ＩＧＺＯ ＦＦ）を実装した８ｂｉｔ ＣＩＳＣ ＣＰＵ ｃｏｒｅと、パワーマネジメントユニット（ＰＭＵ）を有する。ＣＰＵは、Ｚ８０で用いられているような命令セットに加えて、パワーゲーティング用の命令を１つ備えた。
図２１に、ＩＧＺＯ ＦＦの回路図を示す。ＩＧＺＯ ＦＦは、通常の動作速度に影響を与えないように、Ｄタイプフリップフロップ（ＤＦＦ）に、ＩＧＺＯを用いたトランジスタ（ＩＧＺＯ ＦＥＴ）を用いた、シャドウ記憶部が付加された構成を有した。
図２２に、ＩＧＺＯ ＦＦのタイミングチャートを示す。通常動作（Ｔ１）では、ローレベルの電位を有するＲＥにより、マルチプレクサ（ＭＵＸ）の端子１が選択され、通常のＤＦＦが構成された。シャドウ記憶部へのデータ書き込み（Ｔ２）は、ＣＬＫの電位をハイレベルに固定してＤＦＦのデータを確定すると共に、ＷＥの電位をハイレベルとすることで行った。電源遮断期間（Ｔ３）では、ローレベルの電位を有するＷＥにより、ノードＦの電位（データ）は保持された。電源復帰時（Ｔ４）には、ＲＥの電位をローレベルとすることで、容量Ｃｒを充電した。シャドウ記憶部からのデータの読み出し（Ｔ５）は、ＲＥの電位をハイレベルとし、ノードＦの電位に従った容量Ｃｒの電荷の放電により行った。
図２３にＰＭＵの状態遷移図を示す。退避動作はプログラムによって制御され、復帰動作は割り込み信号によって制御された。退避時間と復帰時間は評価のためにプログラム可能な構成とした。退避動作はｎ１クロック＋３３クロックを要し、復帰動作は電源復帰のｎ２クロック＋読み出し動作４クロックを要する。ｎ１とｎ２はそれぞれ１から４０９６、５１から６５５８６の範囲で設定可能とした。
マイクロコントローラは、チャネル長Ｌが０．５μｍのＳｉＦＥＴと、チャネル長Ｌが０．８μｍのＩＧＺＯ ＦＥＴのハイブリッドプロセスで試作した。以下の表５に、実装したＩＧＺＯ ＦＦ（ＦＦ１）の測定結果をまとめる。ＦＦ１は、ＩＧＺＯ記憶部にＬ／Ｗ＝０．８／０．８μｍのＩＧＺＯ ＦＥＴ、１ｐＦの保持容量Ｃｓを持つ。５００ｎｓの書き込み時間（Ｔ２）と１０ｎｓの読み出し時間（Ｔ５）を得た（ＶＤＤ＝２．５Ｖ、ＶＨ＝３．２Ｖ）。
図２４に、２５ＭＨｚで１．８μｓ（ｎ１＝１２）の退避、３．０μｓのパワーオフ、及び２．２μｓ（ｎ２＝５１）の復帰を行うパワーゲーティングの動作波形を示す。図２４に示すように、信号波形ＳＧ１、ＳＧ２が同じパターンであることから、アクセス可能な８８ｂｉｔの汎用レジスタの値がパワーオフ前後で一致しており、パワーゲーティングが正しく機能していることがわかった。さらに、パワーゲーティングの検証として、ロード、加算、及びストアを含むテストプログラムにおいて、全ての命令間にパワーゲーティングを挿入しても、正しい結果が得られることを確認した。
図２５Ａに、駆動周波数２５ＭＨｚにおける平均電源電流と繰り返し時間の関係を示す。ここでは、繰り返し時間とは、図２５Ｂ、図２５Ｃに示すように、隣接する２つのアクティブ処理間の期間になる。パワーゲーティング（ＰＧ）を行わない場合は、繰り返し時間は、図２５Ｂに示すように、１つのテストプログラムが実行される時間である。パワーゲーティングを行う場合は、繰り返し時間は、図２５Ｃに示すように、１つのテストプログラムと１回のパワーゲーティングが実行される時間である。パワーゲーティングには、電源供給再開後のデータの復帰処理と、電源供給停止前のデータの退避処理が含まれる。図２５Ａに示すとおり、２５ＭＨｚで４．９μｓという損益分岐時間が得られた。損益分岐時間（ＢＥＴ：Ｂｒｅａｋ Ｅｖｅｎ Ｔｉｍｅ）は、データの退避及び復帰により消費される電力（オーバーヘッド電力）と、電源の供給の停止により削減される電力とが等しくなる電源の遮断時間に相当する。内訳は、容量全体によるエネルギーの消費が４２％（シミュレーションによる）であり、ＰＭＵによるエネルギーの消費が３９％（実測）であるのに対し、書き込みによるエネルギーの消費はわずか２％未満（シミュレーションによる）となった。よって、ＩＧＺＯ ＦＦは時間粒度の細かいパワーゲーティングに適していると言える。
図２６にマイクロコントローラを含むチップの写真を示す。また、以下の表６に、チップの概要を示す。
３０ｎｍＳｉ技術を用いたＩＧＺＯ ＦＦ（ＦＦ２）をシミュレーションで評価した。ＦＦ２では、シャドウ記憶部にＬ／Ｗ＝０．３／０．３μｍのＩＧＺＯ ＦＥＴ、２ｆＦの保持容量Ｃｓを用いた。これらの値は、ＩＧＺＯ ＦＥＴの面積オーバヘッドがなく、またその特性が良好である範囲で決めた。
図２７にＦＦ２のレイアウトとその要部のサイズを示す。Ｓｉ回路の面積は、ＭＵＸと読み出し回路により、ＤＦＦと比較して２５％大きく、８．１９μｍ２であるのに対して、積層されるＩＧＺＯ ＦＥＴは０．１４μｍ２、容量Ｃｓ（ＳｉＯ２換算膜厚ｔＯＸ＝１０ｎｍ）は０．５４μｍ２と小さい。図２８に、試作したＬ／Ｗ＝０．３／０．３μｍのＩＧＺＯ ＦＥＴのＶＧ−ＩＤ特性を示す。ＩＧＺＯ ＦＥＴはＬ＝０．３μｍにおいてもノーマリオフであり、オフ電流は測定下限よりも小さいことがわかった。なお、ＩＧＺＯ ＦＥＴのゲート絶縁膜の厚さは、ＳｉＯ２換算膜厚ｔＯＸ＝１０ｎｍであり、また測定時のドレイン電圧ＶＤ＝１Ｖである。
上記表５にＦＦ２の特徴をまとめる。ＨＳＰＩＣＥ（回路シミュレータ）により、６．４ｎｓ、３．７ｆＪ（ＶＤＤ＝１Ｖ、ＶＨ＝３Ｖ）という書き込み特性が得られた。このことは、３０ｎｍＳｉ技術を用いた場合でも、試作したマイクロコントローラが時間粒度の細かいパワーゲーティングに適していることを示している。なお、書き込みエネルギーは、最近のＭＴＪ素子と比較しても１桁小さい値であった。試作したマイクロコントローラの面積オーバヘッドは５．７％であった。このうち、ＩＧＺＯ ＦＦによるオーバヘッドは１．７％、ＰＭＵによるオーバヘッドは４．０％であった。マイクロコントローラ等のプロセッサの面積オーバヘッドは微細化と共にさらに小さくなる。これは、ＣＰＵが複雑化および大規模化するとＰＭＵの面積オーバヘッドが小さくなるためである。
ＭＣＬＫ、ＴＣＬＫ クロック信号
Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ、ＩＮＴ、ＮＭＩ 割り込み信号
１００、１９０、５００ マイクロコントローラ
１０１−１０４ ユニット
１１０ ＣＰＵ
１１１ バスブリッジ
１１２ ＲＡＭ
１１３ メモリインターフェース
１１５ クロック生成回路
１２０ コントローラ
１２１ 割り込みコントローラ
１２２、１４６、１５２ Ｉ／Ｏインターフェース
１３０ パワーゲートユニット
１３１、１３２ スイッチ回路
１４０ クロック生成回路
１４１ 水晶発振回路
１４２ 発振子
１４３ 水晶振動子
１４５ タイマー回路
１５０ Ｉ／Ｏポート
１５１ コンパレータ
１６１−１６３ バスライン
１６４ データバスライン
１７０−１７６ 接続端子
１８０、１８３−１８７ レジスタ
ＦＮ、ＦＮ１、ＦＮ２ ノード
２００ レジスタ
２０１、２０２ メモリ回路
２０３、２０４、２０７ トランジスタ
２０５ 容量素子
２０６ トランスミッションゲート
２０９ インバータ
２２０−２２４ インバータ
２２６−２２８ トランスミッションゲート
２２９、２３０ ＮＡＮＤ
３００ マイクロコントローラ
３０１ バス
ＢＬ ビット線
ＲＷＬ ワード線
ＷＷＬ ワード線
４００ メモリセル
４０１−４０３ トランジスタ
４０４ 容量素子
４０５ 電源供給線
５１１−５１５、５９１、５９２ 期間
５９６−５９８ 処理
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ ｐウェル
８０３、８０７ 不純物領域
８０４、８０８ 低濃度不純物領域
８０５、８０９ ゲート電極
８０６、８３１ ゲート絶縁膜
８１０−８１３、８１７−８２０、８２２、８２３ 配線
８１６、８２１、８２４、８４４、８４５ 絶縁膜
８３０ 酸化物半導体層
８３２、８３３、８４６ 導電膜
８３４ ゲート電極
８３５、８３６ サイドウォール
８６０−８６２ トランジスタ

Claims (5)

  1. タイマー回路と、
    前記タイマー回路に電気的に接続する第１レジスタと、
    第２レジスタを有するＣＰＵと、
    コントローラと、
    前記タイマー回路、前記第１レジスタ、前記ＣＰＵ、又は前記第２レジスタへの電源供給及び電源遮断の機能を有するパワーゲートユニットと、を有し、
    動作モードとして、第１乃至第３の動作モードを有し、
    前記第１の動作モードは、前記タイマー回路、前記第１レジスタ、前記ＣＰＵ、前記第２レジスタ、及び前記コントローラが、アクティブな状態であり、
    前記第２の動作モードは、前記タイマー回路、前記第１レジスタ、及び前記コントローラが、アクティブな状態であり、
    前記第３の動作モードは、前記コントローラが、アクティブな状態であり、
    前記ＣＰＵの命令により、前記第１の動作モードから前記第２又は第３の動作モードへ移行し、
    前記タイマー回路が出力する第１の割り込み信号が前記コントローラへ入力されることにより、前記第２の動作モードから前記第１の動作モードへ移行し、
    外部からの第２の割り込み信号が前記コントローラへ入力されることにより、前記第３の動作モードから前記第１の動作モードへ移行し、
    前記第１レジスタと前記第２レジスタとは、それぞれ、揮発性の第１メモリと、第１のトランジスタを有する第２メモリと、を有し、
    前記第１のトランジスタのチャネル形成領域は酸化物半導体層を有するマイクロコントローラ。
  2. 請求項１において、
    Ｉ／Ｏポートと、
    前記Ｉ／Ｏポートと電気的に接続する第３レジスタと、
    コンパレータと、
    前記コンパレータと電気的に接続する第４レジスタと、を有し、
    前記Ｉ／Ｏポートと、前記第３レジスタと、前記コンパレータと、前記第４レジスタは、前記第１の動作モードではアクティブな状態であり、前記第２及び前記第３の動作モードでは非アクティブな状態であるマイクロコントローラ。
  3. 請求項１又は請求項２において、
    割り込みコントローラと、
    前記割り込みコントローラと電気的に接続する第５レジスタと、を有し、
    前記割り込みコントローラと前記第５レジスタとは、前記第１の動作モードではアクティブな状態であり、前記第２及び前記第３の動作モードでは非アクティブな状態であるマイクロコントローラ。
  4. 請求項１乃至請求項３のいずれか一において、
    前記タイマー回路は、所定の時間間隔で前記第１の割り込み信号を出力する機能を有するマイクロコントローラ。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の動作モードから前記第２又は前記第３の動作モードに移行する前に、前記第１メモリから前記第２メモリへ、データを退避するマイクロコントローラ。
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