DE4101419A1 - Betriebsspannungs-einstellschaltung fuer eine fet-halbleitereinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Betriebsspannungs- Einstellschaltung für den Betrieb eines Feldeffekttransistors und spezieller auf eine Betriebsspannungs-Einstellschaltung für eine FET-Halbleitereinrichtung, die die von einer externen Stromversor­ gung gelieferte Spannung auf den für einen Feldeffekttransistor benötigten Wert reduziert.

Die Standard-Betriebsspannung einer Speicher- oder logischen Schaltung mit Feldeffekttransistoren war bislang 5 V, da die Be­ triebsspannung von Transistor-Transistor-Logik (TTL) 5 V ist. Dementsprechend haben Stromversorgungsschaltungen mit 5 V den An­ forderungen entsprochen.

Zur Erhöhung der Arbeitsgeschwindigkeit und des Integrationsgrades von Speichern und logischen Schaltungen wurden jedoch Metall-Oxid- Halbleiter-Feldeffekttransistoren (MOSFET) entwickelt, die eine Gatelänge von kleiner als 0,5 µm haben, und LSI-Schaltkreise, in die diese MOSFETs mit kurzer Gatelänge integriert sind, sind in praktischen Gebrauch gekommen. Da eine angemessene Betriebsspan­ nung des MOSFET mit kurzer Gatelänge 3 V ist, muß die Betriebs­ spannung von 5 V auf 3 V herabgesetzt werden.

Fig. 7 ist ein Blockschaltbild, in dem die Verbindung einer exter­ nen Stromversorgung zu einer FET-Halbleitereinrichtung gezeigt ist. Entsprechend der Zeichnung liefert eine externe Stromversor­ gung 1 eine Betriebsspannung von 5 V, die an andere Schaltungen, wie eine Betriebsspannungs-Einstellschaltung 2 und eine CPU, ge­ liefert wird. Die erwähnte Betriebsspannungs-Einstellschaltung 2 reduziert die von der externen Stromversorgung gelieferte Spannung von 5 V auf 3 V, um diese an die FET-Halbleitereinrichtung 3 anzu­ legen. Die FET-Halbleitereinrichtung ist auf einem Substrat 4 ge­ bildet. In den Randbereichen des Substrats 4 sind Stromversor­ gungsanschlüsse 5 und Eingangsanschlüsse 6 zum Datenaustausch mit externen Schaltungen (z. B. einer Zentralverarbeitungseinheit CPU) angeordnet. Es sind Versorgungsleitungen 1 angeordnet, die die er­ wähnten Stromversorgungsanschlüsse 5, die Speicherzellenanordnun­ gen 9, einen Dekoder 8 und Steuerbereiche 7 verbinden. Die Span­ nung von 3 V wird vom Anschluß 5 an die Speicherzellenanordnungen 9, den Dekoder 8 und die Steuerbereiche 7 durch die Versorgungs­ leitungen 1 geliefert. Die Steuerbereiche 7 sind mit den Ein­ /Ausgangsanschlüssen 6 verbunden, und die Steuerbereiche 7 steu­ ern die Ein-/Ausgabe von Daten. Der im zentralen Bereich des Sub­ strates angeordnete Dekoder 8 dekodiert Anweisungen von den Steuerbereichen 7, Daten aus dem Speicher bei einer vorgegebenen Adresse in der Speicherzellenanordnung 9 auszulesen oder dort ein­ zuschreiben. Durch eine separate Betriebsspannungs-Einstellschal­ tung zur Reduzierung der Spannung auf 3 V im Anschluß an die Stromversorgung von 5 V kann die FET-Halbleitereinrichtung bei ei­ ner geeigneten Spannung betrieben werden. Die separate Anordnung einer Betriebsspannungs-Einstellschaltung hat jedoch den Nachteil, daß die Fläche auf der gedruckten Schaltung, auf der die FET-Halb­ leitereinrichtung gebildet ist, vergrößert wird, und das führt zu höheren Kosten. Außerdem ist die Länge der auf dem Substrat 3 an­ geordneten Stromversorgungsleitungen unterschiedlich, so daß die an die Steuerbereiche 7, den Dekoder 8 und die Speicherzellenan­ ordnungen 9 angelegten Spannungen in dieser Anordnung ungleich werden, was eine stabile Arbeitsweise verhindern kann.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Betriebs­ spannungs-Einstellschaltung einer FET-Halbleitereinrichtung an­ zugeben, bei der es nicht erforderlich ist, eine separate Be­ triebsspannungs-Einstellschaltung vorzusehen. In einer MOSFET-Ein­ richtung soll die Betriebsspannung auf die Arbeitsspannung des MOSFET reduziert werden, ohne deren Integrationsgrad zu verrin­ gern. Die Betriebsspannung soll der Arbeitsspannung des MOSFET an­ gepaßt werden, und die für die Spannungsanpassung auf die Be­ triebsspannung in der MOSFET-Einrichtung notwendige Anzahl von Herstellungsschritten soll verringert werden.

Kurz gesagt werden in der vorliegenden Erfindung ein integrierter Schaltkreis, der einen Feldeffekttransistor beinhaltet, ein mit einer externen Stromversorgung zu verbindender Stromversorgungsan­ schluß, und eine Mehrzahl von Spannungsreduzierschaltungen zur Re­ duzierung der über die Stromversorgungsanschlüsse gelieferten Spannung auf die für den Feldeffekttransistor geeignete Arbeits­ spannung auf dem gleichen Substrat gebildet, wobei die Spannungs­ reduzierschaltungen am Rande des integrierten Schaltkreises ver­ teilt werden. In Funktion verringern die in der FET-Einrichtung gebildeten Spannungsreduzierschaltungen die Betriebsspannung auf das für die Arbeit des FET erforderliche Niveau, wenn durch die externe Stromversorgung eine hohe Gleichspannung eingespeist wird, wodurch der Feldeffekttransistor exakt betrieben werden kann. Durch Verteilung einer Mehrzahl von Spannungsreduzierschaltungen um den integrierten Schaltkreis kann verhindert werden, daß die Potentiale in verschiedenen Bereichen infolge von Längenunter­ schieden der Verbindungsleitungen ungleich sind.

Das oben Gesagte und andere Aufgaben, Merkmale, Aspekte und Vor­ teile der vorliegenden Erfindung werden aus ihrer folgenden detai­ lierten Beschreibung in Zusammenhang mit den begleitenden Figuren deutlicher:

Fig. 1 ist ein Blockschaltbild, das eine Ausführungsform einer Betriebsspannungs-Einstellschaltung einer FET-Halbleiter­ einrichtung entsprechend der vorliegenden Erfindung zeigt;

Fig. 2 zeigt eine Verbindung zwischen den Randbereichen der Speicherzellenanordnung und der Spannungsreduzierschal­ tung;

Fig. 3 ist eine Querschnittsdarstellung des durch gestrichelte Linien umgrenzten Bereiches von Fig. 2;

Fig. 4A ist ein Schaltbild eines logischen Schaltkreises als Bei­ spiel einer FET-Halbleitereinrichtung;

Fig. 4B ist das entsprechende Blockschaltbild;

Fig. 5A ist die Querschnittsdarstellung einer anderen Ausfüh­ rungsform;

Fig. 5B ist das Schaltbild davon;

Fig. 6 ist eine Querschnittsdarstellung eines dynamischen RAM als Beispiel einer FET-Halbleitereinrichtung und

Fig. 7 ist ein Blockschaltbild, in dem eine externe Stromversor­ gung mit einer FET-Halbleitereinrichtung verbunden ist.

Fig. 1 ist ein Blockschaltbild, das eine Ausführungsform einer Be­ triebsspannungs-Einstellschaltung einer FET-Halbleitereinrichtung entsprechend der vorliegenden Erfindung zeigt. Wie die Figur zeigt, sind die externe Stromversorgung 1, das Substrat 4, der Stromversorgungsanschluß 5, die Ein-/Ausgangsanschlüsse 6, die Steuerbereiche 7, der Dekoder 8 und die Speicherzellenanordnungen 9 dieselben wie die in Fig. 7. Das Merkmal der vorliegenden Aus­ führungsform ist die verteilte Anordnung von Spannungsreduzier­ schaltungen 10 an der Peripherie der integrierten Schaltungen wie des Steuerbereichs 7, des Dekoders 8, der Speicherzellenanordnung 9 auf dem Substrat 3. Die Spannungsreduzierschaltung 10 verringert die Spannung von 5 V, die durch den Stromversorgungsanschluß 5 ge­ liefert wird, auf etwa 3 V, was die Arbeitsspannung eines MOSFET mit einer Gatelänge von nicht mehr als 0,5 µm ist. Die Spannung (3 V) wird an die Steuerbereiche 7, den Dekoder 8 und die Speicherzellenanordnung 9 angelegt. Die Steuerbereiche 7 steuern den Dekoder 8 und die Speicherzellenanordnung 9 im Ansprechen auf ein Signal von der CPU (nicht gezeigt) oder ähnlichem, und steuern die Ein-/Ausgabe von Daten durch die Ein-/Ausgangsanschlüsse 6. Der Dekoder 8 dekodiert Anweisungen, die durch die Steuerbereiche 7 eingegeben werden, zum Einschreiben von Daten in Speicherzellen vorgegebener Adressen oder zum Auslesen daraus.

Fig. 2 zeigt eine Verbindung zwischen dem Randbereich der Speicherzellenanordnung 9 und der Spannungsreduzierschaltung 10. Wie die Figur zeigt, ist der Stromversorgungsanschluß 5 mit dem Kollektor eines npn-Transistors 10a mittels der Stromversorgungs­ leitung 1 verbunden. Die Basis des Transistors 10a ist mit dem Source des p-MOSFET 10b verbunden. n-MOSFETs 10c sind in Reihen­ schaltung mit dem Source des p-MOSFET 10b verbunden. Damit wird an die Basis des Transistors 10a eine Referenzspannung angelegt, die sich als Produkt aus der Schwellspannung des n-MOSFET mit der An­ zahl der n-MOSFETs 10c ergibt. Der npn-Transistor 10a verringert die Spannung von 5 V etwa auf das Potential der Referenzspannung. Da jedoch die Schwellspannung des Transistors 10a selbst etwa 0,7 V beträgt, sollte die Referenzspannung bei etwa 3,7 V gewählt werden, um eine Ausgangsspannung von 3 V festzulegen. An der Stelle des npn-Transistors 10a kann ein n-MOSFET entstehen. Wenn jedoch ein n-MOSFET verwendet wird, verändert sich die Ausgangs­ spannung nach

in Abhängigkeit von dem von der Last (wie etwa den Speicherzellen) gezogenen Strom. In der Gleichung bezeichnet das Bezugszeichen ID den Drainstrom, β ist µn×C_OX×W/L (worin W die Kanalbreite, L die Kanallänge, µn die Elektronenbeweglichkeit im Kanal und C_OX die Gatekapazität sind), V_G die Gatespannung und V_TH die Schwell­ spannung.

Die Speicherzellen 9a werden durch n-MOSFETs oder ähnliches mit einer Gatelänge von 0,5 µm gebildet, und sie sind mit Schnitt­ punkten der Wortleitungen WL und Bitleitungspaare BL, verbun­ den. Komplementäre MOSFETs 8a und AND-Gatter 8d mit mehreren Ein­ gängen sind Bereiche des Dekoders 8, der auf eine vorgegebene Wortleitung WL ein Schreib- oder Lesesignal ausgibt und damit die Speicherzellen 9a an der Wortleitung WL anspricht. Die angespro­ chene Speicherzelle 9a schreibt Daten vom Bitleitungspaar BL, und gibt Daten auf das Bitleitungspaar BL, aus.

Fig. 3 ist eine Querschnittsdarstellung des durch gestrichelte Li­ nien begrenzten Bereiches von Fig. 2. Im Bild ist als Beispiel ein statischer RAM gezeigt. Wie die Fig. zeigt, sind gleichzeitig mit der Bildung der Speicherzellenanordnung 9 ein npn-Transistor 10a, der p-MOSFET 10b und der n-MOSFET 10c der Spannungsreduzierschal­ tung 10 gebildet. Wenn beispielsweise der n-MOSFET des statischen RAM gebildet wird, wird durch Diffusion in einem Substrat 4 vom N- Typ ein P-Wannenbereich gebildet, in der P-Wanne werden zwei N-Be­ reiche gebildet, und zwischen den N-Bereichen wird eine Gate­ elektrode von 0,5 µm mit dazwischenliegendem Isolator gebildet. Für einen p-MOSFET werden in dem N-Substrat zwei P-Bereiche gebil­ det, und die Gateelektrode ist zwischen den P-Bereichen angeord­ net. Gleichzeitig mit der Bildung der P-Wanne wird ein P-Wannenbe­ reich durch Diffusion gebildet, um den npn-Transistor 10a zu bil­ den, und gleichzeitig mit den N-Bereichen (source, drain) wird ein Emitterbereich gebildet. Der Basisbereich wird gleichzeitig mit dem P-Bereich des p-MOSFET gebildet. Das N-Substrat 3 wird als Kollektor verwendet. Der p-MOSFET 10b und der n-MOSFET 10c können gleichzeitig mit dem komplementären Metall-Oxid-Halbleiter C-MOS 8a gebildet werden. Um gegenseitige Beeinflussung zwischen dem npn-Transistor 10a und dem C-MOS 8a und dem p-MOSFET 10b zu ver­ meiden, sind zwischen dem Transistor 10a und dem C-MOS 8a und zwi­ schen dem Transistor 10a und dem p-MOSFET 10b N⁺-Schutzstreifen vorgesehen. Der Schutzstreifen hat einen gewissen Abstand d vom C- MOS 8a und vom p-MOSFET 10b. Wie oben beschrieben, können der npn- Transistor 10a, der p-MOSFET 10b und der n-MOSFET 10c parallel mit der Bildung der Speicherzellen 9 gebildet werden. Da die Span­ nungsreduzierschaltungen 10 verteilt angeordnet sind, kann die Länge der Verbindungsleitungen gleich gemacht werden, wodurch zur Verhinderung möglicher Funktionsprobleme die an verschiedene Be­ reiche, wie die Steuerbereiche 7, den Dekoder 8 und die Speicher­ zellen 9 angelegten Versorgungsspannungen gleich gemacht werden. Außerdem ist es nicht nötig, die Fläche des Substrates 4 zur Aus­ bildung des Transistors 10a in Randbereichen um die Speicherzellen 9 zu vergrößern.

Fig. 4A ist das Schaltbild einer logischen Schaltung als Beispiel der FET-Halbleitereinrichtung, und Fig. 4B ist das dazugehörige Blockschaltbild. Entsprechend den Figuren enthält die logische Schaltung 11 einen p-MOSFET, einen n-MOSFET und einen C-MOS, der einen p-MOSFET und n-MOSFET einschließt, die alle eine Gatelänge von nicht mehr als 0,5 µm haben. Die Spannungsreduzierschaltung 10 wird auf dem gleichen Substrat durch die gleichen Herstellungs­ schritte wie die p-MOSFETs und die n-MOSFETs der logischen Schal­ tung 11 gebildet. Ein (nicht gezeigter) Schutzstreifen ist zwi­ schen der logischen Schaltung 11 und der Spannungsreduzierschal­ tung 10 angeordnet, und der Schutzstreifen und die logische Schal­ tung 11 haben einen Abstand d, der klein genug ist, um den Inte­ grationsgrad nicht zu beeinflussen. Obwohl in der Figur nur eine logische Schaltung gezeigt ist, kann auf dem Substrat eine Mehr­ zahl von logischen Schaltungen ausgebildet werden, und die Span­ nungsreduzierschaltungen 10 werden um die Mehrzahl von logischen Schaltungen 11 verteilt.

Fig. 5A ist die Querschnittsdarstellung einer anderen Ausführungs­ form, und Fig. 5B ist das dazugehörige Schaltbild. Diese Ausfüh­ rungsform unterscheidet sich von der von Fig. 1 darin, daß die Transistoren 10a1, 10a2 und 10a3 eine Darlington-Schaltung bilden. Die drei Stufen der Transistoren 10a1, 10a2 und 10a3 werden gleichzeitig mit der Bildung der Speicherzellenanordnung 9 und der logischen Schaltung 11 gebildet - ebenso wie in der oben darge­ stellten Ausführungsform. Durch eine Mehrzahl von Transistorstufen kann die Stromaufnahme erhöht werden, und die MOSFETs können mit stabiler Spannung betrieben werden. Da eine dreistufige Darling­ ton-Schaltung verwendet wird, wird die Referenzspannung in Anbe­ tracht des Spannungsabfalls von 0,7×3 V um 0,7×3 V höher ge­ wählt. Obgleich in der dargestellten Ausführungsform eine Darling­ ton-Schaltung mit drei Stufen gezeigt ist, kann auch eine Darling­ ton-Schaltung mit zwei Stufen oder vier oder mehr Stufen verwendet werden.

Fig. 6 ist eine Querschnittsdarstellung, die als Beispiel einer FET-Halbleitereinrichtung einen dynamischen RAM zeigt. Wie die Ab­ bildung zeigt, wird im Falle eines dynamischen RAM bei Bildung ei­ nes p-MOSFET durch Diffusion in einem P-Substrat eine N-Wanne ge­ bildet, in dem N-Wannenbereich werden P-Bereiche gebildet, die Drain und Source werden sollen, und auf dem Kanal wird eine Gate­ elektrode angeordnet. In der N-Wanne wird ein P⁻-Bereich mit ver­ ringerter Verunreinigungskonzentration durch Diffusion gebildet, und im P⁻-Bereich wird als Kollektor ein N-Bereich ausgebildet. Im Unterschied zur oben beschriebenen Bildung eines statischen RAM ist der Schritt der Ausbildung des P⁻-Bereiches zur Ausbildung des npn-Transistors 10a hinzugefügt. Mit dem eben beschriebenen Verfahren kann im dynamischen RAM der Transistor 10a der Span­ nungsreduzierschaltung 10 gebildet werden.

Wie oben beschrieben, werden in der vorliegenden Erfindung die Spannungsreduzierschaltungen gleichzeitig mit den Speicherschal­ tungen und logischen Schaltungen aus FET-Transistoren auf dem gleichen Substrat gebildet, wodurch sich das Vorsehen einer sepa­ raten Betriebsspannungs-Einstellschaltung zum Betrieb der Feld­ effekttransistoren überflüssig macht. Es ist nicht nötig, wie in einem herkömmlichen Gerät die gedruckte Schaltung zu vergrößern, die Kosten können gesenkt werden. Durch geeignete Verteilung der Spannungsreduzierschaltungen kann die Länge der Verbindungen zwi­ schen den Spannungsreduzierschaltungen und den Verbrauchern etwa gleich gemacht werden, was Spannungsabfälle infolge unterschiedli­ cher Länge der Verbindungen verhindert und damit eine stabile Ar­ beitsweise der Feldeffekttransistoren sichert.

Claims (6)

1. Betriebsspannungs-Einstellschaltung für eine FET-Halbleiter­ einrichtung, die auf einem Substrat (4) enthält:
mindestens eine integrierte Schaltung (7, 8, 9; 11) mit einem Feldeffekttransistor (FET),
einen mit einer externen Stromversorgung verbundenen Stromversor­ gungsanschluß (5) und
eine Mehrzahl von Spannungsreduziereinrichtungen (10) zur Reduzie­ rung der über den Stromversorgungsanschluß gelieferten Betriebs­ spannung auf die für einen Feldeffekttransistor erforderliche Ar­ beitsspannung, wobei die Spannungsreduziereinrichtungen räumlich um die integrierten Schaltungen verteilt angeordnet sind.

2. Betriebsspannungs-Einstellschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebsspannungs-Einstellschaltung einen zwischen dem Stromversorgungsanschluß (5) und der integrierten Halbleiterschaltung in Reihe geschalteten bipolaren Transistor (10a) und eine Referenzspannungs-Einstellschaltung (10b, 10c) ent­ hält, die an den Steuereingang des bipolaren Transistors eine Re­ ferenzspannung anlegt.

3. Betriebsspannungs-Einstellschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat vom N-Typ ist und ein gleichzeitig mit dem FET gebildeter P- bzw. N-Bereich als Basis bzw. Emitter des bipolaren Transistors (10a) dienen.

4. Betriebsspannungs-Einstellschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat vom P-Typ ist, darin zugleich mit der Bildung eines p-MOSFET (10b) eine N-Wanne gebil­ det ist, durch Diffusion ein P⁻-Bereich nach der Bildung der N- Wanne zur Bildung der Basis des bipolaren Transistors gebildet ist, und in diesem P⁻-Bereich zugleich mit der Bildung eines n- MOSFET (10c) ein N-Bereich zur Schaffung des Kollektors des bipo­ laren Transistors gebildet ist.

5. Betriebsspannungs-Einstellschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Referenzspannungs-Einstell­ schaltung (10b, 10c) mindestens einen gleichzeitig mit der Bildung der integrierten Halbleiterschaltung gebildeten MOSFET enthält.

6. Betriebsspannungs-Einstellschaltung nach Anspruch 3 oder 5, dadurch gekennzeichnet, daß die Betriebsspannungs-Einstellschal­ tung einen zwischen einem npn-Transistor (10a) und einem p-MOSFET (10b) gebildeten N⁺-Schutzstreifen enthält.