JP3392696B2 - 電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置 - Google Patents
電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、差動入力電圧の差
に応じた電圧を出力する電圧減算回路などを対象とし、
特に半導体基板上に形成可能な回路構成を有するものを
対象とする。
に応じた電圧を出力する電圧減算回路などを対象とし、
特に半導体基板上に形成可能な回路構成を有するものを
対象とする。
【０００２】
【従来の技術】ある物理量を目標値と比較し、その差が
所定値以下になるように制御することは自動制御システ
ムの基本的な機能である。この機能を電気的に実現する
場合は、物理量を電圧に置き換えて、この電圧を目標と
する電圧と比較して電圧差が所定値以下になるような制
御を行う。ここで、２つの電圧の比較は、２つの電圧差
を求めることと等価であり、電圧差を求めるには電圧減
算回路が必要になる。
所定値以下になるように制御することは自動制御システ
ムの基本的な機能である。この機能を電気的に実現する
場合は、物理量を電圧に置き換えて、この電圧を目標と
する電圧と比較して電圧差が所定値以下になるような制
御を行う。ここで、２つの電圧の比較は、２つの電圧差
を求めることと等価であり、電圧差を求めるには電圧減
算回路が必要になる。
【０００３】図１２は従来の電圧減算回路の構成を示す
回路図である。オペアンプＯＰの反転入力端子には、第
１の入力電圧ＶA1と第４の入力電圧ＶB2とがそれぞれ抵
抗２１，２２を介して入力され、非反転入力端子には、
第２の入力電圧ＶA2と第３の入力電圧ＶB1とがそれぞれ
抵抗２３，２４を介して入力される。また、オペアンプ
ＯＰの反転入力端子と出力端子との間には抵抗２５が接
続され、オペアンプＯＰの非反転入力端子と接地端子間
には抵抗２６が接続されている。
回路図である。オペアンプＯＰの反転入力端子には、第
１の入力電圧ＶA1と第４の入力電圧ＶB2とがそれぞれ抵
抗２１，２２を介して入力され、非反転入力端子には、
第２の入力電圧ＶA2と第３の入力電圧ＶB1とがそれぞれ
抵抗２３，２４を介して入力される。また、オペアンプ
ＯＰの反転入力端子と出力端子との間には抵抗２５が接
続され、オペアンプＯＰの非反転入力端子と接地端子間
には抵抗２６が接続されている。
【０００４】ここで、抵抗２１〜２４の抵抗値がすべて
等しく（抵抗値をＲ1 とする）、抵抗２５，２６の抵抗
値が等しい（抵抗値をＲ2 とする）とすると、オペアン
プＯＰの出力電圧ＶO は（１）式で表される。
等しく（抵抗値をＲ1 とする）、抵抗２５，２６の抵抗
値が等しい（抵抗値をＲ2 とする）とすると、オペアン
プＯＰの出力電圧ＶO は（１）式で表される。
【０００５】
【数１】
（１）式に示すように、オペアンプＯＰからは、第１お
よび第２の入力電圧の差分電圧（ＶA1−ＶA2）と、第３
および第４の入力電圧の差分電圧（ＶB1−ＶB2）との差
に比例する電圧が出力される。
よび第２の入力電圧の差分電圧（ＶA1−ＶA2）と、第３
および第４の入力電圧の差分電圧（ＶB1−ＶB2）との差
に比例する電圧が出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、図１２
に示す従来の電圧減算回路は、抵抗２１〜２６を備えて
いるために集積回路化が難しいという問題がある。すな
わち、集積回路では一般に、ポリシリコン層や拡散層を
利用して抵抗を形成するため、高抵抗を形成するのがプ
ロセス的に大変難しい。また、図１２の回路には入力電
流が流れるため、高入力抵抗が要求される回路ブロック
には使用できない。さらに、オペアンプを使用している
ため、オペアンプの特性（例えば、入力オフセット電圧
や応答速度など）の影響を受けてしまう。
に示す従来の電圧減算回路は、抵抗２１〜２６を備えて
いるために集積回路化が難しいという問題がある。すな
わち、集積回路では一般に、ポリシリコン層や拡散層を
利用して抵抗を形成するため、高抵抗を形成するのがプ
ロセス的に大変難しい。また、図１２の回路には入力電
流が流れるため、高入力抵抗が要求される回路ブロック
には使用できない。さらに、オペアンプを使用している
ため、オペアンプの特性（例えば、入力オフセット電圧
や応答速度など）の影響を受けてしまう。
【０００７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、抵抗を必要とせず、高入力イ
ンピーダンスで高精度かつ高周波での使用が可能でプロ
セスの影響を受けることもない電圧減算回路、電圧増幅
回路、電圧分圧回路および半導体集積回路装置を提供す
ることにある。
ものであり、その目的は、抵抗を必要とせず、高入力イ
ンピーダンスで高精度かつ高周波での使用が可能でプロ
セスの影響を受けることもない電圧減算回路、電圧増幅
回路、電圧分圧回路および半導体集積回路装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、第１および第２の入力電圧
の差である第１の差動入力電圧と、第３および第４の入
力電圧の差である第２の差動入力電圧との差電圧に応じ
た電圧を出力する電圧減算回路において、第１の定電流
源と、一端が所定の電圧レベルの端子に接続され、電気
的特性の揃った第１および第２のＭＯＳトランジスタ
と、一端が前記第１の定電流源に接続され、電気的特性
の揃った第３および第４のＭＯＳトランジスタとを備
え、前記第１および第３のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
おいて、直列に接続され、前記第２および第４のＭＯＳ
トランジスタは、前記所定の電圧レベルの端子と前記第
１の定電流源との間において、直列に接続され、前記第
１および第２のＭＯＳトランジスタのゲート端子間には
前記第１の差動入力電圧が印加され、前記第３および第
４のＭＯＳトランジスタのゲート端子間には前記第２の
差動入力電圧が印加され、前記第１および第３のＭＯＳ
トランジスタの接続点と、前記第２および第４のＭＯＳ
トランジスタの接続点とから、前記第１の差動入力電圧
と、前記第２の差動入力電圧に比例する電圧との差電圧
を出力する。
ために、請求項１の発明は、第１および第２の入力電圧
の差である第１の差動入力電圧と、第３および第４の入
力電圧の差である第２の差動入力電圧との差電圧に応じ
た電圧を出力する電圧減算回路において、第１の定電流
源と、一端が所定の電圧レベルの端子に接続され、電気
的特性の揃った第１および第２のＭＯＳトランジスタ
と、一端が前記第１の定電流源に接続され、電気的特性
の揃った第３および第４のＭＯＳトランジスタとを備
え、前記第１および第３のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
おいて、直列に接続され、前記第２および第４のＭＯＳ
トランジスタは、前記所定の電圧レベルの端子と前記第
１の定電流源との間において、直列に接続され、前記第
１および第２のＭＯＳトランジスタのゲート端子間には
前記第１の差動入力電圧が印加され、前記第３および第
４のＭＯＳトランジスタのゲート端子間には前記第２の
差動入力電圧が印加され、前記第１および第３のＭＯＳ
トランジスタの接続点と、前記第２および第４のＭＯＳ
トランジスタの接続点とから、前記第１の差動入力電圧
と、前記第２の差動入力電圧に比例する電圧との差電圧
を出力する。
【０００９】請求項２の発明は、請求項１に記載の電圧
減算回路において、前記第１のＭＯＳトランジスタのソ
ース電極をその基板電極と導通させ、前記第２のＭＯＳ
トランジスタのソース電極をその基板電極と導通させ
る。
減算回路において、前記第１のＭＯＳトランジスタのソ
ース電極をその基板電極と導通させ、前記第２のＭＯＳ
トランジスタのソース電極をその基板電極と導通させ
る。
【００１０】請求項３の発明は、第１および第２の入力
電圧の差である第１の差動入力電圧と、第３および第４
の入力電圧の差である第２の差動入力電圧との差電圧に
応じた電圧を出力する電圧減算回路において、第１の定
電流源と、一端が所定の電圧レベルの端子に接続され、
電気的特性の揃った第１および第２のＭＯＳトランジス
タと、一端が第１の定電流源に接続され、電気的特性の
揃った第３および第４のＭＯＳトランジスタと、前記第
１および第２の入力電圧の電圧レベルを同一比率で変化
させることにより、前記第１の差動入力電圧を第３の差
動入力電圧に変換する電圧変換回路とを備え、前記第１
および第３のＭＯＳトランジスタは、前記所定の電圧レ
ベルの端子と前記第１の定電流源との間に直列に接続さ
れ、前記第２および第４のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
直列に接続され、前記第１および第２のＭＯＳトランジ
スタのゲート端子間には前記第３の差動入力電圧が印加
され、前記第３および第４のＭＯＳトランジスタのゲー
ト端子間には前記第２の差動入力電圧が印加され、前記
第１および第３のＭＯＳトランジスタの接続点と、前記
第２および第４のＭＯＳトランジスタの接続点とから、
前記第１の差動入力電圧と前記第２の差動入力電圧に比
例する電圧との差電圧を出力する。
電圧の差である第１の差動入力電圧と、第３および第４
の入力電圧の差である第２の差動入力電圧との差電圧に
応じた電圧を出力する電圧減算回路において、第１の定
電流源と、一端が所定の電圧レベルの端子に接続され、
電気的特性の揃った第１および第２のＭＯＳトランジス
タと、一端が第１の定電流源に接続され、電気的特性の
揃った第３および第４のＭＯＳトランジスタと、前記第
１および第２の入力電圧の電圧レベルを同一比率で変化
させることにより、前記第１の差動入力電圧を第３の差
動入力電圧に変換する電圧変換回路とを備え、前記第１
および第３のＭＯＳトランジスタは、前記所定の電圧レ
ベルの端子と前記第１の定電流源との間に直列に接続さ
れ、前記第２および第４のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
直列に接続され、前記第１および第２のＭＯＳトランジ
スタのゲート端子間には前記第３の差動入力電圧が印加
され、前記第３および第４のＭＯＳトランジスタのゲー
ト端子間には前記第２の差動入力電圧が印加され、前記
第１および第３のＭＯＳトランジスタの接続点と、前記
第２および第４のＭＯＳトランジスタの接続点とから、
前記第１の差動入力電圧と前記第２の差動入力電圧に比
例する電圧との差電圧を出力する。
【００１１】請求項４の発明は、請求項３に記載の電圧
減算回路において、前記第１〜第４のＭＯＳトランジス
タはＮＭＯＳトランジスタであり、前記電圧変換回路
は、前記第１および第２のＭＯＳトランジスタのゲート
端子に印加される電圧が前記第３および第４のＭＯＳト
ランジスタのゲート端子に印加される電圧よりも高くな
るように電圧変換を行う。
減算回路において、前記第１〜第４のＭＯＳトランジス
タはＮＭＯＳトランジスタであり、前記電圧変換回路
は、前記第１および第２のＭＯＳトランジスタのゲート
端子に印加される電圧が前記第３および第４のＭＯＳト
ランジスタのゲート端子に印加される電圧よりも高くな
るように電圧変換を行う。
【００１２】請求項５の発明は、請求項３に記載の電圧
減算回路において、前記第１〜第４のＭＯＳトランジス
タはＰＭＯＳトランジスタであり、前記電圧変換回路
は、前記第１および第２のＭＯＳトランジスタのゲート
端子に印加される電圧が前記第３および第４のＭＯＳト
ランジスタのゲート端子に印加される電圧よりも低くな
るように電圧変換を行う。
減算回路において、前記第１〜第４のＭＯＳトランジス
タはＰＭＯＳトランジスタであり、前記電圧変換回路
は、前記第１および第２のＭＯＳトランジスタのゲート
端子に印加される電圧が前記第３および第４のＭＯＳト
ランジスタのゲート端子に印加される電圧よりも低くな
るように電圧変換を行う。
【００１３】請求項６の発明は、請求項３〜５のいずれ
かに記載の電圧減算回路において、前記電圧変換回路
は、第２の定電流源と、一端が所定の電圧レベルの端子
に接続され、電気的特性の揃った第５および第６のＭＯ
Ｓトランジスタと、一端が前記第２の定電流源に接続さ
れ、電気的特性の揃った第７および第８のＭＯＳトラン
ジスタとを備え、前記第５および第７のＭＯＳトランジ
スタは、前記所定の電圧レベルの端子と前記第２の定電
流源との間に直列に接続され、前記第６および第８のＭ
ＯＳトランジスタは、前記所定の電圧レベルの端子と前
記第２の定電流源との間に直列に接続され、前記第５お
よび第６のＭＯＳトランジスタのゲート端子は前記所定
の電圧レベルに設定され、前記第７および第８のＭＯＳ
トランジスタのゲート端子間には前記第１の差動入力電
圧が印加され、前記第５および第７のＭＯＳトランジス
タの接続点と、前記第６および第８のＭＯＳトランジス
タの接続点とから前記第３の差動入力電圧を出力する。
かに記載の電圧減算回路において、前記電圧変換回路
は、第２の定電流源と、一端が所定の電圧レベルの端子
に接続され、電気的特性の揃った第５および第６のＭＯ
Ｓトランジスタと、一端が前記第２の定電流源に接続さ
れ、電気的特性の揃った第７および第８のＭＯＳトラン
ジスタとを備え、前記第５および第７のＭＯＳトランジ
スタは、前記所定の電圧レベルの端子と前記第２の定電
流源との間に直列に接続され、前記第６および第８のＭ
ＯＳトランジスタは、前記所定の電圧レベルの端子と前
記第２の定電流源との間に直列に接続され、前記第５お
よび第６のＭＯＳトランジスタのゲート端子は前記所定
の電圧レベルに設定され、前記第７および第８のＭＯＳ
トランジスタのゲート端子間には前記第１の差動入力電
圧が印加され、前記第５および第７のＭＯＳトランジス
タの接続点と、前記第６および第８のＭＯＳトランジス
タの接続点とから前記第３の差動入力電圧を出力する。
【００１４】請求項７の発明は、請求項６に記載の電圧
減算回路において、前記第５のＭＯＳトランジスタのソ
ース電極をその基板電極と導通させ、前記第６のＭＯＳ
トランジスタのソース電極をその基板電極と導通させ
る。
減算回路において、前記第５のＭＯＳトランジスタのソ
ース電極をその基板電極と導通させ、前記第６のＭＯＳ
トランジスタのソース電極をその基板電極と導通させ
る。
【００１５】請求項８の発明は、請求項１〜７のいずれ
かに記載の電圧減算回路において、前記第２の差動入力
電圧は、前記第１の差動入力電圧の位相を反転した電圧
である。
かに記載の電圧減算回路において、前記第２の差動入力
電圧は、前記第１の差動入力電圧の位相を反転した電圧
である。
【００１６】請求項９の発明は、２種類の入力電圧の差
である差動入力電圧を第１および第２の抵抗比に応じた
増幅率で増幅して出力する電圧増幅回路において、差動
増幅器と、前記第１および第２の抵抗の抵抗比に基づい
て、前記差動増幅器の出力電圧以下で所定の基準電圧以
上の分圧電圧を出力する抵抗分圧回路と、第１の定電流
源と、一端が所定の電圧レベルの端子に接続され、電気
的特性の揃った第１および第２のＭＯＳトランジスタ
と、一端が前記第１の定電流源に接続され、電気的特性
の揃った第３および第４のＭＯＳトランジスタとを備
え、前記第１および第３のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
直列に接続され、前記第２および第４のＭＯＳトランジ
スタは、前記所定の電圧レベルの端子と前記第１の定電
流源との間に直列に接続され、前記差動増幅器の反転入
力端子には、前記第１および第３のＭＯＳトランジスタ
の接続点の電圧が入力され、前記差動増幅器の非反転入
力端子には、前記第２および第４のＭＯＳトランジスタ
の接続点の電圧が入力され、前記第１および第２のＭＯ
Ｓトランジスタのゲート端子間には、前記差動入力電圧
が入力され、前記第３および第４のＭＯＳトランジスタ
の一方のゲート端子には前記基準電圧が入力され、他方
のゲート端子には前記抵抗分圧回路の出力が入力され、
前記差動増幅器は、前記差動入力電圧を前記第１および
第２の抵抗の抵抗比に応じた増幅率で増幅した電圧を出
力する。
である差動入力電圧を第１および第２の抵抗比に応じた
増幅率で増幅して出力する電圧増幅回路において、差動
増幅器と、前記第１および第２の抵抗の抵抗比に基づい
て、前記差動増幅器の出力電圧以下で所定の基準電圧以
上の分圧電圧を出力する抵抗分圧回路と、第１の定電流
源と、一端が所定の電圧レベルの端子に接続され、電気
的特性の揃った第１および第２のＭＯＳトランジスタ
と、一端が前記第１の定電流源に接続され、電気的特性
の揃った第３および第４のＭＯＳトランジスタとを備
え、前記第１および第３のＭＯＳトランジスタは、前記
所定の電圧レベルの端子と前記第１の定電流源との間に
直列に接続され、前記第２および第４のＭＯＳトランジ
スタは、前記所定の電圧レベルの端子と前記第１の定電
流源との間に直列に接続され、前記差動増幅器の反転入
力端子には、前記第１および第３のＭＯＳトランジスタ
の接続点の電圧が入力され、前記差動増幅器の非反転入
力端子には、前記第２および第４のＭＯＳトランジスタ
の接続点の電圧が入力され、前記第１および第２のＭＯ
Ｓトランジスタのゲート端子間には、前記差動入力電圧
が入力され、前記第３および第４のＭＯＳトランジスタ
の一方のゲート端子には前記基準電圧が入力され、他方
のゲート端子には前記抵抗分圧回路の出力が入力され、
前記差動増幅器は、前記差動入力電圧を前記第１および
第２の抵抗の抵抗比に応じた増幅率で増幅した電圧を出
力する。
【００１７】請求項１０の発明は、請求項１〜７のいず
れかに記載の電圧減算回路を備えた電圧分圧回路におい
て、複数の前記電圧減算回路を直列に接続して、最終段
の前記電圧減算回路の出力を初段の前記電圧減算回路の
入力側に帰還させる電圧分圧回路であって、最終段を除
く前記電圧減算回路のそれぞれには、前段の前記電圧減
算回路の出力が前記第１の差動入力電圧として入力され
るとともに、その電圧の位相を反転した電圧が前記第２
の差動入力電圧として入力され、最終段の前記電圧減算
回路には、所定の差動入力電圧が前記第１の差動入力電
圧として入力されるとともに、前段の前記電圧減算回路
の出力が前記第２の差動入力電圧として入力され、最終
段の前記電圧減算回路は、前記所定の差動入力電圧の電
圧振幅を前記電圧減算回路の接続段数に応じて小さくし
た電圧を出力する。
れかに記載の電圧減算回路を備えた電圧分圧回路におい
て、複数の前記電圧減算回路を直列に接続して、最終段
の前記電圧減算回路の出力を初段の前記電圧減算回路の
入力側に帰還させる電圧分圧回路であって、最終段を除
く前記電圧減算回路のそれぞれには、前段の前記電圧減
算回路の出力が前記第１の差動入力電圧として入力され
るとともに、その電圧の位相を反転した電圧が前記第２
の差動入力電圧として入力され、最終段の前記電圧減算
回路には、所定の差動入力電圧が前記第１の差動入力電
圧として入力されるとともに、前段の前記電圧減算回路
の出力が前記第２の差動入力電圧として入力され、最終
段の前記電圧減算回路は、前記所定の差動入力電圧の電
圧振幅を前記電圧減算回路の接続段数に応じて小さくし
た電圧を出力する。
【００１８】請求項１１の発明は、請求項１〜８のいず
れかに記載の電圧減算回路を備えた半導体集積回路装置
において、半導体基板上に前記電圧減算回路を形成す
る。
れかに記載の電圧減算回路を備えた半導体集積回路装置
において、半導体基板上に前記電圧減算回路を形成す
る。
【００１９】請求項１２の発明は、請求項９に記載の電
圧増幅回路を備えた半導体集積回路装置において、半導
体基板上に前記電圧増幅回路を形成する。
圧増幅回路を備えた半導体集積回路装置において、半導
体基板上に前記電圧増幅回路を形成する。
【００２０】請求項１３の発明は、請求項１０に記載の
電圧分圧回路を備えた半導体集積回路装置において、半
導体基板上に前記電圧分圧回路を形成する。
電圧分圧回路を備えた半導体集積回路装置において、半
導体基板上に前記電圧分圧回路を形成する。
【００２１】請求項１の発明を、例えば図１に対応づけ
て説明すると、「第１および第２のＭＯＳトランジス
タ」はＮＭＯＳトランジスタＭ1 ，Ｍ2 に、「第３およ
び第４のＭＯＳトランジスタ」はＮＭＯＳトランジスタ
Ｍ3 ，Ｍ4 に、「第１の定電流源」は定電流源１に、そ
れぞれ対応する。
て説明すると、「第１および第２のＭＯＳトランジス
タ」はＮＭＯＳトランジスタＭ1 ，Ｍ2 に、「第３およ
び第４のＭＯＳトランジスタ」はＮＭＯＳトランジスタ
Ｍ3 ，Ｍ4 に、「第１の定電流源」は定電流源１に、そ
れぞれ対応する。
【００２２】請求項２の発明を、例えば図２に対応づけ
て説明すると、「第１のＭＯＳトランジスタ」はＮＭＯ
ＳトランジスタＭ1 に、「第２のＭＯＳトランジスタ」
はＮＭＯＳトランジスタＭ2 に、それぞれ対応する。
て説明すると、「第１のＭＯＳトランジスタ」はＮＭＯ
ＳトランジスタＭ1 に、「第２のＭＯＳトランジスタ」
はＮＭＯＳトランジスタＭ2 に、それぞれ対応する。
【００２３】請求項３の発明を、例えば図３に対応づけ
て説明すると、「電圧変換回路」は電圧変換器１１に対
応する。
て説明すると、「電圧変換回路」は電圧変換器１１に対
応する。
【００２４】請求項６の発明を、例えば図５に対応づけ
て説明すると、「第２の定電流源」は定電流源４に、
「第５および第６のＭＯＳトランジスタ」はＮＭＯＳト
ランジスタＭ5 ，Ｍ6 に、「第７および第８のＭＯＳト
ランジスタ」はＮＭＯＳトランジスタＭ7 ，Ｍ8 に、そ
れぞれ対応する。
て説明すると、「第２の定電流源」は定電流源４に、
「第５および第６のＭＯＳトランジスタ」はＮＭＯＳト
ランジスタＭ5 ，Ｍ6 に、「第７および第８のＭＯＳト
ランジスタ」はＮＭＯＳトランジスタＭ7 ，Ｍ8 に、そ
れぞれ対応する。
【００２５】請求項８の発明は、例えば図８に対応す
る。
る。
【００２６】請求項９の発明を、例えば図７に対応づけ
て説明すると、「差動増幅器」はオペアンプＯＰ1 に、
「抵抗分圧回路」は抵抗Ｒ1 ，Ｒ2 に、「第１および第
２のＭＯＳトランジスタ」はＮＭＯＳトランジスタＭ1
，Ｍ2 に、「第３および第４のＭＯＳトランジスタ」
はＮＭＯＳトランジスタＭ3 ，Ｍ4 に、それぞれ対応す
る。
て説明すると、「差動増幅器」はオペアンプＯＰ1 に、
「抵抗分圧回路」は抵抗Ｒ1 ，Ｒ2 に、「第１および第
２のＭＯＳトランジスタ」はＮＭＯＳトランジスタＭ1
，Ｍ2 に、「第３および第４のＭＯＳトランジスタ」
はＮＭＯＳトランジスタＭ3 ，Ｍ4 に、それぞれ対応す
る。
【００２７】請求項１０の発明を、例えば図９に対応づ
けて説明すると、「最終段を除く電圧減算回路」は電圧
増幅回路１３に、「最終段の電圧減算回路」は電圧減算
器１２に、それぞれ対応する。
けて説明すると、「最終段を除く電圧減算回路」は電圧
増幅回路１３に、「最終段の電圧減算回路」は電圧減算
器１２に、それぞれ対応する。
【００２８】
【発明の実施の形態】以下、本発明を適用した電圧減算
回路、電圧増幅回路および電圧分圧回路について、図面
を参照しながら具体的に説明する。
回路、電圧増幅回路および電圧分圧回路について、図面
を参照しながら具体的に説明する。
【００２９】［第１の実施形態］第１の実施形態は、２
組のトランジスタ対と定電流源とで電圧減算回路を構成
し、各トランジスタ対に入力された差動入力電圧の差に
応じた電圧を、各トランジスタ対の接続点から出力する
ものである。
組のトランジスタ対と定電流源とで電圧減算回路を構成
し、各トランジスタ対に入力された差動入力電圧の差に
応じた電圧を、各トランジスタ対の接続点から出力する
ものである。
【００３０】図１は電圧減算回路の第１の実施形態の構
成を示す回路図である。図１に示す電圧減算回路は、定
電流源１と、一端が電源電圧端子ＶDDに接続された第１
のトランジスタ対２と、一端が定電流源１に接続された
第２のトランジスタ対３とを備える。
成を示す回路図である。図１に示す電圧減算回路は、定
電流源１と、一端が電源電圧端子ＶDDに接続された第１
のトランジスタ対２と、一端が定電流源１に接続された
第２のトランジスタ対３とを備える。
【００３１】第１のトランジスタ対２はＮＭＯＳトラン
ジスタＭ1 ，Ｍ2 で構成され、第２のトランジスタ対３
はＮＭＯＳトランジスタＭ3 ，Ｍ4 で構成される。ＮＭ
ＯＳトランジスタＭ1 ，Ｍ2 は互いに電気的特性が揃っ
ており、ＮＭＯＳトランジスタＭ3 ，Ｍ4 も互いに電気
的特性が揃っている。また、すべてのＮＭＯＳトランジ
スタＭ1 〜Ｍ4 は５極管領域（飽和領域）で動作してい
るものとする。
ジスタＭ1 ，Ｍ2 で構成され、第２のトランジスタ対３
はＮＭＯＳトランジスタＭ3 ，Ｍ4 で構成される。ＮＭ
ＯＳトランジスタＭ1 ，Ｍ2 は互いに電気的特性が揃っ
ており、ＮＭＯＳトランジスタＭ3 ，Ｍ4 も互いに電気
的特性が揃っている。また、すべてのＮＭＯＳトランジ
スタＭ1 〜Ｍ4 は５極管領域（飽和領域）で動作してい
るものとする。
【００３２】第１のトランジスタ対２と第２のトランジ
スタ対３を接続する接続線Ｌ1 ，Ｌ2 に出力端子が接続
されている。図１では、出力端子の電圧をそれぞれＶ1
，Ｖ2 とし、定電流源１の一端の電圧をＶ3 とし、Ｎ
ＭＯＳトランジスタＭ1 〜Ｍ4のゲート端子に印加する
電圧をそれぞれＶA1，ＶA2，ＶB1，ＶB2としている。
スタ対３を接続する接続線Ｌ1 ，Ｌ2 に出力端子が接続
されている。図１では、出力端子の電圧をそれぞれＶ1
，Ｖ2 とし、定電流源１の一端の電圧をＶ3 とし、Ｎ
ＭＯＳトランジスタＭ1 〜Ｍ4のゲート端子に印加する
電圧をそれぞれＶA1，ＶA2，ＶB1，ＶB2としている。
【００３３】また、以下では、ＮＭＯＳトランジスタＭ
1 ，Ｍ2 のゲート端子電圧の差（ＶA1−ＶA2）を第１の
差動入力電圧と呼び、ＮＭＯＳトランジスタＭ3 ，Ｍ4
のゲート端子電圧の差（ＶB1−ＶB2）を第２の差動入力
電圧と呼ぶ。
1 ，Ｍ2 のゲート端子電圧の差（ＶA1−ＶA2）を第１の
差動入力電圧と呼び、ＮＭＯＳトランジスタＭ3 ，Ｍ4
のゲート端子電圧の差（ＶB1−ＶB2）を第２の差動入力
電圧と呼ぶ。
【００３４】図１のＮＭＯＳトランジスタＭ1 ，Ｍ3 の
ドレイン−ソース間に流れる電流Ｉ1 ，Ｉ3 はそれぞれ
（２），（３）式で表される。 Ｉ1 ＝Ｋn1（ＶA1−Ｖth1 −Ｖ1 ）2 …（２） Ｉ3 ＝Ｋn3（ＶB1−Ｖth3 −Ｖ3 ）2 …（３） （２），（３）式中のＶth1 ，Ｖth3 はそれぞれＮＭＯ
ＳトランジスタＭ1 ，Ｍ3 のしきい値電圧であり、Ｋn
1，Ｋn3は（４）式で表される電流係数である。
ドレイン−ソース間に流れる電流Ｉ1 ，Ｉ3 はそれぞれ
（２），（３）式で表される。 Ｉ1 ＝Ｋn1（ＶA1−Ｖth1 −Ｖ1 ）2 …（２） Ｉ3 ＝Ｋn3（ＶB1−Ｖth3 −Ｖ3 ）2 …（３） （２），（３）式中のＶth1 ，Ｖth3 はそれぞれＮＭＯ
ＳトランジスタＭ1 ，Ｍ3 のしきい値電圧であり、Ｋn
1，Ｋn3は（４）式で表される電流係数である。
【００３５】
【数２】
（４）式中のＬi はＮＭＯＳトランジスタＭi のチャネ
ル長、Ｗi はＮＭＯＳトランジスタＭi のチャネル幅、
μは移動度、Ｃoxは単位面積当たりのゲート酸化膜の容
量である。
ル長、Ｗi はＮＭＯＳトランジスタＭi のチャネル幅、
μは移動度、Ｃoxは単位面積当たりのゲート酸化膜の容
量である。
【００３６】ＮＭＯＳトランジスタＭ1 ，Ｍ3 は直列接
続されているため、電流Ｉ1 とＩ3は等しくなり、
（２），（３）式より、（５）式が得られる。
続されているため、電流Ｉ1 とＩ3は等しくなり、
（２），（３）式より、（５）式が得られる。
【００３７】
【数３】
同様に、ＮＭＯＳトランジスタＭ2 ，Ｍ4 を流れる電流
Ｉ2 ，Ｉ4 が等しいことから、（６）式が得られる。
Ｉ2 ，Ｉ4 が等しいことから、（６）式が得られる。
【００３８】
【数４】
また、ＮＭＯＳトランジスタＭ1 ，Ｍ2 の電気的特性は
互いに等しく、ＮＭＯＳトランジスタＭ3 ，Ｍ4 の電気
的特性も互いに等しいため、（７），（８）式の関係が
成り立つ。 Ｋn1＝Ｋn2 …（７） Ｋn3＝Ｋn4 …（８） ここで、基板バイアス効果を無視できるとすれば、
（９），（１０）式の関係が成り立つ。 Ｖth1 ＝Ｖth2 …（９） Ｖth3 ＝Ｖth4 …（１０） したがって、上述した（５）〜（１０）式より、（１
１）式が得られる。
互いに等しく、ＮＭＯＳトランジスタＭ3 ，Ｍ4 の電気
的特性も互いに等しいため、（７），（８）式の関係が
成り立つ。 Ｋn1＝Ｋn2 …（７） Ｋn3＝Ｋn4 …（８） ここで、基板バイアス効果を無視できるとすれば、
（９），（１０）式の関係が成り立つ。 Ｖth1 ＝Ｖth2 …（９） Ｖth3 ＝Ｖth4 …（１０） したがって、上述した（５）〜（１０）式より、（１
１）式が得られる。
【００３９】
【数５】
（１１）式に示すように、ＮＭＯＳトランジスタＭ1 〜
Ｍ4 の電気的特性がほぼ同じで、基板バイアス効果も無
視できる場合には、第１の差動入力電圧（ＶA1−ＶA2）
と、第２の差動入力電圧（ＶB1−ＶB2）に比例した差動
電圧との差に等しい電圧が、各トランジスタ対２，３の
間から出力される。すなわち、図１の回路は、電圧減算
回路として機能する。
Ｍ4 の電気的特性がほぼ同じで、基板バイアス効果も無
視できる場合には、第１の差動入力電圧（ＶA1−ＶA2）
と、第２の差動入力電圧（ＶB1−ＶB2）に比例した差動
電圧との差に等しい電圧が、各トランジスタ対２，３の
間から出力される。すなわち、図１の回路は、電圧減算
回路として機能する。
【００４０】また、図１の回路はＮＭＯＳトランジスタ
Ｍ1 〜Ｍ4 と定電流源１とで構成され、抵抗を持たない
ため、半導体基板上に集積化しやすく、また入力電流も
流れないため、高入力抵抗が要求される回路ブロックに
も使用できる。また、内部にオペアンプを持たないた
め、オペアンプの特性（例えば入力オフセットや応答速
度など）によるばらつきが生じることがなく、また、電
気的特性の揃ったトランジスタ対で電圧減算回路を構成
するため、しきい値電圧Ｖthや移動度等の影響を受ける
ことがなく、温度等の環境条件が変化しても安定した精
度が得られる。
Ｍ1 〜Ｍ4 と定電流源１とで構成され、抵抗を持たない
ため、半導体基板上に集積化しやすく、また入力電流も
流れないため、高入力抵抗が要求される回路ブロックに
も使用できる。また、内部にオペアンプを持たないた
め、オペアンプの特性（例えば入力オフセットや応答速
度など）によるばらつきが生じることがなく、また、電
気的特性の揃ったトランジスタ対で電圧減算回路を構成
するため、しきい値電圧Ｖthや移動度等の影響を受ける
ことがなく、温度等の環境条件が変化しても安定した精
度が得られる。
【００４１】一方、図１の電圧減算回路は、基板バイア
ス効果による影響を受けやすいという問題がある。例え
ば図１の回路において、ＮＭＯＳトランジスタＭ1 〜Ｍ
4 の電気的特性が揃っていて、第１の差動入力電圧（Ｖ
A1−ＶA2）と第２の差動入力電圧（ＶB1−ＶB2）が等し
い場合には（１２），（１３）式が成り立つ。
ス効果による影響を受けやすいという問題がある。例え
ば図１の回路において、ＮＭＯＳトランジスタＭ1 〜Ｍ
4 の電気的特性が揃っていて、第１の差動入力電圧（Ｖ
A1−ＶA2）と第２の差動入力電圧（ＶB1−ＶB2）が等し
い場合には（１２），（１３）式が成り立つ。
【００４２】ＶA1−ＶA2＝ＶB1−ＶB2 …（１２）
Ｋn1＝Ｋn3 …（１３）
（１２），（１３）式を（１１）式に入力すると、図１
の出力端子Ｖ1 ，Ｖ2間の電圧が等しくなることがわか
る。すなわち、ＮＭＯＳトランジスタＭ1 〜Ｍ4 の基板
バイアス効果を無視できない場合でも、（１２），（１
３）の関係を満たし、かつ、図１の出力端子Ｖ1 ，Ｖ2
の電圧が互いに等しくなれば、（９），（１０）式の関
係が成り立ち、基板バイアス効果の影響を受けなくな
る。
の出力端子Ｖ1 ，Ｖ2間の電圧が等しくなることがわか
る。すなわち、ＮＭＯＳトランジスタＭ1 〜Ｍ4 の基板
バイアス効果を無視できない場合でも、（１２），（１
３）の関係を満たし、かつ、図１の出力端子Ｖ1 ，Ｖ2
の電圧が互いに等しくなれば、（９），（１０）式の関
係が成り立ち、基板バイアス効果の影響を受けなくな
る。
【００４３】［第２の実施形態］第２の実施形態は、ト
ランジスタ対を構成するＮＭＯＳトランジスタのソース
電極を基板電極に接続することにより、基板バイアス効
果の影響を受けないようにしたものである。
ランジスタ対を構成するＮＭＯＳトランジスタのソース
電極を基板電極に接続することにより、基板バイアス効
果の影響を受けないようにしたものである。
【００４４】図１の回路において、ＮＭＯＳトランジス
タＭ3 ，Ｍ4 の電気的特性は揃っており、双方のソース
端子電圧は等しいので、基板バイアス効果が無視できな
くても、（１４）式の関係が成り立つ。
タＭ3 ，Ｍ4 の電気的特性は揃っており、双方のソース
端子電圧は等しいので、基板バイアス効果が無視できな
くても、（１４）式の関係が成り立つ。
【００４５】Ｖth3 ＝Ｖth4 …（１４）
一方、ＮＭＯＳトランジスタＭ1 ，Ｍ2 のソース電圧は
同じとは限らないため、基板バイアス効果の影響を考慮
に入れると、Ｖth1 ≠Ｖth2 になり、（５），（６）式
より（１５）式の関係が成り立つ。
同じとは限らないため、基板バイアス効果の影響を考慮
に入れると、Ｖth1 ≠Ｖth2 になり、（５），（６）式
より（１５）式の関係が成り立つ。
【００４６】
【数６】
図２は電圧減算回路の第２の実施形態の構成を示す回路
図である。図１との違いは、ＮＭＯＳトランジスタＭ1
，Ｍ2 のソース電極を基板電極に接続した点にあり、
それ以外は図１と同じである。ソース電極を基板電極に
接続することにより、Ｖth1 ＝Ｖth2 となり、この式を
（１５）式に代入すると、（１０）式と同じになる。
図である。図１との違いは、ＮＭＯＳトランジスタＭ1
，Ｍ2 のソース電極を基板電極に接続した点にあり、
それ以外は図１と同じである。ソース電極を基板電極に
接続することにより、Ｖth1 ＝Ｖth2 となり、この式を
（１５）式に代入すると、（１０）式と同じになる。
【００４７】このように、ＮＭＯＳトランジスタＭ1 ，
Ｍ3 のソース電極を基板電極に接続すると、基板バイア
ス効果の影響を受けなくなり、分圧電圧のしきい値電圧
による変動を抑制できる。
Ｍ3 のソース電極を基板電極に接続すると、基板バイア
ス効果の影響を受けなくなり、分圧電圧のしきい値電圧
による変動を抑制できる。
【００４８】［第３の実施形態］第３の実施形態は、第
１の差動入力電圧を電圧変換した後に、第２の差動入力
電圧との間で電圧減算処理を行うものである。
１の差動入力電圧を電圧変換した後に、第２の差動入力
電圧との間で電圧減算処理を行うものである。
【００４９】図３は電圧減算回路の第３の実施形態のブ
ロック構成図である。図３に示す電圧減算回路は、電圧
変換器１１と電圧減算器１２とで構成され、電圧減算器
１２は図１や図２と同じ回路構成を有する。電圧変換器
１１には第１の差動入力電圧ＶA1，ＶA2が入力され、こ
れら電圧ＶA1，ＶA2に比例する電圧が電圧変換器１２か
ら出力される。電圧減算器１２は、電圧変換器１１から
出力された電圧ＶA1′，ＶA2′と、外部からの電圧ＶB
1，ＶB2との間で電圧減算処理を行う。
ロック構成図である。図３に示す電圧減算回路は、電圧
変換器１１と電圧減算器１２とで構成され、電圧減算器
１２は図１や図２と同じ回路構成を有する。電圧変換器
１１には第１の差動入力電圧ＶA1，ＶA2が入力され、こ
れら電圧ＶA1，ＶA2に比例する電圧が電圧変換器１２か
ら出力される。電圧減算器１２は、電圧変換器１１から
出力された電圧ＶA1′，ＶA2′と、外部からの電圧ＶB
1，ＶB2との間で電圧減算処理を行う。
【００５０】電圧変換器１１の入出力電圧の関係は、比
例定数をＫ1 とすると、（１６）式で表される。 ＶA1′−ＶA2′＝Ｋ1 （ＶA1−ＶA2） …（１６） 一方、電圧減算器１２の入出力電圧の関係は、上述した
ように、基板バイアス効果を無視して考えると（１１）
式で表され、（１１）式と（１６）式より、（１７）式
が得られる。ただし、Ｋ2 は（１１）式における比例定
数である。
例定数をＫ1 とすると、（１６）式で表される。 ＶA1′−ＶA2′＝Ｋ1 （ＶA1−ＶA2） …（１６） 一方、電圧減算器１２の入出力電圧の関係は、上述した
ように、基板バイアス効果を無視して考えると（１１）
式で表され、（１１）式と（１６）式より、（１７）式
が得られる。ただし、Ｋ2 は（１１）式における比例定
数である。
【００５１】
Ｖ1 −Ｖ2 ＝（ＶA1′−ＶA2′）−Ｋ2 （ＶB1−ＶB2） …（１７）
（１６），（１７）式において、Ｋ1 ＝Ｋ2 ＝Ｋが成り
立つとすると、（１８）式が得られる。
立つとすると、（１８）式が得られる。
【００５２】
Ｖ1 −Ｖ2 ＝Ｋ｛（ＶA1−ＶA2）−（ＶB1−ＶB2）｝ …（１８）
（１８）式が成り立つ場合には、図３の回路は、第１の
差動入力電圧（ＶA1−ＶA2）と第２の差動入力電圧（Ｖ
B1−ＶB2）との差に比例した差動電圧を出力する電圧減
算回路として機能する。
差動入力電圧（ＶA1−ＶA2）と第２の差動入力電圧（Ｖ
B1−ＶB2）との差に比例した差動電圧を出力する電圧減
算回路として機能する。
【００５３】図１，２の回路では、回路構成上、ＮＭＯ
ＳトランジスタＭ1 ，Ｍ2 のゲート電圧ＶA1，ＶA2を、
ＮＭＯＳトランジスタＭ3 ，Ｍ4 のゲート電圧ＶB1，Ｖ
B2よりも高く設定する必要があるが、図３の回路では、
電圧変換器１１によりＮＭＯＳトランジスタＭ1 ，Ｍ2
のゲート電圧を任意に設定できるため、ＶA1，ＶA2＜Ｖ
B1，ＶB2であっても、特に動作上不都合は起きない。す
なわち、図３の電圧減算回路は、入力電圧の可変範囲
（ダイナミックレンジ）が広いという特徴がある。
ＳトランジスタＭ1 ，Ｍ2 のゲート電圧ＶA1，ＶA2を、
ＮＭＯＳトランジスタＭ3 ，Ｍ4 のゲート電圧ＶB1，Ｖ
B2よりも高く設定する必要があるが、図３の回路では、
電圧変換器１１によりＮＭＯＳトランジスタＭ1 ，Ｍ2
のゲート電圧を任意に設定できるため、ＶA1，ＶA2＜Ｖ
B1，ＶB2であっても、特に動作上不都合は起きない。す
なわち、図３の電圧減算回路は、入力電圧の可変範囲
（ダイナミックレンジ）が広いという特徴がある。
【００５４】［第４の実施形態］第４の実施形態は、図
３に示した電圧変換器１１の具体的な回路構成を示した
ものである。図４の一点鎖線で囲んだ部分は図１と同じ
回路構成の電圧減算器１２であり、その外側の部分が図
３で説明した電圧変換器１１である。
３に示した電圧変換器１１の具体的な回路構成を示した
ものである。図４の一点鎖線で囲んだ部分は図１と同じ
回路構成の電圧減算器１２であり、その外側の部分が図
３で説明した電圧変換器１１である。
【００５５】電圧変換器１１は、電源電圧端子ＶDDと定
電流源４との間に直列に接続された２組のトランジスタ
対を有する。一方のトランジスタ対はＮＭＯＳトランジ
スタＭ5 ，Ｍ6 で構成され、他方のトランジスタ対はＮ
ＭＯＳトランジスタＭ7 ，Ｍ8 で構成されている。
電流源４との間に直列に接続された２組のトランジスタ
対を有する。一方のトランジスタ対はＮＭＯＳトランジ
スタＭ5 ，Ｍ6 で構成され、他方のトランジスタ対はＮ
ＭＯＳトランジスタＭ7 ，Ｍ8 で構成されている。
【００５６】図４の回路において、基板バイアス効果が
無視できる場合には、出力端子Ｖ1，Ｖ2 間の電圧は
（１９）式で表される。
無視できる場合には、出力端子Ｖ1，Ｖ2 間の電圧は
（１９）式で表される。
【００５７】
【数７】
すなわち、ＮＭＯＳトランジスタＭ5 ，Ｍ7 の接続点の
電圧Ｖ4 とＮＭＯＳトランジスタＭ6 ，Ｍ8 の接続点の
電圧Ｖ5 との差電圧（Ｖ4 −Ｖ5 ）と、ＮＭＯＳトラン
ジスタＭ3 ，Ｍ4 の各ゲート端子に入力される第２の差
動入力電圧（ＶB1−ＶB2）に比例した電圧との差電圧
が、出力端子Ｖ1 ，Ｖ2 から出力される。ここで、ＮＭ
ＯＳトランジスタＭ5 ，Ｍ6 ，Ｍ7 ，Ｍ8 の特性が揃っ
ていて５極間領域で動作しているとすると、ＮＭＯＳト
ランジスタＭ5 ，Ｍ7 のドレイン−ソース間を流れる電
流Ｉ5 ，Ｉ7 は（２０），（２１）式で表される。 Ｉ5 ＝Ｋn5（ＶDD−Ｖth5 −Ｖ4 ）2 …（２０） Ｉ7 ＝Ｋn7（ＶA2−Ｖth7 −Ｖ6 ）2 …（２１） ＮＭＯＳトランジスタＭ5 ，Ｍ7 は直列に接続されてい
るため、Ｉ5 ＝Ｉ7 となり、（２０），（２１）式よ
り、（２２）式が得られる。
電圧Ｖ4 とＮＭＯＳトランジスタＭ6 ，Ｍ8 の接続点の
電圧Ｖ5 との差電圧（Ｖ4 −Ｖ5 ）と、ＮＭＯＳトラン
ジスタＭ3 ，Ｍ4 の各ゲート端子に入力される第２の差
動入力電圧（ＶB1−ＶB2）に比例した電圧との差電圧
が、出力端子Ｖ1 ，Ｖ2 から出力される。ここで、ＮＭ
ＯＳトランジスタＭ5 ，Ｍ6 ，Ｍ7 ，Ｍ8 の特性が揃っ
ていて５極間領域で動作しているとすると、ＮＭＯＳト
ランジスタＭ5 ，Ｍ7 のドレイン−ソース間を流れる電
流Ｉ5 ，Ｉ7 は（２０），（２１）式で表される。 Ｉ5 ＝Ｋn5（ＶDD−Ｖth5 −Ｖ4 ）2 …（２０） Ｉ7 ＝Ｋn7（ＶA2−Ｖth7 −Ｖ6 ）2 …（２１） ＮＭＯＳトランジスタＭ5 ，Ｍ7 は直列に接続されてい
るため、Ｉ5 ＝Ｉ7 となり、（２０），（２１）式よ
り、（２２）式が得られる。
【００５８】
【数８】
同様に、ＮＭＯＳトランジスタＭ6 ，Ｍ8 を流れる電流
Ｉ6 ，Ｉ8 も互いに等しいため、（２３）式の関係が成
り立つ。
Ｉ6 ，Ｉ8 も互いに等しいため、（２３）式の関係が成
り立つ。
【００５９】
【数９】
ここで、ＮＭＯＳトランジスタＭ5 〜Ｍ8 の特性が揃っ
ていて基板バイアス効果も無視できるとすると、（２
４）〜（２７）式の関係が成り立つ。 Ｋn5＝Ｋn6 …（２４） Ｋn7＝Ｋn8 …（２５） Ｖth5 ＝Ｖth6 …（２６） Ｖth7 ＝Ｖth8 …（２７） これら（２４）〜（２７）式と（２２），（２３）式よ
り、（２８）式が得られる。
ていて基板バイアス効果も無視できるとすると、（２
４）〜（２７）式の関係が成り立つ。 Ｋn5＝Ｋn6 …（２４） Ｋn7＝Ｋn8 …（２５） Ｖth5 ＝Ｖth6 …（２６） Ｖth7 ＝Ｖth8 …（２７） これら（２４）〜（２７）式と（２２），（２３）式よ
り、（２８）式が得られる。
【００６０】
【数１０】
（２８）式が成り立つ場合には、ＭＯＳトランジスタＭ
5 〜Ｍ8 と定電流源４とは、第１の差動入力電圧（ＶA1
−ＶA2）に比例した差動出力電圧を出力する電圧変換回
路として機能する。
5 〜Ｍ8 と定電流源４とは、第１の差動入力電圧（ＶA1
−ＶA2）に比例した差動出力電圧を出力する電圧変換回
路として機能する。
【００６１】（２８）式を（１９）式に代入すると、
（２９）式が得られる。
（２９）式が得られる。
【００６２】
【数１１】
ここで、（３０）式の関係が成り立つとすると、（２
９）式は（３１）式のようになる。
９）式は（３１）式のようになる。
【００６３】
【数１２】
【００６４】
【数１３】
（３１）式は、第１の差動入力電圧（ＶA1−ＶA2）と第
２の差動入力電圧（ＶB1−ＶB2）との差に比例する電圧
が図４の回路から出力されることを示している。したが
って、係数Ｋn1，Ｋn3の値を調整することにより、２種
類の差動入力電圧の差を増幅あるいは減衰させて出力す
ることができる。
２の差動入力電圧（ＶB1−ＶB2）との差に比例する電圧
が図４の回路から出力されることを示している。したが
って、係数Ｋn1，Ｋn3の値を調整することにより、２種
類の差動入力電圧の差を増幅あるいは減衰させて出力す
ることができる。
【００６５】［第５の実施形態］第５の実施形態は、電
圧減算回路を構成する一部のＮＭＯＳトランジスタのソ
ース電極を基板電極に接続して基板バイアス効果の影響
を受けないようにしたものである。
圧減算回路を構成する一部のＮＭＯＳトランジスタのソ
ース電極を基板電極に接続して基板バイアス効果の影響
を受けないようにしたものである。
【００６６】図５は電圧減算回路の第５の実施形態の構
成を示す回路図である。図５の回路は、基本的には図４
と同じような回路構成を有し、電圧変換器１１を構成す
るＮＭＯＳトランジスタＭ5 ，Ｍ6 と、電圧減算器１２
を構成するＮＭＯＳトランジスタＭ1 ，Ｍ2 の各ソース
電極を基板電極に接続した点が図４と異なる。これによ
り、ＭＯＳトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，Ｍ6 は基板
バイアス効果の影響を受けなくなる。
成を示す回路図である。図５の回路は、基本的には図４
と同じような回路構成を有し、電圧変換器１１を構成す
るＮＭＯＳトランジスタＭ5 ，Ｍ6 と、電圧減算器１２
を構成するＮＭＯＳトランジスタＭ1 ，Ｍ2 の各ソース
電極を基板電極に接続した点が図４と異なる。これによ
り、ＭＯＳトランジスタＭ1 ，Ｍ2 ，Ｍ5 ，Ｍ6 は基板
バイアス効果の影響を受けなくなる。
【００６７】図６は、図５に示す電圧減算回路のＳＰＩ
ＣＥシミュレーション結果を示す波形図である。シミュ
レーションの条件として、ＭＯＳトランジスタＭ1 〜Ｍ
4 とＭ5 〜Ｍ8 の電気的特性がそれぞれ揃っているもの
とし、第１の差動入力電圧（ＶA1−ＶA2）を０．２Ｖ、
ゲート電圧ＶB1を２．９Ｖ、ゲート電圧ＶB2を２．５Ｖ
に設定した。図６の波形図は、ＮＭＯＳトランジスタＭ
7 のゲート電圧ＶA2を変化させた場合に、図５の回路各
部の電圧（ＶA1，ＶA2，ＶB1，ＶB2，Ｖ4 ，Ｖ5 ）がど
のように変化するかを示している。
ＣＥシミュレーション結果を示す波形図である。シミュ
レーションの条件として、ＭＯＳトランジスタＭ1 〜Ｍ
4 とＭ5 〜Ｍ8 の電気的特性がそれぞれ揃っているもの
とし、第１の差動入力電圧（ＶA1−ＶA2）を０．２Ｖ、
ゲート電圧ＶB1を２．９Ｖ、ゲート電圧ＶB2を２．５Ｖ
に設定した。図６の波形図は、ＮＭＯＳトランジスタＭ
7 のゲート電圧ＶA2を変化させた場合に、図５の回路各
部の電圧（ＶA1，ＶA2，ＶB1，ＶB2，Ｖ4 ，Ｖ5 ）がど
のように変化するかを示している。
【００６８】図６に示すように、ＮＭＯＳトランジスタ
Ｍ7 のゲート電圧ＶA2が１ボルト以上の領域では、電圧
Ｖ4 ，Ｖ5 の電圧差は約０．２ボルトのほぼ一定値にな
る。すなわち、入力電圧ＶA1の電圧レベルを広範囲に変
化させても、図５の回路の出力は一定になり、入力電圧
のダイナミックレンジが十分に広いことがわかる。
Ｍ7 のゲート電圧ＶA2が１ボルト以上の領域では、電圧
Ｖ4 ，Ｖ5 の電圧差は約０．２ボルトのほぼ一定値にな
る。すなわち、入力電圧ＶA1の電圧レベルを広範囲に変
化させても、図５の回路の出力は一定になり、入力電圧
のダイナミックレンジが十分に広いことがわかる。
【００６９】［第６の実施形態］第６の実施形態は、図
５と同じ構成の電圧減算回路を用いてインスツルメンテ
ーションアンプを構成したものである。
５と同じ構成の電圧減算回路を用いてインスツルメンテ
ーションアンプを構成したものである。
【００７０】図７はインスツルメンテーションアンプの
一実施形態の構成を示す回路図である。図７のインスツ
ルメンテーションアンプは、図５に示した電圧減算回路
にオペアンプＯＰ1 を追加した構成になっている。より
具体的には、電圧減算回路の出力端子Ｖ1 ，Ｖ2 がそれ
ぞれオペアンプＯＰ1 の反転入力端子、非反転入力端子
と接続され、オペアンプＯＰ1 の出力を抵抗Ｒ1 ，Ｒ2
で分圧した電圧がＮＭＯＳトランジスタＭ4 のゲート端
子に入力されている。
一実施形態の構成を示す回路図である。図７のインスツ
ルメンテーションアンプは、図５に示した電圧減算回路
にオペアンプＯＰ1 を追加した構成になっている。より
具体的には、電圧減算回路の出力端子Ｖ1 ，Ｖ2 がそれ
ぞれオペアンプＯＰ1 の反転入力端子、非反転入力端子
と接続され、オペアンプＯＰ1 の出力を抵抗Ｒ1 ，Ｒ2
で分圧した電圧がＮＭＯＳトランジスタＭ4 のゲート端
子に入力されている。
【００７１】電圧減算回路の出力電圧Ｖ1 ，Ｖ2 間の電
圧差は、オペアンプＯＰ1 によって常に０ボルトに保た
れるため、ＮＭＯＳトランジスタＭ7 ，Ｍ8 のソース電
極を基板電極に接続しなくても、ＮＭＯＳトランジスタ
Ｍ7 ，Ｍ8 のしきい値電圧は常に等しくなる。したがっ
て、上述した（３１）式より、第１の差動入力電圧（Ｖ
A1−ＶA2）と第２の差動入力電圧（ＶB1−ＶB2）は常に
等しくなり、オペアンプＯＰ1 の出力電圧をＶo とする
と、（３２）式の関係が成り立つ。
圧差は、オペアンプＯＰ1 によって常に０ボルトに保た
れるため、ＮＭＯＳトランジスタＭ7 ，Ｍ8 のソース電
極を基板電極に接続しなくても、ＮＭＯＳトランジスタ
Ｍ7 ，Ｍ8 のしきい値電圧は常に等しくなる。したがっ
て、上述した（３１）式より、第１の差動入力電圧（Ｖ
A1−ＶA2）と第２の差動入力電圧（ＶB1−ＶB2）は常に
等しくなり、オペアンプＯＰ1 の出力電圧をＶo とする
と、（３２）式の関係が成り立つ。
【００７２】
【数１４】
（３２）式より、オペアンプＯＰ1 の出力端子からは、
第１の差動入力電圧（ＶA1−ＶA2）を抵抗Ｒ1 ，Ｒ2 の
分圧比によって定まる増幅率で増幅した電圧Ｖo が出力
される。すなわち、図７の回路はインスツルメンテーシ
ョンアンプとして機能する。
第１の差動入力電圧（ＶA1−ＶA2）を抵抗Ｒ1 ，Ｒ2 の
分圧比によって定まる増幅率で増幅した電圧Ｖo が出力
される。すなわち、図７の回路はインスツルメンテーシ
ョンアンプとして機能する。
【００７３】図７の回路は従来のインスツルメンテーシ
ョンアンプに比べて回路構成が単純であり、また、ＭＯ
Ｓトランジスタの組み合わせにより構成され、抵抗がほ
とんど不要なため、半導体基板上に形成しやすく、素子
のばらつきによる誤差も少なくなる。さらに、図７の回
路は、ＭＯＳトランジスタのゲート端子を入力部として
いるため、入力ダイナミックレンジを広くできる。
ョンアンプに比べて回路構成が単純であり、また、ＭＯ
Ｓトランジスタの組み合わせにより構成され、抵抗がほ
とんど不要なため、半導体基板上に形成しやすく、素子
のばらつきによる誤差も少なくなる。さらに、図７の回
路は、ＭＯＳトランジスタのゲート端子を入力部として
いるため、入力ダイナミックレンジを広くできる。
【００７４】［第７の実施形態］第７の実施形態は、第
１の差動入力電圧を反転した電圧を第２の差動入力電圧
とすることにより、電圧減算回路を電圧増幅回路として
機能させるものである。図８は電圧減算回路の第７の実
施形態の構成を示す回路図である。図８の一点鎖線で囲
んだ部分は図２と同じ回路構成の電圧減算器１２であ
る。図８の回路には、電圧減算器１２以外に、ＮＭＯＳ
トランジスタＭ5 〜Ｍ8 と定電流源４とが設けられてい
る。ＮＭＯＳトランジスタＭ7 のゲート端子はＮＭＯＳ
トランジスタＭ3 のゲート端子と接続され、ＮＭＯＳト
ランジスタＭ8 のゲート端子はＮＭＯＳトランジスタＭ
４のゲート端子と接続されている。
１の差動入力電圧を反転した電圧を第２の差動入力電圧
とすることにより、電圧減算回路を電圧増幅回路として
機能させるものである。図８は電圧減算回路の第７の実
施形態の構成を示す回路図である。図８の一点鎖線で囲
んだ部分は図２と同じ回路構成の電圧減算器１２であ
る。図８の回路には、電圧減算器１２以外に、ＮＭＯＳ
トランジスタＭ5 〜Ｍ8 と定電流源４とが設けられてい
る。ＮＭＯＳトランジスタＭ7 のゲート端子はＮＭＯＳ
トランジスタＭ3 のゲート端子と接続され、ＮＭＯＳト
ランジスタＭ8 のゲート端子はＮＭＯＳトランジスタＭ
４のゲート端子と接続されている。
【００７５】例えば、ＮＭＯＳトランジスタＭ3 ，Ｍ7
のゲート端子がハイレベルになると、ＮＭＯＳトランジ
スタＭ1 のゲート端子はローレベルになる。一方、ＮＭ
ＯＳトランジスタＭ3 ，Ｍ7 のゲート端子がローレベル
になると、ＮＭＯＳトランジスタＭ1 のゲート端子はハ
イレベルになる。
のゲート端子がハイレベルになると、ＮＭＯＳトランジ
スタＭ1 のゲート端子はローレベルになる。一方、ＮＭ
ＯＳトランジスタＭ3 ，Ｍ7 のゲート端子がローレベル
になると、ＮＭＯＳトランジスタＭ1 のゲート端子はハ
イレベルになる。
【００７６】このように、図８の回路では、ＮＭＯＳト
ランジスタＭ1 のゲート端子と、ＮＭＯＳトランジスタ
Ｍ3 のゲート端子とは位相が反対になる。同様に、ＮＭ
ＯＳトランジスタＭ2 のゲート端子と、ＮＭＯＳトラン
ジスタＭ4 のゲート端子の位相が反対になる。
ランジスタＭ1 のゲート端子と、ＮＭＯＳトランジスタ
Ｍ3 のゲート端子とは位相が反対になる。同様に、ＮＭ
ＯＳトランジスタＭ2 のゲート端子と、ＮＭＯＳトラン
ジスタＭ4 のゲート端子の位相が反対になる。
【００７７】したがって、すべてのＭＯＳトランジスタ
Ｍ1 〜Ｍ8 の電気的特性が揃っていて、２つの定電流源
１，４から供給される電流量も等しいとすると、図８の
出力電圧Ｖ1 ，Ｖ2 間の電圧は（３３）式で表される。 Ｖ1 −Ｖ2 ＝（ＶA1−ＶA2）−（ＶA2−ＶA1） ＝２（ＶA1−ＶA2） …（３３） このように、図８の回路は、増幅率が２の電圧増幅回路
として機能する。図８の回路は、ＭＯＳトランジスタＭ
1 〜Ｍ8 と定電流源１だけで構成されており、抵抗やコ
ンデンサが不要なため、従来の電圧増幅回路に比べて構
成を簡略化でき、半導体基板上に容易に集積化できる。
また、ＭＯＳトランジスタを用いているため、高速動作
が可能であり、発振などの動作が不安定になることもな
く、高精度で信頼性の高い電圧増幅回路が得られる。
Ｍ1 〜Ｍ8 の電気的特性が揃っていて、２つの定電流源
１，４から供給される電流量も等しいとすると、図８の
出力電圧Ｖ1 ，Ｖ2 間の電圧は（３３）式で表される。 Ｖ1 −Ｖ2 ＝（ＶA1−ＶA2）−（ＶA2−ＶA1） ＝２（ＶA1−ＶA2） …（３３） このように、図８の回路は、増幅率が２の電圧増幅回路
として機能する。図８の回路は、ＭＯＳトランジスタＭ
1 〜Ｍ8 と定電流源１だけで構成されており、抵抗やコ
ンデンサが不要なため、従来の電圧増幅回路に比べて構
成を簡略化でき、半導体基板上に容易に集積化できる。
また、ＭＯＳトランジスタを用いているため、高速動作
が可能であり、発振などの動作が不安定になることもな
く、高精度で信頼性の高い電圧増幅回路が得られる。
【００７８】なお、図８の回路は、図２と同じ回路を内
部に含んでいるが、図２の回路の代わりに、図１や図４
の回路を内部に含めてもよい。
部に含んでいるが、図２の回路の代わりに、図１や図４
の回路を内部に含めてもよい。
【００７９】［第８の実施形態］第８の実施形態は、差
動入力電圧を２倍に増幅する電圧増幅回路を複数縦続接
続したものである。
動入力電圧を２倍に増幅する電圧増幅回路を複数縦続接
続したものである。
【００８０】図９は電圧減算回路の第８の実施形態のブ
ロック構成図である。図９の電圧減算回路は、図８に示
した電圧増幅回路１３を複数縦続接続して、最終段の電
圧増幅回路１３の後段に図１と同じ回路構成の電圧減算
器１２を接続したものである。図９では、電圧増幅回路
を３段縦続接続した例を示しており、各段の出力電圧を
左から順に、（Ｖ1 ，Ｖ2 ）、（Ｖ3 ，Ｖ4 ）、（Ｖ5
，Ｖ6 ）、（Ｖ7 ，Ｖ8 ）とすると、初段の電圧増幅
回路の入出力電圧は（３４）式で表される。 Ｖ1 −Ｖ2 ＝２（Ｖ7 −Ｖ8 ） …（３４） 同様に、２段目の電圧増幅回路の入出力電圧は、（３
４）式を利用すると、（３５）式のようになる。
ロック構成図である。図９の電圧減算回路は、図８に示
した電圧増幅回路１３を複数縦続接続して、最終段の電
圧増幅回路１３の後段に図１と同じ回路構成の電圧減算
器１２を接続したものである。図９では、電圧増幅回路
を３段縦続接続した例を示しており、各段の出力電圧を
左から順に、（Ｖ1 ，Ｖ2 ）、（Ｖ3 ，Ｖ4 ）、（Ｖ5
，Ｖ6 ）、（Ｖ7 ，Ｖ8 ）とすると、初段の電圧増幅
回路の入出力電圧は（３４）式で表される。 Ｖ1 −Ｖ2 ＝２（Ｖ7 −Ｖ8 ） …（３４） 同様に、２段目の電圧増幅回路の入出力電圧は、（３
４）式を利用すると、（３５）式のようになる。
【００８１】
Ｖ3 −Ｖ4 ＝２（Ｖ1 −Ｖ2 ）
＝２2 （Ｖ7 −Ｖ8 ） …（３５）
同様に、３段目の電圧増幅回路の入出力電圧は、（３
５）式を利用すると、（３６）式のようになる。 Ｖ5 −Ｖ6 ＝２（Ｖ3 −Ｖ4 ） ＝２3 （Ｖ7 −Ｖ8 ） …（３６） このように、図８に示した電圧増幅回路１３を縦続接続
する段数を１段増やすたびに２倍ずつ増幅され、ｎ段縦
続接続した場合には、初段の差動入力電圧の２n 倍の出
力電圧を得ることができる。
５）式を利用すると、（３６）式のようになる。 Ｖ5 −Ｖ6 ＝２（Ｖ3 −Ｖ4 ） ＝２3 （Ｖ7 −Ｖ8 ） …（３６） このように、図８に示した電圧増幅回路１３を縦続接続
する段数を１段増やすたびに２倍ずつ増幅され、ｎ段縦
続接続した場合には、初段の差動入力電圧の２n 倍の出
力電圧を得ることができる。
【００８２】図９では、最終段の電圧増幅回路１３の後
段に電圧減算器１２を接続して、電圧減算器１２の出力
を初段の電圧増幅回路１３の入力に帰還させている。電
圧減算器１２には、第１の差動入力電圧として外部から
（Ｖref + −Ｖref - ）が入力され、第２の差動入力電
圧として最終段の電圧増幅回路１３の出力が入力され
る。電圧減算器１２の入出力電圧は（３７）式の関係を
満たす。
段に電圧減算器１２を接続して、電圧減算器１２の出力
を初段の電圧増幅回路１３の入力に帰還させている。電
圧減算器１２には、第１の差動入力電圧として外部から
（Ｖref + −Ｖref - ）が入力され、第２の差動入力電
圧として最終段の電圧増幅回路１３の出力が入力され
る。電圧減算器１２の入出力電圧は（３７）式の関係を
満たす。
【００８３】
Ｖ7 −Ｖ8 ＝（Ｖref + −Ｖref - ）−（Ｖ5 −Ｖ6 ） …（３７）
（３６），（３７）式より、（３８）式が得られる。
【００８４】
【数１５】
（３８）式に示すように、電圧減算器１２からは、電圧
減算器１２に入力された差動入力電圧（Ｖref + −Ｖre
f - ）を電圧増幅回路１３の接続段数に応じた値で割っ
た電圧が出力され、差動入力電圧（Ｖref + −Ｖref
- ）に比例する微小電圧が得られる。
減算器１２に入力された差動入力電圧（Ｖref + −Ｖre
f - ）を電圧増幅回路１３の接続段数に応じた値で割っ
た電圧が出力され、差動入力電圧（Ｖref + −Ｖref
- ）に比例する微小電圧が得られる。
【００８５】図１０は図９の回路のＳＰＩＣＥシミュレ
ーション結果を示す波形図である。図１０の波形図は、
差動入力電圧（Ｖref + −Ｖref - ）を変化させた場合
に、図９の回路各部の電圧（Ｖ1 〜Ｖ8 ）がどのように
変化するかを示しており、横軸は差動入力電圧ＶREF ＝
Ｖref + −Ｖref - である。横軸の単位は[ ミリボル
ト] 、縦軸の単位は[ ボルト] である。図１０より、差
動入力電圧ＶREF の電圧振幅を変えると、ほぼ比例的に
出力電圧Ｖ1 ，Ｖ2 も変わることがわかる。
ーション結果を示す波形図である。図１０の波形図は、
差動入力電圧（Ｖref + −Ｖref - ）を変化させた場合
に、図９の回路各部の電圧（Ｖ1 〜Ｖ8 ）がどのように
変化するかを示しており、横軸は差動入力電圧ＶREF ＝
Ｖref + −Ｖref - である。横軸の単位は[ ミリボル
ト] 、縦軸の単位は[ ボルト] である。図１０より、差
動入力電圧ＶREF の電圧振幅を変えると、ほぼ比例的に
出力電圧Ｖ1 ，Ｖ2 も変わることがわかる。
【００８６】以上に説明した第１〜第８の実施形態で
は、ＮＭＯＳトランジスタを用いて電圧減算回路等を構
成する例を説明したが、ＰＭＯＳトランジスタを用いて
回路を構成してもよい。
は、ＮＭＯＳトランジスタを用いて電圧減算回路等を構
成する例を説明したが、ＰＭＯＳトランジスタを用いて
回路を構成してもよい。
【００８７】例えば図１１は図１の電圧減算回路のＮＭ
ＯＳトランジスタＭ1 〜Ｍ4 をＰＭＯＳトランジスタに
置き換えた回路図である。図１１に示すように、ＮＭＯ
ＳトランジスタＭ1 〜Ｍ4 をＰＭＯＳトランジスタＭ11
〜Ｍ14に置き換えると、定電流源１の接続位置が逆にな
り、また、一端には電源電圧端子ＶDDではなく接地端子
が接続される。
ＯＳトランジスタＭ1 〜Ｍ4 をＰＭＯＳトランジスタに
置き換えた回路図である。図１１に示すように、ＮＭＯ
ＳトランジスタＭ1 〜Ｍ4 をＰＭＯＳトランジスタＭ11
〜Ｍ14に置き換えると、定電流源１の接続位置が逆にな
り、また、一端には電源電圧端子ＶDDではなく接地端子
が接続される。
【００８８】また、図７では、回路内部にオペアンプを
設けているが、オペアンプの代わりに差動増幅器を設け
てもよい。
設けているが、オペアンプの代わりに差動増幅器を設け
てもよい。
【００８９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、電気的特性の揃った２組のトランジスタ対にそれ
ぞれ差動入力電圧を入力して、各トランジスタ対の間か
ら差動入力電圧の差に応じた電圧を出力するようにした
ため、従来の電圧減算器では必須であった抵抗が不要と
なり、回路構成を簡略化できるとともに、集積化も容易
になる。
れば、電気的特性の揃った２組のトランジスタ対にそれ
ぞれ差動入力電圧を入力して、各トランジスタ対の間か
ら差動入力電圧の差に応じた電圧を出力するようにした
ため、従来の電圧減算器では必須であった抵抗が不要と
なり、回路構成を簡略化できるとともに、集積化も容易
になる。
【００９０】また、本発明は、入力部分に電流が流れな
いため、高入力抵抗が要求される場合に特に利用価値が
ある。さらに、本発明は、基本的にはＭＯＳトランジス
タと定電流源だけで構成できるため、高入力インピーダ
ンスで精度も高く、高い周波数で駆動でき、プロセスの
影響も受けにくい等の特徴がある。
いため、高入力抵抗が要求される場合に特に利用価値が
ある。さらに、本発明は、基本的にはＭＯＳトランジス
タと定電流源だけで構成できるため、高入力インピーダ
ンスで精度も高く、高い周波数で駆動でき、プロセスの
影響も受けにくい等の特徴がある。
【図１】電圧減算回路の第１の実施形態の構成を示す回
路図である。
路図である。
【図２】電圧減算回路の第２の実施形態の構成を示す回
路図である。
路図である。
【図３】電圧減算回路の第３の実施形態のブロック構成
図である。
図である。
【図４】図３に示す電圧変換器の具体的構成を示す回路
図である。
図である。
【図５】電圧減算回路の第５の実施形態の構成を示す回
路図である。
路図である。
【図６】図５に示す電圧減算回路のＳＰＩＣＥシミュレ
ーション結果を示す波形図である。
ーション結果を示す波形図である。
【図７】インスツルメンテーションアンプの一実施形態
の構成を示す回路図である。
の構成を示す回路図である。
【図８】電圧減算回路の第７の実施形態の構成を示す回
路図である。
路図である。
【図９】電圧減算回路の第８の実施形態のブロック構成
図である。
図である。
【図１０】図９に示す回路のＳＰＩＣＥシミュレーショ
ン結果を示す波形図である。
ン結果を示す波形図である。
【図１１】図１の電圧減算回路のＮＭＯＳトランジスタ
Ｍ1 〜Ｍ4 をＰＭＯＳトランジスタに置き換えた回路図
である。
Ｍ1 〜Ｍ4 をＰＭＯＳトランジスタに置き換えた回路図
である。
【図１２】従来の電圧減算回路の構成を示す回路図であ
る。
る。
１，４ 定電流源
２，３ トランジスタ対
Ｍ1 〜Ｍ8 ＮＭＯＳトランジスタ対
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06G 7/14
H03F 3/45
Claims (14)
- 【請求項１】第１および第２の入力電圧の差である第１
の差動入力電圧と、第３および第４の入力電圧の差であ
る第２の差動入力電圧との差電圧に応じた電圧を出力す
る電圧減算回路において、 第１の定電流源と、 一端が所定の電圧レベルの端子に接続され、電気的特性
の揃った第１および第２のＭＯＳトランジスタと、 一端が前記第１の定電流源に接続され、電気的特性の揃
った第３および第４のＭＯＳトランジスタとを備え、 前記第１および第３のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記第２および第４のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記第１および第２のＭＯＳトランジスタのゲート端子
間には前記第１の差動入力電圧が印加され、前記第３お
よび第４のＭＯＳトランジスタのゲート端子間には前記
第２の差動入力電圧が印加され、 前記第１および第３のＭＯＳトランジスタの接続点と、
前記第２および第４のＭＯＳトランジスタの接続点とか
ら、前記第１の差動入力電圧と、前記第２の差動入力電
圧に比例する電圧との差電圧を出力することを特徴とす
る電圧減算回路。 - 【請求項２】前記第１のＭＯＳトランジスタのソース電
極をその基板電極と導通させ、前記第２のＭＯＳトラン
ジスタのソース電極をその基板電極と導通させたことを
特徴とする請求項１記載の電圧減算回路。 - 【請求項３】第１および第２の入力電圧の差である第１
の差動入力電圧と、第３および第４の入力電圧の差であ
る第２の差動入力電圧との差電圧に応じた電圧を出力す
る電圧減算回路において、 第１の定電流源と、 一端が所定の電圧レベルの端子に接続され、電気的特性
の揃った第１および第２のＭＯＳトランジスタと、 一端が第１の定電流源に接続され、電気的特性の揃った
第３および第４のＭＯＳトランジスタと、 前記第１および第２の入力電圧の電圧レベルを同一比率
で変化させることにより、前記第１の差動入力電圧を第
３の差動入力電圧に変換する電圧変換回路とを備え、 前記第１および第３のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記第２および第４のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記第１および第２のＭＯＳトランジスタのゲート端子
間には前記第３の差動入力電圧が印加され、前記第３お
よび第４のＭＯＳトランジスタのゲート端子間には前記
第２の差動入力電圧が印加され、 前記第１および第３のＭＯＳトランジスタの接続点と、
前記第２および第４のＭＯＳトランジスタの接続点とか
ら、前記第１の差動入力電圧と、前記第２の差動入力電
圧に比例する電圧との差電圧を出力することを特徴とす
る電圧減算回路。 - 【請求項４】前記第１〜第４のＭＯＳトランジスタはＮ
ＭＯＳトランジスタであり、 前記電圧変換回路は、前記第１および第２のＭＯＳトラ
ンジスタのゲート端子に印加される電圧が前記第３およ
び第４のＭＯＳトランジスタのゲート端子に印加される
電圧よりも高くなるように電圧変換を行うことを特徴と
する電圧減算回路。 - 【請求項５】前記第１〜第４のＭＯＳトランジスタはＰ
ＭＯＳトランジスタであり、 前記電圧変換回路は、前記第１および第２のＭＯＳトラ
ンジスタのゲート端子に印加される電圧が前記第３およ
び第４のＭＯＳトランジスタのゲート端子に印加される
電圧よりも低くなるように電圧変換を行うことを特徴と
する請求項３に記載の電圧減算回路。 - 【請求項６】前記電圧変換回路は、 第２の定電流源と、 一端が所定の電圧レベルの端子に接続され、電気的特性
の揃った第５および第６のＭＯＳトランジスタと、 一端が前記第２の定電流源に接続され、電気的特性の揃
った第７および第８のＭＯＳトランジスタとを備え、 前記第５および第７のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第２の定電流源との間におい
て、直列に接続され、 前記第６および第８のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第２の定電流源との間におい
て、直列に接続され、 前記第５および第６のＭＯＳトランジスタのゲート端子
は前記所定の電圧レベルに設定され、 前記第７および第８のＭＯＳトランジスタのゲート端子
間には前記第１の差動入力電圧が印加され、 前記第５および第７のＭＯＳトランジスタの接続点と、
前記第６および第８のＭＯＳトランジスタの接続点とか
ら前記第３の差動入力電圧を出力することを特徴とする
請求項３〜５のいずれかに記載の電圧減算回路。 - 【請求項７】前記第５のＭＯＳトランジスタのソース電
極をその基板電極と導通させ、前記第６のＭＯＳトラン
ジスタのソース電極をその基板電極と導通させたことを
特徴とする請求項６記載の電圧減算回路。 - 【請求項８】前記第２の差動入力電圧は、前記第１の差
動入力電圧の位相を反転した電圧であることを特徴とす
る請求項１〜７のいずれかに記載の電圧減算回路。 - 【請求項９】２種類の入力電圧の差である差動入力電圧
を第１および第２の抵抗比に応じた増幅率で増幅して出
力する電圧増幅回路において、 差動増幅器と、 前記第１および第２の抵抗の抵抗比に基づいて、前記差
動増幅器の出力電圧以下で所定の基準電圧以上の分圧電
圧を出力する抵抗分圧回路と、 第１の定電流源と、 一端が所定の電圧レベルの端子に接続され、電気的特性
の揃った第１および第２のＭＯＳトランジスタと、 一端が前記第１の定電流源に接続され、電気的特性の揃
った第３および第４のＭＯＳトランジスタとを備え、 前記第１および第３のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記第２および第４のＭＯＳトランジスタは、前記所定
の電圧レベルの端子と前記第１の定電流源との間におい
て、直列に接続され、 前記差動増幅器の反転入力端子には、前記第１および第
３のＭＯＳトランジスタの接続点の電圧が入力され、 前記差動増幅器の非反転入力端子には、前記第２および
第４のＭＯＳトランジスタの接続点の電圧が入力され、 前記第１および第２のＭＯＳトランジスタのゲート端子
間には、前記差動入力電圧が入力され、 前記第３および第４のＭＯＳトランジスタの一方のゲー
ト端子には前記基準電圧が入力され、他方のゲート端子
には前記抵抗分圧回路の出力が入力され、 前記差動増幅器は、前記差動入力電圧を前記第１および
第２の抵抗の抵抗比に応じた増幅率で増幅した電圧を出
力することを特徴とする電圧増幅回路。 - 【請求項１０】複数の前記電圧減算回路を直列に接続し
て、最終段の前記電圧減算回路の出力を初段の前記電圧
減算回路の入力側に帰還させる電圧分圧回路であって、 最終段を除く前記電圧減算回路のそれぞれには、前段の
前記電圧減算回路の出力が前記第１の差動入力電圧とし
て入力されるとともに、その電圧の位相を反転した電圧
が前記第２の差動入力電圧として入力され、 最終段の前記電圧減算回路には、所定の差動入力電圧が
前記第１の差動入力電圧として入力されるとともに、前
段の前記電圧減算回路の出力が前記第２の差動入力電圧
として入力され、 最終段の前記電圧減算回路は、前記所定の差動入力電圧
の電圧振幅を前記電圧減算回路の接続段数に応じて小さ
くした電圧を出力することを特徴とする請求項１〜７の
いずれかに記載の電圧減算回路を備えた電圧分圧回路。 - 【請求項１１】半導体基板上に請求項１〜８のいずれか
に記載の電圧減算回路を形成したことを特徴とする半導
体集積回路装置。 - 【請求項１２】半導体基板上に請求項９に記載の電圧増
幅回路を形成したことを特徴とする半導体集積回路装
置。 - 【請求項１３】半導体基板上に請求項１０に記載の電圧
分圧回路を形成したことを特徴とする半導体集積回路装
置。 - 【請求項１４】請求項７と同様の構成の複数の電圧減算
回路を備え、最終段の電圧減算回路の出力が初段の電圧
減算回路の入力にフィードバックされるように、前記複
数の電圧減算回路を縦続接続した電圧分圧回路であっ
て、 前記最終段以外の各段の前記電圧減算回路は、前段の電
圧減算回路の出力を、前記第１の差動入力電圧として受
け取り、前記第１の差動入力電圧の位相を反転すること
により得られる電圧を、前記第２の差動入力電圧として
受け取り、 前記最終段の電圧減算回路は、所定の差動入力電圧を前
記第１の差動入力電圧として受け取り、前段の電圧減算
回路の出力を前記第２の差動入力電圧として受け取り、 前記最終段の前記電圧減算回路は、前記電圧減算回路の
段数に応じて、前記所定の差動入力電圧の電圧振幅を減
少させることにより得られる電圧を出力することを特徴
とする電圧分圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8969997A JP3392696B2 (ja) | 1997-04-08 | 1997-04-08 | 電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置 |
| US09/056,629 US5841311A (en) | 1997-04-08 | 1998-04-08 | Voltage subtracter circuit, voltage amplifier circuit, voltage divider circuit and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8969997A JP3392696B2 (ja) | 1997-04-08 | 1997-04-08 | 電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283428A JPH10283428A (ja) | 1998-10-23 |
| JP3392696B2 true JP3392696B2 (ja) | 2003-03-31 |
Family
ID=13978029
Family Applications (1)
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|---|---|---|---|
| JP8969997A Expired - Fee Related JP3392696B2 (ja) | 1997-04-08 | 1997-04-08 | 電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3392696B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6480271B2 (ja) * | 2015-05-29 | 2019-03-06 | 日本電信電話株式会社 | 重み付き加減算回路 |
-
1997
- 1997-04-08 JP JP8969997A patent/JP3392696B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10283428A (ja) | 1998-10-23 |
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