JPH10200348A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH10200348A JPH10200348A JP9283425A JP28342597A JPH10200348A JP H10200348 A JPH10200348 A JP H10200348A JP 9283425 A JP9283425 A JP 9283425A JP 28342597 A JP28342597 A JP 28342597A JP H10200348 A JPH10200348 A JP H10200348A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- circuit
- drain
- voltage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000010586 diagram Methods 0.000 description 25
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 9
- 101100263704 Arabidopsis thaliana VIN3 gene Proteins 0.000 description 8
- 241000750042 Vini Species 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- -1 that is Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/261—Amplifier which being suitable for instrumentation applications
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 オフセットの影響が少なく、ダイナミックレ
ンジを広くする。 【解決手段】 ソースが電源ＶＳに共通に接続され特性
が同一のＭＯＳトランジスタＭ１、Ｍ２と、負入力端子
がトランジスタＭ１のドレインに、正入力端子がトラン
ジスタＭ２のドレインに接続されるオペアンプＯＰ１
と、一方の入力端子がトランジスタＭ２のドレインに、
他方が電源ＶＤに接続されるＯＰ２と、トランジスタＭ
１のドレインとオペアンプＯＰ１の出力端子間に設けら
れる抵抗回路Ｒ１と、トランジスタＭ２のドレインと電
源ＶＣ間に設けられ、抵抗回路Ｒ１と同じ抵抗値の抵抗
回路Ｒ２と、トランジスタＭ１のドレインに負荷電流を
供給する負荷回路Ｒ３と、トランジスタＭ２のドレイン
に同じ値の負荷電流を供給する負荷回路Ｒ４を備え、ト
ランジスタＭ２のドレイン電圧が電源ＶＣに等しくなる
ようにオペアンプＯＰ２の出力で前記負荷回路を流れる
負荷電流を制御する。
ンジを広くする。 【解決手段】 ソースが電源ＶＳに共通に接続され特性
が同一のＭＯＳトランジスタＭ１、Ｍ２と、負入力端子
がトランジスタＭ１のドレインに、正入力端子がトラン
ジスタＭ２のドレインに接続されるオペアンプＯＰ１
と、一方の入力端子がトランジスタＭ２のドレインに、
他方が電源ＶＤに接続されるＯＰ２と、トランジスタＭ
１のドレインとオペアンプＯＰ１の出力端子間に設けら
れる抵抗回路Ｒ１と、トランジスタＭ２のドレインと電
源ＶＣ間に設けられ、抵抗回路Ｒ１と同じ抵抗値の抵抗
回路Ｒ２と、トランジスタＭ１のドレインに負荷電流を
供給する負荷回路Ｒ３と、トランジスタＭ２のドレイン
に同じ値の負荷電流を供給する負荷回路Ｒ４を備え、ト
ランジスタＭ２のドレイン電圧が電源ＶＣに等しくなる
ようにオペアンプＯＰ２の出力で前記負荷回路を流れる
負荷電流を制御する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
から構成される増幅回路に関するもので特にインスツル
メンテーションアンプとして使用されるものである。
から構成される増幅回路に関するもので特にインスツル
メンテーションアンプとして使用されるものである。
【０００２】
【従来の技術】ＭＯＳトランジスタから構成される従来
のインスツルメンテーションアンプ回路（以下、単に増
幅回路ともいう）の構成を図２５に示す。この増幅回路
は２個のＮチャネルＭＯＳトランジスタＭ１、Ｍ２と、
３個のオペアンプＯＰ１、ＯＰ２、ＯＰ３を有してい
る。トランジスタＭ１、Ｍ２のソースは共通に接続され
て電源電圧ＶＳが印加される。トランジスタＭ１のドレ
インはオペアンプＯＰ１の負入力端子に接続され、トラ
ンジスタＭ２のドレインはオペアンプＯＰ２の負入力端
子に接続される。そしてオペアンプＯＰ１、ＯＰ２の正
入力端子は共通に接続されて電圧ＶＤが印加される。ま
た、オペアンプＯＰ１の負入力端子とオペアンプＯＰ１
の出力端子は抵抗Ｒ１を介して接続され、オペアンプＯ
Ｐ２の負入力端子とオペアンプＯＰ２の出力端子は、抵
抗Ｒ２を介して接続される。
のインスツルメンテーションアンプ回路（以下、単に増
幅回路ともいう）の構成を図２５に示す。この増幅回路
は２個のＮチャネルＭＯＳトランジスタＭ１、Ｍ２と、
３個のオペアンプＯＰ１、ＯＰ２、ＯＰ３を有してい
る。トランジスタＭ１、Ｍ２のソースは共通に接続され
て電源電圧ＶＳが印加される。トランジスタＭ１のドレ
インはオペアンプＯＰ１の負入力端子に接続され、トラ
ンジスタＭ２のドレインはオペアンプＯＰ２の負入力端
子に接続される。そしてオペアンプＯＰ１、ＯＰ２の正
入力端子は共通に接続されて電圧ＶＤが印加される。ま
た、オペアンプＯＰ１の負入力端子とオペアンプＯＰ１
の出力端子は抵抗Ｒ１を介して接続され、オペアンプＯ
Ｐ２の負入力端子とオペアンプＯＰ２の出力端子は、抵
抗Ｒ２を介して接続される。
【０００３】オペアンプＯＰ１の出力端子は抵抗Ｒ３を
介してオペアンプＯＰ３の負入力端子に接続され、オペ
アンプＯＰ２の出力端子は抵抗Ｒ４を介してオペアンプ
ＯＰ３の正入力端子に接続されている。そしてオペアン
プＯＰ３の負入力端子と出力端子は抵抗Ｒ５を介して接
続される。またオペアンプＯＰ３の正入力端子は抵抗Ｒ
６を介して電源電圧ＶＣが印加される。
介してオペアンプＯＰ３の負入力端子に接続され、オペ
アンプＯＰ２の出力端子は抵抗Ｒ４を介してオペアンプ
ＯＰ３の正入力端子に接続されている。そしてオペアン
プＯＰ３の負入力端子と出力端子は抵抗Ｒ５を介して接
続される。またオペアンプＯＰ３の正入力端子は抵抗Ｒ
６を介して電源電圧ＶＣが印加される。
【０００４】この従来の増幅回路においては、トランジ
スタＭ１、Ｍ２のゲートに差動入力ＩＮ１、ＩＮ２が各
々入力され、オペアンプＯＰ３の出力端子から出力ＶＯ
ＵＴが取り出される。
スタＭ１、Ｍ２のゲートに差動入力ＩＮ１、ＩＮ２が各
々入力され、オペアンプＯＰ３の出力端子から出力ＶＯ
ＵＴが取り出される。
【０００５】
【発明が解決しようとする課題】次にこの従来の増幅回
路の動作を説明する。
路の動作を説明する。
【０００６】トランジスタＭ１，Ｍ２は三極管動作をす
るものとすると仮定する。トランジスタＭ１、Ｍ２を流
れる電流Ｉ１，Ｉ２は、トランジスタＭ１、Ｍ２のドレ
イン電圧をＶＤ１、ＶＤ２、ゲート電圧をＶＩＮ１、Ｖ
ＩＮ２、ソース電圧をＶＳとし、これらのトランジスタ
Ｍ１、Ｍ２のしきい値電圧をＶＴとするとすれば次式の
ように表せる。
るものとすると仮定する。トランジスタＭ１、Ｍ２を流
れる電流Ｉ１，Ｉ２は、トランジスタＭ１、Ｍ２のドレ
イン電圧をＶＤ１、ＶＤ２、ゲート電圧をＶＩＮ１、Ｖ
ＩＮ２、ソース電圧をＶＳとし、これらのトランジスタ
Ｍ１、Ｍ２のしきい値電圧をＶＴとするとすれば次式の
ように表せる。
【０００７】
【数１】 ここで Ｋｎ＝μ・ＣOX・Ｗ／（２・Ｌ） 但し、μは移動度、ＣOXはゲート酸化膜の単位面積当た
りの容量、ＷおよびＬはトランジスタのゲート幅および
ゲート長を表す。
りの容量、ＷおよびＬはトランジスタのゲート幅および
ゲート長を表す。
【０００８】オペアンプＯＰ１、ＯＰ２のオフセット電
圧をＶＦ１、ＶＦ２とすると、 ＶＤ１＝ＶＤ＋ＶＦ１ ……（３） ＶＤ２＝ＶＤ＋ＶＦ２ ……（４） とおける。（３），（４）式を（１），（２）式に代入
すると、
圧をＶＦ１、ＶＦ２とすると、 ＶＤ１＝ＶＤ＋ＶＦ１ ……（３） ＶＤ２＝ＶＤ＋ＶＦ２ ……（４） とおける。（３），（４）式を（１），（２）式に代入
すると、
【数２】 となる。（７）式の第１項は差動入力電圧に比例した差
電流である。第２項は誤差電流であり、入力電圧に比例
して増加することがわかる。出力電圧ＶＯＵＴは差電流
Ｉ１−Ｉ２に比例するため、誤差電流が増加すると出力
電圧の誤差も増加する。
電流である。第２項は誤差電流であり、入力電圧に比例
して増加することがわかる。出力電圧ＶＯＵＴは差電流
Ｉ１−Ｉ２に比例するため、誤差電流が増加すると出力
電圧の誤差も増加する。
【０００９】ＶＦ１＝ＶＦ２であれば（７）式の第二項
は０になり、誤差はなくなるが、最悪の場合ＶＦ１＝Ｖ
Ｆ２となる可能性もある。オフセットの小さいオペアン
プを使うことは可能であるが、この場合オペアンプの構
造が複雑になるという問題がある。また単出力の差動増
幅器が必要な場合は図２５に示すように最終段にオペア
ンプＯＰ３と抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６が必要とな
り、ここでもオフセットによる誤差や、抵抗のバラツキ
による誤差が入る可能性がある。
は０になり、誤差はなくなるが、最悪の場合ＶＦ１＝Ｖ
Ｆ２となる可能性もある。オフセットの小さいオペアン
プを使うことは可能であるが、この場合オペアンプの構
造が複雑になるという問題がある。また単出力の差動増
幅器が必要な場合は図２５に示すように最終段にオペア
ンプＯＰ３と抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６が必要とな
り、ここでもオフセットによる誤差や、抵抗のバラツキ
による誤差が入る可能性がある。
【００１０】またオペアンプＯＰ１、ＯＰ２の出力電圧
Ｖ１、Ｖ２は次式で表せる。
Ｖ１、Ｖ２は次式で表せる。
【００１１】
【数３】
【００１２】（８）、（９）式からＶ１、Ｖ２は入力電
圧に比例して増加することが分かる。これによりＶ１、
Ｖ２は、入力電圧の中心電圧に比例して増加するため、
入力電圧の中心値（コモンモード）が大きく変動する場
合には、Ｖ１、Ｖ２の変動範囲は電源電圧範囲を越えて
しまうすなわち、入力のダイナミックレンジが狭くなる
という問題が生じる。
圧に比例して増加することが分かる。これによりＶ１、
Ｖ２は、入力電圧の中心電圧に比例して増加するため、
入力電圧の中心値（コモンモード）が大きく変動する場
合には、Ｖ１、Ｖ２の変動範囲は電源電圧範囲を越えて
しまうすなわち、入力のダイナミックレンジが狭くなる
という問題が生じる。
【００１３】本発明は上記事情を考慮してなされたもの
であって、オペアンプのオフセットの影響が少なく、か
つダイナミックレンジが可及的に広い増幅回路を提供す
ることを目的とする。
であって、オペアンプのオフセットの影響が少なく、か
つダイナミックレンジが可及的に広い増幅回路を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明による増幅回路の
第１の態様は、ソースが第１の電源に共通に接続される
特性が同一の第１導電型の第１および第２のＭＯＳトラ
ンジスタと、負入力端子が前記第１のＭＯＳトランジス
タのドレインに接続され、正入力端子が前記第２のＭＯ
Ｓトランジスタのドレインに接続される第１のオペアン
プと、２つの入力端子を有し、一方の入力端子が前記第
２のＭＯＳトランジスタのドレインに接続され、他方の
入力端子が第２の電源に接続される第２のオペアンプ
と、前記第１のＭＯＳトランジスタのドレインと前記第
１のオペアンプの出力端子との間に設けられる第１の抵
抗回路と、前記第２のＭＯＳトランジスタのドレインと
第３の電源との間に設けられる前記第１の抵抗回路と同
じ抵抗値を有する第２の抵抗回路と、前記第１のＭＯＳ
トランジスタのドレインに負荷電流を供給する第１の負
荷回路と、前記第２のＭＯＳトランジスタのドレインに
前記負荷電流と同じ値の負荷電流を供給する第２の負荷
回路と、を備え、前記第２のＭＯＳトランジスタのドレ
イン電圧が前記第２の電源の電圧に等しくなるように前
記第２のオペアンプの出力で前記第１および第２の負荷
回路を流れる負荷電流を制御することを特徴とする。
第１の態様は、ソースが第１の電源に共通に接続される
特性が同一の第１導電型の第１および第２のＭＯＳトラ
ンジスタと、負入力端子が前記第１のＭＯＳトランジス
タのドレインに接続され、正入力端子が前記第２のＭＯ
Ｓトランジスタのドレインに接続される第１のオペアン
プと、２つの入力端子を有し、一方の入力端子が前記第
２のＭＯＳトランジスタのドレインに接続され、他方の
入力端子が第２の電源に接続される第２のオペアンプ
と、前記第１のＭＯＳトランジスタのドレインと前記第
１のオペアンプの出力端子との間に設けられる第１の抵
抗回路と、前記第２のＭＯＳトランジスタのドレインと
第３の電源との間に設けられる前記第１の抵抗回路と同
じ抵抗値を有する第２の抵抗回路と、前記第１のＭＯＳ
トランジスタのドレインに負荷電流を供給する第１の負
荷回路と、前記第２のＭＯＳトランジスタのドレインに
前記負荷電流と同じ値の負荷電流を供給する第２の負荷
回路と、を備え、前記第２のＭＯＳトランジスタのドレ
イン電圧が前記第２の電源の電圧に等しくなるように前
記第２のオペアンプの出力で前記第１および第２の負荷
回路を流れる負荷電流を制御することを特徴とする。
【００１５】また本発明による増幅回路の第２の態様
は、第１の態様の増幅回路において、前記第１の負荷回
路は一端が前記第１のＭＯＳトランジスタのドレインに
接続され、他端が前記第２のオペアンプの出力端子に接
続される第１の抵抗素子からなり、前記第２の負荷回路
は一端が前記第２のＭＯＳトランジスタのドレインに接
続され、他端が前記第２のオペアンプの出力端子に接続
され、前記第１の抵抗素子と同じ抵抗値を有する第２の
抵抗素子であることを特徴とする。
は、第１の態様の増幅回路において、前記第１の負荷回
路は一端が前記第１のＭＯＳトランジスタのドレインに
接続され、他端が前記第２のオペアンプの出力端子に接
続される第１の抵抗素子からなり、前記第２の負荷回路
は一端が前記第２のＭＯＳトランジスタのドレインに接
続され、他端が前記第２のオペアンプの出力端子に接続
され、前記第１の抵抗素子と同じ抵抗値を有する第２の
抵抗素子であることを特徴とする。
【００１６】また本発明による増幅回路の第３の態様
は、第１の態様の増幅回路において、前記第１の負荷回
路は、ドレインが前記第１のＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第２のオペアンプの出力
端子に接続され、ソースが第４の電源に接続される、前
記第１導電型と異なる第２導電型の第３のＭＯＳトラン
ジスタからなり、前記第２の負荷回路は、ドレインが前
記第２のＭＯＳトランジスタのドレインに接続され、ゲ
ートが前記第２のオペアンプの出力端子に接続され、ソ
ースが前記第４の電源に接続される第２導電型の前記第
３のＭＯＳトランジスタと同じ特性を有する第４のＭＯ
Ｓトランジスタからなることを特徴とする。
は、第１の態様の増幅回路において、前記第１の負荷回
路は、ドレインが前記第１のＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第２のオペアンプの出力
端子に接続され、ソースが第４の電源に接続される、前
記第１導電型と異なる第２導電型の第３のＭＯＳトラン
ジスタからなり、前記第２の負荷回路は、ドレインが前
記第２のＭＯＳトランジスタのドレインに接続され、ゲ
ートが前記第２のオペアンプの出力端子に接続され、ソ
ースが前記第４の電源に接続される第２導電型の前記第
３のＭＯＳトランジスタと同じ特性を有する第４のＭＯ
Ｓトランジスタからなることを特徴とする。
【００１７】また本発明による増幅回路の第４の態様
は、ソースが第１の電源に共通に接続される特性が同一
の第１導電型の第１および第２のＭＯＳトランジスタ
と、負入力端子が前記第１のＭＯＳトランジスタのドレ
インに接続され、正入力端子が前記第２のＭＯＳトラン
ジスタのドレインに接続される第１のオペアンプと、負
入力端子が前記第２のＭＯＳトランジスタのドレインに
接続され、正入力端子が第２の電源に接続される第２の
オペアンプと、前記第１のＭＯＳトランジスタのドレイ
ンと前記第１のオペアンプの出力端子との間に設けられ
る第１の抵抗回路と、前記第２のＭＯＳトランジスタの
ドレインと第２のオペアンプの出力端子との間に設けら
れ前記第１の抵抗回路と同じ抵抗値を有する第２の抵抗
回路と、前記第１のＭＯＳトランジスタのドレインに接
続され、前記第１のＭＯＳトランジスタのドレインに負
荷電流を供給する第１の負荷回路と、前記第２のＭＯＳ
トランジスタのドレインに接続され、前記第２のＭＯＳ
トランジスタのドレインに前記負荷電流と等しい負荷電
流を供給する第２の負荷回路を備え、前記第１、第２の
オペアンプの出力を差動出力とし、前記差動出力で前記
第１、第２の負荷回路を流れる負荷電流を制御すること
を特徴とする。
は、ソースが第１の電源に共通に接続される特性が同一
の第１導電型の第１および第２のＭＯＳトランジスタ
と、負入力端子が前記第１のＭＯＳトランジスタのドレ
インに接続され、正入力端子が前記第２のＭＯＳトラン
ジスタのドレインに接続される第１のオペアンプと、負
入力端子が前記第２のＭＯＳトランジスタのドレインに
接続され、正入力端子が第２の電源に接続される第２の
オペアンプと、前記第１のＭＯＳトランジスタのドレイ
ンと前記第１のオペアンプの出力端子との間に設けられ
る第１の抵抗回路と、前記第２のＭＯＳトランジスタの
ドレインと第２のオペアンプの出力端子との間に設けら
れ前記第１の抵抗回路と同じ抵抗値を有する第２の抵抗
回路と、前記第１のＭＯＳトランジスタのドレインに接
続され、前記第１のＭＯＳトランジスタのドレインに負
荷電流を供給する第１の負荷回路と、前記第２のＭＯＳ
トランジスタのドレインに接続され、前記第２のＭＯＳ
トランジスタのドレインに前記負荷電流と等しい負荷電
流を供給する第２の負荷回路を備え、前記第１、第２の
オペアンプの出力を差動出力とし、前記差動出力で前記
第１、第２の負荷回路を流れる負荷電流を制御すること
を特徴とする。
【００１８】また本発明による増幅回路の第５の態様
は、第１乃至第４のいずれかの態様の増幅回路におい
て、前記第１のＭＯＳトランジスタに並列に接続される
第１導電型の第５のＭＯＳトランジスタと、前記第２の
ＭＯＳトランジスタに並列に接続される前記第５のＭＯ
Ｓトランジスタと同じ特性を有する第１導電型の第６の
ＭＯＳトランジスタと、を備えていることを特徴とす
る。
は、第１乃至第４のいずれかの態様の増幅回路におい
て、前記第１のＭＯＳトランジスタに並列に接続される
第１導電型の第５のＭＯＳトランジスタと、前記第２の
ＭＯＳトランジスタに並列に接続される前記第５のＭＯ
Ｓトランジスタと同じ特性を有する第１導電型の第６の
ＭＯＳトランジスタと、を備えていることを特徴とす
る。
【００１９】また本発明による増幅回路の第６の態様
は、第５の態様の増幅回路において、前記第５、第６の
ＭＯＳトランジスタのゲートに出力電圧の分圧電圧を印
加したことを特徴とする。
は、第５の態様の増幅回路において、前記第５、第６の
ＭＯＳトランジスタのゲートに出力電圧の分圧電圧を印
加したことを特徴とする。
【００２０】また本発明による増幅回路の第７の態様
は、第６の態様の増幅回路において、前記第１、第２の
抵抗回路を省略したことを特徴とする。
は、第６の態様の増幅回路において、前記第１、第２の
抵抗回路を省略したことを特徴とする。
【００２１】また本発明による増幅回路の第８の態様
は、第１乃至第６のいずれかの態様の増幅回路におい
て、前記第１および第２の抵抗回路はＭＲＣ（Mos Resi
stive Circuit ）から構成されることを特徴とする。
は、第１乃至第６のいずれかの態様の増幅回路におい
て、前記第１および第２の抵抗回路はＭＲＣ（Mos Resi
stive Circuit ）から構成されることを特徴とする。
【００２２】また本発明による増幅回路の第９の態様
は、第１乃至第４のいずれかの態様の増幅回路におい
て、ソースが第５の電源に接続され、ドレインが前記第
１のＭＯＳトランジスタのドレインに接続される第１導
電型の第５のＭＯＳトランジスタと、ソースが前記第５
の電源に接続され、ドレインが前記第２のＭＯＳトラン
ジスタのドレインに接続される、前記第５のＭＯＳトラ
ンジスタと特性が同一の第１導電型の第６のＭＯＳトラ
ンジスタと、を更に備えていることを特徴とする。
は、第１乃至第４のいずれかの態様の増幅回路におい
て、ソースが第５の電源に接続され、ドレインが前記第
１のＭＯＳトランジスタのドレインに接続される第１導
電型の第５のＭＯＳトランジスタと、ソースが前記第５
の電源に接続され、ドレインが前記第２のＭＯＳトラン
ジスタのドレインに接続される、前記第５のＭＯＳトラ
ンジスタと特性が同一の第１導電型の第６のＭＯＳトラ
ンジスタと、を更に備えていることを特徴とする。
【００２３】また本発明による増幅回路の第１０の態様
は、第９の態様の増幅回路において、前記第１および第
２の抵抗回路の代わりに設けられ、前記第１のオペアン
プの出力と前記第３の電源との間の電圧を分圧回路と、
この分圧回路の出力を全波整流する全波整流回路と、前
記全波整流回路の出力を波形整形するとともに位相調整
するローパスフィルタと、前記ローパスフィルタの出力
を受け、出力が前記第５の電源の電圧となるトランスコ
ンダクタンス回路と、を更に備え、前記第５および第６
のＭＯＳトランジスタのゲート間には前記分圧回路の出
力電圧が印加されることを特徴とする。
は、第９の態様の増幅回路において、前記第１および第
２の抵抗回路の代わりに設けられ、前記第１のオペアン
プの出力と前記第３の電源との間の電圧を分圧回路と、
この分圧回路の出力を全波整流する全波整流回路と、前
記全波整流回路の出力を波形整形するとともに位相調整
するローパスフィルタと、前記ローパスフィルタの出力
を受け、出力が前記第５の電源の電圧となるトランスコ
ンダクタンス回路と、を更に備え、前記第５および第６
のＭＯＳトランジスタのゲート間には前記分圧回路の出
力電圧が印加されることを特徴とする。
【００２４】また本発明による増幅回路の第１１の態様
は、第１１の態様の増幅回路において、前記第１および
第２の抵抗回路の代わりに設けられ、前記第１のオペア
ンプの出力と前記第３の電源との間の電圧を分圧する分
圧回路と、前記第１および第２のＭＳＯトランジスタに
印加される差動入力電圧を受け、全波整流する全波整流
回路と、前記全波整流回路の出力を波形整形するととも
に位相調整するローパスフィルタと、前記ローパスフィ
ルタの出力を受け、出力が前記第１の電源の電圧となる
トランスコンダクタンス回路と、を備え、前記第５およ
び第６のＭＯＳトランジスタのゲート間には前記分圧回
路の出力電圧が印加されることを特徴とする。
は、第１１の態様の増幅回路において、前記第１および
第２の抵抗回路の代わりに設けられ、前記第１のオペア
ンプの出力と前記第３の電源との間の電圧を分圧する分
圧回路と、前記第１および第２のＭＳＯトランジスタに
印加される差動入力電圧を受け、全波整流する全波整流
回路と、前記全波整流回路の出力を波形整形するととも
に位相調整するローパスフィルタと、前記ローパスフィ
ルタの出力を受け、出力が前記第１の電源の電圧となる
トランスコンダクタンス回路と、を備え、前記第５およ
び第６のＭＯＳトランジスタのゲート間には前記分圧回
路の出力電圧が印加されることを特徴とする。
【００２５】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。本発明による増幅回路の第１の実施の形
態の構成を図１に示す。この実施の形態の増幅回路は、
２個のＮチャネルＭＯＳトランジスタＭ１，Ｍ２と、２
個のオペアンプＯＰ１、ＯＰ２とを備えている。トラン
ジスタＭ１、Ｍ２のソースは共通に接続されて電源電圧
ＶＳが印加される。トランジスタＭ１のゲートにはアン
プ回路の差動入力のうちの一方の入力電位ＶＩＮ１が印
加され、ドレインはオペアンプＯＰ１の負入力端子に接
続されている。またトランジスタＭ２のゲートにはアン
プ回路の差動入力のうちの他方の入力電位ＶＩＮ２が印
加され、ドレインはオペアンプＯＰ１の正入力端子に接
続されている。
して説明する。本発明による増幅回路の第１の実施の形
態の構成を図１に示す。この実施の形態の増幅回路は、
２個のＮチャネルＭＯＳトランジスタＭ１，Ｍ２と、２
個のオペアンプＯＰ１、ＯＰ２とを備えている。トラン
ジスタＭ１、Ｍ２のソースは共通に接続されて電源電圧
ＶＳが印加される。トランジスタＭ１のゲートにはアン
プ回路の差動入力のうちの一方の入力電位ＶＩＮ１が印
加され、ドレインはオペアンプＯＰ１の負入力端子に接
続されている。またトランジスタＭ２のゲートにはアン
プ回路の差動入力のうちの他方の入力電位ＶＩＮ２が印
加され、ドレインはオペアンプＯＰ１の正入力端子に接
続されている。
【００２６】そしてオペアンプＯＰ１の負入力端子はオ
ペアンプＯＰ１の出力端子と抵抗Ｒ１を介して接続され
ているとともに抵抗Ｒ３を介してオペアンプＯＰ２の出
力端子に接続されている。またオペアンプＯ２の負入力
端子はオペアンプＯＰ１の正入力端子と共通に接続さ
れ、抵抗Ｒ２を介して電源ＶＣに接続される。またオペ
アンプＯＰ２の負入力端子は抵抗Ｒ４を介してオペアン
プＯＰ２の出力端子に接続され、オペアンプＯＰ２の正
入力端子には電圧ＶＤが印加される。そして、オペアン
プＯＰ１の出力端子から本実施の形態の増幅回路の正側
の出力ＶＯＵＴが取り出される。なお、負側の出力電圧
はＶＣである。
ペアンプＯＰ１の出力端子と抵抗Ｒ１を介して接続され
ているとともに抵抗Ｒ３を介してオペアンプＯＰ２の出
力端子に接続されている。またオペアンプＯ２の負入力
端子はオペアンプＯＰ１の正入力端子と共通に接続さ
れ、抵抗Ｒ２を介して電源ＶＣに接続される。またオペ
アンプＯＰ２の負入力端子は抵抗Ｒ４を介してオペアン
プＯＰ２の出力端子に接続され、オペアンプＯＰ２の正
入力端子には電圧ＶＤが印加される。そして、オペアン
プＯＰ１の出力端子から本実施の形態の増幅回路の正側
の出力ＶＯＵＴが取り出される。なお、負側の出力電圧
はＶＣである。
【００２７】この第１の実施の形態の増幅回路において
は、ＭＯＳトランジスタＭ１のドレイン電圧ＶＤ１とＭ
ＯＳトランジスタＭ２のドレイン電圧ＶＤ２は次のよう
に表される。 ＶＤ１＝ＶＤ２＋ＶＦ１ ……（１０） ＶＤ２＝ＶＤ＋ＶＦ２ ……（１１） ただしＶＦ１、ＶＦ２はそれぞれオペアンプＯＰ１、Ｏ
Ｐ２のオフセット電圧を示す。
は、ＭＯＳトランジスタＭ１のドレイン電圧ＶＤ１とＭ
ＯＳトランジスタＭ２のドレイン電圧ＶＤ２は次のよう
に表される。 ＶＤ１＝ＶＤ２＋ＶＦ１ ……（１０） ＶＤ２＝ＶＤ＋ＶＦ２ ……（１１） ただしＶＦ１、ＶＦ２はそれぞれオペアンプＯＰ１、Ｏ
Ｐ２のオフセット電圧を示す。
【００２８】ＭＯＳトランジスタＭ１を流れる電流Ｉ１
Ａと、ＭＯＳトランジスタＭ２を流れる電流Ｉ２Ａの差
Ｉ１Ａ−Ｉ２Ａは、
Ａと、ＭＯＳトランジスタＭ２を流れる電流Ｉ２Ａの差
Ｉ１Ａ−Ｉ２Ａは、
【数４】 と求められる。
【００２９】（１２）式の第一項は入力電圧に比例した
項で、第二項は誤差を表している。（７）式と（１２）
式を比較すると（７）式では誤差がオフセット電圧の差
（ＶＦ１−ＶＦ２）に比例するが、（１２）式ではＶＦ
１に比例するので、ＶＦ１＝−ＶＦ２の場合を考える
と、本実施の形態の増幅回路の誤差は、図２５に示す従
来の増幅回路の誤差の約１／２となる。また従来の増幅
回路においては誤差を小さくするためには、オペアンプ
ＯＰ１、ＯＰ２のオフセット電圧ＶＦ１、ＶＦ２の両方
を小さくする必要があるが、本実施の形態の増幅回路に
おいては、オペアンプＯＰ１のオフセット電圧ＶＦ１の
み小さくすれば良いので、オペアンプＯＰ１だけを高精
度のオペアンプにすれば良いことになる。
項で、第二項は誤差を表している。（７）式と（１２）
式を比較すると（７）式では誤差がオフセット電圧の差
（ＶＦ１−ＶＦ２）に比例するが、（１２）式ではＶＦ
１に比例するので、ＶＦ１＝−ＶＦ２の場合を考える
と、本実施の形態の増幅回路の誤差は、図２５に示す従
来の増幅回路の誤差の約１／２となる。また従来の増幅
回路においては誤差を小さくするためには、オペアンプ
ＯＰ１、ＯＰ２のオフセット電圧ＶＦ１、ＶＦ２の両方
を小さくする必要があるが、本実施の形態の増幅回路に
おいては、オペアンプＯＰ１のオフセット電圧ＶＦ１の
み小さくすれば良いので、オペアンプＯＰ１だけを高精
度のオペアンプにすれば良いことになる。
【００３０】また本実施の形態の増幅回路においては抵
抗Ｒ３と抵抗Ｒ４を同じ抵抗値とすれば、オペアンプＯ
Ｐ１の負入力端子と正入力端子の電位ＶＤ１、ＶＤ２が
ほぼ等しいので、これらの抵抗Ｒ３、Ｒ４を流れる電流
Ｉ３、Ｉ４は、ほぼ等しくなる。これにより電流差Ｉ１
Ａ−Ｉ２ＡはＩ１−Ｉ２にほぼ等しくなる。このため、
増幅回路の出力電圧の振幅ＶＯＵＴ−ＶＣは、Ｒ１＝Ｒ
２＝Ｒとすると、
抗Ｒ３と抵抗Ｒ４を同じ抵抗値とすれば、オペアンプＯ
Ｐ１の負入力端子と正入力端子の電位ＶＤ１、ＶＤ２が
ほぼ等しいので、これらの抵抗Ｒ３、Ｒ４を流れる電流
Ｉ３、Ｉ４は、ほぼ等しくなる。これにより電流差Ｉ１
Ａ−Ｉ２ＡはＩ１−Ｉ２にほぼ等しくなる。このため、
増幅回路の出力電圧の振幅ＶＯＵＴ−ＶＣは、Ｒ１＝Ｒ
２＝Ｒとすると、
【数５】 となる。出力電圧の負側の電圧ＶＣは一定であり、正側
の出力電圧ＶＯＵＴは電圧ＶＣを中心にして変動するこ
とになる。
の出力電圧ＶＯＵＴは電圧ＶＣを中心にして変動するこ
とになる。
【００３１】（１３）式において、オフセット電圧ＶＦ
１、ＶＦ２をＶＦ１＝ＶＦ２＝０とすれば ＶＯＵＴ−ＶＣ＝２ＲＫｎ（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ）…（１４） となり、増幅回路の出力電圧の振幅は、入力電圧ＶＩＮ
１、ＶＩＮ２の振幅（＝ＶＩＮ１−ＶＩＮ２）と、ＭＯ
ＳトランジスタＭ１、Ｍ２のドレイン／ソース間電圧
（＝ＶＤ−ＶＳ）との積に比例することになる。
１、ＶＦ２をＶＦ１＝ＶＦ２＝０とすれば ＶＯＵＴ−ＶＣ＝２ＲＫｎ（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ）…（１４） となり、増幅回路の出力電圧の振幅は、入力電圧ＶＩＮ
１、ＶＩＮ２の振幅（＝ＶＩＮ１−ＶＩＮ２）と、ＭＯ
ＳトランジスタＭ１、Ｍ２のドレイン／ソース間電圧
（＝ＶＤ−ＶＳ）との積に比例することになる。
【００３２】以上説明したように本実施の形態の増幅回
路によれば、オペアンプのオフセットの影響が少なくす
ることができる。また入力電圧の中心値が変動しても出
力電圧の中心値を一定にすることが可能となり、入力ダ
イナミックレンジを広くすることができる。
路によれば、オペアンプのオフセットの影響が少なくす
ることができる。また入力電圧の中心値が変動しても出
力電圧の中心値を一定にすることが可能となり、入力ダ
イナミックレンジを広くすることができる。
【００３３】次に本発明による増幅回路の第２の実施の
形態の構成を図２に示す。この実施の形態の増幅回路
は、図１に示す第１の実施の形態の増幅回路において、
負荷回路として抵抗Ｒ３，Ｒ４の代わりにＰチャネルＭ
ＯＳトランジスタＭ３，Ｍ４を用いたものである。トラ
ンジスタＭ３のドレインはオペアンプＯＰ１の負入力端
子に接続され、ゲートはオペアンプＯＰ２の出力端子に
接続され、ソースは駆動電源ＶＤＤに接続されている。
なお、この第２の実施の形態においては、オペアンプＯ
Ｐ２の正入力端子、負入力端子は第１の実施の形態にお
けるオペアンプＯＰ２の正入力端子、負入力端子と逆に
なっている。
形態の構成を図２に示す。この実施の形態の増幅回路
は、図１に示す第１の実施の形態の増幅回路において、
負荷回路として抵抗Ｒ３，Ｒ４の代わりにＰチャネルＭ
ＯＳトランジスタＭ３，Ｍ４を用いたものである。トラ
ンジスタＭ３のドレインはオペアンプＯＰ１の負入力端
子に接続され、ゲートはオペアンプＯＰ２の出力端子に
接続され、ソースは駆動電源ＶＤＤに接続されている。
なお、この第２の実施の形態においては、オペアンプＯ
Ｐ２の正入力端子、負入力端子は第１の実施の形態にお
けるオペアンプＯＰ２の正入力端子、負入力端子と逆に
なっている。
【００３４】また、トランジスタＭ４のドレインはオペ
アンプＯＰ１の正入力端子およびオペアンプＯＰ２の正
入力端子に接続され、ゲートはオペアンプＯＰ２の出力
端子に接続され、ソースは駆動電圧ＶＤＤが印加されて
いる。
アンプＯＰ１の正入力端子およびオペアンプＯＰ２の正
入力端子に接続され、ゲートはオペアンプＯＰ２の出力
端子に接続され、ソースは駆動電圧ＶＤＤが印加されて
いる。
【００３５】そしてこの第２の実施の形態のアンプ回路
においては、トランジスタＭ３，Ｍ４は５極管領域で動
作しているので、ドレイン電圧ＶＤ１、ＶＤ２に差があ
っても同じ負荷電流を供給することができ、第１の実施
の形態の増幅回路に比べて、より高精度な出力電圧を得
ることができる。
においては、トランジスタＭ３，Ｍ４は５極管領域で動
作しているので、ドレイン電圧ＶＤ１、ＶＤ２に差があ
っても同じ負荷電流を供給することができ、第１の実施
の形態の増幅回路に比べて、より高精度な出力電圧を得
ることができる。
【００３６】次に本発明による増幅回路の第３の実施の
形態の構成を図３に示す。この実施の形態の増幅回路
は、図１に示す第１の実施の形態の増幅回路において、
抵抗Ｒ３と抵抗Ｒ４を削除し、オペアンプＯＰ２の出力
端子と負入力端子を、抵抗Ｒ２を介して接続したもので
ある。
形態の構成を図３に示す。この実施の形態の増幅回路
は、図１に示す第１の実施の形態の増幅回路において、
抵抗Ｒ３と抵抗Ｒ４を削除し、オペアンプＯＰ２の出力
端子と負入力端子を、抵抗Ｒ２を介して接続したもので
ある。
【００３７】この第３の実施の形態の増幅回路において
は、トランジスタＭ１、Ｍ２のドレイン電圧ＶＤ１、Ｖ
Ｄ２は、オペアンプＯＰ１のオフセット電圧をＶＦ１、
オペアンプＯＰ２のオフセット電圧をＶＦ２とすると、
第１の実施の形態と同様に次の（１０），（１１）式に
よって与えられる。 ＶＤ１＝ＶＤ２＋ＶＦ１ ……（１０） ＶＤ２＝ＶＤ＋ＶＦ２ ……（１１） またオペアンプＯＰ１、ＯＰ２の出力電圧ＶＯＵＴ１、
ＶＯＵＴ２は、
は、トランジスタＭ１、Ｍ２のドレイン電圧ＶＤ１、Ｖ
Ｄ２は、オペアンプＯＰ１のオフセット電圧をＶＦ１、
オペアンプＯＰ２のオフセット電圧をＶＦ２とすると、
第１の実施の形態と同様に次の（１０），（１１）式に
よって与えられる。 ＶＤ１＝ＶＤ２＋ＶＦ１ ……（１０） ＶＤ２＝ＶＤ＋ＶＦ２ ……（１１） またオペアンプＯＰ１、ＯＰ２の出力電圧ＶＯＵＴ１、
ＶＯＵＴ２は、
【数６】 で表わされる。
【００３８】ここでＲ１＝Ｒ２＝Ｒとすると、オペアン
プＯＰ１、ＯＰ２の出力電圧ＶＯＵＴ１，ＶＯＵＴ２の
差は
プＯＰ１、ＯＰ２の出力電圧ＶＯＵＴ１，ＶＯＵＴ２の
差は
【数７】 となる。
【００３９】（１７）式の第一項は差動入力電圧に比例
した出力電圧であり、第二項は誤差である。誤差は、オ
フセットＶＦ１に比例して増加するので、オフセットＶ
Ｆ１を小さくすれば誤差を小さくできることがわかる。
すなわちオフセットの影響を小さくすることができる。
（１７）式でオフセットＶＦ１、ＶＦ２を０とすると、 ＶＯＵＴ１−ＶＯＵＴ２＝２ＲＫｎ（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ） ……（１８） となり、出力電圧の振幅は入力電圧の振幅とＭＯＳトラ
ンジスタＭ１、Ｍ２のドレイン−ソース間電圧の積に比
例する。
した出力電圧であり、第二項は誤差である。誤差は、オ
フセットＶＦ１に比例して増加するので、オフセットＶ
Ｆ１を小さくすれば誤差を小さくできることがわかる。
すなわちオフセットの影響を小さくすることができる。
（１７）式でオフセットＶＦ１、ＶＦ２を０とすると、 ＶＯＵＴ１−ＶＯＵＴ２＝２ＲＫｎ（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ） ……（１８） となり、出力電圧の振幅は入力電圧の振幅とＭＯＳトラ
ンジスタＭ１、Ｍ２のドレイン−ソース間電圧の積に比
例する。
【００４０】また出力電圧の中心値はＶＦ１＝ＶＦ２＝
０とすると次式の様に表せる。
０とすると次式の様に表せる。
【００４１】
【数８】 すなわち、出力電圧の中心値は入力電圧の中心値に比例
して増加する。
して増加する。
【００４２】この第３の実施の形態の増幅回路は、出力
が差動出力となっているため、図２に示す第２の実施の
形態の増幅回路のように単出力の場合に比べて出力の最
大振幅は２倍となる。しかし、この第３の実施の形態の
増幅回路においては、出力電圧の中心値が入力電圧の中
心値に比例するため、入力信号の中心値が変化する場合
には出力振幅を大きく取ることはできない。すなわち、
ダイナミックレンジが小さい。このダイナミックレンジ
を改善するには負荷回路をつけることが考えられる。こ
れを第４の実施の形態として説明する。
が差動出力となっているため、図２に示す第２の実施の
形態の増幅回路のように単出力の場合に比べて出力の最
大振幅は２倍となる。しかし、この第３の実施の形態の
増幅回路においては、出力電圧の中心値が入力電圧の中
心値に比例するため、入力信号の中心値が変化する場合
には出力振幅を大きく取ることはできない。すなわち、
ダイナミックレンジが小さい。このダイナミックレンジ
を改善するには負荷回路をつけることが考えられる。こ
れを第４の実施の形態として説明する。
【００４３】本発明による増幅回路の第４の実施の形態
の構成を図４に示す。この実施の形態の増幅回路は、第
３の実施の形態の増幅回路において、ＰチャネルＭＯＳ
トランジスタＭ３，Ｍ４と、オペアンプＯＰ３と、抵抗
Ｒ３、Ｒ４を新たに設けたものである。トランジスタＭ
３のソースは駆動電源電圧ＶＤＤが印加され、ドレイン
はオペアンプＯＰ１の負入力端子に接続され、ゲートは
オペアンプＯＰ３の出力端子に接続されている。またト
ランジスタＭ４のソースは駆動電源電圧ＶＤＤが印加さ
れ、ドレインはオペアンプＯＰ１の正入力端子に接続さ
れ、ゲートはオペアンプＯＰ３の出力端子に接続されて
いる。そしてオペアンプＯＰ３の正入力端子には基準電
圧ＶＣが印加され、負入力端子は抵抗Ｒ３を介してオペ
アンプＯＰ１の出力端子に接続されるとともに抵抗Ｒ４
を介してオペアンプＯＰ２の出力端子に接続されてい
る。
の構成を図４に示す。この実施の形態の増幅回路は、第
３の実施の形態の増幅回路において、ＰチャネルＭＯＳ
トランジスタＭ３，Ｍ４と、オペアンプＯＰ３と、抵抗
Ｒ３、Ｒ４を新たに設けたものである。トランジスタＭ
３のソースは駆動電源電圧ＶＤＤが印加され、ドレイン
はオペアンプＯＰ１の負入力端子に接続され、ゲートは
オペアンプＯＰ３の出力端子に接続されている。またト
ランジスタＭ４のソースは駆動電源電圧ＶＤＤが印加さ
れ、ドレインはオペアンプＯＰ１の正入力端子に接続さ
れ、ゲートはオペアンプＯＰ３の出力端子に接続されて
いる。そしてオペアンプＯＰ３の正入力端子には基準電
圧ＶＣが印加され、負入力端子は抵抗Ｒ３を介してオペ
アンプＯＰ１の出力端子に接続されるとともに抵抗Ｒ４
を介してオペアンプＯＰ２の出力端子に接続されてい
る。
【００４４】この第４の実施の形態において、基準電圧
ＶＣは増幅回路の出力電圧の中心値を与えるもので、最
大振幅の出力電圧を得るためにはＶＣをＶＤＤ／２とす
る。
ＶＣは増幅回路の出力電圧の中心値を与えるもので、最
大振幅の出力電圧を得るためにはＶＣをＶＤＤ／２とす
る。
【００４５】負荷用のＭＯＳトランジスタＭ３、Ｍ４は
５極管動作をしており、トランジスタＭ１、Ｍ２のドレ
イン電圧ＶＤ１、ＶＤ２の影響を受けにくい特長があ
る。抵抗Ｒ３、Ｒ４は出力電圧の中心値を得るためのも
のである。
５極管動作をしており、トランジスタＭ１、Ｍ２のドレ
イン電圧ＶＤ１、ＶＤ２の影響を受けにくい特長があ
る。抵抗Ｒ３、Ｒ４は出力電圧の中心値を得るためのも
のである。
【００４６】Ｒ１＝Ｒ２＝Ｒとし、オペアンプＯＰ１の
オフセットをＶＦ１とし、オペアンプＯＰ２のオフセッ
トをＶＦ２とし、トランジスタＭ１，Ｍ２を流れる電流
をＩ１Ａ，Ｉ２Ａとし、トランジスタＭ３，Ｍ４を流れ
る電流をＩ３，Ｉ４とすると、出力電圧の中心値は次の
ように表せる。
オフセットをＶＦ１とし、オペアンプＯＰ２のオフセッ
トをＶＦ２とし、トランジスタＭ１，Ｍ２を流れる電流
をＩ１Ａ，Ｉ２Ａとし、トランジスタＭ３，Ｍ４を流れ
る電流をＩ３，Ｉ４とすると、出力電圧の中心値は次の
ように表せる。
【００４７】
【数９】 （２２）式から分かるように出力電圧の中心値は、Ｉ１
ＡとＩ２Ａの平均値とＩ３とＩ４の平均電流の差に比例
する。すなわち負荷電流を制御することによって、出力
電圧の中心値を制御することができる。
ＡとＩ２Ａの平均値とＩ３とＩ４の平均電流の差に比例
する。すなわち負荷電流を制御することによって、出力
電圧の中心値を制御することができる。
【００４８】したがって、この第４の実施の形態の増幅
回路では、出力電圧の中心値は常に基準電圧ＶＣにな
る。そして出力電圧の振幅は式（２０），（２１）とＩ
３＝Ｉ４から次のように表せる。
回路では、出力電圧の中心値は常に基準電圧ＶＣにな
る。そして出力電圧の振幅は式（２０），（２１）とＩ
３＝Ｉ４から次のように表せる。
【００４９】
【数１０】 ここでオフセット電圧ＶＦ１＝ＶＦ２＝０とすれば、 ＶＯＵＴ１−ＶＯＵＴ２＝２ＲＫｎ（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ） ……（２４） となる。すなわち出力電圧の振幅は入力電圧の振幅とＭ
ＯＳトランジスタＭ１、Ｍ２のドレイン−ソース間電圧
の積に比例する。
ＯＳトランジスタＭ１、Ｍ２のドレイン−ソース間電圧
の積に比例する。
【００５０】以上説明したように、本実施の形態の増幅
回路によれば、オペアンプのオフセットの影響が小さ
く、かつダイナミックレンジを可及的に広くすることが
できる。
回路によれば、オペアンプのオフセットの影響が小さ
く、かつダイナミックレンジを可及的に広くすることが
できる。
【００５１】次に本発明による増幅回路の第５の実施の
形態の構成を図５に示す。この実施の形態の増幅回路
は、図４に示す第４の実施の形態の増幅回路において、
オペアンプＯＰ３および抵抗Ｒ３、Ｒ４の代わりにＰチ
ャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳ
トランジスタＭ６，Ｍ７を設けたものである。
形態の構成を図５に示す。この実施の形態の増幅回路
は、図４に示す第４の実施の形態の増幅回路において、
オペアンプＯＰ３および抵抗Ｒ３、Ｒ４の代わりにＰチ
ャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳ
トランジスタＭ６，Ｍ７を設けたものである。
【００５２】トランジスタＭ５のゲートとドレインは共
通に接続されてトランジスタＭ３およびＭ４のゲートに
接続され、ソースは駆動電源電圧ＶＤＤが印加される。
トランジスタＭ６のドレインはトランジスタＭ５のドレ
インに接続され、ゲートはオペアンプＯＰ１の出力端に
接続され、ソースは接地電源に接続されている。またト
ランジスタＭ７のドレインは、トランジスタＭ５のドイ
レンに接続され、ゲートはオペアンプＯＰ２の出力端に
接続され、ソースは接地電源に接続されている。
通に接続されてトランジスタＭ３およびＭ４のゲートに
接続され、ソースは駆動電源電圧ＶＤＤが印加される。
トランジスタＭ６のドレインはトランジスタＭ５のドレ
インに接続され、ゲートはオペアンプＯＰ１の出力端に
接続され、ソースは接地電源に接続されている。またト
ランジスタＭ７のドレインは、トランジスタＭ５のドイ
レンに接続され、ゲートはオペアンプＯＰ２の出力端に
接続され、ソースは接地電源に接続されている。
【００５３】この第５の実施の形態の増幅回路において
は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２を、ＭＯＳトラン
ジスタＭ５，Ｍ６，Ｍ７からなるＮＯＲ回路を介して負
荷回路に入力し、負荷電流を制御している。しかし、出
力電圧の中心値は図４に示す第４の実施の形態のように
一定ではない。出力電圧の振幅は第４の実施の形態の増
幅回路と同様に式（２３）で表せる。
は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２を、ＭＯＳトラン
ジスタＭ５，Ｍ６，Ｍ７からなるＮＯＲ回路を介して負
荷回路に入力し、負荷電流を制御している。しかし、出
力電圧の中心値は図４に示す第４の実施の形態のように
一定ではない。出力電圧の振幅は第４の実施の形態の増
幅回路と同様に式（２３）で表せる。
【００５４】このようにして出力電圧で負荷電流を制御
することにより、出力電圧の中心値の変動を抑制し、ダ
イナミックレンジを広げることができる。
することにより、出力電圧の中心値の変動を抑制し、ダ
イナミックレンジを広げることができる。
【００５５】次に本発明による増幅回路の第６の実施の
形態の構成を図６に示す。この実施の形態の増幅回路
は、図２に示す第２の実施の形態の増幅回路において、
ＮチャネルＭＯＳトランジスタＭ５，Ｍ６を新たに設け
たものである。
形態の構成を図６に示す。この実施の形態の増幅回路
は、図２に示す第２の実施の形態の増幅回路において、
ＮチャネルＭＯＳトランジスタＭ５，Ｍ６を新たに設け
たものである。
【００５６】トランジスタＭ５はトランジスタＭ１と並
列に接続され、トランジスタＭ６はトランジスタＭ２と
並列に接続されている。なお今トランジスタＭ５，Ｍ６
はトランジスタＭ１，Ｍ２と同じ特性を有するように製
造されるとする。
列に接続され、トランジスタＭ６はトランジスタＭ２と
並列に接続されている。なお今トランジスタＭ５，Ｍ６
はトランジスタＭ１，Ｍ２と同じ特性を有するように製
造されるとする。
【００５７】この第６の実施の形態の動作を説明する。
トランジスタＭ１，Ｍ５のドレイン電流Ｉ１Ａ、トラン
ジスタＭ２，Ｍ６のドレイン電流Ｉ２Ａは次のように表
わせる。
トランジスタＭ１，Ｍ５のドレイン電流Ｉ１Ａ、トラン
ジスタＭ２，Ｍ６のドレイン電流Ｉ２Ａは次のように表
わせる。
【００５８】
【数１１】
【００５９】ここで、簡単のためオペアンプＯＰ１、Ｏ
Ｐ２のオフセットＶＦ１、ＶＦ２を０とし、Ｒ１＝Ｒ２
＝Ｒ、負荷電流Ｉ３、Ｉ４は等しいとすると、出力電圧
は以下の様に表せる。 Ｉ１Ａ−Ｉ２Ａ＝Ｉ１−Ｉ２ ……（２８） ＶＯＵＴ−ＶＣ＝Ｒ（Ｉ１−Ｉ２） ＝２ＲＫｎ{(ＶＩＮ１−ＶＩＮ２）−（ＶＩＮ４−ＶＩＮ３)}（ＶＤ−ＶＳ） ……（２９） （２９）式から出力電圧の振幅は２つの差動入力電圧の
差に比例することがわかる。また（２９）式はＤＤＡ
（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ
Ａｍｐｌｉｆｉｅｒ）の定義式になっており、図６に示
す第６の実施の形態の増幅回路はＤＤＡとして動作する
ことがわかる。
Ｐ２のオフセットＶＦ１、ＶＦ２を０とし、Ｒ１＝Ｒ２
＝Ｒ、負荷電流Ｉ３、Ｉ４は等しいとすると、出力電圧
は以下の様に表せる。 Ｉ１Ａ−Ｉ２Ａ＝Ｉ１−Ｉ２ ……（２８） ＶＯＵＴ−ＶＣ＝Ｒ（Ｉ１−Ｉ２） ＝２ＲＫｎ{(ＶＩＮ１−ＶＩＮ２）−（ＶＩＮ４−ＶＩＮ３)}（ＶＤ−ＶＳ） ……（２９） （２９）式から出力電圧の振幅は２つの差動入力電圧の
差に比例することがわかる。また（２９）式はＤＤＡ
（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｉｆｆｅｒｅｎｃｅ
Ａｍｐｌｉｆｉｅｒ）の定義式になっており、図６に示
す第６の実施の形態の増幅回路はＤＤＡとして動作する
ことがわかる。
【００６０】この第６の実施の形態の増幅回路も、オフ
セットの影響を小さくかつダイナミックレンジを広くで
きることは言うまでもない。
セットの影響を小さくかつダイナミックレンジを広くで
きることは言うまでもない。
【００６１】次に本発明による増幅回路の第７の実施の
形態の構成を図７に示す。この実施の形態増幅回路は、
図４に示す第４の実施の形態の増幅回路において、ＭＯ
ＳトランジスタＭ１，Ｍ２と同じ特性を有するＮチャネ
ルＭＯＳトランジスタＭ５，Ｍ６を新たに設け、このＭ
ＯＳトランジスタＭ５をＭＯＳトランジスタＭ１と並列
に接続し、ＭＯＳトランジスタＭ６をＭＯＳトランジス
タＭ２と並列に接続したものである。したがってこの第
７の実施の形態の増幅回路も第６の実施の形態の増幅回
路と同様に２つの差動入力電圧の差に比例した差動出力
電圧を出力するＤＤＡとして動作する。すなわち、Ｒ１
＝Ｒ２＝Ｒ、Ｉ３＝Ｉ４とすれば、差動出力電圧は以下
のように表わせる。
形態の構成を図７に示す。この実施の形態増幅回路は、
図４に示す第４の実施の形態の増幅回路において、ＭＯ
ＳトランジスタＭ１，Ｍ２と同じ特性を有するＮチャネ
ルＭＯＳトランジスタＭ５，Ｍ６を新たに設け、このＭ
ＯＳトランジスタＭ５をＭＯＳトランジスタＭ１と並列
に接続し、ＭＯＳトランジスタＭ６をＭＯＳトランジス
タＭ２と並列に接続したものである。したがってこの第
７の実施の形態の増幅回路も第６の実施の形態の増幅回
路と同様に２つの差動入力電圧の差に比例した差動出力
電圧を出力するＤＤＡとして動作する。すなわち、Ｒ１
＝Ｒ２＝Ｒ、Ｉ３＝Ｉ４とすれば、差動出力電圧は以下
のように表わせる。
【００６２】
【数１２】
【００６３】この第７の実施の形態の増幅回路は、第４
の実施の形態の増幅回路と同様に出力振幅を大きくとる
ことができる。また（３１）式の第二項は誤差を表して
いるがオペアンプＯＰ１のオフセットＶＦ１を小さくす
れば誤差を小さくすることができる。オフセットＶＦ
１、ＶＦ２が０とすると、出力電圧は以下のように表せ
る。 ＶＯＵＴ１−ＶＯＵＴ２ ＝２ＲＫｎ{(ＶＩＮ１−ＶＩＮ２）−（ＶＩＮ４−ＶＩＮ３)}（ＶＤ−ＶＳ） ……（３２） これによりこの第７の実施の形態の増幅回路もＤＤＡと
して動作することがわかる。
の実施の形態の増幅回路と同様に出力振幅を大きくとる
ことができる。また（３１）式の第二項は誤差を表して
いるがオペアンプＯＰ１のオフセットＶＦ１を小さくす
れば誤差を小さくすることができる。オフセットＶＦ
１、ＶＦ２が０とすると、出力電圧は以下のように表せ
る。 ＶＯＵＴ１−ＶＯＵＴ２ ＝２ＲＫｎ{(ＶＩＮ１−ＶＩＮ２）−（ＶＩＮ４−ＶＩＮ３)}（ＶＤ−ＶＳ） ……（３２） これによりこの第７の実施の形態の増幅回路もＤＤＡと
して動作することがわかる。
【００６４】次に本発明による増幅回路の第８の実施の
形態の構成を図８に示す。この実施の形態の増幅回路
は、図６に示す第６の実施の形態の増幅回路において、
出力を抵抗Ｒ３，Ｒ４で分圧し、この分圧した電圧を第
２の差動入力端子ＶＩＮ４，ＶＩＮ３すなわち、ＭＯＳ
トランジスタＭ６，Ｍ５のゲートに負帰還したものであ
る。
形態の構成を図８に示す。この実施の形態の増幅回路
は、図６に示す第６の実施の形態の増幅回路において、
出力を抵抗Ｒ３，Ｒ４で分圧し、この分圧した電圧を第
２の差動入力端子ＶＩＮ４，ＶＩＮ３すなわち、ＭＯＳ
トランジスタＭ６，Ｍ５のゲートに負帰還したものであ
る。
【００６５】ＭＯＳトランジスタＭ６のゲート電圧ＶＩ
Ｎ４とＭＯＳトランジスタＭ５のゲート電圧ＶＩＮ３と
の間には
Ｎ４とＭＯＳトランジスタＭ５のゲート電圧ＶＩＮ３と
の間には
【数１３】 の関係がある。この（３３）式を（２９）式に代入して
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
【００６６】
【数１４】 ここで更に抵抗Ｒ（＝Ｒ１＝Ｒ２）が十分大きい場合は
（Ｒ＝∞）、出力電圧と入力電圧には次の関係が成り立
つ。
（Ｒ＝∞）、出力電圧と入力電圧には次の関係が成り立
つ。
【００６７】
【数１５】
【００６８】これにより第８の実施の形態の増幅回路
は、抵抗Ｒが十分大きい場合にはオフセットの影響を小
さくすることが可能となるとともにダイナミックレンジ
を広くすることが可能となるインスツルメンテーション
アンプとして動作する。
は、抵抗Ｒが十分大きい場合にはオフセットの影響を小
さくすることが可能となるとともにダイナミックレンジ
を広くすることが可能となるインスツルメンテーション
アンプとして動作する。
【００６９】次に本発明による増幅回路の第９の実施の
形態の構成を図９に示す。この実施の形態の増幅回路
は、図７に示す第７の実施の形態において、出力を抵抗
Ｒ３，Ｒ４，Ｒ５，Ｒ６で分圧し、この分圧した電圧
は、第２の差動入力端子ＶＩＮ４，ＶＩＮ３に負帰還し
たものである。
形態の構成を図９に示す。この実施の形態の増幅回路
は、図７に示す第７の実施の形態において、出力を抵抗
Ｒ３，Ｒ４，Ｒ５，Ｒ６で分圧し、この分圧した電圧
は、第２の差動入力端子ＶＩＮ４，ＶＩＮ３に負帰還し
たものである。
【００７０】ＭＯＳトランジスタＭ６のゲート電圧ＶＩ
Ｎ４とＭＯＳトランジスタＭ５のゲート電圧ＶＩＮ５と
の間には
Ｎ４とＭＯＳトランジスタＭ５のゲート電圧ＶＩＮ５と
の間には
【数１６】 の関係がある。この（３６）式を（２９）式に代入して
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
整理すると、出力電圧と入力電圧との間には次の関係式
が成り立つ。
【００７１】
【数１７】 ここで更に抵抗Ｒが十分大きい場合は（Ｒ＝∞）、出力
電圧と入力電圧には次の関係が成り立つ。
電圧と入力電圧には次の関係が成り立つ。
【００７２】
【数１８】
【００７３】これにより第９の実施の形態の増幅回路
は、抵抗Ｒ（＝Ｒ１＝Ｒ２）が十分大きい場合には、オ
フセットの影響を小さくすることが可能となるととも
に、ダイナミックレンジを広くすることが可能となるイ
ンスツルメンテーションアンプとして動作する。
は、抵抗Ｒ（＝Ｒ１＝Ｒ２）が十分大きい場合には、オ
フセットの影響を小さくすることが可能となるととも
に、ダイナミックレンジを広くすることが可能となるイ
ンスツルメンテーションアンプとして動作する。
【００７４】次に本発明による増幅回路の第１０の実施
の形態の構成を図１０に示す。この実施の形態の増幅回
路は、図６に示す第６の実施の形態の増幅回路におい
て、抵抗Ｒ１，Ｒ２を削除するとともに、増幅回路の出
力を抵抗Ｒ３，Ｒ４で分圧し、この分圧した電圧を第２
の差動入力端子ＶＩＮ４，ＶＩＮ３に負帰還したもので
ある。したがってこの第１０の実施の形態の増幅回路は
図８に示す第８の実施の形態の増幅回路において抵抗Ｒ
１，Ｒ２を非常に大きく（＝∞）したものである。この
実施の形態においても既に述べたように（３５）式の関
係が成り立つ。
の形態の構成を図１０に示す。この実施の形態の増幅回
路は、図６に示す第６の実施の形態の増幅回路におい
て、抵抗Ｒ１，Ｒ２を削除するとともに、増幅回路の出
力を抵抗Ｒ３，Ｒ４で分圧し、この分圧した電圧を第２
の差動入力端子ＶＩＮ４，ＶＩＮ３に負帰還したもので
ある。したがってこの第１０の実施の形態の増幅回路は
図８に示す第８の実施の形態の増幅回路において抵抗Ｒ
１，Ｒ２を非常に大きく（＝∞）したものである。この
実施の形態においても既に述べたように（３５）式の関
係が成り立つ。
【００７５】これによりこの第１０の実施の形態の増幅
回路は、オフセットの影響を小さくすることが可能とな
るとともにダイナミックレンジを広くすることが可能と
なるインスツルメンテーションアンプとして動作する。
回路は、オフセットの影響を小さくすることが可能とな
るとともにダイナミックレンジを広くすることが可能と
なるインスツルメンテーションアンプとして動作する。
【００７６】次に本発明による増幅回路の第１１の実施
の形態の構成を図１１に示す。この実施の形態の増幅回
路は、図９に示す第９の実施の形態の増幅回路におい
て、抵抗Ｒ１，Ｒ２を非常に大きくしたものである。既
に第９の実施の形態で述べたように、この第１１の実施
の形態の増幅回路もインスツルメンテーションアンプと
して動作する。
の形態の構成を図１１に示す。この実施の形態の増幅回
路は、図９に示す第９の実施の形態の増幅回路におい
て、抵抗Ｒ１，Ｒ２を非常に大きくしたものである。既
に第９の実施の形態で述べたように、この第１１の実施
の形態の増幅回路もインスツルメンテーションアンプと
して動作する。
【００７７】次に本発明による増幅回路の第１２の実施
の形態の構成を図１２に示す。この第１２の実施の形態
の増幅回路は、図２に示す第２の実施の形態の増幅回路
において、抵抗Ｒ１，Ｒ２はＭＲＣ（ＭＯＳ Ｒｅｓｉ
ｓｔｉｖｅ Ｃｉｒｃｕｉｔ）で置き換えたものであ
る。このＭＲＣの一具体例を図１３に示す。図１３から
分かるように、この具体例のＭＲＣはＮチャネルＭＯＳ
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を有している。そ
してトランジスタＴ１，Ｔ３のドレインに電圧ＶＤ１が
印加され、トランジスタＴ２，Ｔ４のドレインに電圧Ｖ
Ｄ２が印加されている。また、トランジスタＴ１とトラ
ンジスタＴ２のソースは共通に接続されて、ソース電圧
ＶＳ２が印加され、トランジスタＴ３とトランジスタＴ
４のソースが共通に接続されてソース電圧ＶＳ１が印加
される。またトランジスタＴ１とトランジスタＴ４のゲ
ートは共通に接続されてゲート電圧ＶＧ１が印加され、
トランジスタＴ２とトランジスタＴ３のゲートは共通に
接続されてゲート電圧ＶＧ２が印加される。
の形態の構成を図１２に示す。この第１２の実施の形態
の増幅回路は、図２に示す第２の実施の形態の増幅回路
において、抵抗Ｒ１，Ｒ２はＭＲＣ（ＭＯＳ Ｒｅｓｉ
ｓｔｉｖｅ Ｃｉｒｃｕｉｔ）で置き換えたものであ
る。このＭＲＣの一具体例を図１３に示す。図１３から
分かるように、この具体例のＭＲＣはＮチャネルＭＯＳ
トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を有している。そ
してトランジスタＴ１，Ｔ３のドレインに電圧ＶＤ１が
印加され、トランジスタＴ２，Ｔ４のドレインに電圧Ｖ
Ｄ２が印加されている。また、トランジスタＴ１とトラ
ンジスタＴ２のソースは共通に接続されて、ソース電圧
ＶＳ２が印加され、トランジスタＴ３とトランジスタＴ
４のソースが共通に接続されてソース電圧ＶＳ１が印加
される。またトランジスタＴ１とトランジスタＴ４のゲ
ートは共通に接続されてゲート電圧ＶＧ１が印加され、
トランジスタＴ２とトランジスタＴ３のゲートは共通に
接続されてゲート電圧ＶＧ２が印加される。
【００７８】図１３において、ＶＤ１＝ＶＤ２とすれ
ば、
ば、
【数１９】 となる関係が成立する。したがってＭＲＣの等価抵抗Ｒ
は
は
【数２０】 となる。
【００７９】このようなＭＲＣを用いれば高抵抗をＭＯ
Ｓトランジスタで構成することが可能となり、増幅回路
を集積化する上でより好適なものとなる。なおＭＲＣの
詳細は米国特許第４，７１０，７２６号明細書に開示さ
れている。
Ｓトランジスタで構成することが可能となり、増幅回路
を集積化する上でより好適なものとなる。なおＭＲＣの
詳細は米国特許第４，７１０，７２６号明細書に開示さ
れている。
【００８０】この第１２の実施の形態の増幅回路も第２
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
の実施の形態の増幅回路と同様の効果を奏することは言
うまでもない。
【００８１】次に本発明による増幅回路の第１３の実施
の形態の構成を図１４に示す。この実施の形態の増幅回
路は図４に示す第４の実施の形態の増幅回路において、
抵抗Ｒ１，Ｒ２をＭＲＣで置換えたものである。
の形態の構成を図１４に示す。この実施の形態の増幅回
路は図４に示す第４の実施の形態の増幅回路において、
抵抗Ｒ１，Ｒ２をＭＲＣで置換えたものである。
【００８２】この第１３の実施の形態の増幅回路は第４
の実施の形態の増幅回路と同様の効果を奏するととも
に、抵抗Ｒ１，Ｒ２をＭＲＣで置き換えたことにより集
積化する上でより好適なものとなる。
の実施の形態の増幅回路と同様の効果を奏するととも
に、抵抗Ｒ１，Ｒ２をＭＲＣで置き換えたことにより集
積化する上でより好適なものとなる。
【００８３】次に本発明による増幅回路の第１４の実施
の形態の構成を図１５に示す。
の形態の構成を図１５に示す。
【００８４】この第１４の実施の形態の増幅回路は図２
に示す第２の実施の形態の増幅回路において、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６、及び電源ＶＳ２を
新たに設けたものである。
に示す第２の実施の形態の増幅回路において、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６、及び電源ＶＳ２を
新たに設けたものである。
【００８５】トランジスタＭ５、Ｍ６は、ソースを電源
ＶＳ２に共通に接続し、トランジスタＭ５のドレインを
トランジスタＭ１のドレインに接続し、トランジスタＭ
６のドレインをトランジスタＭ２のドレインに接続され
ている。なおトランジスタＭ５、Ｍ６は同じ特性を有す
るものとする。また、トランジスタＭ１、Ｍ２を第１の
ＭＯＳトランジスタ対、トランジスタＭ５、Ｍ６を第２
のＭＯＳトランジスタ対と呼ぶことにする。第１の差動
入力電圧（ＶＩＮ１、ＶＩＮ２）は第１のＭＯＳトラン
ジスタ対のゲート間に印加され、第２の差動入力電圧
（ＶＩＮ３、ＶＩＮ４）は第２のＭＯＳトランジスタ対
のゲート間に印加される。
ＶＳ２に共通に接続し、トランジスタＭ５のドレインを
トランジスタＭ１のドレインに接続し、トランジスタＭ
６のドレインをトランジスタＭ２のドレインに接続され
ている。なおトランジスタＭ５、Ｍ６は同じ特性を有す
るものとする。また、トランジスタＭ１、Ｍ２を第１の
ＭＯＳトランジスタ対、トランジスタＭ５、Ｍ６を第２
のＭＯＳトランジスタ対と呼ぶことにする。第１の差動
入力電圧（ＶＩＮ１、ＶＩＮ２）は第１のＭＯＳトラン
ジスタ対のゲート間に印加され、第２の差動入力電圧
（ＶＩＮ３、ＶＩＮ４）は第２のＭＯＳトランジスタ対
のゲート間に印加される。
【００８６】この第１４の実施の形態の動作を説明す
る。この実施の形態においては、入力電圧ＶＩＮ１、Ｖ
ＩＮ２、ＶＩＮ３、ＶＩＮ４と電流Ｉ１Ａ、Ｉ２Ａの間
には以下の関係がある。
る。この実施の形態においては、入力電圧ＶＩＮ１、Ｖ
ＩＮ２、ＶＩＮ３、ＶＩＮ４と電流Ｉ１Ａ、Ｉ２Ａの間
には以下の関係がある。
【００８７】
【数２１】 ここで簡単のためオペアンプＯＰ１、ＯＰ２のオフセッ
トＶＦ１、ＶＦ２を各々０とすると、 Ｉ１Ａ−Ｉ２Ａ＝２Ｋｎ｛（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ１） ＋（ＶＩＮ３−ＶＩＮ４）（ＶＤ−ＶＳ２）｝…（４４） が成り立つ。
トＶＦ１、ＶＦ２を各々０とすると、 Ｉ１Ａ−Ｉ２Ａ＝２Ｋｎ｛（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ１） ＋（ＶＩＮ３−ＶＩＮ４）（ＶＤ−ＶＳ２）｝…（４４） が成り立つ。
【００８８】更に、Ｒ１＝Ｒ２＝Ｒとし、負荷電流Ｉ
３、Ｉ４は等しいとすると、出力電圧（ＶＯＵＴ−Ｖ
Ｃ）は次式で表せる。
３、Ｉ４は等しいとすると、出力電圧（ＶＯＵＴ−Ｖ
Ｃ）は次式で表せる。
【００８９】 ＶＯＵＴ−ＶＣ＝Ｒ（Ｉ１−Ｉ２） ＝Ｒ（Ｉ１Ａ−Ｉ２Ａ） ＝２ＫｎＲ｛（ＶＩＮ１−ＶＩＮ２）（ＶＤ−ＶＳ１） ＋（ＶＩＮ３−ＶＩＮ４）（ＶＤ−ＶＳ２）｝ …（４５） すなわち図１５に示す第１４の実施の形態の増幅回路は
２組のＭＯＳトランジスタ対のゲート間に入力される差
動入力電圧とそれぞれの組のＭＯＳトランジスタ対のド
レイン−ソース間電圧の積和に比例した電圧を出力する
積和回路として動作することがわかる。
２組のＭＯＳトランジスタ対のゲート間に入力される差
動入力電圧とそれぞれの組のＭＯＳトランジスタ対のド
レイン−ソース間電圧の積和に比例した電圧を出力する
積和回路として動作することがわかる。
【００９０】次に本発明による増幅回路の第１５の実施
の形態の構成を図１６に示す。
の形態の構成を図１６に示す。
【００９１】この第１５の実施の形態の増幅回路は図１
５に示す第１４の実施の形態の増幅回路において、Ｎチ
ャンネルＭＯＳトランジスタ（Ｍ１、Ｍ２）、（Ｍ５、
Ｍ６）で構成された２組のＭＯＳトランジスタ対をＮチ
ャンネルＭＯＳトランジスタ（Ｍ１１、Ｍ２１）、（Ｍ
２１、Ｍ２２）、………、（Ｍｎ１、Ｍｎ２）で構成さ
れたｎ組のＭＯＳトランジスタに置き換え、機能を拡張
したものである。いま簡単のため、オペアンプＯＰ１、
ＯＰ２のオフセットＶＦ１，ＶＦ２が０で、抵抗Ｒ１、
Ｒ２がＲであり、負荷電流Ｉ３、Ｉ４が等しいとすれ
ば、図１６に示す第１５の実施の形態の増幅回路の出力
電圧は次式で表される。
５に示す第１４の実施の形態の増幅回路において、Ｎチ
ャンネルＭＯＳトランジスタ（Ｍ１、Ｍ２）、（Ｍ５、
Ｍ６）で構成された２組のＭＯＳトランジスタ対をＮチ
ャンネルＭＯＳトランジスタ（Ｍ１１、Ｍ２１）、（Ｍ
２１、Ｍ２２）、………、（Ｍｎ１、Ｍｎ２）で構成さ
れたｎ組のＭＯＳトランジスタに置き換え、機能を拡張
したものである。いま簡単のため、オペアンプＯＰ１、
ＯＰ２のオフセットＶＦ１，ＶＦ２が０で、抵抗Ｒ１、
Ｒ２がＲであり、負荷電流Ｉ３、Ｉ４が等しいとすれ
ば、図１６に示す第１５の実施の形態の増幅回路の出力
電圧は次式で表される。
【００９２】
【数２２】 すなわち図１６に示す第１５の実施の形態の増幅回路
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加されたｎ個の差動入力電圧と、それぞれの組のＭＯ
Ｓトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加されたｎ個の差動入力電圧と、それぞれの組のＭＯ
Ｓトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
【００９３】次に本発明による増幅回路の第１６の実施
の形態の構成を図１７に示す。
の形態の構成を図１７に示す。
【００９４】この第１６の実施の形態の増幅回路は図４
に示す第４の実施の形態の増幅回路において、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６、及び電源ＶＳ２を
新たに設けたものである。
に示す第４の実施の形態の増幅回路において、Ｎチャン
ネルＭＯＳトランジスタＭ５、Ｍ６、及び電源ＶＳ２を
新たに設けたものである。
【００９５】トランジスタＭ５、Ｍ６は、ソースを電源
ＶＳ２に共通に接続し、トランジスタＭ５のドレインを
トランジスタＭ１のドレインに接続し、トランジスタＭ
６のドレインをトランジスタＭ２のドレインに接続され
ている。なおトランジスタＭ５、Ｍ６は同じ特性を有す
るものとする。また、トランジスタＭ１、Ｍ２を第１の
ＭＯＳトランジスタ対、トランジスタＭ５、Ｍ６を第２
のＭＯＳトランジスタ対と呼ぶことにする。第１の差動
入力電圧（ＶＩＮ１、ＶＩＮ２）は第１のＭＯＳトラン
ジスタ対のゲート間に印加され、第２の差動入力電圧
（ＶＩＮ３、ＶＩＮ４）は第２のＭＯＳトランジスタ対
のゲート間に印加される。
ＶＳ２に共通に接続し、トランジスタＭ５のドレインを
トランジスタＭ１のドレインに接続し、トランジスタＭ
６のドレインをトランジスタＭ２のドレインに接続され
ている。なおトランジスタＭ５、Ｍ６は同じ特性を有す
るものとする。また、トランジスタＭ１、Ｍ２を第１の
ＭＯＳトランジスタ対、トランジスタＭ５、Ｍ６を第２
のＭＯＳトランジスタ対と呼ぶことにする。第１の差動
入力電圧（ＶＩＮ１、ＶＩＮ２）は第１のＭＯＳトラン
ジスタ対のゲート間に印加され、第２の差動入力電圧
（ＶＩＮ３、ＶＩＮ４）は第２のＭＯＳトランジスタ対
のゲート間に印加される。
【００９６】この第１６の実施の形態の動作を説明す
る。
る。
【００９７】入力電圧ＶＩＮ１、ＶＩＮ２、ＶＩＮ３、
ＶＩＮ４と電流Ｉ１Ａ、Ｉ２Ａの間には式（４１）、
（４２）、（４３）の関係が成り立つ。
ＶＩＮ４と電流Ｉ１Ａ、Ｉ２Ａの間には式（４１）、
（４２）、（４３）の関係が成り立つ。
【００９８】ここで簡単のためオペアンプＯＰ１、ＯＰ
２のオフセット電圧ＶＦ１、ＶＦ２を各々０とし、抵抗
Ｒ１、Ｒ２を各々Ｒとし、負荷電流Ｉ３、Ｉ４が等しい
とすれば、出力電圧は次式で表される。
２のオフセット電圧ＶＦ１、ＶＦ２を各々０とし、抵抗
Ｒ１、Ｒ２を各々Ｒとし、負荷電流Ｉ３、Ｉ４が等しい
とすれば、出力電圧は次式で表される。
【００９９】 ＶＯＵＴ１−ＶＯＵＴ２＝Ｒ（Ｉ１−Ｉ２）＝Ｒ（Ｉ１Ａ−Ｉ２Ａ） ＝２ＫｎＲ｛（ＶＩ１−ＶＩ２）（ＶＤ−ＶＳ１） ＋（ＶＩＮ３−ＶＩＮ４）（ＶＤ−ＶＳ２）｝…（４７） すなわち図１７に示す第１６の実施の形態の増幅回路
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加された差動入力電圧と、それぞれの組のＭＯＳトラ
ンジスタ対のドレイン−ソース間の電圧の積和に比例す
る電圧を出力する積和回路として動作する。
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加された差動入力電圧と、それぞれの組のＭＯＳトラ
ンジスタ対のドレイン−ソース間の電圧の積和に比例す
る電圧を出力する積和回路として動作する。
【０１００】次に本発明による増幅回路の第１７の実施
の形態の構成を図１８に示す。
の形態の構成を図１８に示す。
【０１０１】この第１７の実施の形態の増幅回路は図１
７に示す第１６の実施の形態の増幅回路において、Ｎチ
ャンネルＭＯＳトランジスタ（Ｍ１、Ｍ２）、（Ｍ５、
Ｍ６）で構成された２組のＭＯＳトランジスタ対をＮチ
ャンネルＭＯＳトランジスタ（Ｍ１１、Ｍ２１）、（Ｍ
２１、Ｍ２２）、………、（Ｍｎ１、Ｍｎ２）で構成さ
れたｎ組のＭＯＳトランジスタに置き換え、機能を拡張
したものである。
７に示す第１６の実施の形態の増幅回路において、Ｎチ
ャンネルＭＯＳトランジスタ（Ｍ１、Ｍ２）、（Ｍ５、
Ｍ６）で構成された２組のＭＯＳトランジスタ対をＮチ
ャンネルＭＯＳトランジスタ（Ｍ１１、Ｍ２１）、（Ｍ
２１、Ｍ２２）、………、（Ｍｎ１、Ｍｎ２）で構成さ
れたｎ組のＭＯＳトランジスタに置き換え、機能を拡張
したものである。
【０１０２】ここで簡単のためオペアンプＯＰ１、ＯＰ
２のオフセット電圧ＶＦ１，ＶＦ２が０とし、抵抗Ｒ
１、Ｒ２をＲとし、負荷電流Ｉ３、Ｉ４が等しいとすれ
ば、図１８に示す第１７の実施の形態の増幅回路の出力
電圧は次式で表される。
２のオフセット電圧ＶＦ１，ＶＦ２が０とし、抵抗Ｒ
１、Ｒ２をＲとし、負荷電流Ｉ３、Ｉ４が等しいとすれ
ば、図１８に示す第１７の実施の形態の増幅回路の出力
電圧は次式で表される。
【０１０３】
【数２３】 すなわち図１８に示す第１７の実施の形態の増幅回路
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加されたｎ個の差動入力電圧と、それぞれの組のＭＯ
Ｓトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
は、それぞれの組のＭＯＳトランジスタ対のゲート間に
印加されたｎ個の差動入力電圧と、それぞれの組のＭＯ
Ｓトランジスタ対のドレイン−ソース間の電圧の積和に
比例する電圧を出力する積和回路として動作する。
【０１０４】次に本発明による増幅回路の第１８の実施
の形態の構成を図１９に示す。
の形態の構成を図１９に示す。
【０１０５】この第１８の実施の形態の増幅回路は、図
１５に示す第１４の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、抵抗Ｒ３，Ｒ４から
なる分圧回路と、全波整流回路２０と、ローパスフィル
タ３０と、トランスコンダクタンス回路４０とを新たに
設けたものである。
１５に示す第１４の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、抵抗Ｒ３，Ｒ４から
なる分圧回路と、全波整流回路２０と、ローパスフィル
タ３０と、トランスコンダクタンス回路４０とを新たに
設けたものである。
【０１０６】この第１８の実施の形態においては出力電
圧（＝ＶＯＵＴ−ＶＣ）を上記分圧回路で分圧する。そ
してこの分圧した出力電圧（＝ＶＯＣ−ＶＣ）を第２の
ＭＯＳトランジスタ対Ｍ５，Ｍ６のゲート間に印加する
とともに、この分圧した出力電圧を全波整流回路２０に
よって全波整流する。全波整流回路２０の出力はローパ
スフィルタ３０、トランスコンダクタンス回路４０を介
して第２のＭＯＳトランジスタ対Ｍ５，Ｍ６のソースに
入力される。
圧（＝ＶＯＵＴ−ＶＣ）を上記分圧回路で分圧する。そ
してこの分圧した出力電圧（＝ＶＯＣ−ＶＣ）を第２の
ＭＯＳトランジスタ対Ｍ５，Ｍ６のゲート間に印加する
とともに、この分圧した出力電圧を全波整流回路２０に
よって全波整流する。全波整流回路２０の出力はローパ
スフィルタ３０、トランスコンダクタンス回路４０を介
して第２のＭＯＳトランジスタ対Ｍ５，Ｍ６のソースに
入力される。
【０１０７】ここで第２のＭＯＳトランジスタ対Ｍ５，
Ｍ６のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
とする。すると、ＶＤとＶＳ２との関係は
Ｍ６のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
とする。すると、ＶＤとＶＳ２との関係は
【数２４】 と表わされる。
【０１０８】一方定常状態では式（４５）の右辺が零と
なるので、式（４５）および式（４９）から次の式が得
られる。
なるので、式（４５）および式（４９）から次の式が得
られる。
【０１０９】
【数２５】 これにより図１９に示す第１８の実施の形態の増幅回路
は、出力電圧の振幅が入力電圧の振幅の平方根に比例す
るコンプレッサ回路として機能することがわかる。
は、出力電圧の振幅が入力電圧の振幅の平方根に比例す
るコンプレッサ回路として機能することがわかる。
【０１１０】次に本発明による増幅回路の第１９の実施
の形態の構成を図２０に示す。
の形態の構成を図２０に示す。
【０１１１】この第１９の実施の形態の増幅回路は、図
１５に示す第１４の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、抵抗Ｒ３，Ｒ４から
なる分圧回路と、全波整流回路２５と、ローパスフィル
タ３５と、トランスコンダクタンス回路４５とを新たに
設けたものである。
１５に示す第１４の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、抵抗Ｒ３，Ｒ４から
なる分圧回路と、全波整流回路２５と、ローパスフィル
タ３５と、トランスコンダクタンス回路４５とを新たに
設けたものである。
【０１１２】この第１９の実施の形態においては、第１
４の実施の形態の増幅回路の出力電圧（＝ＶＯＵＴ−Ｖ
Ｃ）を上記分圧回路で分圧する。そしてこの分圧した出
力電圧（＝ＶＯＭ−ＶＣ）を、第２のＭＯＳトランジス
タＭ５，Ｍ６間のゲートに印加する。また差動入力電圧
ＶＩＮ１，ＶＩＮ２は全波整流回路２５によって全波整
流される。この全波整流回路２５の出力はローパスフィ
ルタ３５によって波形整形されるとともに位相調整され
る。ローパスフィルタ３５の出力はトランスコンダクタ
ンス回路４５を介して第１のＭＯＳトランジスタ対Ｍ
１，Ｍ２のソース電圧ＶＳ２となる。
４の実施の形態の増幅回路の出力電圧（＝ＶＯＵＴ−Ｖ
Ｃ）を上記分圧回路で分圧する。そしてこの分圧した出
力電圧（＝ＶＯＭ−ＶＣ）を、第２のＭＯＳトランジス
タＭ５，Ｍ６間のゲートに印加する。また差動入力電圧
ＶＩＮ１，ＶＩＮ２は全波整流回路２５によって全波整
流される。この全波整流回路２５の出力はローパスフィ
ルタ３５によって波形整形されるとともに位相調整され
る。ローパスフィルタ３５の出力はトランスコンダクタ
ンス回路４５を介して第１のＭＯＳトランジスタ対Ｍ
１，Ｍ２のソース電圧ＶＳ２となる。
【０１１３】ここで第１のＭＯＳトランジスタ対Ｍ１，
Ｍ２のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
と仮定する。すると、第１９の実施の形態の増幅回路が
安定状態にあるときは、次式が成り立つ。
Ｍ２のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
と仮定する。すると、第１９の実施の形態の増幅回路が
安定状態にあるときは、次式が成り立つ。
【０１１４】
【数２６】 すなわち図２０に示す第１９の実施の形態の回路は、出
力電圧の振幅が入力電圧の振幅の２乗に比例するエクス
パンダ回路として機能することがわかる。
力電圧の振幅が入力電圧の振幅の２乗に比例するエクス
パンダ回路として機能することがわかる。
【０１１５】次に本発明による増幅回路の第２０の実施
の形態の構成を図２１に示す。
の形態の構成を図２１に示す。
【０１１６】この第２０の実施の形態の増幅回路は、図
１７に示す第１６の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、出力電圧ＶＯＵＴ１
とオペアンプＯＰ３の負入力端子の電圧との間の電圧を
分圧する、抵抗Ｒ４，Ｒ３からなる第１の分圧回路と、
オペアンプＯＰ３の負入力端子の電圧と出力電圧ＶＯＵ
Ｔ２との間の電圧を分圧する、抵抗Ｒ３，Ｒ４からなる
第２の分圧回路と、全波整流回路２０と、ローパスフィ
ルタ３０と、トランスコンダクタンス回路４０とを新た
に設けたものである。
１７に示す第１６の実施の形態の増幅回路において、抵
抗Ｒ１，Ｒ２を削除するとともに、出力電圧ＶＯＵＴ１
とオペアンプＯＰ３の負入力端子の電圧との間の電圧を
分圧する、抵抗Ｒ４，Ｒ３からなる第１の分圧回路と、
オペアンプＯＰ３の負入力端子の電圧と出力電圧ＶＯＵ
Ｔ２との間の電圧を分圧する、抵抗Ｒ３，Ｒ４からなる
第２の分圧回路と、全波整流回路２０と、ローパスフィ
ルタ３０と、トランスコンダクタンス回路４０とを新た
に設けたものである。
【０１１７】この第２０の実施の形態の増幅回路におい
ては、第１および第２の分圧回路によって分圧された電
圧はＭＯＳトランジスタＭ６，Ｍ５のゲートに各々印加
されるとともに、全波整流回路２０に送られて全波整流
される。この全波整流回路２わの出力はローパスフィル
タ３０によって波形整形されるとともに位相調整され
る。ローパスフィルタ３０の出力はトランスコンダクタ
ンス回路４０を介して第２のＭＯＳトランジスタ対Ｍ
５，Ｍ６のソースに入力される。
ては、第１および第２の分圧回路によって分圧された電
圧はＭＯＳトランジスタＭ６，Ｍ５のゲートに各々印加
されるとともに、全波整流回路２０に送られて全波整流
される。この全波整流回路２わの出力はローパスフィル
タ３０によって波形整形されるとともに位相調整され
る。ローパスフィルタ３０の出力はトランスコンダクタ
ンス回路４０を介して第２のＭＯＳトランジスタ対Ｍ
５，Ｍ６のソースに入力される。
【０１１８】ここで第２のＭＯＳトランジスタ対Ｍ５，
Ｍ６のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
と仮定する。
Ｍ６のソース電圧ＶＳ２は基準電圧ＶＤよりも常に低い
と仮定する。
【０１１９】すると、ＶＤとＶＳ２との間には次式
【数２７】 が成り立つ。この第２０の実施の形態の増幅回路が安定
状態のときには、式（４７）の右辺が零となるので、式
（４７）と式（５４）とから次式が成り立つ。
状態のときには、式（４７）の右辺が零となるので、式
（４７）と式（５４）とから次式が成り立つ。
【０１２０】
【数２８】 すなわち図２１に示す第２０の実施の形態の回路は、出
力電圧の振幅が入力電圧の振幅の平方根に比例するコン
プレッサ回路として機能することがわかる。
力電圧の振幅が入力電圧の振幅の平方根に比例するコン
プレッサ回路として機能することがわかる。
【０１２１】次に本発明による増幅回路の第２１の実施
の形態の構成を図２２に示す。
の形態の構成を図２２に示す。
【０１２２】この第２１の実施の形態の増幅回路は、図
２１に示す第２０の実施の形態の増幅回路において、全
波整流回路２０、ローパスフィルタ３０、およびトラン
スコンダクタンス回路４０の代わりに全波整流回路２
５、ローパスフィルタ３５、およびトランスコンダクタ
ンス回路４５を設けたものである。
２１に示す第２０の実施の形態の増幅回路において、全
波整流回路２０、ローパスフィルタ３０、およびトラン
スコンダクタンス回路４０の代わりに全波整流回路２
５、ローパスフィルタ３５、およびトランスコンダクタ
ンス回路４５を設けたものである。
【０１２３】差動入力電圧ＶＩＮ１，ＶＩＮ２は全波整
流回路２５によって全波整流される。この全波整流回路
２５の出力は、ローパスフィルタ３５によって波形整形
されるとともに位相が調整される。そしてこのローパス
フィルタ３５の出力はトランスコンダクタンス回路４５
を介してＭＯＳトランジスタ対Ｍ１，Ｍ２のソース電圧
ＶＳ１として入力される。
流回路２５によって全波整流される。この全波整流回路
２５の出力は、ローパスフィルタ３５によって波形整形
されるとともに位相が調整される。そしてこのローパス
フィルタ３５の出力はトランスコンダクタンス回路４５
を介してＭＯＳトランジスタ対Ｍ１，Ｍ２のソース電圧
ＶＳ１として入力される。
【０１２４】ここでＭＯＳトランジスタＭ１，Ｍ２のソ
ース電圧ＶＳ１は基準電圧ＶＤよりも常に低いと仮定
し、第２１の実施の形態の増幅回路が安定状態にあると
すると、次式が成り立つ。
ース電圧ＶＳ１は基準電圧ＶＤよりも常に低いと仮定
し、第２１の実施の形態の増幅回路が安定状態にあると
すると、次式が成り立つ。
【０１２５】
【数２９】 すなわち、図２２に示す第２１の実施の形態の回路の出
力電圧の振幅は差動入力電圧の２乗に比例するエクスパ
ンダ回路として動作することが分かる。
力電圧の振幅は差動入力電圧の２乗に比例するエクスパ
ンダ回路として動作することが分かる。
【０１２６】次に本発明による増幅回路の第２２の実施
の形態の構成を図２３に示す。
の形態の構成を図２３に示す。
【０１２７】この第２２の実施の形態の回路は図１６に
示す第１５の実施の形態の増幅回路において、各々の増
幅率が２であるｎ−１個の電圧増幅器Ｗ１〜Ｗｎ−１を
設けるとともに、第１、第２、……、第ｎのＭＯＳトラ
ンジスタ対のソース端子を共通に接続し、更にｎビット
のディジタルデータＤに対応したｎ個の差動入力電圧Ｖ
ＩＮ１〜ＶＩＮｎの第ｉの差動入力電圧ＶＩＮｉ（ｉ＝
１，…ｎ）を第ｉのＭＯＳトランジスタ対のゲート間に
印加したものである。ここでＤおよびＶＩＮｉは次式で
表わされる。
示す第１５の実施の形態の増幅回路において、各々の増
幅率が２であるｎ−１個の電圧増幅器Ｗ１〜Ｗｎ−１を
設けるとともに、第１、第２、……、第ｎのＭＯＳトラ
ンジスタ対のソース端子を共通に接続し、更にｎビット
のディジタルデータＤに対応したｎ個の差動入力電圧Ｖ
ＩＮ１〜ＶＩＮｎの第ｉの差動入力電圧ＶＩＮｉ（ｉ＝
１，…ｎ）を第ｉのＭＯＳトランジスタ対のゲート間に
印加したものである。ここでＤおよびＶＩＮｉは次式で
表わされる。
【０１２８】
【数３０】 この第２２の実施の形態の回路の出力電圧は、式（４
６）から次の（６１）式で表せる。
６）から次の（６１）式で表せる。
【０１２９】
【数３１】 すなわち図２３に示した第２２の実施の形態の回路はＤ
／Ａコンバータとして動作することがわかる。
／Ａコンバータとして動作することがわかる。
【０１３０】次に本発明による増幅回路の第２３の実施
の形態の構成を図２４に示す。
の形態の構成を図２４に示す。
【０１３１】この第２３の実施の形態の回路は図１８に
示した第１７の実施の形態の回路において、各々の増幅
率が２であるｎ−１個の電圧増幅器Ｗ１〜Ｗｎ−１を設
けるとともに、第１、第２、……、第ｎのＭＯＳトラン
ジスタ対のソース端子を共通に接続し、ｎビットのディ
ジタルデータＤに対応したｎ個の差動入力電圧ＶＩＮ１
〜ＶＩＮｎの第ｉの差動入力電圧ＶＩＮｉを第ｉのＭＯ
Ｓトランジスタ対のゲート間に印加したものである。な
おディジタルデータＤおよび第ｉの差動入力電圧ＶＩＮ
ｉは式（５９）、式（６０）で各々表わされる。
示した第１７の実施の形態の回路において、各々の増幅
率が２であるｎ−１個の電圧増幅器Ｗ１〜Ｗｎ−１を設
けるとともに、第１、第２、……、第ｎのＭＯＳトラン
ジスタ対のソース端子を共通に接続し、ｎビットのディ
ジタルデータＤに対応したｎ個の差動入力電圧ＶＩＮ１
〜ＶＩＮｎの第ｉの差動入力電圧ＶＩＮｉを第ｉのＭＯ
Ｓトランジスタ対のゲート間に印加したものである。な
おディジタルデータＤおよび第ｉの差動入力電圧ＶＩＮ
ｉは式（５９）、式（６０）で各々表わされる。
【０１３２】この第２３の実施の形態の回路の出力電圧
は式（４８）から次式で表わせる。
は式（４８）から次式で表わせる。
【０１３３】
【数３２】 これにより第２３の実施の形態の回路はＤ／Ａコンバー
タとして動作することが分かる。
タとして動作することが分かる。
【０１３４】図２３、図２４に示した第２２、第２３の
実施の形態の回路は従来の抵抗分圧型Ｄ／Ａコンバータ
にくらべ、抵抗をごくわずかしか使用していないため、
集積回路に適した回路である。またたとえば図１０、図
１１に示した増幅回路のように抵抗Ｒ１、Ｒ２を削除し
て出力電圧の分圧電圧をＭＯＳトランジスタＭ５，Ｍ６
のゲート間に印加することも可能であるし、図１２、図
１３に示した回路のように抵抗Ｒ１、Ｒ２をＭＲＣに置
き換えることも可能である。
実施の形態の回路は従来の抵抗分圧型Ｄ／Ａコンバータ
にくらべ、抵抗をごくわずかしか使用していないため、
集積回路に適した回路である。またたとえば図１０、図
１１に示した増幅回路のように抵抗Ｒ１、Ｒ２を削除し
て出力電圧の分圧電圧をＭＯＳトランジスタＭ５，Ｍ６
のゲート間に印加することも可能であるし、図１２、図
１３に示した回路のように抵抗Ｒ１、Ｒ２をＭＲＣに置
き換えることも可能である。
【０１３５】また一般にＭＯＳトランジスタは抵抗にく
らべて特性がばらつきやすく、特にＭＯＳトランジスタ
の閾値は制御が困難でばらつきも大きいため、抵抗の代
わりにＭＯＳトランジスタを使用したＤ／Ａコンバータ
は誤差が大きいと考えられる。しかし本発明によるＤ／
ＡコンバータはＭＯＳトランジスタの閾値の影響を受け
ないことが以下のように示される。
らべて特性がばらつきやすく、特にＭＯＳトランジスタ
の閾値は制御が困難でばらつきも大きいため、抵抗の代
わりにＭＯＳトランジスタを使用したＤ／Ａコンバータ
は誤差が大きいと考えられる。しかし本発明によるＤ／
ＡコンバータはＭＯＳトランジスタの閾値の影響を受け
ないことが以下のように示される。
【０１３６】例えば、ｉビット目に対応するＭＯＳトラ
ンジスタ対（Ｍ１Ｉ、Ｍ２ｉ）に流れる電流をそれぞれ
Ｉ１ｉ、Ｉ２ｉとし、それぞれのＭＯＳトランジスタの
閾値電圧をそれぞれＶｔｈＩ１、Ｖｔｈ２ｉとする。
ンジスタ対（Ｍ１Ｉ、Ｍ２ｉ）に流れる電流をそれぞれ
Ｉ１ｉ、Ｉ２ｉとし、それぞれのＭＯＳトランジスタの
閾値電圧をそれぞれＶｔｈＩ１、Ｖｔｈ２ｉとする。
【０１３７】第ｉビットのデータＤｉが“１”の場合の
差動電流Ｉi1と、Ｄｉが“０”の場合の差動電流Ｉi0の
差ΔＩi は以下の様に表される。
差動電流Ｉi1と、Ｄｉが“０”の場合の差動電流Ｉi0の
差ΔＩi は以下の様に表される。
【０１３８】
【数３３】 （６５）式から、差動電流の差はそれぞれのＭＳＯトラ
ンジスタの閾値電圧に無関係になることがわかる。各桁
のＤｉが全て“０”である場合の出力電圧をＶ０とすれ
ば、出力電圧ＶＯＵＴは次式で表される。
ンジスタの閾値電圧に無関係になることがわかる。各桁
のＤｉが全て“０”である場合の出力電圧をＶ０とすれ
ば、出力電圧ＶＯＵＴは次式で表される。
【０１３９】
【数３４】 すなわち第２２、第２３の実施の形態の回路の出力電圧
ＶＯＵＴ−Ｖ０はＭＯＳトランジスタの閾値電圧のばら
つきの影響を受けないことがわかる。
ＶＯＵＴ−Ｖ０はＭＯＳトランジスタの閾値電圧のばら
つきの影響を受けないことがわかる。
【０１４０】
【発明の効果】以上述べたように本発明によれば、オフ
セットの影響を少なくすることができるとともにダイナ
ミックレンジを可及的に広くすることができる。
セットの影響を少なくすることができるとともにダイナ
ミックレンジを可及的に広くすることができる。
【図１】本発明による増幅回路の第１の実施の形態の構
成を示す回路図。
成を示す回路図。
【図２】本発明による増幅回路の第２の実施の形態の構
成を示す回路図。
成を示す回路図。
【図３】本発明による増幅回路の第３の実施の形態の構
成を示す回路図。
成を示す回路図。
【図４】本発明による増幅回路の第４の実施の形態の構
成を示す回路図。
成を示す回路図。
【図５】本発明による増幅回路の第５の実施の形態の構
成を示す回路図。
成を示す回路図。
【図６】本発明による増幅回路の第６の実施の形態の構
成を示す回路図。
成を示す回路図。
【図７】本発明による増幅回路の第７の実施の形態の構
成を示す回路図。
成を示す回路図。
【図８】本発明による増幅回路の第８の実施の形態の構
成を示す回路図。
成を示す回路図。
【図９】本発明による増幅回路の第９の実施の形態の構
成を示す回路図。
成を示す回路図。
【図１０】本発明による増幅回路の第１０の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１１】本発明による増幅回路の第１１の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１２】本発明による増幅回路の第１２の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１３】本発明に用いられるＭＲＣの一具体例を示す
回路図。
回路図。
【図１４】本発明による増幅回路の第１３の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１５】本発明による増幅回路の第１４の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１６】本発明による増幅回路の第１５の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１７】本発明による増幅回路の第１６の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１８】本発明による増幅回路の第１７の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図１９】本発明による増幅回路の第１８の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２０】本発明による増幅回路の第１９の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２１】本発明による増幅回路の第２０の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２２】本発明による増幅回路の第２１の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２３】本発明による増幅回路の第２２の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２４】本発明による増幅回路の第２３の実施の形態
の構成を示す回路図。
の構成を示す回路図。
【図２５】従来の増幅回路の構成を示す回路図。
Ｍ１，Ｍ２ ＮチャネルＭＯＳトランジスタ Ｍ３，Ｍ４ ＰチャネルＭＯＳトランジスタ ＯＰ１ オペアンプ ＯＰ２ オペアンプ ＯＰ３ オペアンプ Ｒ１，Ｒ２ 抵抗
Claims (11)
- 【請求項１】ソースが第１の電源に共通に接続される特
性が同一の第１導電型の第１および第２のＭＯＳトラン
ジスタと、 負入力端子が前記第１のＭＯＳトランジスタのドレイン
に接続され、正入力端子が前記第２のＭＯＳトランジス
タのドレインに接続される第１のオペアンプと、 ２つの入力端子を有し、一方の入力端子が前記第２のＭ
ＯＳトランジスタのドレインに接続され、他方の入力端
子が第２の電源に接続される第２のオペアンプと、 前記第１のＭＯＳトランジスタのドレインと前記第１の
オペアンプの出力端子との間に設けられる第１の抵抗回
路と、 前記第２のＭＯＳトランジスタのドレインと第３の電源
との間に設けられる前記第１の抵抗回路と同じ抵抗値を
有する第２の抵抗回路と、 前記第１のＭＯＳトランジスタのドレインに負荷電流を
供給する第１の負荷回路と、 前記第２のＭＯＳトランジスタのドレインに前記負荷電
流と同じ値の負荷電流を供給する第２の負荷回路と、 を備え、前記第１のオペアンプの出力を出力とし、前記
第２のＭＯＳトランジスタのドレイン電圧が前記第２の
電源の電圧に等しくなるように前記第２のオペアンプの
出力で前記第１および第２の負荷回路を流れる負荷電流
を制御することを特徴とする単出力差動増幅回路。 - 【請求項２】前記第１の負荷回路は一端が前記第１のＭ
ＯＳトランジスタのドレインに接続され、他端が前記第
２のオペアンプの出力端子に接続される第１の抵抗素子
からなり、 前記第２の負荷回路は一端が前記第２のＭＯＳトランジ
スタのドレインに接続され、他端が前記第２のオペアン
プの出力端子に接続され、前記第１の抵抗素子と同じ抵
抗値を有する第２の抵抗素子であることを特徴とする請
求項１記載の単出力差動増幅回路。 - 【請求項３】前記第１の負荷回路は、ドレインが前記第
１のＭＯＳトランジスタのドレインに接続され、ゲート
が前記第２のオペアンプの出力端子に接続され、ソース
が第４の電源に接続される、前記第１導電型と異なる第
２導電型の第３のＭＯＳトランジスタからなり、 前記第２の負荷回路は、ドレインが前記第２のＭＯＳト
ランジスタのドレインに接続され、ゲートが前記第２の
オペアンプの出力端子に接続され、ソースが前記第４の
電源に接続される第２導電型の前記第３のＭＯＳトラン
ジスタと同じ特性を有する第４のＭＯＳトランジスタか
らなることを特徴とする請求項１記載の単出力差動増幅
回路。 - 【請求項４】ソースが第１の電源に共通に接続される特
性が同一の第１導電型の第１および第２のＭＯＳトラン
ジスタと、 負入力端子が前記第１のＭＯＳトランジスタのドレイン
に接続され、正入力端子が前記第２のＭＯＳトランジス
タのドレインに接続される第１のオペアンプと、 負入力端子が前記第２のＭＯＳトランジスタのドレイン
に接続され、正入力端子が第２の電源に接続される第２
のオペアンプと、 前記第１のＭＯＳトランジスタのドレインと前記第１の
オペアンプの出力端子との間に設けられる第１の抵抗回
路と、 前記第２のＭＯＳトランジスタのドレインと第２のオペ
アンプの出力端子との間に設けられ前記第１の抵抗回路
と同じ抵抗値を有する第２の抵抗回路と、 前記第１のＭＯＳトランジスタのドレインに接続され、
前記第１のＭＯＳトランジスタのドレインに負荷電流を
供給する第１の負荷回路と、 前記第２のＭＯＳトランジスタのドレインに接続され、
前記第２のＭＯＳトランジスタのドレインに前記負荷電
流と等しい負荷電流を供給する第２の負荷回路と、を備
え、 前記第１、第２のオペアンプの出力を差動出力とし、 前記差動出力で前記第１、第２の負荷回路を流れる負荷
電流を制御することを特徴とする全差動増幅回路。 - 【請求項５】前記第１のＭＯＳトランジスタに並列に接
続される第１導電型の第５のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタに並列に接続される第１
導電型の第６のＭＯＳトランジスタと、 を備えていることを特徴とする請求項１乃至４いずれか
に記載の増幅回路。 - 【請求項６】前記第５、第６のＭＯＳトランジスタのゲ
ートに出力電圧の分圧電圧を印加したことを特徴とする
請求項５記載の増幅回路。 - 【請求項７】前記第１、第２の抵抗回路を削除したこと
を特徴とする請求項６の増幅回路。 - 【請求項８】前記第１および第２の抵抗回路はＭＲＣ
（Mos Resistive Circuit ）から構成されることを特徴
とする請求項１乃至６のいずれかに記載の増幅回路。 - 【請求項９】ソースが第５の電源に接続され、ドレイン
が前記第１のＭＯＳトランジスタのドレインに接続され
る第１導電型の第５のＭＯＳトランジスタと、 ソースが前記第５の電源に接続され、ドレインが前記第
２のＭＯＳトランジスタのドレインに接続される、前記
第５のＭＯＳトランジスタと特性が同一の第１導電型の
第６のＭＯＳトランジスタと、 を更に備えていることを特徴とする請求項１乃至４のい
ずれかに記載の増幅回路。 - 【請求項１０】前記第１および第２の抵抗回路の代わり
に設けられ、前記第１のオペアンプの出力と前記第３の
電源との間の電圧を分圧する分圧回路と、 この分圧回路の出力を全波整流する全波整流回路と、 前記全波整流回路の出力を波形整形するとともに位相調
整するローパスフィルタと、 前記ローパスフィルタの出力を受け、出力が前記第５の
電源の電圧となるトランスコンダクタンス回路と、 を更に備え、前記第５および第６のＭＯＳトランジスタ
のゲート間には前記分圧回路の出力電圧が印加されるこ
とを特徴とする請求項９記載の増幅回路。 - 【請求項１１】前記第１および第２の抵抗回路の代わり
に設けられ、前記第１のオペアンプの出力と前記第３の
電源との間の電圧を分圧する分圧回路と、 前記第１および第２のＭＳＯトランジスタに印加される
差動入力電圧を受け、全波整流する全波整流回路と、 前記全波整流回路の出力を波形整形するとともに位相調
整するローパスフィルタと、 前記ローパスフィルタの出力を受け、出力が前記第１の
電源の電圧となるトランスコンダクタンス回路と、 を備え、前記第５および第６のＭＯＳトランジスタのゲ
ート間には前記分圧回路の出力電圧が印加されることを
特徴とする請求項９記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9283425A JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
| US08/972,143 US5969573A (en) | 1996-11-18 | 1997-11-17 | Amplifier circuit with small offset voltage influence |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-306325 | 1996-11-18 | ||
| JP30632596 | 1996-11-18 | ||
| JP9283425A JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200348A true JPH10200348A (ja) | 1998-07-31 |
Family
ID=26555040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9283425A Withdrawn JPH10200348A (ja) | 1996-11-18 | 1997-10-16 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5969573A (ja) |
| JP (1) | JPH10200348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311696A (ja) * | 2004-04-21 | 2005-11-04 | Matsushita Electric Ind Co Ltd | 増幅器および基準電圧発生回路 |
| JP2015079944A (ja) * | 2013-09-10 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126423B1 (en) | 2000-11-20 | 2006-10-24 | Sitel Semiconductor B.V. | Differential difference amplifier for amplifying small signals close to zero volts |
| US6400225B1 (en) | 2000-11-20 | 2002-06-04 | National Semiconductor Corporation | Differential difference amplifier for amplifying small signals close to zero volts |
| US11071499B2 (en) * | 2016-05-17 | 2021-07-27 | Case Western Reserve University | Multichannel ultra-low noise amplifier |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710726A (en) * | 1986-02-27 | 1987-12-01 | Columbia University In The City Of New York | Semiconductive MOS resistance network |
| JP3409053B2 (ja) * | 1991-05-29 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 複合差動増幅器 |
| US5221909A (en) * | 1992-04-30 | 1993-06-22 | Raytheon Company | Active load biasing circuit |
| FR2700083B1 (fr) * | 1992-12-30 | 1995-02-24 | Gerard Perrot | Amplificateur à distorsion stable pour signaux audio. |
| JP3229051B2 (ja) * | 1993-01-29 | 2001-11-12 | 株式会社東芝 | アナログコンパンダ回路 |
-
1997
- 1997-10-16 JP JP9283425A patent/JPH10200348A/ja not_active Withdrawn
- 1997-11-17 US US08/972,143 patent/US5969573A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311696A (ja) * | 2004-04-21 | 2005-11-04 | Matsushita Electric Ind Co Ltd | 増幅器および基準電圧発生回路 |
| JP2015079944A (ja) * | 2013-09-10 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5969573A (en) | 1999-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2543872B2 (ja) | 増幅回路 | |
| US20010026192A1 (en) | Differential amplifier and filter circuit using the same | |
| JP2002076800A (ja) | 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路 | |
| US11086348B2 (en) | Bandgap reference circuit | |
| EP0337444B1 (en) | Mos voltage to current converter | |
| JP4699856B2 (ja) | 電流発生回路及び電圧発生回路 | |
| JP2611725B2 (ja) | カスコード回路 | |
| EP0969594B1 (en) | A common-mode feedback circuit and method | |
| US20090184752A1 (en) | Bias circuit | |
| JPH10209781A (ja) | 差動回路を含む電子回路 | |
| JPH0758872B2 (ja) | 電力増幅回路 | |
| JP2778540B2 (ja) | 対数増幅回路 | |
| US6249153B1 (en) | High slew rate input differential pair with common mode input to ground | |
| JPH10200348A (ja) | 増幅回路 | |
| JPH04243308A (ja) | 演算増幅器 | |
| Padilla-Cantoya et al. | Class AB op-amp with accurate static current control for low and high supply voltages | |
| KR100499858B1 (ko) | 가변 이득 증폭기 | |
| Maarefi et al. | A wide swing 1.5 V fully differential op-amp using a rail-to-rail analog CMFB circuit | |
| US11742812B2 (en) | Output pole-compensated operational amplifier | |
| US11031158B2 (en) | Continuously variable precision and linear floating resistor using metal-oxide-semiconductor field-effect transistors | |
| JP3930461B2 (ja) | 増幅回路及びこれを用いた液晶ディスプレイ装置 | |
| JP4862694B2 (ja) | Ｆｅｔアンプおよびそのバイアス回路 | |
| JP2002084145A (ja) | Ｍｏｓ線形トランスコンダクタンスアンプ | |
| JP2661530B2 (ja) | 電圧電流変換回路 | |
| JP3392696B2 (ja) | 電圧減算回路、電圧増幅回路、電圧分圧回路および半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040624 |