JPS63175510A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＦＥＴを用いた広帯域利得可変増幅器に係り
、特に光通信などの高速伝送回路の集積化に好適な利得
可変増幅器に関する。

〔従来の技術〕

従来の利得可変増幅器は、例えば電子通信学会半導体・
１−ランジスタ研究会「モノリシックＩＣ化超広帯域増
幅器ＪＳＳＤ８１−９９　　第７６頁に示したように、
２つの差動対の利得を加算し、共通の負荷抵抗から取り
出す利得加算型の回路構成をとっており、利得の変化は
、差動対のエミッタ部に接続された別のもう１つの差動
対のベース直流電位差により定電流源電流を分配して行
っていた。」二記文献に示した回路内のバイポーラ１−
ランジスタをＦＥＴに置き直した回路を第２図に示すが
、これもまた上記説明と同様の動作をするものあった。

第２図において、最大利得を与える差動対１〜ランジス
タタを０１．、Ｑ２．最小利得を与える差動対１〜ラン
ジスタをＱ３．Ｑ４、又利得制御用の差動対トランジス
タをＱ５．Ｑ６とし、定電流源電流を■とすると、最大
利得ＧｍａＸ、最小利得ＧＴ１１．ｎ及び利得可変幅ｄ
ｙ、　ｒａｎｇｅは以下のように表わせる。つまり、Ｑ
］、、Ｑ２のｇｍをｇｍ＋、Ｑ３．Ｑ４のｇｍをｇｍ２
、又、ソース抵抗をＲ８１とすると、 Ｇｍａｘ”ｇｍｌｏＲ，−。

ｇ　ｍ＋・（１＋ｇ　ｍｚ　’　Ｒｓ＋−）ｄｙ、　ｒ
ａｎｇｅ＝□ ｍｚ ここで、ＶＴ＝２５ｍＶである。上式において、最大利
得の上限は、利得増加に伴う帯域劣化制限と、出力振幅
Ｒ４・■で表わされる電圧降下に伴う回路飽和の制限か
ら決定される。また、最小利得の下限は、Ｒｓ□・■で
表わされる電圧降下に伴う回路飽和から決定される。と
ころで、回路の応帯域化を狙うには、」−述のような最
大利得設計を考慮する必要があるわけだが、これらの間
には次式のような関係が成立つ。即ち、帯域ＢＷは、τ
、＝１／２π・ｆＴ τ２＝ｒｇ・（Ｃｇ、十Ｃ口） τ３−ＲＬ・（２（］、　＋　Ｇ）Ｊｌｇｄ）ＢＷ＝１
／２π（τ１＋で２＋τ３）・・・（３）で表わされる
。ここでτ１はＦＥＴ自体の高域しゃ断時定数であり、
ｆ７、はＦＥＴのしゃ断周波数である。またで２は、ゲ
ート高域しゃ断時定数で、ｒ＆＋　Ｃｇ、Ｈ，Ｃｇ、４
は各々ゲーＩ・抵抗、ゲー１へ・ソース間及びゲー１〜
・トレイン間容量である。τ３は負荷抵抗とドレインミ
ラー容量て決まる時定数で、Ｇは増幅器利得を示す。通
常、Ｓｌｌバイ−ラ回路では、τ３に対するτ３．τ２
の寄与度がかなり高いのに対し、ＦＥＴ回路では、τ３
に対し、τ１．τ２がほとんど無視できる。ちなみに、
利得Ｇ＝１０．ＲＬ＝１にΩ、Ｃｇ、＝２ｆＦの回路で
は帯域は約３ＧＨｚとなる。ところが、（３）式に示し
たように、第２図に示した利得加算回路形式ではＱｌ、
Ｑ３あるいはＱ２．Ｑ４の２組分の容ｔ　Ｃｇｃｌが付
随するため、差動増幅器に利得可変機能を付加しただけ
で帯域が１／２に劣化してしてしまうものであった。

〔発明が解決しようとする問題点〕

上記のように、Ｇ　ａ　Ａ　ｓ　Ｆ　Ｅ　Ｔなどの超高
速デバイスにおいては、トランジスタ自身のしゃ断周波
数及びゲート時定数が小さいため、回路の帯域は負荷抵
抗と、ドレインに付随したミラー容量の積で決まる時定
数で決定される。従って第２図に示した利得可変増幅器
の回路構成では、差動増幅器を２組並列に接続した構成
となっているため、回路構成」二、既に２倍のドレイン
ミラー容量が付随するため、（３）式のように帯域が１
７２に劣化してしまうという欠点があった。従来のよう
なＳｉバイポーラ回路ではτ３の時定数のみで帯域が決
定している訳ではないのでこの劣化量は小さいが、Ｇ　
ａ　Ａ　ｓ　−Ｆ　Ｅ　Ｔｌ路ではほぼ完全に１／２に
劣化してしまうという問題点があった７本発明の目的は
、上記従来技術に鑑み、１組の差動対のみに利得可変機
構を付加して、帯域の劣化を防止する利得可変増幅器の
新たな回路構成を提案することにある。

〔問題点を解決するための手段〕

上記目的は、差動増幅器のソース抵抗を可変抵抗素子に
置き直すことによって達成できる。つまり、差動増幅器
の利得を変化させるためには、（１）式で示したように
ＲＬを変化させるか、Ｒｓ□を変化させればよいことに
なるが、前述のように、ＲＬを変化させると、出力振幅
Ｒ０，・１の電圧降下による回路飽和を生じたり、また
時定数τ３の増加に伴う帯域劣化を生じるという問題が
あるため、本発明ではＲ８１を可変にする方法を選択し
た。そこで、ＦＥＴがバイポーラ１ヘランジス夕と異り
、ゲート電圧によりドレイン・ソース間チャネル抵抗が
変化することを利用して、とのＦＥＴを可変抵抗として
使用することにした。従ってソース抵抗Ｒ８１をＦＥＴ
を使用して構成することにより目標を達成することが可
能となる。

〔作用〕

前記のように、差動増幅器のソース抵抗をＦＥ１゛を用
いた可変抵抗で構成することにより帯域を劣化させるこ
となく利得を可変にすることが可能となる。第１図に本
発明の回路構成による利得可変増幅器の概念図を示す。

第１図において、逆相の入力信号■、ｎ及び■、□は各
々Ｑ］、、Ｑ２の差動ＦＥＴで増幅され、負荷抵抗Ｒ１
−の電圧降下としてＶ。ｕｔ及びＶ。ｕｌから出力され
る。この時、電源電圧は■ＤＤとＧＮＤ間で又定電流源
は１で与えられる。第１図に示すように、ソース抵抗Ｒ
８１のかわりにＦ　Ｅ　Ｔ可変抵抗を使用した利得可変
機構４を設けることにより、ソース抵抗を可変にして利
得を制御できる。今、利得可変機ｔ＋ｉ４のソース抵抗
値をＺｓとすると、利得は次式で表わされる。

又、ＦＥＴのドレインチャネル抵抗は、ドレインコンダ
クタンスをｇｅｌとすると１／ｇｄで表わせるため、（
４）式において、Ｚｓ＝Ｚｓ（ｇｃｉ）となり、ｇｃｉ
のなんらかの関数で表わすことができる。

従って、ゲート電圧の変化に伴ってｇ６が変化すること
を利用すれば、関数Ｚｓ　（ｇａ　）の変化に従って（
４）式で示した利得Ｇを可変にできるものである。ＦＥ
Ｔのドレインチャネル抵抗はゲート電圧をｖｇｓ、閾値
をＶｔｈ、ドレインコンダクタンス係数をλ、コンダク
タンス係数をＫとすると、次式で表わされる。

■ ｇ　ｄ＝　Ｋ　（啜ｇｓ　　Ｖｔｈ）２・λ　　・・・
　（４′）従って、ソース抵抗は、グー１〜電圧ＶＨ３
の関数として表わすことが可能となる。

〔実施例〕

第１図に示した本回路の回路構成図の中で、利得可変機
構４のソース抵抗ｚｓをどのように構成するかで、その
利得可変特性が決定する。第３図には、第１図で示した
利得可変機構４の構成例を示す。第１図に示したように
、可変抵抗として働＜　ＦＥＴが少なくとも１つ以上使
用されて構成されていればよい訳であるが、例えば（ａ
）はＦＥＴ２個と抵抗２個、（ｂ）はＦＥＴ１個と抵抗
２個、（ｃ）はＦＥＴ２個と抵抗２個と定電流源２個で
構成されている。また（ａ）〜（ｃ）の回路構成例では
、すべて、ＦＥＴのゲート電圧ＶＡＱＣによってチャネ
ル抵抗１　／　ｇ　ｃｌが変化するような抵抗可変機構
となっている。

例えば、（ａ）に示した場合の利得は次式で与えられる
。

ｚ　ｇ＝　（Ｒｇ／／１．／ｇ＝ｉ　）今、第３図にお
けるＶＡＱＣ：端子に（５）式のＶ。

を与えるとすれば、ＶＡＱＣの電圧に対応して、利得は
（５）式で示したように可変とすることができる。

第４図は、ＲＬ＝７００Ω、Ｉ＝２ｍＡ、ＦＥＴ、Ｑ１
＝０２のゲート幅１０μｍ、Ｑ３−Ｑ６及びＱ７．Ｑ８
のグー１−幅２５０　μｍ、　Ｒｓｌ”＝６００Ω、Ｒ
８゜＝２５０Ωの場合の利得の周波数特性を、第２図に
示した従来の利得加算型と、本発明の一実施例によるも
の（第１図及び第３図（ａ）に示したもの）との比較と
して示したものである。

図より明らかなように、最大利得１　］−ｄ　Ｂは同一
であるが、３ｄＢ低下帯域幅は従来が３ＧＨｚであるの
に対し本発明では７　、５　Ｇ　Ｈｚと約２．５倍の広
帯域化が実現できていることが分る。前述の理論に比較
して２倍以」二の広帯域化が達成されているのは、可変
抵抗゛素子として働＜ＦＥＴ　Ｑ７゜Ｑ８のゲーＩ〜・
ソース間容量ＣｇがＲｓ２及びチャネル抵抗］−／　ｇ
　、ｒと並列に挿入されるため、（５）式において、 ｚｓ＝（Ｒｓ　／／１／ｇｅｉ　／／］／ｊＷＣｇ　”
’　（６）となり、高域補償効果により周波数特性の向
上が図れるためである。利得可変幅に関しては、入力信
号振幅■、。＝　２００　ｍ　Ｖｐｐまで線形増幅でき
るという条件の下で、従来例が２３ｄＢ、本発明の実施
例が１８ｄＢと約５　ｄ　１３従来例に比べ少なかった
が、これは、ドレインチャネル抵抗がドレインソース間
電圧Ｖｏｓ＜０．６Ｖ以上で非線形特性を示すために生
じるものであり、入力振幅を１００　ｍ　Ｖｐｐ以下と
すれば、従来例以」二（約２５ｄＢ）の利得可変幅を得
ることが可能となる。また、増幅器を２段以上縦続接続
にして前段と後段の利得配分を考慮することによっても
この非線形性を回避することができる。第５図には、第
３図（ａ）の回路を２段構成にした場合の利得の周波数
特性を示す。この時、各段の増幅器の利得は２ｄＢとし
た。縦続接続したことによる帯域劣化のため総合帯域は
５　Ｇ　Ｈｚとなるが、従来に比べ約１．７倍の広帯域
化が実現できていることが分かる。

利得可変機構４として第３図（ａ）代かりに（ｂ）の回
路に置き直した場合にも、（ａ）の場合と全く同様の効
果が得られることは明らかである。この時、利得は（５
）式において、と置き直したものとなる。この場合には
、利得可変用ＦＥＴを１個しか使用しないので、（ａ）
の場合のように左右２個使用する場合に比べ対称性のよ
い特性が得られる。また、このＦＥＴは、大きなチャネ
ル抵抗値を得るためゲート幅の大きな素子を使うので、
素子数の低減だけでなくチップ占有面積の改善が望める
。

また、第３図（ａ）の代わりに（ｃ）の回路に置き直し
た場合には、利得可変式は（ａ）の回路と全く同一であ
るが、図中４０３で示した■′という定電流源が付加さ
れるため、増幅ＦＥＴＱＩ。

Ｑ２のｇｍを向上させることが可能となり、より高利得
化を図ることが可能となる。利得は（５）式の代わりに １十ｇｍ　−２ｓ である。この場合には、定電流源が増加するため、素子
数、消費電力は増加するが、最大利得を向」ニさせるこ
とができるので、その全利得可変幅を拡大することが可
能となる。ちなみに、Ｉ＝１．ｍＡ。

Ｉ　’　＝　４−　ｍ　Ａの場合には、最大利得、利得
可変機構約３倍の向上となる。

第３図（ａ）−（ｃ）以外にも、ＦＥＴと抵抗と定電流
源の組み合わせにより利得可変機構４として多くの回路
構成が可能となるが、すべて（５）式と同様の利得可変
特性と第４図と同様の周波数特性の改善が期待できる。

〔発明の効果〕

本発明によれば、差動増幅器のソース抵抗を、ＦＥＴを
用いた可変抵抗を使用することにより構成しているため
、１組の差動対のみで利得可変増幅器を構成することが
可能となり、従来のように差動対を２組使用していた場
合に比べ、ドレインミラー容量を低減できるため、従来
回路の約２倍の広帯域化を実現できるという効果がある
。さらには、可変抵抗として使用するＦＥＴの接続方法
によっては、ゲート容量により高域補償効果が得られ、
２倍以上の広帯域化が期待できる。ちなみに、最大利得
１−１−ｄＢ、入力振幅２００　ｍ　Ｖｐｐノ条件では
、２．５倍の広帯域化が、又、入力振幅３００　ｍ　Ｖ
ｐｐの条件では、本発明の回路を２段構成にすることに
より、２３　ｄ　Ｂの同一利得可変幅に対し、１．７倍
の広帯域化が実現できる。また、本回路は、Ｓｉ、Ｇａ
Ａｓ、他の材料及びＭＥＳト’ＥＴ、ＭＯＳＦＥＴ、Ｈ
ＥＭＴ、他の構造を含む広い範囲のＦＥＴ回路に適用可
能である。

【図面の簡単な説明】

第１図は、本発明による回路構成の概念図、第２図は従
来例による回路構成例を示す図、第３図は、本発明によ
る利得可変機構の回路構成を示す図、第４図は本発明の
一実施例（第３図（ａ））による利得−周波数特性の従
来回路との比較を示す図、第５図は同実施例を２段縦続
構成にした場合の利得−周波数特性の従来回路との比較
を示す図である。 １．１００．１−○」−９５・・ＦＥＴ差動対、２・負
荷抵抗３，４０３・定電流源、４・・利得可変機構、４
０’ｌ・・・（ソース）抵抗、４０２・・ＦＥＴ　（可
変抵抗） 第１姿 第３目 （幻　　　　　　　　　　　　　Ｃ′ｂ）第４国 同波１Ｍ（冶う

Claims (1)

1. 【特許請求の範囲】 １、１組のＦＥＴ差動対と、各々のＦＥＴのドレインに
   接続された１組の負荷抵抗と、差動対ソース部に接続さ
   れた定電流源より成る半導体回路において、各々のＦＥ
   Ｔのソース部に可変抵抗として働く少なくとも１つ以上
   のＦＥＴを含む利得可変機構を接続したことを特徴とす
   る半導体回路。 ２、上記、利得可変機構を、少なくとも１つ以上の可変
   抵抗として働くＦＥＴと、抵抗と定電流源の少なくとも
   一方とから複合構成することを特徴とする特許請求の範
   囲第１項記載の半導体回路。