WO2016129173A1 - トランジスタ、保護回路およびトランジスタの製造方法 - Google Patents

トランジスタ、保護回路およびトランジスタの製造方法 Download PDF

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克彦 深作
孝明 巽
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ソニー株式会社
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • This technology relates to a transistor, a protection circuit, and a method for manufacturing a transistor.
  • the present invention relates to a transistor used for protecting a circuit from electrostatic discharge, a protection circuit, and a method for manufacturing the transistor.
  • an electrostatic discharge protection circuit is used to protect an internal circuit from electrostatic discharge.
  • an electrostatic discharge protection circuit including an RC circuit including a capacitive element and a resistor and a transistor has been proposed (see, for example, Patent Document 1).
  • the transistor shifts to an ON state and discharges current due to the high voltage pulse to the ground.
  • the circuit to be protected can be protected from electrostatic discharge.
  • it is desirable that the on-current of the transistor is sufficiently large from the viewpoint of improving the discharge capability.
  • This technology has been created in view of such a situation, and aims to achieve both improvement of the on-current of a transistor and suppression of leakage current.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology includes a source, a drain, a gate insulating film disposed between the source and the drain, and the gate.
  • the plurality of regions may be composed of two regions. This brings about the effect that a potential difference occurs at the boundary between the two regions.
  • one of the two regions is an N-type semiconductor region disposed on the drain side, and the other of the two regions is a P-type semiconductor region disposed on the source side.
  • the drain and the source may be formed of an N-type semiconductor.
  • one of the two regions is an N-type semiconductor region disposed on the source side, and the other of the two regions is a P-type semiconductor region disposed on the drain side.
  • the drain and the source may be formed of a P-type semiconductor. This brings about the effect that a potential difference occurs at the boundary between the two regions in the P-type field effect transistor.
  • the plurality of regions include a drain side region disposed on the drain side, a source side region disposed on the source side, and between the drain side region and the source side region. It may be composed of an intermediate area arranged in the area. This brings about an effect that a potential difference is generated at each boundary between the drain side region, the source side region, and the intermediate region.
  • the drain side region, the source side region, the source and the drain may be formed of an N-type semiconductor, and the intermediate region may be formed of a P-type semiconductor. This brings about an effect that a potential difference is generated at each boundary between the drain side region, the source side region, and the intermediate region in the N-type field effect transistor.
  • the drain side region, the source side region, the source and the drain may be formed of a P-type semiconductor, and the intermediate region may be formed of an N-type semiconductor. This brings about an effect that a potential difference is generated at each boundary between the drain side region, the source side region, and the intermediate region in the P-type field effect transistor.
  • the areas of the drain side region and the source side region may be different. Thereby, this brings about the effect
  • the plurality of regions may be formed from metals having different work functions. This brings about an effect that a potential difference is generated in each of the plurality of regions formed of metals having different work functions.
  • the second aspect of the present technology includes a power line connected to a power source, a ground line having a predetermined potential, a source connected to the power line, a drain connected to the ground line, and the source. And a gate insulating film disposed between the drains and a gate provided with a plurality of regions having different work functions provided on the surface of the gate insulating film. This brings about an effect that a potential difference is generated at each boundary between a plurality of regions having different work functions.
  • a capacitive element for delaying an electric signal input via the power supply line may be further provided, and the delayed electric signal may be input to the gate. As a result, the delayed electrical signal is input to the gate.
  • the second aspect of the present technology provides a silicon layer forming procedure for forming a silicon layer on a gate insulating film on a surface of a semiconductor substrate, and a predetermined impurity in a part of the silicon layer and a predetermined region of the semiconductor substrate.
  • a transistor manufacturing method comprising: a first addition procedure to be added; and a second addition procedure in which an impurity different from the predetermined impurity is added to a portion excluding the part of the silicon layer.
  • a third aspect of the present technology includes a first deposition procedure for depositing a predetermined metal on the gate insulating film on the surface of the semiconductor substrate, and an etching procedure for removing the predetermined metal by etching while leaving a part thereof. And a second deposition procedure in which a predetermined metal different from the predetermined metal is deposited on the surface of the gate insulating film. As a result, a transistor including a plurality of metal regions at the gate is manufactured.
  • First embodiment an example in which a gate includes two semiconductor regions
  • Second embodiment example in which a gate includes three semiconductor regions
  • Third embodiment example in which the gate includes three metal regions
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • the electronic device 100 includes a power supply circuit 110, an electrostatic discharge protection circuit 120, and a processing circuit 130.
  • the power supply circuit 110 supplies power to the electrostatic discharge protection circuit 120 via the power supply line 119.
  • the electrostatic discharge protection circuit 120 supplies power from the power supply circuit 110 to the processing circuit 130 via the power supply line 129 and protects the processing circuit 130 from electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • the processing circuit 130 performs predetermined processing using the power supply from the electrostatic discharge protection circuit 120.
  • the electrostatic discharge protection circuit 120 is an example of a protection circuit described in the claims.
  • FIG. 2 is a circuit diagram showing a configuration example of the electrostatic discharge protection circuit 120 according to the first embodiment.
  • the electrostatic discharge protection circuit 120 includes a resistor 121, a capacitor element 122, an inverter 123, and a field effect transistor 200.
  • One end of the resistor 121 is connected to the power supply lines 119 and 129 and the field effect transistor 200, and the other end is connected to the capacitive element 122 and the inverter 123.
  • One end of the capacitive element 122 is connected to the resistor 121 and the inverter 123, and the other end is connected to the ground at the ground potential via the ground line 128.
  • a gate insulating film of a transistor (not shown) different from the field effect transistor 200, a parallel plate between wiring layers, or the like is used as the capacitive element 122.
  • the time constant of the RC circuit including the capacitive element 122 and the resistor 121 is set to a time longer than the pulse period of the high voltage pulse generated by electrostatic discharge.
  • the time constant is set to 1 microsecond by the 1 megaohm resistor 121 and the 1 picofarad capacitive element 122.
  • the capacitance of the capacitor 122 is adjusted according to the size of the element.
  • the input terminal of the inverter 123 is connected to the connection point of the resistor 121 and the capacitive element 122, and the output terminal is connected to the gate of the field effect transistor 200.
  • Field effect transistor 200 has a gate connected to inverter 123, a source connected to ground, and a drain connected to power supply lines 119 and 129 and resistor 121.
  • the inverter 123 connected in this way outputs a high level signal when a high voltage pulse having a pulse period shorter than the time constant of the RC circuit is input from the power supply line 119. By this signal, the field effect transistor 200 is turned on.
  • the on-state field effect transistor 200 discharges the drain current caused by the high voltage pulse to the ground, and protects the processing circuit 130 from the high voltage pulse. From the viewpoint of increasing the discharge capability, it is desirable that the on-state current, which is an on-state drain current, is larger.
  • the inverter 123 when a constant power supply voltage VDD is applied, the inverter 123 outputs a low level signal, and the field effect transistor 200 shifts to an off state.
  • the off state for example, when the gate voltage of the field effect transistor 200 is smaller than the drain voltage, a leak current may flow.
  • the leakage current induced by the gate in this way is particularly called a GIDL (Gate-Induced Drain Leakage) current. From the viewpoint of reducing power consumption, it is desirable that this leakage current (GIDL current, etc.) is not more than an allowable value.
  • FIG. 3A is an example of a cross-sectional view of the field effect transistor 200 according to the first embodiment. This sectional view shows a section along a plane parallel to both the direction from the source to the drain of the field effect transistor 200 and the direction perpendicular to the substrate plane of the semiconductor substrate on which the field effect transistor 200 is formed.
  • the field effect transistor 200 includes a source 220, a drain 240, sidewall spacers 251 and 252, a gate insulating film 245, and a gate 260.
  • the source 220 and the drain 240 are formed on the semiconductor substrate 210.
  • the source 220 and the drain 240 are formed of an N-type semiconductor, and the semiconductor substrate 210 is formed of a P-type semiconductor.
  • a high dielectric constant gate insulating film 245 (high-k) is provided on the surface of the semiconductor substrate 210 between the source 220 and the drain 240.
  • a gate 260 is provided on the surface of the gate insulating film 245, and low concentration impurity regions (LDD: Lightly Doped Drain) 231 and 232 are formed in the semiconductor substrate 210 below the gate insulating film 245. By forming these low-concentration impurity regions, deterioration of the gate insulating film 245 due to hot carriers can be suppressed.
  • LDD Lightly Doped Drain
  • the gate 260 includes a plurality of semiconductor regions having different work functions, which are energy necessary for extracting electrons from the surface to infinity.
  • the gate 260 includes a P-type semiconductor region 262 and a drain side N-type semiconductor region 263.
  • sidewall spacers 251 are provided on the side surfaces of the gate 260 and the gate insulating film 245 on the source 220 side, and sidewall spacers 252 are provided on the side surfaces of the drain 240 side.
  • the drain-side N-type semiconductor region 263, from the end of the drain 240 side of the gate insulating film 245 is provided in the region up to the boundary position X 1 on the surface of the gate insulating film 245.
  • P-type semiconductor region 262, from the end of the source 220 side of the gate insulating film 245 is provided in the region up to the boundary position X 1.
  • the boundary position X 1 is, for example, a position substantially matching positions of the boundary between the low-concentration impurity region 232 and the semiconductor substrate 210.
  • FIG. 3B is a diagram illustrating an example of an impurity concentration gradient in the gate 260.
  • the impurity when the impurity is doped, the impurity diffuses, so that an impurity concentration gradient occurs along the direction from the source 220 to the drain 240.
  • gate 260 since with two areas with different work functions (262 and 263), the potential difference V d is generated showing at the boundary position X 1 to the following equation.
  • q is a unit charge.
  • the first term on the right side is the work function of the P-type semiconductor region 262, and the second term is the work function of the drain-side N-type semiconductor region 263.
  • the unit of these work functions is, for example, electron volts (eV).
  • the potential of the P-type semiconductor region 262 on the source 220 side is higher than that of the drain-side N-type semiconductor region 263. In this way, a potential difference is generated in a direction that prevents the leakage current from flowing from the drain 240 to the source 220, so that the leakage current is reduced.
  • FIG. 4 is a graph showing the characteristics of the field effect transistor 200 according to the first embodiment.
  • the vertical axis in the figure shows the drain current I d
  • the horizontal axis indicates the gate voltage V G.
  • the alternate long and short dash line indicates the characteristics of the field effect transistor of the comparative example in which the gate is formed of only the P-type semiconductor
  • the solid line indicates the field effect in which the P-type semiconductor region 262 and the drain side N-type semiconductor region 263 are provided in the gate 260.
  • the characteristics of the transistor 200 are shown.
  • Comparative Example a comparison of the characteristics of the field effect transistor 200, the on-current I on2 of the field effect transistor 200 is comparable with the ON current I on1 comparative example.
  • the leakage current I off2 field effect transistor 200 is smaller than the leakage current I off1 of the comparative example. As described above, this is because the potential of the P-type semiconductor region 262 having a relatively high work function is higher than that of the drain-side N-type semiconductor region 263.
  • FIG. 5 is an example of a cross-sectional view of the field effect transistor 200 in which the area of the drain-side N-type semiconductor region 263 is increased in the first embodiment.
  • the area of the drain side N-type semiconductor region 263 indicates the area occupied by the drain side N-type semiconductor region 263 on the surface of the gate insulating film 245.
  • the distance from the edge of the drain 240 side of the gate insulating film 245 to the boundary position X 1 is d
  • the length of the gate 260 in a direction perpendicular to the direction from the source 220 to the drain 240 and the gate width W is d
  • the area of the drain side N-type semiconductor region 263 is d ⁇ W.
  • the area of the drain-side N-type semiconductor region 263 is larger than that in FIG. 3, and the boundary position is adjusted to X 2 on the source 220 side rather than X 1 .
  • I on C ox (V G -V th -1 / 2 ⁇ V D) ⁇ V D / L ⁇ W ⁇ u ⁇ Equation 2
  • V G is a gate voltage
  • V th is a threshold voltage
  • V D is the drain voltage.
  • the unit of these voltages is, for example, volts (V).
  • L is the gate length indicating the length of the gate 260 in the direction from the source 220 to the drain 240, and W is the gate width.
  • the unit of L and W is, for example, meters (m).
  • u is the charge mobility, and the unit is, for example, square meter per volt per second (m 2 / V ⁇ s).
  • V th of the field effect transistor 200 in Expression 2 is generally expressed by the following expression.
  • V fb is a flat band voltage, and the unit is, for example, volts (V).
  • the second term on the right side is the depth of the donor level, and the unit is, for example, Joule (J).
  • Epsilon is the dielectric constant of silicon.
  • N a is the impurity concentration of the substrate, and the unit is, for example, every cubic meter (m ⁇ 3 ).
  • the first term on the right side of Equation 4 is the work function of the gate 260, and the second term is the work function of the semiconductor substrate 210. Also, the first term on the right side of Equation 5 is the work function of the P-type semiconductor region 262, and the second term is the work function of the drain-side N-type semiconductor region 263.
  • the area of the gate insulating film 245 is constant and the area of the drain-side N-type semiconductor region 263 is increased, the amount of donor added increases and the work function of the drain-side N-type semiconductor region 263 increases.
  • the area of the P-type semiconductor region 262 on the gate insulating film 245 is reduced, the amount of acceptor added is reduced, and the work function of the P-type semiconductor region 262 is reduced. Since the work function of the P-type semiconductor region 262 having a relatively large value decreases and the work function of the drain-side N-type semiconductor region 263 having a relatively small value increases, the work function of the gate 260 obtained by adding them is calculated from Equation 5. Get smaller.
  • the flat band voltage V fb is reduced from Equation 4.
  • the threshold voltage V th is reduced from Equation 3.
  • the on-current I on increases from Equation 2. That is, as the area of the drain side N-type semiconductor region 263 is increased, the on-current I on is increased.
  • FIG. 6 is an example of a cross-sectional view of the field effect transistor 200 in which the area of the drain-side N-type semiconductor region 263 is increased in the first embodiment.
  • the vertical axis in the figure shows the drain current I d
  • the horizontal axis indicates the gate voltage V G.
  • the thin solid line shows the characteristic of the field effect transistor 200 of the X 1
  • thick solid line indicates the characteristics of the field effect transistor 200 of X 2.
  • the drain-side N-type semiconductor region 263 on current I on3 if the area is relatively large is larger than the on-current I on2 if the area is relatively small. Note that the leakage current I off3 when the area is relatively large drain-side N-type semiconductor region 263, the area is suppressed to the same extent as the leakage current I off2 when relatively small.
  • FIG. 7 is a diagram for explaining a manufacturing method up to formation of sidewall spacers 251 and 252 of the field-effect transistor 200 in the first embodiment.
  • the film forming apparatus forms a gate insulating film 245 on the surface of the semiconductor substrate 210 and forms a polysilicon layer 264 on the surface of the gate insulating film 245.
  • the ion implantation apparatus ionizes and implants a donor such as arsenic to form the low concentration impurity regions 231 and 232 in the semiconductor substrate 210.
  • the film forming apparatus deposits an insulating film, and the etching apparatus performs isotropic etching on the insulating film.
  • sidewall spacers 251 and 252 are formed on the side surfaces of the gate insulating film 245 and the polysilicon layer 264.
  • FIG. 8 is a diagram for explaining a manufacturing method from the formation of the sidewall spacers 251 and 252 of the field-effect transistor 200 in the first embodiment.
  • the exposure apparatus a mask 271 covering the polysilicon layer 264 from the end portion of the source 220 side of the gate insulating film 245 to the boundary position X 1 is patterned by lithography.
  • the ion implantation apparatus implants ionized donors to form the source 220 and the drain 240 and the drain side N-type semiconductor region 263.
  • the exposure apparatus patterns the mask 272 that opens only the polysilicon layer 264 by lithography.
  • the ion implantation apparatus ionizes the acceptor and implants it into the polysilicon layer 264 to form the P-type semiconductor region 262.
  • the impurities are activated by heat treatment, and wirings are connected to the gate 260, the source 220, and the drain 240, respectively.
  • FIG. 9 is a flowchart showing an example of the method for manufacturing the field effect transistor according to the first embodiment.
  • a gate insulating film 245 is formed on the surface of the semiconductor substrate 210, and a polysilicon layer 264 is formed on the surface of the gate insulating film 245 (step S901).
  • low concentration impurity regions 231 and 232 are formed in the semiconductor substrate 210 by ionized donor implantation (step S902).
  • sidewall spacers 251 and 252 are formed by the area of the insulating film and isotropic etching (step S903).
  • the source 220 and the drain 240 and the drain-side N-type semiconductor region 263 are formed by ionized donor implantation (step S904).
  • a P-type semiconductor region 262 is formed by ionized acceptor implantation (step S905). Note that step S905 is executed after step S904, but step S904 may be executed after step S905.
  • the gate 260 since the gate 260 includes two semiconductor regions having different work functions, a potential difference is generated at the boundary between the semiconductor regions, and the on-current is maintained. Leakage current can be suppressed.
  • the N-type field effect transistor 200 is provided in the electrostatic discharge protection circuit 120, but a P-type field effect transistor may be provided instead.
  • the electrostatic discharge protection circuit 120 according to the first modification is different from the first embodiment in that a P-type field effect transistor is provided instead of the N-type.
  • FIG. 10 is a circuit diagram showing a configuration example of the electrostatic discharge protection circuit 120 in the first modification of the first embodiment.
  • the electrostatic discharge protection circuit 120 according to the first modification is different from the first embodiment in that it does not include the inverter 123 and includes a P-type field effect transistor 201 instead of the N-type field effect transistor 200.
  • the gate of the field effect transistor 201 is connected to the connection point of the resistor 121 and the capacitor 122.
  • the source of the field effect transistor 201 is connected to the power supply lines 119 and 129, and the drain is connected to the ground.
  • FIG. 11 is an example of a cross-sectional view of a field effect transistor 201 according to the first modification of the first embodiment.
  • the semiconductor substrate 211 is provided with a P-type source 221 and a drain 241 instead of the N-type source 220 and the drain 240. Further, from the end of the source 221 side of the gate insulating film 245, the source side P type semiconductor region 269 is formed in a region up to the boundary position X 1, the edge of the drain 241 side of the gate insulating film 245, the boundary position X N-type semiconductor region 268 is formed in a region of up to 1.
  • the P-type field effect transistor 201 since the P-type field effect transistor 201 is provided, it is not necessary to provide the inverter 123 in the electrostatic discharge protection circuit 120.
  • the capacitive element 122 is provided on the ground side and the signal is inverted by the inverter 123. However, if the capacitive element 122 is provided on the power supply side, it is not necessary to provide the inverter 123.
  • the electrostatic discharge protection circuit 120 according to the second modification of the first embodiment is different from the first embodiment in that the capacitive element 122 is provided on the power supply side.
  • FIG. 12 is a circuit diagram illustrating a configuration example of the electrostatic discharge protection circuit 120 according to the second modification of the first embodiment.
  • the electrostatic discharge protection circuit 120 according to the second modified example is different from the first embodiment in that the inverter 123 is not provided.
  • one end of the capacitive element 122 of the second modification is connected to the power supply lines 119 and 129, and the other end is connected to the resistor 121 and the gate of the field effect transistor 200.
  • One end of the resistor 121 of the second modified example is connected to the capacitive element 122 and the field effect transistor 200, and the other end is connected to the ground.
  • the capacitive element 122 is provided on the power supply side, it is not necessary to provide the inverter 123 in the electrostatic discharge protection circuit 120.
  • the electric signal is delayed by the resistor 121 and the capacitor element 122.
  • a parasitic capacitance is formed in the field effect transistor 200, it is necessary to provide the resistor 121 and the capacitor element 122. Disappears.
  • the electrostatic discharge protection circuit 120 according to the third modification of the first embodiment is different from the first embodiment in that the resistor 121 and the capacitive element 122 are not provided.
  • FIG. 13 is a circuit diagram showing a configuration example of the electrostatic discharge protection circuit 120 according to the third modification of the first embodiment.
  • the electrostatic discharge protection circuit 120 according to the third modified example is different from the first embodiment in that it does not include the resistor 121 and the capacitive element 122 and the gate of the field effect transistor 200 is connected to the ground.
  • a parasitic capacitance is formed in the back gate of the field effect transistor 200 of the third modification, and the electric signal is delayed by the parasitic capacitance.
  • the electric signal is delayed by the parasitic capacitance of the field effect transistor 200, so that it is not necessary to provide the resistor 121 and the capacitive element 122 in the electrostatic discharge protection circuit 120.
  • Second Embodiment> In the first embodiment described above, two semiconductor regions are formed in the gate 260, but three semiconductor regions may be formed in the gate 260.
  • the field effect transistor 200 of the second embodiment is different from that of the first embodiment in that the gate 260 includes three semiconductor regions.
  • FIG. 14 is an example of a cross-sectional view of the field effect transistor 200 according to the second embodiment.
  • the field effect transistor 200 of the second embodiment differs from the first embodiment in that it further includes a source-side N-type semiconductor region 261.
  • the source-side N-type semiconductor region 261, from the end of the source 220 side of the gate insulating film 245 is provided in the region up to the boundary position X 0 on the surface of the gate insulating film 245.
  • This boundary position X 0 is a position closer to the source 220 than the boundary position X 1 and substantially coincides with the position of the boundary between the low concentration impurity region 231 and the semiconductor substrate 210, for example.
  • FIG. 15 is a diagram for explaining a method of manufacturing the field effect transistor 200 according to the second embodiment.
  • the exposure apparatus patterns the mask 273 covering the region from the boundary position X 0 to X 1 by lithography, as illustrated in a in FIG.
  • the ion implantation apparatus ionizes and implants the donor to form the source 220 and the drain 240, the source side N-type semiconductor region 261, and the drain side N-type semiconductor region 263.
  • the exposure apparatus patterns the mask 274 that opens only the portion of the polysilicon layer 264 by lithography.
  • the ion implantation apparatus implants an ionized acceptor into the polysilicon layer 264 to form a P-type semiconductor region 262.
  • the end portion of the mask 274 is adjusted to the boundary position X 0.
  • the boundary position X since in the drain 240 side from the end portion of the source 220 side of the gate insulating film 245, even when misalignment of the end portions of the mask 274 is somewhat during injection of ionized acceptors, source There is a low possibility that the ions will be implanted into 220.
  • the first embodiment in which the source-side N-type semiconductor region 261 is not provided, if the position of the edge of the mask is shifted during the formation of the P-type semiconductor region 262, ions are also implanted into the source 220. There is a risk that.
  • FIG. 16 is an example of a cross-sectional view of a field effect transistor in which the area of the drain side N-type semiconductor region 263 is increased in the second embodiment.
  • the boundary position of the source-side N-type semiconductor region 261 remains X 0, the boundary position of the drain-side N-type semiconductor region 263 is adjusted from X 1 to X 2.
  • the leakage current is suppressed and the on-current is increased as in the first embodiment.
  • the area of the source-side N-type semiconductor region 261 is increased, a potential difference having a polarity opposite to that of the drain-side N-type semiconductor region 263 is generated. For this reason, from the viewpoint of suppressing leakage current, the area of the source-side N-type semiconductor region 261 does not need to be larger than that of the drain-side N-type semiconductor region 263.
  • the field effect transistor 200 is a P-type
  • three semiconductor regions may be provided at the gate.
  • a source side P-type semiconductor region is formed on the source side of the gate
  • a drain side P-type semiconductor region is formed on the drain side
  • an N-type semiconductor region is formed therebetween.
  • FIG. 17 is a diagram for explaining the relationship between the respective areas of the drain-side N-type semiconductor region 263 and the source-side N-type semiconductor region 261 and the drain current in the second embodiment.
  • the area of the gate-side insulating film 245 is made constant and the area of the drain-side N-type semiconductor region 263 is increased, the leakage current is suppressed and the on-current is increased as in the first embodiment.
  • the area of the source-side N-type semiconductor region 261 is increased, the leakage current increases and the on-current increases.
  • the areas of the source-side N-type semiconductor region 261 and the drain-side N-type semiconductor region 263 are adjusted so that the on-current increases within a range in which the leakage current is suppressed to an allowable value or less. .
  • the on-current can be adjusted by adjusting the areas of the source-side N-type semiconductor region 261 and the drain-side N-type semiconductor region 263. Increase in leakage current and suppression of leakage current can be achieved.
  • Third Embodiment> In the first embodiment described above, two semiconductor regions are formed in the gate 260, but three metal regions may be formed in the gate 260.
  • the field effect transistor 200 of the third embodiment is different from that of the first embodiment in that the gate 260 includes three metal regions.
  • FIG. 18 is an example of a cross-sectional view of the field effect transistor 200 according to the third embodiment.
  • the field effect transistor 200 of the third embodiment differs from that of the first embodiment in that the gate 260 includes a source side region 265, an intermediate region 266, and a drain side region 267.
  • the intermediate area 266 is provided in the area up to the boundary.
  • the source side region 265 and the drain side region 267 are formed of a metal (for example, molybdenum) having the same work function.
  • the intermediate region 266 is formed of a metal (for example, platinum) having a work function larger than that of the source side region 265 and the drain side region 267.
  • Each region may be formed of a metal other than molybdenum or platinum.
  • the intermediate region 266 is formed of a metal having a work function smaller than that of the source side region 265 and the drain side region 267.
  • the gate 260 although three regions of the source side region 265, the intermediate region 266, and the drain side region 267 are provided in the gate 260, only two of them may be provided.
  • the field effect transistor 200 is an N type, only the intermediate region 266 and the drain side region 267 are provided, and when the field effect transistor 200 is a P type, only the source side region 265 and the intermediate region 266 are provided.
  • the areas of the source side region 265 and the drain side region 267 are the same, a configuration in which these areas are different may be employed. Similar to the second embodiment, the respective areas are adjusted so as to suppress the leakage current and increase the on-current.
  • FIG. 19 is a diagram for explaining a manufacturing method until chemical mechanical planarization of the field effect transistor 200 according to the third embodiment.
  • the ion implantation apparatus ionizes and implants the donor to form the source 220 and the drain 240 and the N-type semiconductor region 280.
  • the film forming apparatus deposits the silicon dioxide film 281.
  • a CMP (Chemical Mechanical Planarization) apparatus performs chemical mechanical planarization on the silicon dioxide film 281 to expose the N-type region 280.
  • FIG. 20 is a diagram for explaining a manufacturing method up to the source side region 265 and the drain side region formation 267 of the field effect transistor 200 in the third embodiment.
  • the etching apparatus removes the N-type semiconductor region 280 by selective etching, as illustrated in FIG.
  • the sputtering apparatus performs sputtering to deposit molybdenum. This molybdenum is removed leaving only the periphery of the sidewall spacers 251 and 252 by anisotropic etching with an etching apparatus, as illustrated in FIG. Thereby, the source side region 265 and the drain side region 267 are formed.
  • FIG. 21 is a diagram for explaining a manufacturing method from the formation of the source side region 265 and the drain side region 267 of the field effect transistor 200 in the third embodiment.
  • the sputtering apparatus deposits platinum by sputtering.
  • the CMP apparatus performs chemical mechanical planarization to expose the silicon dioxide film 281.
  • the intermediate region 266 is formed.
  • the silicon dioxide film 281 is removed by etching or the like as illustrated in c in FIG.
  • FIG. 22 is a flowchart showing an example of a method for manufacturing a field effect transistor according to the third embodiment.
  • the manufacturing method of the third embodiment differs from that of the first embodiment in that steps S910 to S918 are executed instead of steps S904 and S905.
  • step S903 After the formation of the sidewall spacers 251 and 252 (step S903), the source 220 and the drain 240 and the N-type semiconductor region 280 are formed by ionized donor injection (step S910). Then, a silicon dioxide film 281 is formed (step S911), and chemical mechanical planarization is performed (step S912).
  • the N-type semiconductor region 280 is removed by selective etching (step S913), and molybdenum is deposited (step S914).
  • This molybdenum is removed by anisotropic etching leaving only the periphery of the sidewall spacers 251 and 252 (step S915). Thereby, the source side region 265 and the drain side region 267 are formed.
  • step S916 platinum is deposited (step S916), and chemical mechanical planarization is performed (step S917). Then, the silicon dioxide film 281 is removed (step S918).
  • the source side region 265, the intermediate region 266, and the drain side region 267 having different work functions are provided. It is possible to achieve both current suppression.
  • this technique can also take the following structures.
  • Source and Drain A gate insulating film disposed between the source and the drain; And a gate provided with a plurality of regions having different work functions provided on a surface of the gate insulating film.
  • One of the two regions is an N-type semiconductor region disposed on the drain side, The other of the two regions is a P-type semiconductor region disposed on the source side, The transistor according to (2), wherein the drain and the source are formed of an N-type semiconductor.
  • One of the two regions is an N-type semiconductor region disposed on the source side, The other of the two regions is a P-type semiconductor region disposed on the drain side, The transistor according to (2), wherein the drain and the source are formed of a P-type semiconductor.
  • the plurality of regions include a drain side region disposed on the drain side, a source side region disposed on the source side, and an intermediate region disposed between the drain side region and the source side region.
  • the transistor according to (1) comprising: (6) The drain side region, the source side region, the source, and the drain are formed of an N-type semiconductor, The transistor according to (5), wherein the intermediate region is formed of a P-type semiconductor.
  • the drain side region, the source side region, the source, and the drain are formed of a P-type semiconductor
  • the transistor according to any one of (1) to (8), wherein the plurality of regions are formed of metals having different work functions.
  • a power line connected to the power source; A grounding wire of a predetermined potential; A source connected to the power line; A drain connected to the ground wire; A gate insulating film disposed between the source and the drain; And a gate provided with a plurality of regions having different work functions provided on a surface of the gate insulating film.
  • (11) further comprising a capacitive element for delaying an electric signal input via the power line; The protection circuit according to (10), wherein the delayed electrical signal is input to the gate.
  • a silicon layer forming procedure for forming a silicon layer on the gate insulating film on the surface of the semiconductor substrate;
  • a method for manufacturing a transistor comprising: a second addition procedure for adding an impurity different from the predetermined impurity to a portion excluding the part of the silicon layer.

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Abstract

　トランジスタのオン電流の向上とリーク電流の抑制とを両立する。　トランジスタは、ドレインと、ソースと、ゲートと、ゲート絶縁膜とを具備する。ドレインと、ソースと、ゲートと、ゲート絶縁膜とを具備するトランジスタにおいてゲート絶縁膜は、ソースおよびドレインの間に配置される。また、そのトランジスタにおいてゲートは、ゲート絶縁膜の表面に設けられた複数の領域を備える。また、そのゲートにおいて、ゲート絶縁膜に設けられた複数の領域のそれぞれの仕事関数は異なる。

Description

トランジスタ、保護回路およびトランジスタの製造方法
　本技術は、トランジスタ、保護回路およびトランジスタの製造方法に関する。詳しくは、静電気放電から回路を保護するために用いられるトランジスタ、保護回路およびトランジスタの製造方法に関する。
　従来より、電子機器においては、静電気放電から内部回路を保護するために静電気放電保護回路が用いられている。例えば、容量素子および抵抗からなるＲＣ回路と、トランジスタとを備える静電気放電保護回路が提案されている（例えば、特許文献１参照。）。この静電気放電保護回路において、ＲＣ回路の遅延時間より短いパルス期間に亘って、静電気放電による高電圧パルスが発生すると、トランジスタがオン状態に移行して高電圧パルスによる電流をグランドに放出する。この結果、静電気放電から、保護対象の回路を保護することができる。この静電気放電保護回路においては、放電能力を向上させる観点から、トランジスタのオン電流は十分に大きいことが望ましい。また、消費電力を低減させる観点からトランジスタのオフ電流（リーク電流）を小さな値に抑制することが望ましい。
特開２０１２－２５３２４１号公報
　しかしながら、上述の従来技術では、オン電流およびリーク電流を調整することが困難である。トランジスタのゲート幅を広くすれば、オン電流が向上するが、リーク電流も上昇してしまう。一方、トランジスタのゲート幅を狭くすれば、リーク電流が低減するが、オン電流も低下してしまう。このように、トランジスタのオン電流の向上とリーク電流の抑制とを両立することが困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、トランジスタのオン電流の向上とリーク電流の抑制とを両立することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ソースと、ドレインと、上記ソースおよび上記ドレインの間に配置されたゲート絶縁膜と、上記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートとを具備するトランジスタである。これにより、仕事関数の異なる複数の領域のそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記複数の領域は、２つの領域からなるものであってもよい。これにより、２つの領域の境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記２つの領域の一方は、上記ドレイン側に配置されたＮ型半導体領域であり、上記２つの領域の他方は、上記ソース側に配置されたＰ型半導体領域であり、上記ドレインおよび上記ソースは、Ｎ型半導体から形成されてもよい。これにより、Ｎ型の電界効果トランジスタ内の２つの領域の境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記２つの領域の一方は、上記ソース側に配置されたＮ型半導体領域であり、上記２つの領域の他方は、上記ドレイン側に配置されたＰ型半導体領域であり、上記ドレインおよび上記ソースは、Ｐ型半導体から形成されてもよい。これにより、Ｐ型の電界効果トランジスタ内の２つの領域の境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記複数の領域は、上記ドレイン側に配置されたドレイン側領域と、上記ソース側に配置されたソース側領域と、上記ドレイン側領域および上記ソース側領域の間に配置された中間領域とからなるものであってもよい。これにより、ドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記ドレイン側領域および上記ソース側領域と上記ソースおよび上記ドレインとは、Ｎ型半導体から形成され、上記中間領域は、Ｐ型半導体から形成されてもよい。これにより、Ｎ型の電界効果トランジスタ内のドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記ドレイン側領域および上記ソース側領域と上記ソースおよび上記ドレインとは、Ｐ型半導体から形成され、上記中間領域は、Ｎ型半導体から形成されてもよい。これにより、Ｐ型の電界効果トランジスタ内のドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、上記ドレイン側領域および上記ソース側領域のそれぞれの面積が異なってもよい。これにより、これにより、面積の異なるドレイン側領域およびソース側領域と、中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第１の側面において、複数の領域は、仕事関数の異なる金属から形成されてもよい。これにより、仕事関数の異なる金属から形成される複数の領域のそれぞれの巨魁に電位差が生じるという作用をもたらす。
　また、本技術の第２の側面は、電源に接続された電源線と、所定の電位の接地線と、上記電源線に接続されたソースと、上記接地線に接続されたドレインと、上記ソースおよび上記ドレインの間に配置されたゲート絶縁膜と、上記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートとを具備する保護回路である。これにより、仕事関数の異なる複数の領域のそれぞれの境界において電位差が生じるという作用をもたらす。
　また、この第２の側面において、上記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、上記遅延した電気信号が上記ゲートに入力されてもよい。これにより、遅延した電気信号がゲートに入力されるという作用をもたらす。
　また、本技術の第２の側面は、半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、上記シリコン層の一部と上記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、上記シリコン層の上記一部を除く部分に上記所定の不純物と異なる不純物を添加する第２の添加手順とを具備するトランジスタの製造方法である。これにより、複数の半導体領域をゲートに備えるトランジスタが製造されるという作用をもたらす。
　また、本技術の第３の側面は、半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、上記所定の金属をエッチングにより一部を残して除去するエッチング手順と、上記所定の金属と異なる所定の金属を上記ゲート絶縁膜の表面に堆積する第２の堆積手順とを具備するトランジスタの製造方法である。これにより、複数の金属の領域をゲートに備えるトランジスタが製造されるという作用をもたらす。
　本技術によれば、トランジスタのオン電流の向上とリーク電流の低減とを両立することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における電子装置の一構成例を示すブロック図である。 第１の実施の形態における静電気放電保護回路の一構成例を示す回路図である。 第１の実施の形態における電界効果トランジスタの断面図の一例である。 第１の実施の形態における電界効果トランジスタの特性を示すグラフである。 第１の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの断面図の一例である。 第１の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの特性の一例を示すグラフである。 第１の実施の形態における電界効果トランジスタのサイドウォールスペーサ形成までの製造方法を説明するための図である。 第１の実施の形態における電界効果トランジスタのサイドウォールスペーサ形成からの製造方法を説明するための図である。 第１の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。 第１の実施の形態の第１の変形例における静電気放電保護回路の一構成例を示す回路図である。 第１の実施の形態の第１の変形例における電界効果トランジスタの断面図の一例である。 第１の実施の形態の第２の変形例における静電気放電保護回路の一構成例を示す回路図である。 第１の実施の形態の第３の変形例における静電気放電保護回路の一構成例を示す回路図である。 第２の実施の形態における電界効果トランジスタの断面図の一例である。 第２の実施の形態における電界効果トランジスタの製造方法を説明するための図である。 第２の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの断面図の一例である。 第２の実施の形態におけるドレイン側Ｎ型半導体領域およびソース側Ｎ型半導体領域のそれぞれの面積とドレイン電流との関係を説明するための図である。 第３の実施の形態における電界効果トランジスタの断面図の一例である。 第３の実施の形態における電界効果トランジスタの化学機械平坦化までの製造方法を説明するための図である。 第３の実施の形態における電界効果トランジスタのソース側領域およびドレイン側領域形成までの製造方法を説明するための図である。 第３の実施の形態における電界効果トランジスタのソース側領域およびドレイン側領域形成からの製造方法を説明するための図である。 第３の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ゲートが２つの半導体領域を備える例）
　２．第２の実施の形態（ゲートが３つの半導体領域を備える例）
　３．第３の実施の形態（ゲートが３つの金属の領域を備える例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、電源回路１１０、静電気放電保護回路１２０および処理回路１３０を備える。
　電源回路１１０は、電源を静電気放電保護回路１２０に電源線１１９を介して供給するものである。静電気放電保護回路１２０は、電源回路１１０からの電源を電源線１２９を介して処理回路１３０に供給するとともに、静電気放電(ＥＳＤ:Electro Static Discharge)から処理回路１３０を保護するものである。処理回路１３０は、静電気放電保護回路１２０からの電源を使用して所定の処理を行うものである。なお、静電気放電保護回路１２０は、特許請求の範囲に記載の保護回路の一例である。
　［静電気放電保護回路］
　図２は、第１の実施の形態における静電気放電保護回路１２０の一構成例を示す回路図である。この静電気放電保護回路１２０は、抵抗１２１、容量素子１２２、インバータ１２３および電界効果トランジスタ２００を備える。
　抵抗１２１の一端は、電源線１１９および１２９と、電界効果トランジスタ２００とに接続され、他端は容量素子１２２およびインバータ１２３に接続される。容量素子１２２の一端は、抵抗１２１およびインバータ１２３に接続され、他端は、接地線１２８を介して接地電位のグランドに接続される。この容量素子１２２として、電界効果トランジスタ２００とは異なるトランジスタ（不図示）のゲート絶縁膜や、配線層間の平行平板などが用いられる。
　また、容量素子１２２および抵抗１２１からなるＲＣ回路の時定数は、静電気放電により発生する高電圧パルスのパルス期間より長い時間に設定される。例えば、１メガオームの抵抗１２１と、１ピコファラッドの容量素子１２２とにより、時定数は、１マイクロ秒に設定される。ここで、容量素子１２２の容量は、素子サイズの大きさなどにより調整される。
　インバータ１２３の入力端子は、抵抗１２１および容量素子１２２の接続点に接続され、出力端子は電界効果トランジスタ２００のゲートに接続される。電界効果トランジスタ２００のゲートはインバータ１２３に接続され、ソースはグランドに接続され、ドレインは電源線１１９および１２９と抵抗１２１とに接続される。
　このように接続されたインバータ１２３は、ＲＣ回路の時定数より短いパルス期間の高電圧パルスが電源線１１９から入力された際に、ハイレベルの信号を出力する。この信号により、電界効果トランジスタ２００はオン状態に移行する。オン状態の電界効果トランジスタ２００は、高電圧パルスによるドレイン電流をグランドに放電して、その高電圧パルスから処理回路１３０を保護する。放電能力を高くする観点から、オン状態のドレイン電流であるオン電流は大きいほど望ましい。
　また、一定の電源電圧ＶＤＤが印加されると、インバータ１２３はローレベルの信号を出力し、電界効果トランジスタ２００はオフ状態に移行する。オフ状態においては、例えば、電界効果トランジスタ２００のゲート電圧がドレイン電圧より小さい場合に、リーク電流が流れることがある。このようにゲートにより誘導されるリーク電流は、特にＧＩＤＬ（Gate-Induced Drain Leakage）電流と呼ばれる。消費電力を低減する観点から、このリーク電流（ＧＩＤＬ電流など）は、許容値以下であることが望ましい。
　［電界効果トランジスタの構成例］
　図３におけるａは、第１の実施の形態における電界効果トランジスタ２００の断面図の一例である。この断面図は、電界効果トランジスタ２００のソースからドレインへの方向と、電界効果トランジスタ２００が形成された半導体基板の基板平面に垂直な方向との両方に平行な平面に沿った断面を示す。
　電界効果トランジスタ２００は、ソース２２０と、ドレイン２４０と、サイドウォールスペーサ２５１および２５２と、ゲート絶縁膜２４５と、ゲート２６０とを備える。
　ソース２２０およびドレイン２４０は、半導体基板２１０に形成される。これらのソース２２０およびドレイン２４０は、Ｎ型半導体により形成され、半導体基板２１０は、Ｐ型半導体により形成される。また、ソース２２０およびドレイン２４０の間の半導体基板２１０の表面には、高誘電率のゲート絶縁膜２４５（ｈｉｇｈ－ｋ）が設けられる。また、ゲート絶縁膜２４５の表面にゲート２６０が設けられ、そのゲート絶縁膜２４５の下部の半導体基板２１０には、低濃度不純物領域（ＬＤＤ：Lightly Doped Drain）２３１および２３２が形成される。これらの低濃度不純物領域の形成により、ホットキャリアによるゲート絶縁膜２４５の劣化を抑制することができる。
　ゲート２６０は、表面から電子を無限遠まで取り出すのに必要なエネルギーである仕事関数の異なる複数の半導体領域を備える。例えば、ゲート２６０は、Ｐ型半導体領域２６２およびドレイン側Ｎ型半導体領域２６３から構成される。また、ゲート２６０およびゲート絶縁膜２４５のソース２２０側の側面には、サイドウォールスペーサ２５１が設けられ、それらのドレイン２４０側の側面にはサイドウォールスペーサ２５２が設けられる。
　ドレイン側Ｎ型半導体領域２６３は、ゲート絶縁膜２４５のドレイン２４０側の端部から、ゲート絶縁膜２４５の表面上の境界位置Ｘ１までの領域に設けられる。また、Ｐ型半導体領域２６２は、ゲート絶縁膜２４５のソース２２０側の端部から、境界位置Ｘ１までの領域に設けられる。この境界位置Ｘ１は、例えば、低濃度不純物領域２３２と半導体基板２１０との境界の位置と略一致する位置である。
　図３におけるｂは、ゲート２６０の不純物の濃度勾配の一例を示す図である。ゲート２６０において、不純物のドープの際に、その不純物が拡散するため、ソース２２０からドレイン２４０への方向に沿って不純物の濃度勾配が生じる。ここでは、ソース２２０に近いほどアクセプタの濃度が大きく、ドレイン２４０に近いほどドナーの濃度が大きくなっている。この濃度勾配が生じたゲート２６０は、アクセプタまたはドナーの濃度が所定値となる境界位置Ｘ１により、Ｐ型半導体領域２６２とドレイン側Ｎ型半導体領域２６３とに分離される。
　このようにゲート２６０は、仕事関数の異なる２つの領域（２６２および２６３）を備えるため、その境界位置Ｘ１において次の式に示す電位差Ｖｄが生じる。
Figure JPOXMLDOC01-appb-M000001
 上式においてｑは、単位電荷である。また、右辺の第１項は、Ｐ型半導体領域２６２の仕事関数であり、第２項はドレイン側Ｎ型半導体領域２６３の仕事関数である。これらの仕事関数の単位は、例えば、エレクトロンボルト（ｅＶ）である。
　式１より、ソース２２０側のＰ型半導体領域２６２の電位がドレイン側Ｎ型半導体領域２６３より高くなる。このように、ドレイン２４０からソース２２０へのリーク電流が流れるのを妨げる方向に電位差が生じるため、リーク電流が低減する。
　図４は、第１の実施の形態における電界効果トランジスタ２００の特性を示すグラフである。同図における縦軸は、ドレイン電流Ｉｄを示し、横軸はゲート電圧ＶＧを示す。また、一点鎖線は、ゲートをＰ型半導体のみで形成した比較例の電界効果トランジスタの特性を示し、実線は、Ｐ型半導体領域２６２およびドレイン側Ｎ型半導体領域２６３をゲート２６０に設けた電界効果トランジスタ２００の特性を示す。比較例と、電界効果トランジスタ２００の特性を比較すると、電界効果トランジスタ２００のオン電流Ｉｏｎ２は比較例のオン電流Ｉｏｎ１と同程度である。一方、電界効果トランジスタ２００のリーク電流Ｉｏｆｆ２は比較例のリーク電流Ｉｏｆｆ１よりも小さくなっている。これは、前述したように、仕事関数の比較的高いＰ型半導体領域２６２の電位がドレイン側Ｎ型半導体領域２６３より高くなるためである。
　図５は、第１の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタ２００の断面図の一例である。ここで、ドレイン側Ｎ型半導体領域２６３の面積は、ゲート絶縁膜２４５の表面においてドレイン側Ｎ型半導体領域２６３の占める面積を示す。例えば、ゲート絶縁膜２４５のドレイン２４０側の端部から境界位置Ｘ１までの距離をｄとし、ソース２２０からドレイン２４０への方向に垂直な方向におけるゲート２６０の長さをゲート幅Ｗとする。この場合、ドレイン側Ｎ型半導体領域２６３の面積はｄ×Ｗである。同図においてドレイン側Ｎ型半導体領域２６３の面積は図３の場合より大きく、その境界位置は、Ｘ１よりも、ソース２２０側のＸ２に調整されている。
　ここで、電界効果トランジスタ２００において、オン電流Ｉｏｎは、次の式により表される。
　　Ｉｏｎ＝Ｃｏｘ（ＶＧ－Ｖｔｈ―１／２×ＶＤ）×ＶＤ／Ｌ×Ｗ×ｕ　　　・・・式２
上式において、Ｃｏｘは、ゲート絶縁膜２４５の容量であり、単位は、例えば、ファラッド（Ｆ）である。また、ＶＧは、ゲート電圧であり、Ｖｔｈは、閾値電圧である。ＶＤは、ドレイン電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。Ｌは、ソース２２０からドレイン２４０への方向におけるゲート２６０のゲートの長さを示すゲート長であり、Ｗは、ゲート幅である。ＬおよびＷの単位は、例えば、メートル（ｍ）である。ｕは、電荷の移動度であり、単位は例えば、平方メートル毎ボルト毎秒（ｍ2／Ｖ・ｓ）である。
　また、式２における電界効果トランジスタ２００の閾値電圧Ｖｔｈは、一般に次の式により表される。
Figure JPOXMLDOC01-appb-M000002
 上式において、Ｖｆｂは、フラットバンド電圧であり、単位は、例えば、ボルト（Ｖ）である。右辺の第２項は、ドナー準位の深さであり、単位は、例えば、ジュール（Ｊ）である。イプシロンは、シリコンの誘電率である。Ｎａは、基板の不純物濃度であり、単位は、例えば、毎立方メートル（ｍ－３）である。
　また、式３におけるフラットバンド電圧Ｖｆｂは、次の式により表される。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　式４の右辺の第１項は、ゲート２６０の仕事関数であり、第２項は、半導体基板２１０の仕事関数である。また、式５の右辺の第１項は、Ｐ型半導体領域２６２の仕事関数であり、第２項は、ドレイン側Ｎ型半導体領域２６３の仕事関数である。
　ゲート絶縁膜２４５の面積を一定として、その中のドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、ドナーの添加量が増加してドレイン側Ｎ型半導体領域２６３の仕事関数が増加する。一方、ゲート絶縁膜２４５上のＰ型半導体領域２６２の面積は小さくなり、アクセプタの添加量が減少してＰ型半導体領域２６２の仕事関数が減少する。相対的に値が大きいＰ型半導体領域２６２の仕事関数が減少し、値が小さいドレイン側Ｎ型半導体領域２６３の仕事関数が増加するため、式５より、それらを加算したゲート２６０の仕事関数が小さくなる。ゲート２６０の仕事関数が小さくなると、式４よりフラットバンド電圧Ｖｆｂが低下する。フラットバンド電圧Ｖｆｂが低下すると、式３より閾値電圧Ｖｔｈが低くなる。閾値電圧Ｖｔｈが低くなると、式２よりオン電流Ｉｏｎが大きくなる。つまり、ドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、オン電流Ｉｏｎが大きくなる。
　図６は、第１の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタ２００の断面図の一例である。同図における縦軸は、ドレイン電流Ｉｄを示し、横軸はゲート電圧ＶＧを示す。また、細い実線は、境界位置がＸ１の電界効果トランジスタ２００の特性を示し、太い実線は、境界位置がＸ２の電界効果トランジスタ２００の特性を示す。同図に例示するように、ドレイン側Ｎ型半導体領域２６３の面積が比較的大きい場合のオン電流Ｉｏｎ３は、その面積が比較的小さい場合のオン電流Ｉｏｎ２よりも大きくなる。なお、ドレイン側Ｎ型半導体領域２６３の面積が比較的大きい場合のリーク電流Ｉｏｆｆ３は、その面積が比較的小さい場合のリーク電流Ｉｏｆｆ２と同程度に抑制される。
　このように、ドレイン側Ｎ型半導体領域２６３の面積を調整することにより、電界効果トランジスタ２００のオン電流の向上と、リーク電流の抑制とを両立することができる。
　これに対して、ゲートを金属のみで構成した一般的なＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタでは、オン電流の向上とリーク電流の抑制とを両立することが困難である。式２より、ゲート長Ｌやゲート幅Ｗを変更すれば、オン電流を向上させることができるが、同時にリーク電流も上昇してしまう。一方、ゲート長Ｌやゲート幅Ｗを変更して、リーク電流を低下させると、オン電流も低下してしまう。
　図７は、第１の実施の形態における電界効果トランジスタ２００のサイドウォールスペーサ２５１および２５２形成までの製造方法を説明するための図である。同図におけるａに例示するように、まず、成膜装置は、半導体基板２１０の表面にゲート絶縁膜２４５を成膜し、そのゲート絶縁膜２４５の表面にポリシリコン層２６４を形成する。
　次に、図７におけるｂに例示するように、イオン注入装置は、ヒ素などのドナーをイオン化して注入し、低濃度不純物領域２３１および２３２を半導体基板２１０に形成する。
　そして、図７におけるｃに例示するように、成膜装置は絶縁膜を堆積し、その絶縁膜に対して、エッチング装置が等方性エッチングを行う。この結果、ゲート絶縁膜２４５およびポリシリコン層２６４の側面に、サイドウォールスペーサ２５１および２５２が形成される。
　図８は、第１の実施の形態における電界効果トランジスタ２００のサイドウォールスペーサ２５１および２５２形成からの製造方法を説明するための図である。同図におけるａに例示するように、露光装置は、ゲート絶縁膜２４５のソース２２０側の端部から境界位置Ｘ１までのポリシリコン層２６４を覆うマスク２７１をリソグラフィによりパターニングする。そして、イオン注入装置が、イオン化したドナーを注入し、ソース２２０およびドレイン２４０と、ドレイン側Ｎ型半導体領域２６３とを形成する。
　続いて、図８におけるｂに例示するように、露光装置は、ポリシリコン層２６４の部分のみを開口するマスク２７２をリソグラフィによりパターニングする。そして、イオン注入装置は、アクセプタをイオン化してポリシリコン層２６４に注入し、Ｐ型半導体領域２６２を形成する。この後に、熱処理により不純物が活性化され、ゲート２６０、ソース２２０およびドレイン２４０のそれぞれに配線が結線される。
　図９は、第１の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。半導体基板２１０の表面にゲート絶縁膜２４５が形成され、そのゲート絶縁膜２４５の表面にポリシリコン層２６４が形成される（ステップＳ９０１）。次に、イオン化されたドナーの注入により、低濃度不純物領域２３１および２３２が半導体基板２１０に形成される（ステップＳ９０２）。そして、絶縁膜の面積と等方性エッチングとによりサイドウォールスペーサ２５１および２５２が形成される（ステップＳ９０３）。続いて、イオン化されたドナーの注入により、ソース２２０およびドレイン２４０と、ドレイン側Ｎ型半導体領域２６３とが形成される（ステップＳ９０４）。そして、イオン化されたアクセプタの注入により、Ｐ型半導体領域２６２が形成される（ステップＳ９０５）。なお、ステップＳ９０４の後にステップＳ９０５が実行されているが、ステップＳ９０５の後にステップＳ９０４が実行されてもよい。
　このように、本技術の第１の実施の形態によれば、仕事関数の異なる２つの半導体領域をゲート２６０が備えるため、それらの半導体領域の境界に電位差が生じ、オン電流を維持しつつ、リーク電流を抑制することができる。
　［第１の変形例］
　上述の第１の実施の形態では、Ｎ型の電界効果トランジスタ２００を静電気放電保護回路１２０に設けていたが、代わりにＰ型の電界効果トランジスタを設けることもできる。この第１の変形例の静電気放電保護回路１２０は、Ｎ型の代わりにＰ型の電界効果トランジスタを設けた点において第１の実施の形態と異なる。
　図１０は、第１の実施の形態の第１の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第１の変形例の静電気放電保護回路１２０は、インバータ１２３を備えず、Ｎ型の電界効果トランジスタ２００の代わりに、Ｐ型の電界効果トランジスタ２０１を備える点において第１の実施の形態と異なる。
　電界効果トランジスタ２０１のゲートは、抵抗１２１および容量素子１２２の接続点に接続される。また、電界効果トランジスタ２０１のソースは電源線１１９および１２９に接続され、ドレインはグランドに接続される。
　図１１は、第１の実施の形態の第１の変形例における電界効果トランジスタ２０１の断面図の一例である。半導体基板２１１には、Ｎ型のソース２２０およびドレイン２４０の代わりに、Ｐ型のソース２２１およびドレイン２４１が設けられる。また、ゲート絶縁膜２４５のソース２２１側の端部から、境界位置Ｘ１までの領域にソース側Ｐ型半導体領域２６９が形成され、ゲート絶縁膜２４５のドレイン２４１側の端部から、境界位置Ｘ１までの領域にＮ型半導体領域２６８が形成される。
　このように、第１の変形例によれば、Ｐ型の電界効果トランジスタ２０１を設けたため、インバータ１２３を静電気放電保護回路１２０に設ける必要がなくなる。
　［第２の変形例］
　上述の第１の実施の形態では、容量素子１２２を接地側に設けてインバータ１２３により信号を反転していたが、容量素子１２２を電源側に設ければ、インバータ１２３を設ける必要がなくなる。この第１の実施の形態の第２の変形例における静電気放電保護回路１２０は、容量素子１２２を電源側に設けた点において第１の実施の形態と異なる。
　図１２は、第１の実施の形態の第２の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第２の変形例の静電気放電保護回路１２０は、インバータ１２３を備えない点において第１の実施の形態と異なる。
　また、第２の変形例の容量素子１２２の一端は、電源線１１９および１２９に接続され、他端は、抵抗１２１と電界効果トランジスタ２００のゲートとに接続される。第２の変形例の抵抗１２１の一端は、容量素子１２２および電界効果トランジスタ２００に接続さ、他端はグランドに接続される。
　このように、第２の変形例によれば、容量素子１２２を電源側に設けたため、インバータ１２３を静電気放電保護回路１２０に設ける必要がなくなる。
　［第３の変形例］
　上述の第１の実施の形態では、抵抗１２１および容量素子１２２により電気信号を遅延させていたが、電界効果トランジスタ２００に寄生容量が形成される場合には、抵抗１２１および容量素子１２２を設ける必要がなくなる。この第１の実施の形態の第３の変形例における静電気放電保護回路１２０は、抵抗１２１および容量素子１２２を備えない点において第１の実施の形態と異なる。
　図１３は、第１の実施の形態の第３の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第３の変形例の静電気放電保護回路１２０は、抵抗１２１および容量素子１２２を備えず、電界効果トランジスタ２００のゲートがグランドに接続される点において第１の実施の形態と異なる。また、第３の変形例の電界効果トランジスタ２００のバックゲートに寄生容量が形成され、その寄生容量により電気信号が遅延する。
　このように、第３の変形例によれば、電界効果トランジスタ２００の寄生容量により電気信号が遅延するため、抵抗１２１および容量素子１２２を静電気放電保護回路１２０に設ける必要がなくなる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ゲート２６０に２つの半導体領域を形成していたが、ゲート２６０に３つの半導体領域を形成してもよい。この第２の実施の形態の電界効果トランジスタ２００は、ゲート２６０が３つの半導体領域を備える点において第１の実施の形態と異なる。
　図１４は、第２の実施の形態における電界効果トランジスタ２００の断面図の一例である。第２の実施形態の電界効果トランジスタ２００は、ソース側Ｎ型半導体領域２６１をさらに備える点において第１の実施の形態と異なる。
　ソース側Ｎ型半導体領域２６１は、ゲート絶縁膜２４５のソース２２０側の端部から、ゲート絶縁膜２４５の表面上の境界位置Ｘ０までの領域に設けられる。この境界位置Ｘ０は、境界位置Ｘ１よりもソース２２０に近い位置であり、例えば、低濃度不純物領域２３１と半導体基板２１０との境界の位置と略一致する。
　図１５は、第２の実施の形態における電界効果トランジスタ２００の製造方法を説明するための図である。サイドウォールスペーサ２５１および２５２の形成後に、同図におけるａに例示するように、境界位置Ｘ０からＸ１までの領域を覆うマスク２７３を露光装置がリソグラフィによりパターニングする。そして、イオン注入装置は、ドナーをイオン化して注入し、ソース２２０およびドレイン２４０と、ソース側Ｎ型半導体領域２６１と、ドレイン側Ｎ型半導体領域２６３とを形成する。
　続いて、図１５におけるｂに例示するように、露光装置は、ポリシリコン層２６４の部分のみを開口するマスク２７４を、リソグラフィによりパターニングする。そして、イオン注入装置は、ポリシリコン層２６４にイオン化したアクセプタを注入して、Ｐ型半導体領域２６２を形成する。
　第２の実施の形態では、図１５におけるｂに例示するように、マスク２７４の端部は、境界位置Ｘ０に調整される。この境界位置Ｘ０は、ゲート絶縁膜２４５のソース２２０側の端部よりもドレイン２４０側にあるため、マスク２７４の端部の位置が多少ずれても、イオン化したアクセプタの注入の際に、ソース２２０に、そのイオンが注入されてしまう可能性は低い。これに対して、ソース側Ｎ型半導体領域２６１を設けない第１の実施の形態では、Ｐ型半導体領域２６２の形成の際にマスクの端部の位置がずれると、ソース２２０にもイオン注入されてしまうおそれがある。Ｎ型のソース２２０に、イオン化したアクセプタが注入されると、ソース２２０の導電率が低下し、電界効果トランジスタ２００の特性が劣化する。このように、ソース側Ｎ型半導体領域２６１を形成することにより、アクセプタとなるイオンがソース２２０に注入されることを抑制することができる。
　図１６は、第２の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタの断面図の一例である。例えば、ソース側Ｎ型半導体領域２６１の境界位置はＸ０のままで、ドレイン側Ｎ型半導体領域２６３の境界位置はＸ１からＸ２に調整される。
　ドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、第１の実施の形態と同様に、リーク電流が抑制され、オン電流が増大する。一方、ソース側Ｎ型半導体領域２６１の面積を増加すると、ドレイン側Ｎ型半導体領域２６３とは逆極性の電位差が生じる。このため、リーク電流を抑制する観点から、ソース側Ｎ型半導体領域２６１の面積はドレイン側Ｎ型半導体領域２６３よりも大きくする必要はない。
　なお、電界効果トランジスタ２００をＰ型とする場合も同様に、ゲートに３つの半導体領域を設けてもよい。この場合には、ゲートにおいてソース側にソース側Ｐ型半導体領域が形成され、ドレイン側にドレイン側Ｐ型半導体領域が形成され、その間にＮ型半導体領域が形成される。
　図１７は、第２の実施の形態におけるドレイン側Ｎ型半導体領域２６３およびソース側Ｎ型半導体領域２６１のそれぞれの面積とドレイン電流との関係を説明するための図である。ゲート絶縁膜２４５の面積を一定としてドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、第１の実施の形態と同様に、リーク電流が抑制され、オン電流が増大する。一方、ソース側Ｎ型半導体領域２６１の面積を大きくするほど、リーク電流が増大し、オン電流も増大する。これらの関係に基づき、リーク電流が許容値以下に抑制される範囲で、オン電流が増大するように、ソース側Ｎ型半導体領域２６１およびドレイン側Ｎ型半導体領域２６３のそれぞれの面積が調整される。
　このように、第２の実施の形態によれば、ソース側Ｎ型半導体領域２６１をさらに設けたため、ソース側Ｎ型半導体領域２６１およびドレイン側Ｎ型半導体領域２６３の各面積の調整により、オン電流の増大とリーク電流の抑制とを両立することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ゲート２６０に２つの半導体領域を形成していたが、ゲート２６０に３つの金属の領域を形成してもよい。この第３の実施の形態の電界効果トランジスタ２００は、ゲート２６０が３つの金属の領域を備える点において第１の実施の形態と異なる。
　図１８は、第３の実施の形態における電界効果トランジスタ２００の断面図の一例である。第３の実施の形態の電界効果トランジスタ２００は、ゲート２６０がソース側領域２６５と中間領域２６６とドレイン側領域２６７とを備える点において第１の実施の形態と異なる。
　ソース側領域２６５は、ゲート絶縁膜２４５のソース２２０側の端部から、境界位置Ｘ１までの領域に設けられ、ドレイン側領域２６７は、ゲート絶縁膜２４５のドレイン２４０側の端部から、境界位置Ｘ０までの領域に設けられる。また、中間領域２６６は、境界までの領域に設けられる。
　ソース側領域２６５およびドレイン側領域２６７は、仕事関数が同一の金属（例えば、モリブデン）により形成される。また、中間領域２６６は、ソース側領域２６５およびドレイン側領域２６７より仕事関数が大きい金属（例えば、白金）により形成される。なお、モリブデンや白金以外の金属により、それぞれの領域を形成してもよい。
　また、Ｐ型の電界効果トランジスタ２００において、３つの金属の領域を設けてもよい。この場合には、中間領域２６６は、ソース側領域２６５およびドレイン側領域２６７より仕事関数が小さい金属により形成される。
　また、ソース側領域２６５、中間領域２６６およびドレイン側領域２６７の３つの領域をゲート２６０に設けているが、それらのうち２つのみを設けてもよい。電界効果トランジスタ２００をＮ型とする場合には、中間領域２６６およびドレイン側領域２６７のみが設けられ、Ｐ型とする場合には、ソース側領域２６５および中間領域２６６のみが設けられる。
　また、ソース側領域２６５およびドレイン側領域２６７の面積を同一にしているが、これらの面積が異なる構成であってもよい。それぞれの面積は、第２の実施の形態と同様に、リーク電流を抑制し、オン電流が上昇するように調整される。
　図１９は、第３の実施の形態における電界効果トランジスタ２００の化学機械平坦化までの製造方法を説明するための図である。サイドウォールスペーサ２５１および２５２の形成後に、イオン注入装置は、ドナーをイオン化して注入し、ソース２２０およびドレイン２４０とＮ型半導体領域２８０とを形成する。
　そして、図１９におけるｂに例示するように、成膜装置が、二酸化シリコン膜２８１を堆積させる。そして、同図におけるｃに例示するように、ＣＭＰ（Chemical Mechanical Planarization）装置は、二酸化シリコン膜２８１において化学機械平坦化を行ってＮ型領域２８０を露出させる。
　図２０は、第３の実施の形態における電界効果トランジスタ２００のソース側領域２６５およびドレイン側領域形成２６７までの製造方法を説明するための図である。ＣＭＰの後、同図におけるａに例示するように、エッチング装置は、選択エッチングにより、Ｎ型半導体領域２８０を除去する。そして、同図におけるｂに例示するように、スパッタリング装置が、スパッタリングを行ってモリブデンを堆積させる。このモリブデンは、同図におけるｃに例示するように、エッチング装置による異方向性エッチングによって、サイドウォールスペーサ２５１および２５２の周辺のみを残して除去される。これにより、ソース側領域２６５およびドレイン側領域２６７が形成される。
　図２１は、第３の実施の形態における電界効果トランジスタ２００のソース側領域２６５およびドレイン側領域２６７形成からの製造方法を説明するための図である。同図におけるａに例示するように、スパッタリング装置は、スパッタリングにより白金を堆積させる。そして、同図におけるｂに例示するように、ＣＭＰ装置は、化学機械平坦化を行って二酸化シリコン膜２８１を露出させる。これにより、中間領域２６６が形成される。そして、同図におけるｃに例示するように、二酸化シリコン膜２８１がエッチングなどにより除去される。
　図２２は、第３の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。第３の実施の形態の製造方法は、ステップＳ９０４およびＳ９０５の代わりに、ステップＳ９１０乃至Ｓ９１８が実行される点において第１の実施の形態と異なる。
　サイドウォールスペーサ２５１および２５２の形成後（ステップＳ９０３）に、イオン化されたドナーの注入により、ソース２２０およびドレイン２４０と、Ｎ型半導体領域２８０とが形成される（ステップＳ９１０）。そして、二酸化シリコン膜２８１が成膜され（ステップＳ９１１）、化学機械平坦化が行われる（ステップＳ９１２）。
　続いて選択エッチングにより、Ｎ型半導体領域２８０が除去され（ステップＳ９１３）、モリブデンが堆積される（ステップＳ９１４）。このモリブデンは、異方向性エッチングによって、サイドウォールスペーサ２５１および２５２の周辺のみを残して除去される（ステップＳ９１５）。これにより、ソース側領域２６５およびドレイン側領域２６７が形成される。
　そして、白金が堆積され（ステップＳ９１６）、化学機械平坦化が行われる（ステップＳ９１７）。そして、二酸化シリコン膜２８１が除去される（ステップＳ９１８）。
　このように、本技術の第３の実施の形態によれば、仕事関数の異なるソース側領域２６５、中間領域２６６およびドレイン側領域２６７を設けたため、それらの面積の調整によりオン電流の増大とリーク電流の抑制とを両立することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）ソースと、
　ドレインと、
　前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
　前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備するトランジスタ。
（２）前記複数の領域は、２つの領域からなる
前記（１）記載のトランジスタ。
（３）前記２つの領域の一方は、前記ドレイン側に配置されたＮ型半導体領域であり、
　前記２つの領域の他方は、前記ソース側に配置されたＰ型半導体領域であり、
　前記ドレインおよび前記ソースは、Ｎ型半導体から形成される
前記（２）記載のトランジスタ。
（４）前記２つの領域の一方は、前記ソース側に配置されたＮ型半導体領域であり、
　前記２つの領域の他方は、前記ドレイン側に配置されたＰ型半導体領域であり、
　前記ドレインおよび前記ソースは、Ｐ型半導体から形成される
前記（２）記載のトランジスタ。
（５）前記複数の領域は、前記ドレイン側に配置されたドレイン側領域と、前記ソース側に配置されたソース側領域と、前記ドレイン側領域および前記ソース側領域の間に配置された中間領域とからなる
前記（１）記載のトランジスタ。
（６）前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｎ型半導体から形成され、
　前記中間領域は、Ｐ型半導体から形成される
前記（５）記載のトランジスタ。
（７）前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｐ型半導体から形成され、
　前記中間領域は、Ｎ型半導体から形成される
前記（５）記載のトランジスタ。
（８）前記ドレイン側領域および前記ソース側領域のそれぞれの面積が異なる
前記（５）から（７）のいずれかに記載のトランジスタ。
（９）前記複数の領域は、仕事関数の異なる金属から形成される
前記（１）から（８）のいずれかに記載のトランジスタ。
（１０）電源に接続された電源線と、
　所定の電位の接地線と、
　前記電源線に接続されたソースと、
　前記接地線に接続されたドレインと、
　前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
　前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備する保護回路。
（１１）前記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、
　前記遅延した電気信号が前記ゲートに入力される
前記（１０）記載の保護回路。
（１２）半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、
　前記シリコン層の一部と前記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、
　前記シリコン層の前記一部を除く部分に前記所定の不純物と異なる不純物を添加する第２の添加手順と
を具備するトランジスタの製造方法。
（１３）半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、
　前記所定の金属をエッチングにより一部を残して除去するエッチング手順と、
　前記所定の金属と異なる金属を前記ゲート絶縁膜の表面に堆積する第２の堆積手順と、
を具備するトランジスタの製造方法。
　１００　電子装置
　１１０　電源回路
　１２０　静電気放電保護回路
　１２１　抵抗
　１２２　容量素子
　１２３　インバータ
　１３０　処理回路
　２００、２０１　電界効果トランジスタ
　２１０、２１１　半導体基板
　２２０、２２１　ソース
　２３１、２３２　低濃度不純物領域
　２４０、２４１　ドレイン
　２４５　ゲート絶縁膜
　２５１、２５２　サイドウォールスペーサ
　２６０　ゲート
　２６１　ソース側Ｎ型半導体領域
　２６２　Ｐ型半導体領域
　２６３　ドレイン側Ｎ型半導体領域
　２６４　ポリシリコン層
　２６５　ソース側領域
　２６６　中間領域
　２６７　ドレイン側領域
　２６８、２８０　Ｎ型半導体領域
　２６９　ソース側Ｐ型半導体領域
　２７１、２７２、２７３、２７４　マスク
　２８１　二酸化シリコン膜

Claims (13)

  1. 　ソースと、
    　ドレインと、
    　前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
    を具備するトランジスタ。
  2. 　前記複数の領域は、２つの領域からなる
    請求項１記載のトランジスタ。
  3. 　前記２つの領域の一方は、前記ドレイン側に配置されたＮ型半導体領域であり、
    　前記２つの領域の他方は、前記ソース側に配置されたＰ型半導体領域であり、
    　前記ドレインおよび前記ソースは、Ｎ型半導体から形成される
    請求項２記載のトランジスタ。
  4. 　前記２つの領域の一方は、前記ソース側に配置されたＮ型半導体領域であり、
    　前記２つの領域の他方は、前記ドレイン側に配置されたＰ型半導体領域であり、
    　前記ドレインおよび前記ソースは、Ｐ型半導体から形成される
    請求項２記載のトランジスタ。
  5. 　前記複数の領域は、前記ドレイン側に配置されたドレイン側領域と、前記ソース側に配置されたソース側領域と、前記ドレイン側領域および前記ソース側領域の間に配置された中間領域とからなる
    請求項１記載のトランジスタ。
  6. 　前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｎ型半導体から形成され、
    　前記中間領域は、Ｐ型半導体から形成される
    請求項５記載のトランジスタ。
  7. 　前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｐ型半導体から形成され、
    　前記中間領域は、Ｎ型半導体から形成される
    請求項５記載のトランジスタ。
  8. 　前記ドレイン側領域および前記ソース側領域のそれぞれの面積が異なる
    請求項５記載のトランジスタ。
  9. 　前記複数の領域は、仕事関数の異なる金属から形成される
    請求項１記載のトランジスタ。
  10. 　電源に接続された電源線と、
    　所定の電位の接地線と、
    　前記電源線に接続されたソースと、
    　前記接地線に接続されたドレインと、
    　前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
    を具備する保護回路。
  11. 　前記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、
    　前記遅延した電気信号が前記ゲートに入力される
    請求項１０記載の保護回路。
  12. 　半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、
    　前記シリコン層の一部と前記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、
    　前記シリコン層の前記一部を除く部分に前記所定の不純物と異なる不純物を添加する第２の添加手順と
    を具備するトランジスタの製造方法。
  13. 　半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、
    　前記所定の金属をエッチングにより一部を残して除去するエッチング手順と、
    　前記所定の金属と異なる金属を前記ゲート絶縁膜の表面に堆積する第２の堆積手順と、
    を具備するトランジスタの製造方法。
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