JP2003008359A - 増幅回路および発振回路 - Google Patents
増幅回路および発振回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
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- Oscillators With Electromechanical Resonators (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 インバータを構成するゲート素子についての
ゲート比の割合のずれに起因する電気特性の低下および
電源ノイズに対する耐性の低下を招くことのない増幅回
路を提供する。 【解決手段】 第１のインバータ３０と、該インバータ
の出力波形を整形するための第２のインバータ３４とを
含む増幅回路１０。前記両インバータ３０および３４
は、半導体基板１１上に形成される複数のゲート素子Ｔ
ｐ１〜Ｔｐ６およびＴｎ１〜Ｔｎ６を備え、該各ゲート
素子のゲートは、相互に同一のゲート長を有しかつ相互
に同一方向に形成されている。
ゲート比の割合のずれに起因する電気特性の低下および
電源ノイズに対する耐性の低下を招くことのない増幅回
路を提供する。 【解決手段】 第１のインバータ３０と、該インバータ
の出力波形を整形するための第２のインバータ３４とを
含む増幅回路１０。前記両インバータ３０および３４
は、半導体基板１１上に形成される複数のゲート素子Ｔ
ｐ１〜Ｔｐ６およびＴｎ１〜Ｔｎ６を備え、該各ゲート
素子のゲートは、相互に同一のゲート長を有しかつ相互
に同一方向に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばクロックパ
ルスのようなパルス信号を増幅するのに適した増幅回路
に関し、特に、水晶振動子あるいはセラミック振動子の
ような振動子と組み合わせて発振回路を構成するのに好
適な増幅回路に関する。
ルスのようなパルス信号を増幅するのに適した増幅回路
に関し、特に、水晶振動子あるいはセラミック振動子の
ような振動子と組み合わせて発振回路を構成するのに好
適な増幅回路に関する。
【０００２】
【従来の技術】例えば、特開平２−１０８６９号公報お
よび特開平５−２６７９３５号公報には、ＩＣチップに
組み込まれる従来の発振回路が開示されている。これら
従来の各発振回路は、第１のインバータ、該インバータ
に並列的に接続される帰還抵抗および前記第１のインバ
ータから出力される出力信号の波形を整形するための第
２のインバータを備える増幅回路と、該増幅回路の前記
第１のインバータに並列的に接続される振動子とを備え
る。
よび特開平５−２６７９３５号公報には、ＩＣチップに
組み込まれる従来の発振回路が開示されている。これら
従来の各発振回路は、第１のインバータ、該インバータ
に並列的に接続される帰還抵抗および前記第１のインバ
ータから出力される出力信号の波形を整形するための第
２のインバータを備える増幅回路と、該増幅回路の前記
第１のインバータに並列的に接続される振動子とを備え
る。
【０００３】前記各インバータは、例えば、相互に直列
的に接続されたＰ型ゲート素子およびＮ型ゲート素子か
らなるＣＭＯＳ回路で構成される。ここで、ＭＯＳ型電
界効果トランジスタがゲート素子の例として説明されて
いる。第１のインバータは、振動子からのパルス信号を
受けると、該パルス信号を第１のインバータの閾値電圧
Ｖｔと比較することにより、この閾値電圧Ｖｔを基準と
して振幅が正および負に交互に切り替わる交番信号を出
力し、第２のインバータは、該第２のインバータの閾値
電圧Ｖｔとの比較により、第１のインバータから出力さ
れる前記交番信号を矩形パルス状に整形する。
的に接続されたＰ型ゲート素子およびＮ型ゲート素子か
らなるＣＭＯＳ回路で構成される。ここで、ＭＯＳ型電
界効果トランジスタがゲート素子の例として説明されて
いる。第１のインバータは、振動子からのパルス信号を
受けると、該パルス信号を第１のインバータの閾値電圧
Ｖｔと比較することにより、この閾値電圧Ｖｔを基準と
して振幅が正および負に交互に切り替わる交番信号を出
力し、第２のインバータは、該第２のインバータの閾値
電圧Ｖｔとの比較により、第１のインバータから出力さ
れる前記交番信号を矩形パルス状に整形する。
【０００４】前記各インバータに所望の電気特性を付与
すべく、それぞれのインバータを構成する各ゲート素子
は、それらの設計段階において、それぞれのインバータ
毎に所定のゲート長およびゲート幅を有するように設計
されている。さらに、各ゲート素子は、この設計段階に
おいて、それぞれのインバータで相互に異なるパターン
寸法が与えられるように、設計されている。ところで、
各インバータの閾値電圧Ｖｔは、各インバータを構成す
るＰ型及びＮ型ゲート素子の能力を決定する要件である
ディメンジョンで決まる。より正確には、インバータの
閾値電圧Ｖｔは、Ｐ型ゲート素子のディメンジョンとＮ
型ゲート素子のディメンジョンとの割合（ディメンジョ
ン比）で決まる。
すべく、それぞれのインバータを構成する各ゲート素子
は、それらの設計段階において、それぞれのインバータ
毎に所定のゲート長およびゲート幅を有するように設計
されている。さらに、各ゲート素子は、この設計段階に
おいて、それぞれのインバータで相互に異なるパターン
寸法が与えられるように、設計されている。ところで、
各インバータの閾値電圧Ｖｔは、各インバータを構成す
るＰ型及びＮ型ゲート素子の能力を決定する要件である
ディメンジョンで決まる。より正確には、インバータの
閾値電圧Ｖｔは、Ｐ型ゲート素子のディメンジョンとＮ
型ゲート素子のディメンジョンとの割合（ディメンジョ
ン比）で決まる。
【０００５】ここでディメンジョンとは、トランジスタ
のゲート長をＬ、ゲート幅をＷとした場合に、Ｗ／Ｌで
定義される。以下、ＷpとＬpは、それぞれＰＭＯＳトラ
ンジスタのゲート幅及びゲート長を意味し、ＷnとＬn
は、それぞれＮＭＯＳトランジスタのゲート幅及びゲー
ト長を意味する。よって、上記したディメンジョン比
は、Ｗp／Ｌp：Ｗn／Ｌnで表される。
のゲート長をＬ、ゲート幅をＷとした場合に、Ｗ／Ｌで
定義される。以下、ＷpとＬpは、それぞれＰＭＯＳトラ
ンジスタのゲート幅及びゲート長を意味し、ＷnとＬn
は、それぞれＮＭＯＳトランジスタのゲート幅及びゲー
ト長を意味する。よって、上記したディメンジョン比
は、Ｗp／Ｌp：Ｗn／Ｌnで表される。
【０００６】なお、本明細書中においては、ＭＯＳトラ
ンジスタがゲート素子として説明されている。トランジ
スタの能力を説明する場合には、厳密に言うと、ゲート
長Ｌは、ソース／ドレイン拡散層間の長さであるが、説
明を容易にするため、ゲート長Ｌは、チャンネル方向に
おけるゲート電極の長さとして説明されている。つま
り、本明細書で説明されているＭＯＳトランジスタの場
合は、ゲート電極のチャンネル方向におけるゲート電極
の長さをゲート長Ｌと定義することができる。ゲート素
子が、オフセット構造を有するＭＯＳトランジスタであ
る場合は、このゲート長Ｌは、ソース／ドレイン拡散層
間の長さに等しいものとして定義した方が好ましい。ま
た、ゲート素子が、ＭＩＳトランジスタである場合は、
ゲート長Ｌは、ソース／ドレイン電極部間の長さに等し
いものとして定義した方が好ましい。
ンジスタがゲート素子として説明されている。トランジ
スタの能力を説明する場合には、厳密に言うと、ゲート
長Ｌは、ソース／ドレイン拡散層間の長さであるが、説
明を容易にするため、ゲート長Ｌは、チャンネル方向に
おけるゲート電極の長さとして説明されている。つま
り、本明細書で説明されているＭＯＳトランジスタの場
合は、ゲート電極のチャンネル方向におけるゲート電極
の長さをゲート長Ｌと定義することができる。ゲート素
子が、オフセット構造を有するＭＯＳトランジスタであ
る場合は、このゲート長Ｌは、ソース／ドレイン拡散層
間の長さに等しいものとして定義した方が好ましい。ま
た、ゲート素子が、ＭＩＳトランジスタである場合は、
ゲート長Ｌは、ソース／ドレイン電極部間の長さに等し
いものとして定義した方が好ましい。
【０００７】前記両インバータの閾値電圧Ｖｔに相互の
ずれが生じると、増幅されたパルス波形のパルス幅およ
びパルス間隔にずれが生じ、これにより増幅された信号
に歪みが生じる。従って、歪みのない信号増幅作用を得
る上で、各インバータのＰ型およびＮ型のそれぞれのゲ
ート素子の前記したディメンジョン（Ｗp／ＬpおよびＷ
n／Ｌn）が所定の設計値を示すように、各インバータの
Ｐ型ゲート素子および各Ｎ型ゲート素子が形成される。
ずれが生じると、増幅されたパルス波形のパルス幅およ
びパルス間隔にずれが生じ、これにより増幅された信号
に歪みが生じる。従って、歪みのない信号増幅作用を得
る上で、各インバータのＰ型およびＮ型のそれぞれのゲ
ート素子の前記したディメンジョン（Ｗp／ＬpおよびＷ
n／Ｌn）が所定の設計値を示すように、各インバータの
Ｐ型ゲート素子および各Ｎ型ゲート素子が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記各
インバータのそれぞれのゲート素子が設計どおりに形成
されていたとしても、前記両インバータ間で、それぞれ
の前記ゲート素子のゲート電極が半導体基板上で相互に
異なる方向に形成されている場合、前記半導体基板に例
えば反りによって伸縮が生じると、各インバータのゲー
ト素子のゲート幅もしくはゲート長に差異が生じる。
インバータのそれぞれのゲート素子が設計どおりに形成
されていたとしても、前記両インバータ間で、それぞれ
の前記ゲート素子のゲート電極が半導体基板上で相互に
異なる方向に形成されている場合、前記半導体基板に例
えば反りによって伸縮が生じると、各インバータのゲー
ト素子のゲート幅もしくはゲート長に差異が生じる。
【０００９】そのため、前記した半導体基板の反りによ
り、その方向に応じた、いずれか一方のインバータのゲ
ート素子のゲート幅（Ｗ）もしくはゲート長（Ｌ）が変
化することがある。このような一方のインバータのゲー
ト幅（Ｗ）もしくはゲート長（Ｌ）の変化は、該インバ
ータを構成するＰ型およびＮ型ゲート素子のディメンジ
ョン（Ｗp／ＬpおよびＷn／Ｌn）を変化させる。これに
より、第１のインバータのディメンジョン比と第２のイ
ンバータのディメンジョン比が変化することから、前記
閾値電圧Ｖｔが変化し、その結果、両インバータの前記
閾値電圧Ｖｔが相互にずれることとなる。
り、その方向に応じた、いずれか一方のインバータのゲ
ート素子のゲート幅（Ｗ）もしくはゲート長（Ｌ）が変
化することがある。このような一方のインバータのゲー
ト幅（Ｗ）もしくはゲート長（Ｌ）の変化は、該インバ
ータを構成するＰ型およびＮ型ゲート素子のディメンジ
ョン（Ｗp／ＬpおよびＷn／Ｌn）を変化させる。これに
より、第１のインバータのディメンジョン比と第２のイ
ンバータのディメンジョン比が変化することから、前記
閾値電圧Ｖｔが変化し、その結果、両インバータの前記
閾値電圧Ｖｔが相互にずれることとなる。
【００１０】また、前記したように、半導体基板上で前
記両インバータの各ゲート素子のゲート電極が各インバ
ータ毎で異なる方向に形成されていると、半導体基板が
加熱を受けてその温度が上昇したとき、半導体基板の結
晶方向に応じた線膨張率の差によって、両インバータの
ゲート幅もしくはゲート長にそれぞれ異なる量の変化が
生じると、このゲート幅もしくはゲート長の変化による
前記したディメンジョン比のずれにより、前記したと同
様に、両インバータ間でそれぞれの前記閾値Ｖｔにずれ
が生じる。
記両インバータの各ゲート素子のゲート電極が各インバ
ータ毎で異なる方向に形成されていると、半導体基板が
加熱を受けてその温度が上昇したとき、半導体基板の結
晶方向に応じた線膨張率の差によって、両インバータの
ゲート幅もしくはゲート長にそれぞれ異なる量の変化が
生じると、このゲート幅もしくはゲート長の変化による
前記したディメンジョン比のずれにより、前記したと同
様に、両インバータ間でそれぞれの前記閾値Ｖｔにずれ
が生じる。
【００１１】さらに、前記各インバータのそれぞれのゲ
ート素子が、インバータ毎で、異なるゲート長およびゲ
ート幅を有するように形成されていると、各ゲート素子
の形成時にそれぞれのインバータで同一量の誤差が生じ
ても、両インバータ間でのディメンジョン比（Ｗp／Ｌ
p：Ｗn／Ｌn）にずれが生じる。
ート素子が、インバータ毎で、異なるゲート長およびゲ
ート幅を有するように形成されていると、各ゲート素子
の形成時にそれぞれのインバータで同一量の誤差が生じ
ても、両インバータ間でのディメンジョン比（Ｗp／Ｌ
p：Ｗn／Ｌn）にずれが生じる。
【００１２】前記したようなディメンジョンのずれがも
たらす両インバータ間の閾値電圧Ｖｔのずれは、前記増
幅回路あるいは該増幅回路を利用した前記発振回路の電
気特性の低下を招き、また電源ノイズに対する耐性を低
下させる結果となる。
たらす両インバータ間の閾値電圧Ｖｔのずれは、前記増
幅回路あるいは該増幅回路を利用した前記発振回路の電
気特性の低下を招き、また電源ノイズに対する耐性を低
下させる結果となる。
【００１３】従って、本発明の目的は、前記各インバー
タを構成するゲート素子の前記したディメンジョン（Ｗ
／Ｌ）の割合（Ｗp／Ｌp：Ｗn／Ｌn）のずれに起因する
電気特性の低下および電源ノイズに対する耐性の低下を
招くことのない増幅回路または発振回路を提供すること
にある。
タを構成するゲート素子の前記したディメンジョン（Ｗ
／Ｌ）の割合（Ｗp／Ｌp：Ｗn／Ｌn）のずれに起因する
電気特性の低下および電源ノイズに対する耐性の低下を
招くことのない増幅回路または発振回路を提供すること
にある。
【００１４】
【課題を解決するための手段】〈構成〉本発明に係る増
幅回路は、帰還抵抗が接続される入力端子及び出力端子
を有する第１のインバータと、前記インバータの出力波
形を整形するための第２のインバータとを含む増幅回路
であって、前記両インバータは、半導体基板上のそれぞ
れの活性領域に形成された複数のゲート素子を備え、該
ゲート素子のゲートは、相互に同一のゲート長を有しか
つ相互に同一方向に形成され、前記第１のインバータの
前記ゲート素子のための活性領域におけるゲート素子の
ゲート幅を規定する寸法と、前記第２のインバータの前
記ゲート素子のための活性領域におけるゲート素子のゲ
ート幅を規定する寸法とが等しいことを特徴とする。
幅回路は、帰還抵抗が接続される入力端子及び出力端子
を有する第１のインバータと、前記インバータの出力波
形を整形するための第２のインバータとを含む増幅回路
であって、前記両インバータは、半導体基板上のそれぞ
れの活性領域に形成された複数のゲート素子を備え、該
ゲート素子のゲートは、相互に同一のゲート長を有しか
つ相互に同一方向に形成され、前記第１のインバータの
前記ゲート素子のための活性領域におけるゲート素子の
ゲート幅を規定する寸法と、前記第２のインバータの前
記ゲート素子のための活性領域におけるゲート素子のゲ
ート幅を規定する寸法とが等しいことを特徴とする。
【００１５】本発明に係る前記増幅回路によれば、前記
両インバータの各ゲート素子のゲートが同一方向に形成
されていることから、従来のように前記半導体基板に反
りあるいは熱膨張等が生じても、前記両インバータのゲ
ート幅にそれぞれほぼ同一量の変化が生じるに過ぎず、
このことから、前記両インバータの各ゲート比の割合
（Ｗp／Ｌp：Ｗn／Ｌn）に従来のような変化が生じるこ
とを防止することができ、これにより、両インバータの
理論閾値Ｖｔのずれが防止される。
両インバータの各ゲート素子のゲートが同一方向に形成
されていることから、従来のように前記半導体基板に反
りあるいは熱膨張等が生じても、前記両インバータのゲ
ート幅にそれぞれほぼ同一量の変化が生じるに過ぎず、
このことから、前記両インバータの各ゲート比の割合
（Ｗp／Ｌp：Ｗn／Ｌn）に従来のような変化が生じるこ
とを防止することができ、これにより、両インバータの
理論閾値Ｖｔのずれが防止される。
【００１６】前記両インバータは、それぞれＰ型ゲート
素子およびＮ型ゲート素子の組み合わせで構成すること
ができ、前記両インバータの前記各Ｐ型ゲート素子およ
び各Ｎ型ゲート素子をそれぞれ同一基本トランジスタ寸
法に基づいて形成することができる。これにより、前記
両インバータの製造時に、各インバータのＰ型ゲート素
子およびＮ型ゲート素子に製造誤差が生じても、この製
造誤差は、両インバータのそれぞれのＰ型ゲート素子お
よびＮ型ゲート素子にほぼ均等に生じることから、それ
ぞれのＰ型ゲート素子およびＮ型ゲート素子のそれぞれ
にほぼ同一量の変化が生じるに過ぎない。
素子およびＮ型ゲート素子の組み合わせで構成すること
ができ、前記両インバータの前記各Ｐ型ゲート素子およ
び各Ｎ型ゲート素子をそれぞれ同一基本トランジスタ寸
法に基づいて形成することができる。これにより、前記
両インバータの製造時に、各インバータのＰ型ゲート素
子およびＮ型ゲート素子に製造誤差が生じても、この製
造誤差は、両インバータのそれぞれのＰ型ゲート素子お
よびＮ型ゲート素子にほぼ均等に生じることから、それ
ぞれのＰ型ゲート素子およびＮ型ゲート素子のそれぞれ
にほぼ同一量の変化が生じるに過ぎない。
【００１７】そのために、それぞれのインバータを構成
する各ゲート素子の前記ゲート比（Ｗp／ＬpおよびＷn
／Ｌn）および、該ゲート比の割合で示される両インバ
ータ間での前記能力比では、前記した製造誤差がほぼ相
殺されることから、前記した製造誤差に拘わらず両イン
バータのＰ型ゲート素子およびＮ型ゲート素子について
の前記した能力比をほぼ同一値に保持することができ、
これにより、製造誤差による両インバータ間での理論閾
値のずれを防止することができることから、製造誤差の
有無に拘わらず、両インバータにほぼ同一の理論閾値を
与えることができる。
する各ゲート素子の前記ゲート比（Ｗp／ＬpおよびＷn
／Ｌn）および、該ゲート比の割合で示される両インバ
ータ間での前記能力比では、前記した製造誤差がほぼ相
殺されることから、前記した製造誤差に拘わらず両イン
バータのＰ型ゲート素子およびＮ型ゲート素子について
の前記した能力比をほぼ同一値に保持することができ、
これにより、製造誤差による両インバータ間での理論閾
値のずれを防止することができることから、製造誤差の
有無に拘わらず、両インバータにほぼ同一の理論閾値を
与えることができる。
【００１８】前記した基本トランジスタ寸法の実現のた
めに、前記各インバータのＰ型ゲート素子およびＮ型ゲ
ート素子を形成するためのそれぞれの活性領域における
ゲート素子のゲート幅を規定する寸法は、両インバータ
間の対応する活性領域で相互に等しくすることが望まし
い。また、前記半導体基板のＰ型およびＮ型の各活性領
域で、それぞれ同一のゲート幅およびゲート長を有する
複数のゲートが並列的に配列されるように、整列して形
成することができる。
めに、前記各インバータのＰ型ゲート素子およびＮ型ゲ
ート素子を形成するためのそれぞれの活性領域における
ゲート素子のゲート幅を規定する寸法は、両インバータ
間の対応する活性領域で相互に等しくすることが望まし
い。また、前記半導体基板のＰ型およびＮ型の各活性領
域で、それぞれ同一のゲート幅およびゲート長を有する
複数のゲートが並列的に配列されるように、整列して形
成することができる。
【００１９】少なくとも前記第１のインバータは、ＣＭ
ＯＳ回路、ＮＡＮＤ論理回路またはＮＯＲ論理回路のい
ずれか１つの回路で構成することができる。また、前記
両インバータは、電源ノイズを相殺する上で、同一の電
力線を経て給電することが望ましい。
ＯＳ回路、ＮＡＮＤ論理回路またはＮＯＲ論理回路のい
ずれか１つの回路で構成することができる。また、前記
両インバータは、電源ノイズを相殺する上で、同一の電
力線を経て給電することが望ましい。
【００２０】前記増幅回路は、これに結合コンデンサを
経てクロック信号を入力することにより、該クロック信
号を増幅することができることから、クロック信号増幅
回路として利用することができる。
経てクロック信号を入力することにより、該クロック信
号を増幅することができることから、クロック信号増幅
回路として利用することができる。
【００２１】また、前記第１のインバータに振動子を並
列的に接続することにより、該振動子と共同して、前記
増幅回路で発振回路を構成することができる。
列的に接続することにより、該振動子と共同して、前記
増幅回路で発振回路を構成することができる。
【００２２】本発明に係る前記発振回路は、帰還抵抗及
び振動子が接続される入力端子及び出力端子を有する第
１のインバータと、前記インバータの出力波形を整形す
るための第２のインバータとを含む発振回路であって、
前記両インバータは、半導体基板上のそれぞれの活性領
域に形成された複数のゲート素子を備え、該ゲート素子
のゲートは、相互に同一のゲート長を有しかつ相互に同
一方向に形成され、前記第１のインバータの前記ゲート
素子のための活性領域におけるゲート素子のゲート幅を
規定する寸法と、前記第２のインバータの前記ゲート素
子のための活性領域におけるゲート素子のゲート幅を規
定する寸法とが等しいことを特徴とする。
び振動子が接続される入力端子及び出力端子を有する第
１のインバータと、前記インバータの出力波形を整形す
るための第２のインバータとを含む発振回路であって、
前記両インバータは、半導体基板上のそれぞれの活性領
域に形成された複数のゲート素子を備え、該ゲート素子
のゲートは、相互に同一のゲート長を有しかつ相互に同
一方向に形成され、前記第１のインバータの前記ゲート
素子のための活性領域におけるゲート素子のゲート幅を
規定する寸法と、前記第２のインバータの前記ゲート素
子のための活性領域におけるゲート素子のゲート幅を規
定する寸法とが等しいことを特徴とする。
【００２３】本発明が特徴とするところは、図示の具体
例に沿っての以下の説明により、さらに、明らかとなろ
う。
例に沿っての以下の説明により、さらに、明らかとなろ
う。
【００２４】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る増幅回路の具体例１
を示す平面図である。本発明に係る増幅回路１０は、図
１に示されているように、半導体基板１１上に形成され
ており、図示の例では、半導体基板として、ｐ型シリコ
ン半導体基板が用いられている。また、図示の例では、
図面の簡素化のために、前記基板１１上の層間絶縁膜を
構成する絶縁層が省略されている。
について詳細に説明する。 〈具体例１〉図１は、本発明に係る増幅回路の具体例１
を示す平面図である。本発明に係る増幅回路１０は、図
１に示されているように、半導体基板１１上に形成され
ており、図示の例では、半導体基板として、ｐ型シリコ
ン半導体基板が用いられている。また、図示の例では、
図面の簡素化のために、前記基板１１上の層間絶縁膜を
構成する絶縁層が省略されている。
【００２５】前記基板１１には、ｐ型基板内にｎ型領域
を規定するための２つの矩形のウエル部１２および１３
が形成されている。両ウエル部１２および１３は、相互
に等しい縦方向寸法（Ｗ1）を有する。他方、第１のイ
ンバータのための一方のウエル部１２の横方向寸法（Ｌ
1）は、図示の例では、第２のインバータのための他方
のウエル部１３のそれ（Ｌ2）より大きく設定されてい
る。
を規定するための２つの矩形のウエル部１２および１３
が形成されている。両ウエル部１２および１３は、相互
に等しい縦方向寸法（Ｗ1）を有する。他方、第１のイ
ンバータのための一方のウエル部１２の横方向寸法（Ｌ
1）は、図示の例では、第２のインバータのための他方
のウエル部１３のそれ（Ｌ2）より大きく設定されてい
る。
【００２６】両ウエル部１２および１３上には、前記し
た絶縁層を介して、電源電圧Ｖddのための一方の電力線
１４が横方向に伸びる。電源電圧Ｖddは例えば５．０Ｖ
である。電力線１４は多層配線構造の第１層目メタル配
線としてアルミニウムで構成されている。電力線１４
は、前記絶縁層を貫通するそれぞれのコンタクト部１５
を介して、各ウエル部１２および１３に形成されたオー
ミック接続を得るためのｎ型高濃度不純物領域１６で、
各ウエル部１２および１３に接続されている。なお、図
示の例では、ウエル部１２がウエル部１３と分離して形
成されているが、両ウエル部１２および１３は一体的に
形成することもできる。
た絶縁層を介して、電源電圧Ｖddのための一方の電力線
１４が横方向に伸びる。電源電圧Ｖddは例えば５．０Ｖ
である。電力線１４は多層配線構造の第１層目メタル配
線としてアルミニウムで構成されている。電力線１４
は、前記絶縁層を貫通するそれぞれのコンタクト部１５
を介して、各ウエル部１２および１３に形成されたオー
ミック接続を得るためのｎ型高濃度不純物領域１６で、
各ウエル部１２および１３に接続されている。なお、図
示の例では、ウエル部１２がウエル部１３と分離して形
成されているが、両ウエル部１２および１３は一体的に
形成することもできる。
【００２７】各ウエル部１２および１３上には、それぞ
れが電力線１４に平行に伸長する矩形の活性領域１７お
よび１８が形成されている。活性領域の外形は、図示し
ないフィールド絶縁膜で規定されている。活性領域は、
素子形成領域とも呼ばれ、この活性領域にはゲート素子
としてのＭＯＳトランジスタが形成される。活性領域１
７および１８は、ＰＭＯＳトランジスタのソース／ドレ
イン拡散層であるｐ型の領域と、ソース／ドレイン拡散
層間のチャネル領域でありウエル部１２および１３と同
一の導電型であるｎ型の領域とを有する。ウエル部１２
に形成された活性領域１７は、ウエル部１３に形成され
た活性領域１８と同一の縦方向寸法（Ｗ2）を有する
が、前者の横方向寸法（Ｌ3）は、後者のそれ（Ｌ4）よ
り大きい。
れが電力線１４に平行に伸長する矩形の活性領域１７お
よび１８が形成されている。活性領域の外形は、図示し
ないフィールド絶縁膜で規定されている。活性領域は、
素子形成領域とも呼ばれ、この活性領域にはゲート素子
としてのＭＯＳトランジスタが形成される。活性領域１
７および１８は、ＰＭＯＳトランジスタのソース／ドレ
イン拡散層であるｐ型の領域と、ソース／ドレイン拡散
層間のチャネル領域でありウエル部１２および１３と同
一の導電型であるｎ型の領域とを有する。ウエル部１２
に形成された活性領域１７は、ウエル部１３に形成され
た活性領域１８と同一の縦方向寸法（Ｗ2）を有する
が、前者の横方向寸法（Ｌ3）は、後者のそれ（Ｌ4）よ
り大きい。
【００２８】各活性領域１７および１８の前記した横方
向寸法（Ｌ3およびＬ4）は、後述するように、各活性領
域１７および１８上に伸びるゲート電極数に応じて、適
宜選択することができる。これに対し、各活性領域１７
および１８の縦方向寸法（Ｗ2）は、前記したとおり、
同一寸法を有する。
向寸法（Ｌ3およびＬ4）は、後述するように、各活性領
域１７および１８上に伸びるゲート電極数に応じて、適
宜選択することができる。これに対し、各活性領域１７
および１８の縦方向寸法（Ｗ2）は、前記したとおり、
同一寸法を有する。
【００２９】前記基板１１には、該基板上の各ウエル部
１２および１３から間隔をおいて、各活性領域１７およ
び１８に対応してそれらの図中下方に位置する矩形の活
性領域１９および２０が形成されている。これらの両活
性領域１９および２０は、活性領域１７および１８と同
様に、それらの外形は、図示しないフィールド絶縁膜で
規定されている。これら活性領域１９および２０には、
ゲート素子としてのＭＯＳトランジスタが形成される。
活性領域１９および２０は、ＮＭＯＳトランジスタのソ
ース／ドレイン拡散層であるｎ型の領域と、ソース／ド
レイン拡散層間のチャネル領域であり基板１１と同一の
導電型であるｐ型の領域とを有する。
１２および１３から間隔をおいて、各活性領域１７およ
び１８に対応してそれらの図中下方に位置する矩形の活
性領域１９および２０が形成されている。これらの両活
性領域１９および２０は、活性領域１７および１８と同
様に、それらの外形は、図示しないフィールド絶縁膜で
規定されている。これら活性領域１９および２０には、
ゲート素子としてのＭＯＳトランジスタが形成される。
活性領域１９および２０は、ＮＭＯＳトランジスタのソ
ース／ドレイン拡散層であるｎ型の領域と、ソース／ド
レイン拡散層間のチャネル領域であり基板１１と同一の
導電型であるｐ型の領域とを有する。
【００３０】活性領域１７に対応して形成された活性領
域１９は、この活性領域１７の横方向寸法と同一の横方
向寸法（Ｌ3）を有し、活性領域１８に対応して形成さ
れた活性領域２０は、この活性領域１８の横方向寸法と
同一の横方向寸法（Ｌ4）を有する。従って、これらの
両活性領域１９および２０は、相互に異なる横方向寸法
（Ｌ3およびＬ4）を有するが、両者は相互に等しい縦方
向寸法（Ｗ3）を有する。
域１９は、この活性領域１７の横方向寸法と同一の横方
向寸法（Ｌ3）を有し、活性領域１８に対応して形成さ
れた活性領域２０は、この活性領域１８の横方向寸法と
同一の横方向寸法（Ｌ4）を有する。従って、これらの
両活性領域１９および２０は、相互に異なる横方向寸法
（Ｌ3およびＬ4）を有するが、両者は相互に等しい縦方
向寸法（Ｗ3）を有する。
【００３１】前記基板１１上には、前記絶縁層膜を介し
て、接地（ＧＮＤ）のための他方の電力線２１が、両活
性領域１９および２０の図中下方で、横方向に伸びる。
他方の電力線すなわち接地線２１は例えば第１層目メタ
ル配線としてのアルミニウムで構成されている。また接
地線２１は、前記絶縁層を貫通するそれぞれのコンタク
ト部２２を介して、前記基板１１に形成されたオーミッ
ク接続を得るためのｐ型高濃度不純物領域２３で、前記
基板１１に接続されている。
て、接地（ＧＮＤ）のための他方の電力線２１が、両活
性領域１９および２０の図中下方で、横方向に伸びる。
他方の電力線すなわち接地線２１は例えば第１層目メタ
ル配線としてのアルミニウムで構成されている。また接
地線２１は、前記絶縁層を貫通するそれぞれのコンタク
ト部２２を介して、前記基板１１に形成されたオーミッ
ク接続を得るためのｐ型高濃度不純物領域２３で、前記
基板１１に接続されている。
【００３２】前記基板１１上には、入力電路２４が形成
されている。入力電路２４は、第１層目メタル配線とし
てのアルミニウムで構成されている。また、図示の例で
は、例えばポリシリコンで構成された帰還抵抗２５が形
成されており、該帰還抵抗の一端がコンタクト部２５ａ
を介して入力電路２４に接続されている。入力電路２４
は、前記活性領域１７と前記活性領域１９との間に向け
て伸長する。この入力電路２４の端部には、第１のゲー
ト電極路２６が、コンタクト部２６ａを介して接続され
ている。
されている。入力電路２４は、第１層目メタル配線とし
てのアルミニウムで構成されている。また、図示の例で
は、例えばポリシリコンで構成された帰還抵抗２５が形
成されており、該帰還抵抗の一端がコンタクト部２５ａ
を介して入力電路２４に接続されている。入力電路２４
は、前記活性領域１７と前記活性領域１９との間に向け
て伸長する。この入力電路２４の端部には、第１のゲー
ト電極路２６が、コンタクト部２６ａを介して接続され
ている。
【００３３】ゲート電極２７が、該活性領域１７および
１９を横切るように、この第１のゲート電極路２６から
該活性領域上に伸長している。より詳細には、第１のゲ
ート電極路２６とゲート電極２７は、ポリシリコンで一
体的に形成されている。各ゲート電極２７と各活性領域
１７および１９との間には、図示しないが従来良く知ら
れたゲート酸化膜がそれぞれ形成されている。
１９を横切るように、この第１のゲート電極路２６から
該活性領域上に伸長している。より詳細には、第１のゲ
ート電極路２６とゲート電極２７は、ポリシリコンで一
体的に形成されている。各ゲート電極２７と各活性領域
１７および１９との間には、図示しないが従来良く知ら
れたゲート酸化膜がそれぞれ形成されている。
【００３４】各ゲート電極２７は、相互に同一のゲート
幅寸法を有する。図示の例では、前記活性領域１７およ
び１９毎に、４つのゲート電極２７が、それぞれの活性
領域１７および１９の縦方向（Ｗ）に沿って形成されて
いる。さらに、これらゲート電極２７は、相互に間隔を
おいて対応する各活性領域１７および１９を横切るよう
に、伸長する。各活性領域１７、１９のゲート電極２７
の両側部分には、例えばイオン注入法により、従来よく
知られたソースまたはドレインのための不純物領域が形
成されている。
幅寸法を有する。図示の例では、前記活性領域１７およ
び１９毎に、４つのゲート電極２７が、それぞれの活性
領域１７および１９の縦方向（Ｗ）に沿って形成されて
いる。さらに、これらゲート電極２７は、相互に間隔を
おいて対応する各活性領域１７および１９を横切るよう
に、伸長する。各活性領域１７、１９のゲート電極２７
の両側部分には、例えばイオン注入法により、従来よく
知られたソースまたはドレインのための不純物領域が形
成されている。
【００３５】また、前記基板１１上には、帰還抵抗２５
の他端がコンタクト部２５ｂを介して接続される中間接
続電路２８が形成されている。中間接続電路２８は、そ
の端部が活性領域１７と活性領域１９との間に伸長す
る。中間接続電路２８は、第２層目メタル配線としての
アルミニウムで構成されている。中間接続電路２８は、
前記絶縁層によって、ゲート電極路２６および接地線２
１と電気的に絶縁されている。
の他端がコンタクト部２５ｂを介して接続される中間接
続電路２８が形成されている。中間接続電路２８は、そ
の端部が活性領域１７と活性領域１９との間に伸長す
る。中間接続電路２８は、第２層目メタル配線としての
アルミニウムで構成されている。中間接続電路２８は、
前記絶縁層によって、ゲート電極路２６および接地線２
１と電気的に絶縁されている。
【００３６】中間接続電路２８は、活性領域１７と活性
領域１９との間で該活性領域に沿って伸長する伸長端部
と、この伸長端部から活性領域１７および１９上に伸長
するドレイン電極部２８ａとを有する。ドレイン電極部
２８ａは、前記絶縁層を貫通するそれぞれのコンタクト
部２９を介して活性領域１７の対応する前記不純物領域
（ドレイン拡散層）に接続されている。また、ソース電
極部１４ａが、この電力線１４から活性領域１７上に伸
長している。より詳細には、このソース電極部１４ａ
は、前述した第１層目アルミニウム配線によって、電力
線１４と一体的に形成されている。ソース電極部１４ａ
は、前記絶縁層を貫通するそれぞれのコンタクト部２９
を介して活性領域１７の対応する前記不純物領域（ソー
ス拡散層）に接続されている。各電極部１４ａおよび２
８ａは、活性領域１７の横方向（Ｌ）に交互に、かつそ
れらの間にゲート電極２７を挟むように配列されてい
る。
領域１９との間で該活性領域に沿って伸長する伸長端部
と、この伸長端部から活性領域１７および１９上に伸長
するドレイン電極部２８ａとを有する。ドレイン電極部
２８ａは、前記絶縁層を貫通するそれぞれのコンタクト
部２９を介して活性領域１７の対応する前記不純物領域
（ドレイン拡散層）に接続されている。また、ソース電
極部１４ａが、この電力線１４から活性領域１７上に伸
長している。より詳細には、このソース電極部１４ａ
は、前述した第１層目アルミニウム配線によって、電力
線１４と一体的に形成されている。ソース電極部１４ａ
は、前記絶縁層を貫通するそれぞれのコンタクト部２９
を介して活性領域１７の対応する前記不純物領域（ソー
ス拡散層）に接続されている。各電極部１４ａおよび２
８ａは、活性領域１７の横方向（Ｌ）に交互に、かつそ
れらの間にゲート電極２７を挟むように配列されてい
る。
【００３７】中間接続電路２８の活性領域１９側のドレ
イン電極部２８ａは、前記絶縁層を貫通するそれぞれの
コンタクト部２９を介して活性領域１９の対応する前記
不純物領域（ドレイン拡散層）に接続されている。ま
た、ソース電極部２１ａが、この接地線２１から活性領
域１９上に伸長している。より詳細には、このソース電
極部２１ａは、前述した第１層目アルミニウム配線によ
って、接地線２１と一体的に形成されている。ソース電
極部２１ａは、前記絶縁層を貫通するそれぞれのコンタ
クト部２９を介して活性領域１９の対応する前記不純物
領域（ソース拡散層）に接続されている。各電極部２１
ａおよび２８ａは、活性領域１９の横方向（Ｌ）に交互
に、かつそれらの間にゲート電極２７を挟むように配列
されている。
イン電極部２８ａは、前記絶縁層を貫通するそれぞれの
コンタクト部２９を介して活性領域１９の対応する前記
不純物領域（ドレイン拡散層）に接続されている。ま
た、ソース電極部２１ａが、この接地線２１から活性領
域１９上に伸長している。より詳細には、このソース電
極部２１ａは、前述した第１層目アルミニウム配線によ
って、接地線２１と一体的に形成されている。ソース電
極部２１ａは、前記絶縁層を貫通するそれぞれのコンタ
クト部２９を介して活性領域１９の対応する前記不純物
領域（ソース拡散層）に接続されている。各電極部２１
ａおよび２８ａは、活性領域１９の横方向（Ｌ）に交互
に、かつそれらの間にゲート電極２７を挟むように配列
されている。
【００３８】これにより、活性領域１７には、前記各ゲ
ート電極２７に対応して、該ゲート電極の横方向の寸法
で規定されるゲート長および活性領域１７の縦方向寸法
（Ｗ2）で規定されるゲート幅を有するｐ型ゲート素子
である各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４が形成
される。各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４のソ
ース電極１４ａおよびドレイン電極２８ａがそれぞれ電
力線１４および中間接続電路２８に接続されている。即
ち、各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４は、電力
線１４および中間接続電路２８のそれぞれを介して相互
に並列接続されるように、形成されている。
ート電極２７に対応して、該ゲート電極の横方向の寸法
で規定されるゲート長および活性領域１７の縦方向寸法
（Ｗ2）で規定されるゲート幅を有するｐ型ゲート素子
である各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４が形成
される。各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４のソ
ース電極１４ａおよびドレイン電極２８ａがそれぞれ電
力線１４および中間接続電路２８に接続されている。即
ち、各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４は、電力
線１４および中間接続電路２８のそれぞれを介して相互
に並列接続されるように、形成されている。
【００３９】また、活性領域１９には、前記各ゲート電
極２７に対応して、該ゲート電極の横方向の寸法で規定
されるゲート長および活性領域１９の縦方向寸法（Ｗ
3）で規定されるゲート幅を有するｎ型ゲート素子であ
る各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４が形成され
る。各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４のソース
電極２１ａおよびドレイン電極２８ａがそれぞれ接地線
２１および中間接続電路２８に接続されている。即ち、
各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４は、接地線２
１および中間接続電路２８のそれぞれを介して相互に並
列接続されるように、形成されている。
極２７に対応して、該ゲート電極の横方向の寸法で規定
されるゲート長および活性領域１９の縦方向寸法（Ｗ
3）で規定されるゲート幅を有するｎ型ゲート素子であ
る各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４が形成され
る。各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４のソース
電極２１ａおよびドレイン電極２８ａがそれぞれ接地線
２１および中間接続電路２８に接続されている。即ち、
各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４は、接地線２
１および中間接続電路２８のそれぞれを介して相互に並
列接続されるように、形成されている。
【００４０】さらに、各ｐ型ＭＯＳトランジスタＴｐ１
〜Ｔｐ４のドレイン拡散層および各ｎ型ＭＯＳトランジ
スタＴｎ１〜Ｔｎ４のドレイン拡散層が中間接続電路２
８を経て相互に接続されており、また、ゲート電極路を
経てそれぞれのゲート電極２７が相互に接続されている
ことから、これらｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ
４およびｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４は、従
来よく知られているように、第１のインバータとして機
能するＣＭＯＳ回路３０を構成する。
〜Ｔｐ４のドレイン拡散層および各ｎ型ＭＯＳトランジ
スタＴｎ１〜Ｔｎ４のドレイン拡散層が中間接続電路２
８を経て相互に接続されており、また、ゲート電極路を
経てそれぞれのゲート電極２７が相互に接続されている
ことから、これらｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ
４およびｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ４は、従
来よく知られているように、第１のインバータとして機
能するＣＭＯＳ回路３０を構成する。
【００４１】前記中間接続電路２８には、前記活性領域
１８および２０間に設けられたコンタクト部３１ａを介
して、第２のゲート電極路３１が接続されている。ゲー
ト電極３２が、該活性領域１８および２０を横切るよう
に、この第２のゲート電極路３１から該活性領域上に伸
長している。より詳細には、第２のゲート電極路３１と
ゲート電極３２は、ポリシリコンで一体的に形成されて
いる。各ゲート電極３２と各活性領域１８および２０と
の間には、図示しないが前記ＣＭＯＳ回路３０の各ゲー
ト電極２７におけるのと同様なゲート酸化膜がそれぞれ
形成されている。
１８および２０間に設けられたコンタクト部３１ａを介
して、第２のゲート電極路３１が接続されている。ゲー
ト電極３２が、該活性領域１８および２０を横切るよう
に、この第２のゲート電極路３１から該活性領域上に伸
長している。より詳細には、第２のゲート電極路３１と
ゲート電極３２は、ポリシリコンで一体的に形成されて
いる。各ゲート電極３２と各活性領域１８および２０と
の間には、図示しないが前記ＣＭＯＳ回路３０の各ゲー
ト電極２７におけるのと同様なゲート酸化膜がそれぞれ
形成されている。
【００４２】各ゲート電極３２は、図示の例では、前記
活性領域１８および２０毎に、２つのゲート電極３２
が、それぞれの活性領域１８および２０の縦方向（Ｗ）
に沿って形成されている。さらにこれらゲート電極３２
は相互に間隔をおいて対応する各活性領域１８および２
０を横切るように、伸長する。
活性領域１８および２０毎に、２つのゲート電極３２
が、それぞれの活性領域１８および２０の縦方向（Ｗ）
に沿って形成されている。さらにこれらゲート電極３２
は相互に間隔をおいて対応する各活性領域１８および２
０を横切るように、伸長する。
【００４３】ゲート電極２７のうち活性領域１７と重な
る部分の長さ（すなわち、この長さは、ｐ型ＭＯＳトラ
ンジスタのゲート幅であり、活性領域１７の幅（Ｗ2）
である。）と、ゲート電極３２のうち活性領域１８と重
なる部分の長さ（すなわち、この長さは、ｐ型ＭＯＳト
ランジスタのゲート幅であり、活性領域１８の幅（Ｗ
2）である。）は、相等しい。また、ゲート電極２７の
うち活性領域１９と重なる部分の長さ（すなわち、この
長さは、ｎ型ＭＯＳトランジスタのゲート幅であり、活
性領域１９の幅（Ｗ3）である。）と、ゲート電極３２
のうち活性領域２０と重なる部分の長さ（すなわち、こ
の長さは、ｎ型ＭＯＳトランジスタのゲート幅であり、
活性領域２０の幅（Ｗ3）である。）は、相等しい。し
かしながら、ゲート電極２７のうち活性領域１７および
１９と重ならない部分の長さ、すなわち、ゲート電極２
７のうちフィールド絶縁膜上に位置する部分の長さは、
適宜設定される。ゲート電極３２のうち活性領域１８お
よび２０と重ならない部分の長さ、すなわち、ゲート電
極３２のうちフィールド絶縁膜上に位置する部分の長さ
も同様に適宜設定される。
る部分の長さ（すなわち、この長さは、ｐ型ＭＯＳトラ
ンジスタのゲート幅であり、活性領域１７の幅（Ｗ2）
である。）と、ゲート電極３２のうち活性領域１８と重
なる部分の長さ（すなわち、この長さは、ｐ型ＭＯＳト
ランジスタのゲート幅であり、活性領域１８の幅（Ｗ
2）である。）は、相等しい。また、ゲート電極２７の
うち活性領域１９と重なる部分の長さ（すなわち、この
長さは、ｎ型ＭＯＳトランジスタのゲート幅であり、活
性領域１９の幅（Ｗ3）である。）と、ゲート電極３２
のうち活性領域２０と重なる部分の長さ（すなわち、こ
の長さは、ｎ型ＭＯＳトランジスタのゲート幅であり、
活性領域２０の幅（Ｗ3）である。）は、相等しい。し
かしながら、ゲート電極２７のうち活性領域１７および
１９と重ならない部分の長さ、すなわち、ゲート電極２
７のうちフィールド絶縁膜上に位置する部分の長さは、
適宜設定される。ゲート電極３２のうち活性領域１８お
よび２０と重ならない部分の長さ、すなわち、ゲート電
極３２のうちフィールド絶縁膜上に位置する部分の長さ
も同様に適宜設定される。
【００４４】各活性領域１８、２０の各ゲート電極３２
の両側部分には、前記したと同様なソースまたはドレイ
ンのための不純物領域が形成されている。前記基板１１
上の活性領域１８と活性領域２０との間には、前記絶縁
層によってゲート電極路３１に電気的に絶縁された出力
電路３３が形成されている。
の両側部分には、前記したと同様なソースまたはドレイ
ンのための不純物領域が形成されている。前記基板１１
上の活性領域１８と活性領域２０との間には、前記絶縁
層によってゲート電極路３１に電気的に絶縁された出力
電路３３が形成されている。
【００４５】ドレイン電極部３３ａが、この出力電路３
３から活性領域１８および２０上に伸長している。より
詳細には、このドレイン電極部３３ａは、多層配線構造
の第１層目アルミニウム配線によって、出力電路３３と
一体的に形成されている。ドレイン電極部３３ａは、前
記絶縁層を貫通するそれぞれのコンタクト部３４を介し
て活性領域１８の対応する前記不純物領域（ドレイン拡
散層）に接続されている。また、ソース電極部１４ｂ
が、この電力線１４から活性領域１８上に伸長してい
る。より詳細には、このソース電極部１４ｂは、前述し
た第１層目アルミニウム配線によって、電力線１４と一
体的に形成されている。ソース電極部１４ｂは、前記絶
縁層を貫通するそれぞれのコンタクト部３４を介して活
性領域１８の対応する前記不純物領域（ソース拡散層）
に接続されている。各電極部１４ｂおよび３３ａは、活
性領域１８の横方向（Ｌ）に交互に、かつそれらの間に
ゲート電極３２を挟むように配列されている。
３から活性領域１８および２０上に伸長している。より
詳細には、このドレイン電極部３３ａは、多層配線構造
の第１層目アルミニウム配線によって、出力電路３３と
一体的に形成されている。ドレイン電極部３３ａは、前
記絶縁層を貫通するそれぞれのコンタクト部３４を介し
て活性領域１８の対応する前記不純物領域（ドレイン拡
散層）に接続されている。また、ソース電極部１４ｂ
が、この電力線１４から活性領域１８上に伸長してい
る。より詳細には、このソース電極部１４ｂは、前述し
た第１層目アルミニウム配線によって、電力線１４と一
体的に形成されている。ソース電極部１４ｂは、前記絶
縁層を貫通するそれぞれのコンタクト部３４を介して活
性領域１８の対応する前記不純物領域（ソース拡散層）
に接続されている。各電極部１４ｂおよび３３ａは、活
性領域１８の横方向（Ｌ）に交互に、かつそれらの間に
ゲート電極３２を挟むように配列されている。
【００４６】縦方向寸法（Ｗ2）を有する活性領域１８
に形成されたソース電極部１４ｂおよびドレイン電極部
３３ａは、この活性領域１８に等しい縦方向寸法（Ｗ
2）を有する活性領域１７に形成された前記ソース電極
部１４ａおよび前記ドレイン電極部２８ａと同一寸法を
有する。従って、前記活性領域１７上に形成された前記
各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４と同一のｐ型
ＭＯＳトランジスタＴｐ５およびＴｐ６が、前記ゲート
電極２７と同一ゲート幅寸法を有するゲート電極３２に
関連して、それぞれ構成される。両ｐ型ＭＯＳトランジ
スタＴｐ５およびＴｐ６は、電力線１４を介して相互に
接続されたソース電極１４ｂと、出力電路３３に接続さ
れた共通ドレイン電極３３ａとを有する。従って、両ｐ
型ＭＯＳトランジスタＴｐ５およびＴｐ６は、並列的に
接続されている。
に形成されたソース電極部１４ｂおよびドレイン電極部
３３ａは、この活性領域１８に等しい縦方向寸法（Ｗ
2）を有する活性領域１７に形成された前記ソース電極
部１４ａおよび前記ドレイン電極部２８ａと同一寸法を
有する。従って、前記活性領域１７上に形成された前記
各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ４と同一のｐ型
ＭＯＳトランジスタＴｐ５およびＴｐ６が、前記ゲート
電極２７と同一ゲート幅寸法を有するゲート電極３２に
関連して、それぞれ構成される。両ｐ型ＭＯＳトランジ
スタＴｐ５およびＴｐ６は、電力線１４を介して相互に
接続されたソース電極１４ｂと、出力電路３３に接続さ
れた共通ドレイン電極３３ａとを有する。従って、両ｐ
型ＭＯＳトランジスタＴｐ５およびＴｐ６は、並列的に
接続されている。
【００４７】出力電路３３から活性領域２０上に伸びる
ドレイン電極部３３ａは、前記絶縁層を貫通するそれぞ
れのコンタクト部３４を介して活性領域２０の対応する
前記不純物領域（ドレイン拡散層）に接続されている。
また、ソース電極部２１ｂが、この接地線２１から活性
領域２０上に伸長している。より詳細には、このソース
電極部２１ｂは、前述した第１層目アルミニウム配線に
よって、接地線２１と一体的に形成されている。ソース
電極部２１ｂは、前記絶縁層を貫通するそれぞれのコン
タクト部３４を介して活性領域２０の対応する前記不純
物領域（ソース拡散層）に接続されている。各電極部２
１ｂおよび３３ａは、活性領域２０の横方向（Ｌ）に交
互に、かつそれらの間にゲート電極３２を挟むように配
列されている。
ドレイン電極部３３ａは、前記絶縁層を貫通するそれぞ
れのコンタクト部３４を介して活性領域２０の対応する
前記不純物領域（ドレイン拡散層）に接続されている。
また、ソース電極部２１ｂが、この接地線２１から活性
領域２０上に伸長している。より詳細には、このソース
電極部２１ｂは、前述した第１層目アルミニウム配線に
よって、接地線２１と一体的に形成されている。ソース
電極部２１ｂは、前記絶縁層を貫通するそれぞれのコン
タクト部３４を介して活性領域２０の対応する前記不純
物領域（ソース拡散層）に接続されている。各電極部２
１ｂおよび３３ａは、活性領域２０の横方向（Ｌ）に交
互に、かつそれらの間にゲート電極３２を挟むように配
列されている。
【００４８】縦方向寸法（Ｗ3）を有する活性領域２０
に形成されたソース電極２１ｂおよびドレイン電極３３
ａは、この活性領域２０に等しい縦方向寸法（Ｗ3）を
有する前記活性領域１９に形成されたソース電極２１ａ
および電極２８ａと同一寸法を有する。従って、この活
性領域２０には、前記ゲート電極２７と同一幅寸法を有
するゲート電極３２に関連して、前記活性領域１９上に
形成された前記各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ
４と同一のｎ型ＭＯＳトランジスタＴｎ５およびＴｎ６
がそれぞれ構成されている。両ｎ型ＭＯＳトランジスタ
Ｔｎ５およびＴｎ６は、接地線２１を介して相互に接続
されたソース電極２１ｂと、出力電路３３に接続された
共通ドレイン電極３３ａとを有する。従って、両ｎ型Ｍ
ＯＳトランジスタＴｎ５およびＴｎ６は、並列的に接続
されている。
に形成されたソース電極２１ｂおよびドレイン電極３３
ａは、この活性領域２０に等しい縦方向寸法（Ｗ3）を
有する前記活性領域１９に形成されたソース電極２１ａ
および電極２８ａと同一寸法を有する。従って、この活
性領域２０には、前記ゲート電極２７と同一幅寸法を有
するゲート電極３２に関連して、前記活性領域１９上に
形成された前記各ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ
４と同一のｎ型ＭＯＳトランジスタＴｎ５およびＴｎ６
がそれぞれ構成されている。両ｎ型ＭＯＳトランジスタ
Ｔｎ５およびＴｎ６は、接地線２１を介して相互に接続
されたソース電極２１ｂと、出力電路３３に接続された
共通ドレイン電極３３ａとを有する。従って、両ｎ型Ｍ
ＯＳトランジスタＴｎ５およびＴｎ６は、並列的に接続
されている。
【００４９】さらに、前記活性領域１８に形成された各
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６の共通ドレ
イン電極３３ａおよび前記活性領域２０に形成された各
ｎ型ＭＯＳトランジスタＴｎ５およびＴｎ６の共通ドレ
イン電極３３ａが、出力電路３３を経て相互に接続され
ており、また、ゲート電極路３１を経てそれぞれのゲー
ト電極３２が相互に接続されていることから、これら両
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６と両ｎ型Ｍ
ＯＳトランジスタＴｎ５およびＴｎ６とは、第２のイン
バータとして機能するＣＭＯＳ回路３４を構成する。
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６の共通ドレ
イン電極３３ａおよび前記活性領域２０に形成された各
ｎ型ＭＯＳトランジスタＴｎ５およびＴｎ６の共通ドレ
イン電極３３ａが、出力電路３３を経て相互に接続され
ており、また、ゲート電極路３１を経てそれぞれのゲー
ト電極３２が相互に接続されていることから、これら両
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６と両ｎ型Ｍ
ＯＳトランジスタＴｎ５およびＴｎ６とは、第２のイン
バータとして機能するＣＭＯＳ回路３４を構成する。
【００５０】図２は、図１に示した増幅回路１０の等価
回路図である。この等価回路図からも明らかなように、
入力電路２４にそれぞれのゲートが接続されたｐ型ＭＯ
ＳトランジスタＴｐ１〜Ｔｐ４は、相互に並列接続され
ており、これらは同一ゲート幅（Ｗp）および同一ゲー
ト長（Ｌp）を有する第１の基本トランジスタの組み合
わせで構成されていることから、この基本トランジスタ
のゲート長（Ｌp）を有しかつそのゲート幅の４倍のゲ
ート幅（４Ｗp）を有するｐ型ＭＯＳトランジスタとし
て機能する。
回路図である。この等価回路図からも明らかなように、
入力電路２４にそれぞれのゲートが接続されたｐ型ＭＯ
ＳトランジスタＴｐ１〜Ｔｐ４は、相互に並列接続され
ており、これらは同一ゲート幅（Ｗp）および同一ゲー
ト長（Ｌp）を有する第１の基本トランジスタの組み合
わせで構成されていることから、この基本トランジスタ
のゲート長（Ｌp）を有しかつそのゲート幅の４倍のゲ
ート幅（４Ｗp）を有するｐ型ＭＯＳトランジスタとし
て機能する。
【００５１】同様に、入力電路２４にそれぞれのゲート
が接続され、前記ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ
４と共に第１のインバータ３０を構成するｎ型ＭＯＳト
ランジスタＴｎ１〜Ｔｎ４は、相互に並列接続され、そ
れぞれが同一ゲート幅（Ｗn）および同一ゲート長（Ｌ
ｎ）を有する第２の基本トランジスタの組み合わせで構
成されていることから、この第２の基本トランジスタの
ゲート長（Ｌｎ）を有しかつそのゲート幅の４倍のゲー
ト幅（４Ｗn）を有するｎ型ＭＯＳトランジスタとして
機能する。従って、前記したとおり、前記両ｐ型ＭＯＳ
トランジスタおよびｎ型ＭＯＳトランジスタは、ＣＭＯ
Ｓ回路からなる第１のインバータ３０を構成する。
が接続され、前記ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ
４と共に第１のインバータ３０を構成するｎ型ＭＯＳト
ランジスタＴｎ１〜Ｔｎ４は、相互に並列接続され、そ
れぞれが同一ゲート幅（Ｗn）および同一ゲート長（Ｌ
ｎ）を有する第２の基本トランジスタの組み合わせで構
成されていることから、この第２の基本トランジスタの
ゲート長（Ｌｎ）を有しかつそのゲート幅の４倍のゲー
ト幅（４Ｗn）を有するｎ型ＭＯＳトランジスタとして
機能する。従って、前記したとおり、前記両ｐ型ＭＯＳ
トランジスタおよびｎ型ＭＯＳトランジスタは、ＣＭＯ
Ｓ回路からなる第１のインバータ３０を構成する。
【００５２】ここで、前記したとおり、第１および第２
の基本トランジスタのゲート長は、等しく設定されてい
ることから、第１のインバータ３０の理論閾値Ｖthは、
ディメンジョンの割合すなわちｐ型およびｎ型ゲート素
子の能力比（Ｗp／Ｗn）で決まる。また、それぞれのゲ
ート素子のゲート幅は、前記したように、活性領域１７
および活性領域１９のそれぞれの縦方向寸法（Ｗ2およ
びＷ3）で規定されることから、第１のインバータ３０
に所定の理論閾値Ｖthを与えるべく、この能力比が所定
の値を示すように、前記各活性領域１７および１９のそ
れぞれの縦方向寸法（Ｗ2およびＷ3）が設定される。
の基本トランジスタのゲート長は、等しく設定されてい
ることから、第１のインバータ３０の理論閾値Ｖthは、
ディメンジョンの割合すなわちｐ型およびｎ型ゲート素
子の能力比（Ｗp／Ｗn）で決まる。また、それぞれのゲ
ート素子のゲート幅は、前記したように、活性領域１７
および活性領域１９のそれぞれの縦方向寸法（Ｗ2およ
びＷ3）で規定されることから、第１のインバータ３０
に所定の理論閾値Ｖthを与えるべく、この能力比が所定
の値を示すように、前記各活性領域１７および１９のそ
れぞれの縦方向寸法（Ｗ2およびＷ3）が設定される。
【００５３】また、第２のインバータ３４については、
両ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６は、第１
の基本トランジスタのゲート長（Ｌp）を有しかつその
ゲート幅の２倍のゲート幅（２Ｗp）を有するｐ型ＭＯ
Ｓトランジスタとして機能し、両ｎ型ＭＯＳトランジス
タＴｎ５およびＴｎ６は、第２の基本トランジスタのゲ
ート長（Ｌｎ）を有しかつそのゲート幅の２倍のゲート
幅（２Ｗn）を有するｎ型ＭＯＳトランジスタとして機
能する。
両ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６は、第１
の基本トランジスタのゲート長（Ｌp）を有しかつその
ゲート幅の２倍のゲート幅（２Ｗp）を有するｐ型ＭＯ
Ｓトランジスタとして機能し、両ｎ型ＭＯＳトランジス
タＴｎ５およびＴｎ６は、第２の基本トランジスタのゲ
ート長（Ｌｎ）を有しかつそのゲート幅の２倍のゲート
幅（２Ｗn）を有するｎ型ＭＯＳトランジスタとして機
能する。
【００５４】従って、第２のインバータ３４の理論閾値
Ｖthは、前記したと同様に、活性領域１８および活性領
域２０の縦方向寸法の比で決まるが、前記したように、
活性領域１８および活性領域２０の縦方向寸法は、前記
活性領域１７および活性領域１９のそれら（Ｗ2および
Ｗ3）に等しく設定されている。このことから、第２の
インバータ３４の理論閾値Ｖthは、第１のインバータ３
０の前記理論閾値Ｖthに等しく設定されている。
Ｖthは、前記したと同様に、活性領域１８および活性領
域２０の縦方向寸法の比で決まるが、前記したように、
活性領域１８および活性領域２０の縦方向寸法は、前記
活性領域１７および活性領域１９のそれら（Ｗ2および
Ｗ3）に等しく設定されている。このことから、第２の
インバータ３４の理論閾値Ｖthは、第１のインバータ３
０の前記理論閾値Ｖthに等しく設定されている。
【００５５】本発明に係る前記増幅回路１０では、前記
したように、第１のインバータ３０および第２のインバ
ータ３４を構成する各ゲート素子であるｐ型ＭＯＳトラ
ンジスタＴｐ１〜Ｔｐ６およびｎ型ＭＯＳトランジスタ
Ｔｎ１〜Ｔｎ６は、それぞれのゲート電極２７および３
２が同一方向に形成されていることから、前記基板１１
の一方向にたとえ伸縮が生じても、各ゲート素子のゲー
ト幅もしくはゲート長に均等な変化が生じるに過ぎな
い。そのため、前記した伸縮による前記ゲート幅もしく
はゲート長の変化は、第１のインバータ３０および第２
のインバータ３４における各ｐ型およびｎ型ゲート素子
についての前記した能力比（Ｗp／Ｗn）に変化を与える
ことはなく、両インバータの前記理論閾値Ｖthが不一致
になることはない。
したように、第１のインバータ３０および第２のインバ
ータ３４を構成する各ゲート素子であるｐ型ＭＯＳトラ
ンジスタＴｐ１〜Ｔｐ６およびｎ型ＭＯＳトランジスタ
Ｔｎ１〜Ｔｎ６は、それぞれのゲート電極２７および３
２が同一方向に形成されていることから、前記基板１１
の一方向にたとえ伸縮が生じても、各ゲート素子のゲー
ト幅もしくはゲート長に均等な変化が生じるに過ぎな
い。そのため、前記した伸縮による前記ゲート幅もしく
はゲート長の変化は、第１のインバータ３０および第２
のインバータ３４における各ｐ型およびｎ型ゲート素子
についての前記した能力比（Ｗp／Ｗn）に変化を与える
ことはなく、両インバータの前記理論閾値Ｖthが不一致
になることはない。
【００５６】また、前記したとおり、例えば各活性領域
１７、１８、１９および２０のそれぞれの縦方向寸法
が、図１に示すとおり、Ｗ2およびＷ3で設計されている
とき、第１および第２の基本トランジスタの組み合わせ
で構成される第１のインバータ３０の能力比は、次式 Ｗ2×４／Ｗ3×４ …（１） で示され、同様に、第１および第２の基本トランジスタ
の組み合わせで構成される第２のインバータ３４の能力
比は、次式 Ｗ2×２／Ｗ3×２ …（２） で示される。従って、第１のインバータ３０および第２
のインバータ３４の能力比は、共に等しい値（Ｗ2／Ｗ
3）を示すことから、両インバータ３０および３４は、
共に等しい理論閾値Ｖthを示す。
１７、１８、１９および２０のそれぞれの縦方向寸法
が、図１に示すとおり、Ｗ2およびＷ3で設計されている
とき、第１および第２の基本トランジスタの組み合わせ
で構成される第１のインバータ３０の能力比は、次式 Ｗ2×４／Ｗ3×４ …（１） で示され、同様に、第１および第２の基本トランジスタ
の組み合わせで構成される第２のインバータ３４の能力
比は、次式 Ｗ2×２／Ｗ3×２ …（２） で示される。従って、第１のインバータ３０および第２
のインバータ３４の能力比は、共に等しい値（Ｗ2／Ｗ
3）を示すことから、両インバータ３０および３４は、
共に等しい理論閾値Ｖthを示す。
【００５７】また、その製造時において、各活性領域１
７、１８、１９および２０のそれぞれの縦方向寸法に例
えば０．１μｍの大きさの誤差が生じると、各基本トラ
ンジスタの組み合わせで構成される第１のインバータ３
０の能力比は、次式 （Ｗ2＋０．１）×４／（Ｗ3＋０．１）×２ …（３） で示され、また、第２のインバータ３４の能力比は、次
式 （Ｗ2＋０．１）×２／（Ｗ3＋０．１）×２ …（４） で示されることから、前記した製造誤差に拘わらず、第
１のインバータ３０および第２のインバータ３４の能力
比は、共に等しい値（Ｗ2＋０．１／Ｗ3＋０．１）を示
す。従って、両インバータ３０および３４は、前記した
製造誤差に拘わらず、共に等しい理論閾値Ｖthを示す。
７、１８、１９および２０のそれぞれの縦方向寸法に例
えば０．１μｍの大きさの誤差が生じると、各基本トラ
ンジスタの組み合わせで構成される第１のインバータ３
０の能力比は、次式 （Ｗ2＋０．１）×４／（Ｗ3＋０．１）×２ …（３） で示され、また、第２のインバータ３４の能力比は、次
式 （Ｗ2＋０．１）×２／（Ｗ3＋０．１）×２ …（４） で示されることから、前記した製造誤差に拘わらず、第
１のインバータ３０および第２のインバータ３４の能力
比は、共に等しい値（Ｗ2＋０．１／Ｗ3＋０．１）を示
す。従って、両インバータ３０および３４は、前記した
製造誤差に拘わらず、共に等しい理論閾値Ｖthを示す。
【００５８】他方、前記した基本トランジスタの組み合
わせを用いることなく、第１のインバータ３０および第
２のインバータ３４のｐ型ＭＯＳトランジスタとして、
４×Ｗ2の長さ寸法のゲート幅を有するそれぞれ単一の
ｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタと
して、２×Ｗ3の長さ寸法のゲート幅を有するそれぞれ
単一のｎ型ＭＯＳトランジスタとを用いた場合、両イン
バータ３０および３４のそれぞれの能力比は、前記した
と同様に、設計上の理論閾値は等しい値を示す。
わせを用いることなく、第１のインバータ３０および第
２のインバータ３４のｐ型ＭＯＳトランジスタとして、
４×Ｗ2の長さ寸法のゲート幅を有するそれぞれ単一の
ｐ型ＭＯＳトランジスタと、ｎ型ＭＯＳトランジスタと
して、２×Ｗ3の長さ寸法のゲート幅を有するそれぞれ
単一のｎ型ＭＯＳトランジスタとを用いた場合、両イン
バータ３０および３４のそれぞれの能力比は、前記した
と同様に、設計上の理論閾値は等しい値を示す。
【００５９】しかしながら、前記したと同様に、前記し
たと同様な各活性領域のそれぞれの縦方向寸法に、例え
ば０．１μｍの大きさの製造誤差が生じると、第１のイ
ンバータの能力比は、次式 （４×Ｗ2＋０．１）／（４×Ｗ3＋０．１） …（５） で示されるが、他方、第２のインバータの能力比は、次
式 （２×Ｗ2＋０．１）／（２×Ｗ3＋０．１） …（６） で示される。両式（５）および（６）は、異なる値を示
すことから、このことは、製造誤差により両インバータ
の理論閾値にずれが生じることを意味する。
たと同様な各活性領域のそれぞれの縦方向寸法に、例え
ば０．１μｍの大きさの製造誤差が生じると、第１のイ
ンバータの能力比は、次式 （４×Ｗ2＋０．１）／（４×Ｗ3＋０．１） …（５） で示されるが、他方、第２のインバータの能力比は、次
式 （２×Ｗ2＋０．１）／（２×Ｗ3＋０．１） …（６） で示される。両式（５）および（６）は、異なる値を示
すことから、このことは、製造誤差により両インバータ
の理論閾値にずれが生じることを意味する。
【００６０】これに対し、本発明に係る前記増幅回路１
０によれば、前記したような基本トランジスタの組み合
わせで両インバータ３０および３４を構成することによ
り、前記したとおり、それらの製造誤差に拘わらず、両
インバータ３０および３４の理論閾値Ｖthを互いに等し
い値に維持することができる。また、各インバータ３０
および３４のｐ型およびｎ型のそれぞれのゲート素子へ
の給電のために、両インバータ間で共通の電力線１４お
よび接地線２１を用いることにより、雑音の影響を相殺
することができ、ノイズによる両インバータの理論閾値
のずれを防止することができる。
０によれば、前記したような基本トランジスタの組み合
わせで両インバータ３０および３４を構成することによ
り、前記したとおり、それらの製造誤差に拘わらず、両
インバータ３０および３４の理論閾値Ｖthを互いに等し
い値に維持することができる。また、各インバータ３０
および３４のｐ型およびｎ型のそれぞれのゲート素子へ
の給電のために、両インバータ間で共通の電力線１４お
よび接地線２１を用いることにより、雑音の影響を相殺
することができ、ノイズによる両インバータの理論閾値
のずれを防止することができる。
【００６１】本発明に係る増幅回路１０は、図２の仮想
線で示すように、カップリングコンデンサ３５を経て、
クロックパルスのような微小振幅信号を入力電路２４に
入力することにより、従来の増幅回路におけると同様
に、微小振幅信号を出力電路３３の出力端３３ａから増
幅して出力させることができる。
線で示すように、カップリングコンデンサ３５を経て、
クロックパルスのような微小振幅信号を入力電路２４に
入力することにより、従来の増幅回路におけると同様
に、微小振幅信号を出力電路３３の出力端３３ａから増
幅して出力させることができる。
【００６２】すなわち、例えば、３００ｍＶの振幅を有
する（ピークトゥーボトムが３００ｍＶ）クロックパル
スが、カップリングコンデンサ３５へ供給される。この
ような３００ｍＶの振幅の信号は、インバータ３０から
出力される信号の振幅である５．０Ｖに対して非常に小
さいことから、微小振幅信号と呼ばれている。カップリ
ングコンデンサ３５は、この微小振幅信号の直流成分
（信号の振幅の中心の電位レベル）をカットする。従っ
て、入力電路２４には、振幅の中心が第１のインバータ
３０の理論閾値電圧Ｖthである前記微小振幅信号が現れ
る。
する（ピークトゥーボトムが３００ｍＶ）クロックパル
スが、カップリングコンデンサ３５へ供給される。この
ような３００ｍＶの振幅の信号は、インバータ３０から
出力される信号の振幅である５．０Ｖに対して非常に小
さいことから、微小振幅信号と呼ばれている。カップリ
ングコンデンサ３５は、この微小振幅信号の直流成分
（信号の振幅の中心の電位レベル）をカットする。従っ
て、入力電路２４には、振幅の中心が第１のインバータ
３０の理論閾値電圧Ｖthである前記微小振幅信号が現れ
る。
【００６３】ＣＭＯＳ回路で構成される第１のインバー
タ３０は、この信号成分を第１のインバータの理論閾値
電圧Ｖthと比較することにより、理論閾値電圧Ｖthを中
心として振幅が正及び負に交互に切り替わる交番信号を
出力する。第２のインバータ３４は、該インバータの理
論閾値電圧Ｖthとの比較により、第１のインバータ３０
から出力される前記交番信号を矩形パルス状に整形する
作用をなす。この第２のインバータ３４から出力される
パルスは、０Ｖ〜５．０Ｖの振幅を有する。すなわち、
３００ｍＶの振幅を有する信号が、ほぼ５．０Ｖの振幅
を有する信号に増幅される。
タ３０は、この信号成分を第１のインバータの理論閾値
電圧Ｖthと比較することにより、理論閾値電圧Ｖthを中
心として振幅が正及び負に交互に切り替わる交番信号を
出力する。第２のインバータ３４は、該インバータの理
論閾値電圧Ｖthとの比較により、第１のインバータ３０
から出力される前記交番信号を矩形パルス状に整形する
作用をなす。この第２のインバータ３４から出力される
パルスは、０Ｖ〜５．０Ｖの振幅を有する。すなわち、
３００ｍＶの振幅を有する信号が、ほぼ５．０Ｖの振幅
を有する信号に増幅される。
【００６４】前記したとおり、両インバータ３０および
３４の理論閾値の変動を防止し、両者を一致させること
ができることから、それらのずれによる整形波形のくず
れを防止して、良好な増幅作用を得ることができる。
３４の理論閾値の変動を防止し、両者を一致させること
ができることから、それらのずれによる整形波形のくず
れを防止して、良好な増幅作用を得ることができる。
【００６５】また、本発明に係る増幅回路１０は、図２
の仮想線で示すように、カップリングコンデンサ３５を
結合することに代えて、水晶振動子のような振動子３
６′を第１のインバータ３０に並列的に接続することに
より、従来よく知られた発振回路として利用することが
でき、これにより、波形に崩れあるいは変形を生じるこ
となく適正な矩形パルスを出力する発振回路を実現する
ことができる。
の仮想線で示すように、カップリングコンデンサ３５を
結合することに代えて、水晶振動子のような振動子３
６′を第１のインバータ３０に並列的に接続することに
より、従来よく知られた発振回路として利用することが
でき、これにより、波形に崩れあるいは変形を生じるこ
となく適正な矩形パルスを出力する発振回路を実現する
ことができる。
【００６６】〈具体例２〉図３は、第１のインバータ３
０がＮＯＲ論理回路で構成された例を示す。図１に示し
たと同様な機能部分には、同一の参照符号が付されてい
る。
０がＮＯＲ論理回路で構成された例を示す。図１に示し
たと同様な機能部分には、同一の参照符号が付されてい
る。
【００６７】図３に示される増幅回路１０では、ゲート
電極路２６から活性領域１７に伸びる３つのゲート電極
２７に関連して、３つの相互に並列的に接続されるｐ型
ＭＯＳトランジスタＴｐ１〜Ｔｐ３が形成されている。
さらに、ゲート電極２７と同一幅寸法を有する３つのゲ
ート電極２７′が、ｐ型ＭＯＳトランジスタＴｐ１〜Ｔ
ｐ３の各ゲート電極２７と、そのドレイン電極部２８ａ
との間で、両者から間隔をおいてこれらに平行に伸長す
る。
電極路２６から活性領域１７に伸びる３つのゲート電極
２７に関連して、３つの相互に並列的に接続されるｐ型
ＭＯＳトランジスタＴｐ１〜Ｔｐ３が形成されている。
さらに、ゲート電極２７と同一幅寸法を有する３つのゲ
ート電極２７′が、ｐ型ＭＯＳトランジスタＴｐ１〜Ｔ
ｐ３の各ゲート電極２７と、そのドレイン電極部２８ａ
との間で、両者から間隔をおいてこれらに平行に伸長す
る。
【００６８】また、ゲート電極路２６から活性領域１９
に伸びる３つのゲート電極２７に関連して、３つの相互
に並列的に接続されるｎ型ＭＯＳトランジスタＴｎ１〜
Ｔｎ３が形成されている。さらに、ゲート電極２７と同
一幅寸法を有する１つのゲート電極２７′が１つのドレ
イン電極部２８ａと１つのソース電極部２１ａとの間
で、両者から間隔をおいてこれらに平行に伸長する。
に伸びる３つのゲート電極２７に関連して、３つの相互
に並列的に接続されるｎ型ＭＯＳトランジスタＴｎ１〜
Ｔｎ３が形成されている。さらに、ゲート電極２７と同
一幅寸法を有する１つのゲート電極２７′が１つのドレ
イン電極部２８ａと１つのソース電極部２１ａとの間
で、両者から間隔をおいてこれらに平行に伸長する。
【００６９】前記活性領域１７のゲート電極２７′に関
連して、各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ３のソ
ースおよびドレインを共有することにより、それらに直
列的に接続されるｐ型ＭＯＳトランジスタＴｐ１′〜Ｔ
ｐ３′が形成される。他方、活性領域１９のゲート電極
２７′に関連して、各ｎ型ＭＯＳトランジスタＴｎ１〜
Ｔｐ３に並列的に接続されるｎ型ＭＯＳトランジスタＴ
ｎ′が形成される。
連して、各ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ３のソ
ースおよびドレインを共有することにより、それらに直
列的に接続されるｐ型ＭＯＳトランジスタＴｐ１′〜Ｔ
ｐ３′が形成される。他方、活性領域１９のゲート電極
２７′に関連して、各ｎ型ＭＯＳトランジスタＴｎ１〜
Ｔｐ３に並列的に接続されるｎ型ＭＯＳトランジスタＴ
ｎ′が形成される。
【００７０】図３に示した増幅回路１０の等価回路図で
ある図４からも明らかなように、それぞれが相互に対応
して直列的に接続されｐ型ＭＯＳトランジスタＴｐ１〜
Ｔｐ３およびｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′は、ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３および
該ｎ型ＭＯＳトランジスタに関して並列的に接続された
ｎ型ＭＯＳトランジスタＴｎ′に中間接続電路２８を経
て直列的に接続されていることから、これらｐ型ＭＯＳ
トランジスタＴｐ１〜Ｔｐ３、Ｔｐ１′〜Ｔｐ３′およ
びｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３およびＴｎ′
により、ＮＯＲ論理回路が構成される。
ある図４からも明らかなように、それぞれが相互に対応
して直列的に接続されｐ型ＭＯＳトランジスタＴｐ１〜
Ｔｐ３およびｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′は、ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３および
該ｎ型ＭＯＳトランジスタに関して並列的に接続された
ｎ型ＭＯＳトランジスタＴｎ′に中間接続電路２８を経
て直列的に接続されていることから、これらｐ型ＭＯＳ
トランジスタＴｐ１〜Ｔｐ３、Ｔｐ１′〜Ｔｐ３′およ
びｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３およびＴｎ′
により、ＮＯＲ論理回路が構成される。
【００７１】前記活性領域１９上のｎ型ＭＯＳトランジ
スタＴｎ′のためのゲート電極２７′は、前記活性領域
１７上の１つのゲート電極２７′に連続的に形成されて
おり、これらｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′およびｎ型ＭＯＳトランジスタＴｎ′のための各ゲ
ート電極２７′は、一方の電力線である電力線１４に平
行に伸長する制御線３６に接続されており、該制御線を
経て、増幅回路１０の非動作時には正電圧を有するハイ
レベル（Ｈ）信号を受け、動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
スタＴｎ′のためのゲート電極２７′は、前記活性領域
１７上の１つのゲート電極２７′に連続的に形成されて
おり、これらｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′およびｎ型ＭＯＳトランジスタＴｎ′のための各ゲ
ート電極２７′は、一方の電力線である電力線１４に平
行に伸長する制御線３６に接続されており、該制御線を
経て、増幅回路１０の非動作時には正電圧を有するハイ
レベル（Ｈ）信号を受け、動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
【００７２】ｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ３お
よびｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３では、図１
に示した例におけると同様に、例えば前記したようなカ
ップリングコンデンサ３５を経て入力電路２４に入力す
る入力信号が、ゲート電極路２６を経て、それぞれのゲ
ートに入力する。他方、ｐ型ＭＯＳトランジスタＴｐ
１′〜Ｔｐ３′およびｎ型ＭＯＳトランジスタＴｎ′の
それぞれのゲートは、前記制御線３６を経て、前記した
ように、ハイレベル信号またはローレベル信号のいずれ
かを選択的に受ける。
よびｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３では、図１
に示した例におけると同様に、例えば前記したようなカ
ップリングコンデンサ３５を経て入力電路２４に入力す
る入力信号が、ゲート電極路２６を経て、それぞれのゲ
ートに入力する。他方、ｐ型ＭＯＳトランジスタＴｐ
１′〜Ｔｐ３′およびｎ型ＭＯＳトランジスタＴｎ′の
それぞれのゲートは、前記制御線３６を経て、前記した
ように、ハイレベル信号またはローレベル信号のいずれ
かを選択的に受ける。
【００７３】活性領域１７の縦方向寸法（Ｗ2）と同一
の縦方向寸法（Ｗ2）を有する活性領域１８には、ゲー
ト電極路３１から２つのゲート電極３２が伸長し、該ゲ
ート電極に関連して、２つの相互に並列的に接続される
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６が形成され
ている。さらに、ゲート電極３２と同一幅寸法を有する
２つのゲート電極３２′が、ｐ型ＭＯＳトランジスタＴ
ｐ５およびＴｐ６の各ゲート電極３２と、その共通ドレ
イン電極３３ａとの間で、両者に間隔をおいてこれらに
平行に伸長する。
の縦方向寸法（Ｗ2）を有する活性領域１８には、ゲー
ト電極路３１から２つのゲート電極３２が伸長し、該ゲ
ート電極に関連して、２つの相互に並列的に接続される
ｐ型ＭＯＳトランジスタＴｐ５およびＴｐ６が形成され
ている。さらに、ゲート電極３２と同一幅寸法を有する
２つのゲート電極３２′が、ｐ型ＭＯＳトランジスタＴ
ｐ５およびＴｐ６の各ゲート電極３２と、その共通ドレ
イン電極３３ａとの間で、両者に間隔をおいてこれらに
平行に伸長する。
【００７４】この活性領域１８のゲート電極３２′に関
連して形成される各ｐ型ＭＯＳトランジスタＴｐ５′お
よびＴｐ６′は、ｐ型ＭＯＳトランジスタＴｐ５および
Ｔｐ６のソースおよびドレインを共有することにより、
それらに直列的に接続される。
連して形成される各ｐ型ＭＯＳトランジスタＴｐ５′お
よびＴｐ６′は、ｐ型ＭＯＳトランジスタＴｐ５および
Ｔｐ６のソースおよびドレインを共有することにより、
それらに直列的に接続される。
【００７５】ゲート電極３２′は、前記電力線１４に平
行に伸長する制御線３７に接続されており、該制御線３
７を経て、増幅回路１０の非動作時には正電圧を有する
ハイレベル（Ｈ）信号を受け、動作時に例えば零電圧を
有するローレベル（Ｌ）信号を受ける。
行に伸長する制御線３７に接続されており、該制御線３
７を経て、増幅回路１０の非動作時には正電圧を有する
ハイレベル（Ｈ）信号を受け、動作時に例えば零電圧を
有するローレベル（Ｌ）信号を受ける。
【００７６】前記活性領域１８と同一の横方向寸法（Ｌ
4）を有しかつ活性領域１９のと同一の縦方向寸法（Ｗ
3）を有する活性領域２０には、ゲート電極路３１から
伸びる２つのゲート電極３２に関連して、図１に示した
例におけると同様なｎ型ＭＯＳトランジスタＴｎ５およ
びＴｎ６が形成されている。
4）を有しかつ活性領域１９のと同一の縦方向寸法（Ｗ
3）を有する活性領域２０には、ゲート電極路３１から
伸びる２つのゲート電極３２に関連して、図１に示した
例におけると同様なｎ型ＭＯＳトランジスタＴｎ５およ
びＴｎ６が形成されている。
【００７７】従って、ｐ型ＭＯＳトランジスタＴｐ５お
よびＴｐ６と、ｎ型ＭＯＳトランジスタＴｎ５およびＴ
ｎ６は、図１に示した例におけると同様に、中間接続電
路２８を経る信号をゲート電極路３１を経てそれらのゲ
ートに受ける。他方、ｐ型ＭＯＳトランジスタＴｐ５′
およびＴｐ６′では、前記制御線３７を経て、それぞれ
のゲートに、ハイレベル信号またはローレベル信号のい
ずれかを選択的に受ける。
よびＴｐ６と、ｎ型ＭＯＳトランジスタＴｎ５およびＴ
ｎ６は、図１に示した例におけると同様に、中間接続電
路２８を経る信号をゲート電極路３１を経てそれらのゲ
ートに受ける。他方、ｐ型ＭＯＳトランジスタＴｐ５′
およびＴｐ６′では、前記制御線３７を経て、それぞれ
のゲートに、ハイレベル信号またはローレベル信号のい
ずれかを選択的に受ける。
【００７８】図４を参照するに、具体例２の前記増幅回
路１０の非動作時、各制御線３６および３７にはハイレ
ベル信号が供給されるが、増幅回路１０の動作時には、
各制御線３６および３７には、ローレベル信号が供給さ
れる。そのため、具体例２の前記増幅回路１０の動作時
では、制御線３６および３７の制御信号をそれぞれのゲ
ートに受けるｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′およびｐ型ＭＯＳトランジスタＴｐ５′およびＴｐ
６′は、導通状態におかれ、他方、ｎ型ＭＯＳトランジ
スタＴｎ′は、非導通状態におかれる。
路１０の非動作時、各制御線３６および３７にはハイレ
ベル信号が供給されるが、増幅回路１０の動作時には、
各制御線３６および３７には、ローレベル信号が供給さ
れる。そのため、具体例２の前記増幅回路１０の動作時
では、制御線３６および３７の制御信号をそれぞれのゲ
ートに受けるｐ型ＭＯＳトランジスタＴｐ１′〜Ｔｐ
３′およびｐ型ＭＯＳトランジスタＴｐ５′およびＴｐ
６′は、導通状態におかれ、他方、ｎ型ＭＯＳトランジ
スタＴｎ′は、非導通状態におかれる。
【００７９】導通状態におかれたｐ型ＭＯＳトランジス
タＴｐ１′〜Ｔｐ３′およびｐ型ＭＯＳトランジスタＴ
ｐ５′およびＴｐ６′は、それらのソースおよびドレイ
ン間を短絡させる。そのため、活性領域１７に形成され
たｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ３およびｐ型Ｍ
ＯＳトランジスタＴｐ１′〜Ｔｐ３′は、実質的に相互
に並列的に接続されたｐ型ＭＯＳトランジスタＴｐ１〜
Ｔｐ３群として機能する。また、同様に、活性領域１８
に形成されたｐ型ＭＯＳトランジスタＴｐ５およびＴｐ
６およびｐ型ＭＯＳトランジスタＴｐ５′およびＴｐ
６′は、実質的に相互に並列的に接続されたｐ型ＭＯＳ
トランジスタＴｐ５およびＴｐ６群として機能する。
タＴｐ１′〜Ｔｐ３′およびｐ型ＭＯＳトランジスタＴ
ｐ５′およびＴｐ６′は、それらのソースおよびドレイ
ン間を短絡させる。そのため、活性領域１７に形成され
たｐ型ＭＯＳトランジスタＴｐ１〜Ｔｐ３およびｐ型Ｍ
ＯＳトランジスタＴｐ１′〜Ｔｐ３′は、実質的に相互
に並列的に接続されたｐ型ＭＯＳトランジスタＴｐ１〜
Ｔｐ３群として機能する。また、同様に、活性領域１８
に形成されたｐ型ＭＯＳトランジスタＴｐ５およびＴｐ
６およびｐ型ＭＯＳトランジスタＴｐ５′およびＴｐ
６′は、実質的に相互に並列的に接続されたｐ型ＭＯＳ
トランジスタＴｐ５およびＴｐ６群として機能する。
【００８０】他方、非導通状態におかれたｎ型ＭＯＳト
ランジスタＴｎ′は、該トランジスタ自体の遮断によ
り、ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３に何らの作
用を及ぼすことはない。
ランジスタＴｎ′は、該トランジスタ自体の遮断によ
り、ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ３に何らの作
用を及ぼすことはない。
【００８１】従って、具体例２の前記増幅回路１０で
は、制御線３６および３７にローレベル信号が供給され
ることにより、ＮＯＲ論理回路３０は、実質的に、ｐ型
ＭＯＳトランジスタＴｐ１〜Ｔｐ３およびｎ型ＭＯＳト
ランジスタＴｎ１〜Ｔｎ３からなる前記したと同様なＣ
ＭＯＳ論理回路として機能し、また論理回路３４は、同
様なＣＭＯＳ論理回路として機能することから、それぞ
れが前記したと同様な第１のインバータ３０および第２
のインバータ３４として機能する。
は、制御線３６および３７にローレベル信号が供給され
ることにより、ＮＯＲ論理回路３０は、実質的に、ｐ型
ＭＯＳトランジスタＴｐ１〜Ｔｐ３およびｎ型ＭＯＳト
ランジスタＴｎ１〜Ｔｎ３からなる前記したと同様なＣ
ＭＯＳ論理回路として機能し、また論理回路３４は、同
様なＣＭＯＳ論理回路として機能することから、それぞ
れが前記したと同様な第１のインバータ３０および第２
のインバータ３４として機能する。
【００８２】前記増幅回路１０の非動作時では、制御線
３６および３７の信号がハイレベル信号に切り替えられ
る。そのため、前記増幅回路１０の非動作時では、両論
理回路３０および３４の各ｐ型ＭＯＳトランジスタＴｐ
１′〜Ｔｐ６′が遮断状態におかれることから、それぞ
れの論理回路３０および３４のスタンバイ電流をほぼ零
の値に保持することができる。
３６および３７の信号がハイレベル信号に切り替えられ
る。そのため、前記増幅回路１０の非動作時では、両論
理回路３０および３４の各ｐ型ＭＯＳトランジスタＴｐ
１′〜Ｔｐ６′が遮断状態におかれることから、それぞ
れの論理回路３０および３４のスタンバイ電流をほぼ零
の値に保持することができる。
【００８３】第１のインバータ３０および第２のインバ
ータ３４として機能する前記ｐ型ＭＯＳトランジスタＴ
ｐ１〜Ｔｐ６および前記ｎ型ＭＯＳトランジスタＴｎ１
〜Ｔｎ６を含む全ての前記ｐ型ＭＯＳトランジスタＴｐ
１〜Ｔｐ６およびＴｐ１′〜Ｔｐ６′および全ての前記
ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ６およびＴｎ１′
〜Ｔｎ６′は、具体例１におけると同様に、それぞれの
ゲートを同一方向に整列させて形成されており、また前
記したと同様な第１および第２の基本トランジスタに基
づいて形成されている。
ータ３４として機能する前記ｐ型ＭＯＳトランジスタＴ
ｐ１〜Ｔｐ６および前記ｎ型ＭＯＳトランジスタＴｎ１
〜Ｔｎ６を含む全ての前記ｐ型ＭＯＳトランジスタＴｐ
１〜Ｔｐ６およびＴｐ１′〜Ｔｐ６′および全ての前記
ｎ型ＭＯＳトランジスタＴｎ１〜Ｔｎ６およびＴｎ１′
〜Ｔｎ６′は、具体例１におけると同様に、それぞれの
ゲートを同一方向に整列させて形成されており、また前
記したと同様な第１および第２の基本トランジスタに基
づいて形成されている。
【００８４】従って、具体例２の増幅回路１０によれ
ば、具体例１におけると同様に、両インバータ３０およ
び３４の理論閾値の変動を防止し、両者を一致させるこ
とができることから、それらのずれによる整形波形のく
ずれを防止して、良好な増幅作用を得ることができるこ
とに加えて、前記制御線３６および３７の信号の制御に
より、スタンバイ電流の削減を図ることが可能となる。
ば、具体例１におけると同様に、両インバータ３０およ
び３４の理論閾値の変動を防止し、両者を一致させるこ
とができることから、それらのずれによる整形波形のく
ずれを防止して、良好な増幅作用を得ることができるこ
とに加えて、前記制御線３６および３７の信号の制御に
より、スタンバイ電流の削減を図ることが可能となる。
【００８５】〈具体例３〉図５は、第１のインバータが
ＮＡＮＤ論理回路で構成された例を示す。図１に示した
と同様な機能部分には、同一の参照符号が付されてい
る。
ＮＡＮＤ論理回路で構成された例を示す。図１に示した
と同様な機能部分には、同一の参照符号が付されてい
る。
【００８６】図５に示される増幅回路１０では、縦方向
寸法Ｗ2を有する活性領域１７にゲート電極路２６から
伸びる５つのゲート電極２７に関連して、５つの相互に
並列的に接続されるｐ型ＭＯＳトランジスタＴｐ０〜Ｔ
ｐ４が形成されている。さらに、活性領域１７の一端に
は、縦方向寸法Ｗ2よりも小さな縦方向寸法Ｗ3を有する
伸長部分１７ａが連続的に形成されており、この伸長部
分１７ａには、中間接続電路２８から活性領域１７に伸
長する１つのドレイン電極部２８ａと電力線１４から前
記伸長部分１７ａに伸長する１つのソース電極部１４ａ
との間で、前記ゲート電極２７と同一幅寸法を有するゲ
ート電極２７′が両電極２８ａおよび１４ａから間隔を
おいてこれらに平行に伸長する。
寸法Ｗ2を有する活性領域１７にゲート電極路２６から
伸びる５つのゲート電極２７に関連して、５つの相互に
並列的に接続されるｐ型ＭＯＳトランジスタＴｐ０〜Ｔ
ｐ４が形成されている。さらに、活性領域１７の一端に
は、縦方向寸法Ｗ2よりも小さな縦方向寸法Ｗ3を有する
伸長部分１７ａが連続的に形成されており、この伸長部
分１７ａには、中間接続電路２８から活性領域１７に伸
長する１つのドレイン電極部２８ａと電力線１４から前
記伸長部分１７ａに伸長する１つのソース電極部１４ａ
との間で、前記ゲート電極２７と同一幅寸法を有するゲ
ート電極２７′が両電極２８ａおよび１４ａから間隔を
おいてこれらに平行に伸長する。
【００８７】また、前記伸長部分１７ａの縦方向寸法Ｗ
3に等しい縦方向寸法Ｗ3を有する活性領域１９にゲート
電極路２６から伸びる５つのゲート電極２７に関連し
て、５つの相互に並列的に接続されるｎ型ＭＯＳトラン
ジスタＴｎ０〜Ｔｎ５が形成されている。さらに、ゲー
ト電極２７と同一幅寸法を有する５つのゲート電極２
７′が、ｎ型ＭＯＳトランジスタＴｎ０〜Ｔｎ５の各ゲ
ート電極２７と、そのドレイン電極部２８ａとの間で、
両者から間隔をおいてこれらに平行に伸長する。
3に等しい縦方向寸法Ｗ3を有する活性領域１９にゲート
電極路２６から伸びる５つのゲート電極２７に関連し
て、５つの相互に並列的に接続されるｎ型ＭＯＳトラン
ジスタＴｎ０〜Ｔｎ５が形成されている。さらに、ゲー
ト電極２７と同一幅寸法を有する５つのゲート電極２
７′が、ｎ型ＭＯＳトランジスタＴｎ０〜Ｔｎ５の各ゲ
ート電極２７と、そのドレイン電極部２８ａとの間で、
両者から間隔をおいてこれらに平行に伸長する。
【００８８】前記活性領域１９のゲート電極２７′に関
連して、各ｎ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４のソ
ースおよびドレインを共有することにより、それらに直
列的に接続されるｎ型ＭＯＳトランジスタＴｐ０′〜Ｔ
ｐ４′が形成される。他方、活性領域１７のゲート電極
２７′に関連して、各ｐ型ＭＯＳトランジスタＴｎ０〜
Ｔｐ４に並列的に接続されるｐ型ＭＯＳトランジスタＴ
ｐ′が形成される。
連して、各ｎ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４のソ
ースおよびドレインを共有することにより、それらに直
列的に接続されるｎ型ＭＯＳトランジスタＴｐ０′〜Ｔ
ｐ４′が形成される。他方、活性領域１７のゲート電極
２７′に関連して、各ｐ型ＭＯＳトランジスタＴｎ０〜
Ｔｐ４に並列的に接続されるｐ型ＭＯＳトランジスタＴ
ｐ′が形成される。
【００８９】図５に示した増幅回路１０の等価回路図で
ある図６からも明らかなように、それぞれが相互に対応
して直列的に接続されたｎ型ＭＯＳトランジスタＴｎ０
〜Ｔｎ４およびｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ
４′は、ｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４および
該ｐ型ＭＯＳトランジスタに関して並列的に接続された
ｐ型ＭＯＳトランジスタＴｐ′に、中間接続電路２８を
経て直列的に接続されていることから、これらｎ型ＭＯ
ＳトランジスタＴｎ０〜Ｔｎ４、Ｔｎ０′〜Ｔｎ４′お
よびｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびＴ
ｐ′により、ＮＡＮＤ論理回路が構成される。
ある図６からも明らかなように、それぞれが相互に対応
して直列的に接続されたｎ型ＭＯＳトランジスタＴｎ０
〜Ｔｎ４およびｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ
４′は、ｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４および
該ｐ型ＭＯＳトランジスタに関して並列的に接続された
ｐ型ＭＯＳトランジスタＴｐ′に、中間接続電路２８を
経て直列的に接続されていることから、これらｎ型ＭＯ
ＳトランジスタＴｎ０〜Ｔｎ４、Ｔｎ０′〜Ｔｎ４′お
よびｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびＴ
ｐ′により、ＮＡＮＤ論理回路が構成される。
【００９０】前記活性領域１７上のｐ型ＭＯＳトランジ
スタＴｐ′のためのゲート電極２７′は、前記活性領域
１９上の１つのゲート電極２７′に連続的に形成されて
おり、これらｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ
４′およびｐ型ＭＯＳトランジスタＴｐ′のための各ゲ
ート電極２７′は、他方の電力線である接地線２１に平
行に伸長する制御線３６に接続されており、該制御線を
経て、増幅回路１０の動作時には正電圧を有するハイレ
ベル（Ｈ）信号を受け、非動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
スタＴｐ′のためのゲート電極２７′は、前記活性領域
１９上の１つのゲート電極２７′に連続的に形成されて
おり、これらｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ
４′およびｐ型ＭＯＳトランジスタＴｐ′のための各ゲ
ート電極２７′は、他方の電力線である接地線２１に平
行に伸長する制御線３６に接続されており、該制御線を
経て、増幅回路１０の動作時には正電圧を有するハイレ
ベル（Ｈ）信号を受け、非動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
【００９１】ｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４お
よびｎ型ＭＯＳトランジスタＴｎ０〜Ｔｎ４では、図１
に示した例におけると同様に、例えば前記したようなカ
ップリングコンデンサ３５を経て入力電路２４に入力す
る入力信号が、ゲート電極路２６を経て、それぞれのゲ
ートに入力する。他方、ｐ型ＭＯＳトランジスタＴｐ′
およびｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ４′で
は、前記制御線３６を経て、それぞれのゲートに、ハイ
レベル信号またはローレベル信号のいずれかを選択的に
受ける。
よびｎ型ＭＯＳトランジスタＴｎ０〜Ｔｎ４では、図１
に示した例におけると同様に、例えば前記したようなカ
ップリングコンデンサ３５を経て入力電路２４に入力す
る入力信号が、ゲート電極路２６を経て、それぞれのゲ
ートに入力する。他方、ｐ型ＭＯＳトランジスタＴｐ′
およびｎ型ＭＯＳトランジスタＴｎ０′〜Ｔｎ４′で
は、前記制御線３６を経て、それぞれのゲートに、ハイ
レベル信号またはローレベル信号のいずれかを選択的に
受ける。
【００９２】活性領域１７の縦方向寸法（Ｗ2）と同一
の縦方向寸法（Ｗ2）を有する活性領域１８には、ゲー
ト電極路３１から伸びる２つのゲート電極３２に関連し
て、図１に示した例におけると同様なｐ型ＭＯＳトラン
ジスタＴｐ５およびＴｐ６が形成されている。
の縦方向寸法（Ｗ2）を有する活性領域１８には、ゲー
ト電極路３１から伸びる２つのゲート電極３２に関連し
て、図１に示した例におけると同様なｐ型ＭＯＳトラン
ジスタＴｐ５およびＴｐ６が形成されている。
【００９３】また、前記活性領域１９の縦方向寸法（Ｗ
3）と同一の縦方向寸法（Ｗ3）を有する前記活性領域２
０には、ゲート電極路３１から２つのゲート電極３２が
伸長し、該ゲート電極に関連して、２つのｎ型ＭＯＳト
ランジスタＴｎ５およびＴｎ６が形成されている。
3）と同一の縦方向寸法（Ｗ3）を有する前記活性領域２
０には、ゲート電極路３１から２つのゲート電極３２が
伸長し、該ゲート電極に関連して、２つのｎ型ＭＯＳト
ランジスタＴｎ５およびＴｎ６が形成されている。
【００９４】さらに、ゲート電極３２と同一幅寸法を有
する２つのゲート電極３２′が、ｎ型ＭＯＳトランジス
タＴｎ５およびＴｎ６の各ゲート電極３２と、その共通
ドレイン電極部３３ａとの間で、両者に間隔をおいてこ
れらに平行に伸長する。
する２つのゲート電極３２′が、ｎ型ＭＯＳトランジス
タＴｎ５およびＴｎ６の各ゲート電極３２と、その共通
ドレイン電極部３３ａとの間で、両者に間隔をおいてこ
れらに平行に伸長する。
【００９５】この活性領域２０のゲート電極３２′に関
連して形成される各ｎ型ＭＯＳトランジスタＴｎ５′お
よびＴｎ６′は、ｎ型ＭＯＳトランジスタＴｎ５および
Ｔｎ６のソースおよびドレインを共有することにより、
それらに直列的に接続される。
連して形成される各ｎ型ＭＯＳトランジスタＴｎ５′お
よびＴｎ６′は、ｎ型ＭＯＳトランジスタＴｎ５および
Ｔｎ６のソースおよびドレインを共有することにより、
それらに直列的に接続される。
【００９６】ゲート電極３２′は、前記電力線１４に平
行に伸長する制御線３７に接続されており、該制御線を
経て、増幅回路１０の動作時には正電圧を有するハイレ
ベル（Ｈ）信号を受け、非動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
行に伸長する制御線３７に接続されており、該制御線を
経て、増幅回路１０の動作時には正電圧を有するハイレ
ベル（Ｈ）信号を受け、非動作時に例えば零電圧を有す
るローレベル（Ｌ）信号を受ける。
【００９７】図６を参照するに、具体例３の前記増幅回
路１０の動作時、各制御線３６および３７にはハイレベ
ル信号が供給されるが、増幅回路１０の非動作時には、
各制御線３６および３７には、ローレベル信号が供給さ
れる。そのため、増幅回路１０の動作時では、制御線３
６および３７の制御信号をそれぞれのゲートに受けるｎ
型ＭＯＳトランジスタＴｎ０′〜Ｔｎ４′およびｎ型Ｍ
ＯＳトランジスタＴｎ５′およびＴｎ６′は、導通状態
におかれ、他方、ｐ型ＭＯＳトランジスタＴｐ′は、非
導通状態におかれる。
路１０の動作時、各制御線３６および３７にはハイレベ
ル信号が供給されるが、増幅回路１０の非動作時には、
各制御線３６および３７には、ローレベル信号が供給さ
れる。そのため、増幅回路１０の動作時では、制御線３
６および３７の制御信号をそれぞれのゲートに受けるｎ
型ＭＯＳトランジスタＴｎ０′〜Ｔｎ４′およびｎ型Ｍ
ＯＳトランジスタＴｎ５′およびＴｎ６′は、導通状態
におかれ、他方、ｐ型ＭＯＳトランジスタＴｐ′は、非
導通状態におかれる。
【００９８】導通状態におかれたｎ型ＭＯＳトランジス
タＴｎ０′〜Ｔｎ４′およびｎ型ＭＯＳトランジスタＴ
ｎ５′およびＴｎ６′は、それらのソースおよびドレイ
ン間を短絡させる。そのため、活性領域１９に形成され
たｎ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびｎ型Ｍ
ＯＳトランジスタＴｎ０′〜Ｔｎ４′は、実質的に相互
に並列的に接続されたｎ型ＭＯＳトランジスタＴｎ０〜
Ｔｎ４群として機能する。また、同様に、活性領域２０
に形成されたｎ型ＭＯＳトランジスタＴｎ５およびＴｎ
６およびｎ型ＭＯＳトランジスタＴｎ５′およびＴｎ
６′は、実質的に相互に並列的に接続されたｎ型ＭＯＳ
トランジスタＴｎ５およびＴｎ６群として機能する。
タＴｎ０′〜Ｔｎ４′およびｎ型ＭＯＳトランジスタＴ
ｎ５′およびＴｎ６′は、それらのソースおよびドレイ
ン間を短絡させる。そのため、活性領域１９に形成され
たｎ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびｎ型Ｍ
ＯＳトランジスタＴｎ０′〜Ｔｎ４′は、実質的に相互
に並列的に接続されたｎ型ＭＯＳトランジスタＴｎ０〜
Ｔｎ４群として機能する。また、同様に、活性領域２０
に形成されたｎ型ＭＯＳトランジスタＴｎ５およびＴｎ
６およびｎ型ＭＯＳトランジスタＴｎ５′およびＴｎ
６′は、実質的に相互に並列的に接続されたｎ型ＭＯＳ
トランジスタＴｎ５およびＴｎ６群として機能する。
【００９９】他方、非導通状態におかれたｐ型ＭＯＳト
ランジスタＴｐ′は、該トランジスタ自体の遮断によ
り、ｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４に何らの作
用を及ぼすことはない。
ランジスタＴｐ′は、該トランジスタ自体の遮断によ
り、ｐ型ＭＯＳトランジスタＴｐ０〜Ｔｐ４に何らの作
用を及ぼすことはない。
【０１００】従って、具体例３の前記増幅回路１０で
は、制御線３６および３７にハイレベル信号が供給され
ることにより、ＮＡＮＤ論理回路３０は、実質的に、ｐ
型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびｎ型ＭＯＳ
トランジスタＴｎ０〜Ｔｎ４からなる前記したと同様な
ＣＭＯＳ論理回路として機能し、また論理回路３４は、
同様なＣＭＯＳ論理回路として機能することから、それ
ぞれが前記したと同様な第１のインバータ３０および第
２のインバータ３４として機能する。
は、制御線３６および３７にハイレベル信号が供給され
ることにより、ＮＡＮＤ論理回路３０は、実質的に、ｐ
型ＭＯＳトランジスタＴｐ０〜Ｔｐ４およびｎ型ＭＯＳ
トランジスタＴｎ０〜Ｔｎ４からなる前記したと同様な
ＣＭＯＳ論理回路として機能し、また論理回路３４は、
同様なＣＭＯＳ論理回路として機能することから、それ
ぞれが前記したと同様な第１のインバータ３０および第
２のインバータ３４として機能する。
【０１０１】前記増幅回路１０の非動作時では、制御線
３６および３７の信号がローレベル信号に切り替えられ
る。そのため、前記増幅回路１０の非動作時では、両論
理回路３０および３４の各ｐ型ＭＯＳトランジスタＴｎ
０′〜Ｔｎ６′が遮断状態におかれることから、それぞ
れの論理回路３０および３４のスタンバイ電流をほぼ零
の値に保持することができる。
３６および３７の信号がローレベル信号に切り替えられ
る。そのため、前記増幅回路１０の非動作時では、両論
理回路３０および３４の各ｐ型ＭＯＳトランジスタＴｎ
０′〜Ｔｎ６′が遮断状態におかれることから、それぞ
れの論理回路３０および３４のスタンバイ電流をほぼ零
の値に保持することができる。
【０１０２】従って、具体例３の増幅回路１０によれ
ば、具体例２におけると同様に、両インバータ３０およ
び３４の理論閾値の変動を防止し、両者を一致させるこ
とができることから、それらのずれによる整形波形のく
ずれを防止して、良好な増幅作用を得ることができるこ
とに加えて、前記制御線３６および３７の信号の制御に
より、スタンバイ電流の削減を図ることが可能となる。
ば、具体例２におけると同様に、両インバータ３０およ
び３４の理論閾値の変動を防止し、両者を一致させるこ
とができることから、それらのずれによる整形波形のく
ずれを防止して、良好な増幅作用を得ることができるこ
とに加えて、前記制御線３６および３７の信号の制御に
より、スタンバイ電流の削減を図ることが可能となる。
【０１０３】具体例２および３に示した増幅回路１０に
ついては、具体例１に示したと同様に、振動子を接続す
ることにより、発振回路を構成することができる。ま
た、本発明に係る前記増幅回路は、前記したクロックパ
ルス信号の他、種々の微小振幅信号の増幅に用いること
ができる。さらに、本発明は、前記した回路図に示され
た各インバータを構成する論理回路に、種々の変更を施
すことができる。
ついては、具体例１に示したと同様に、振動子を接続す
ることにより、発振回路を構成することができる。ま
た、本発明に係る前記増幅回路は、前記したクロックパ
ルス信号の他、種々の微小振幅信号の増幅に用いること
ができる。さらに、本発明は、前記した回路図に示され
た各インバータを構成する論理回路に、種々の変更を施
すことができる。
【０１０４】
【発明の効果】本発明によれば、前記したように、第１
のインバータと、該インバータの出力波形を整形するた
めの第２のインバータを構成すべく、各ゲート素子のゲ
ートが相互に同一のゲート長を有するようかつ相互に同
一方向に配置されるよう半導体基板上に形成されてい
る。従って、前記半導体基板に従来のような反りあるい
は熱膨張等による変形が生じても、前記両インバータの
ゲート幅もしくはゲート長にそれぞれほぼ同一量の変化
が生じるに過ぎない。よって、前記第１のインバータを
構成するゲート素子のディメンジョン比（Ｗp1／Ｌp1：
Ｗn1／Ｌn1）と、前記第２のインバータを構成するゲー
ト素子のディメンジョン比（Ｗp2／Ｌp2：Ｗn2／Ｌn2）
との関係が、従来のように大きく変化することを防止す
ることができ、これにより、前記したディメンジョン比
のずれに起因する電気的特性の低下及び電源ノイズに対
する耐性の低下を招くことのない増幅回路または発振回
路を提供することができる。
のインバータと、該インバータの出力波形を整形するた
めの第２のインバータを構成すべく、各ゲート素子のゲ
ートが相互に同一のゲート長を有するようかつ相互に同
一方向に配置されるよう半導体基板上に形成されてい
る。従って、前記半導体基板に従来のような反りあるい
は熱膨張等による変形が生じても、前記両インバータの
ゲート幅もしくはゲート長にそれぞれほぼ同一量の変化
が生じるに過ぎない。よって、前記第１のインバータを
構成するゲート素子のディメンジョン比（Ｗp1／Ｌp1：
Ｗn1／Ｌn1）と、前記第２のインバータを構成するゲー
ト素子のディメンジョン比（Ｗp2／Ｌp2：Ｗn2／Ｌn2）
との関係が、従来のように大きく変化することを防止す
ることができ、これにより、前記したディメンジョン比
のずれに起因する電気的特性の低下及び電源ノイズに対
する耐性の低下を招くことのない増幅回路または発振回
路を提供することができる。
【０１０５】また、本発明によれば、前記したように、
前記各インバータを構成するそれぞれのＰ型ゲート素子
およびＮ型ゲート素子が前記両インバータ間でそれぞれ
同一基本トランジスタ寸法に基づいて形成されている。
従って、製造誤差の有無に拘わらず、上記ディメンジョ
ン比をほぼ所定値に保持させることができる。よって、
両インバータにほぼ同一の理論閾値電圧Ｖthを与えるこ
とができ、これにより、前記した製造誤差に基づくディ
メンジョン比のずれに起因する電気的特性の低下および
電源ノイズに対する耐性の低下を招くことのない増幅回
路または発振回路を提供することができる。
前記各インバータを構成するそれぞれのＰ型ゲート素子
およびＮ型ゲート素子が前記両インバータ間でそれぞれ
同一基本トランジスタ寸法に基づいて形成されている。
従って、製造誤差の有無に拘わらず、上記ディメンジョ
ン比をほぼ所定値に保持させることができる。よって、
両インバータにほぼ同一の理論閾値電圧Ｖthを与えるこ
とができ、これにより、前記した製造誤差に基づくディ
メンジョン比のずれに起因する電気的特性の低下および
電源ノイズに対する耐性の低下を招くことのない増幅回
路または発振回路を提供することができる。
【図１】本発明に係る増幅回路の具体例１の回路パター
ンを示す平面図である。
ンを示す平面図である。
【図２】図１に示した具体例１の回路パターンの等価回
路図である。
路図である。
【図３】本発明に係る増幅回路の具体例２の回路パター
ン配線構造を示す平面図である。
ン配線構造を示す平面図である。
【図４】図３に示した具体例２の回路パターンの等価回
路図である。
路図である。
【図５】本発明に係る増幅回路の具体例３を示す回路パ
ターンの平面図である。
ターンの平面図である。
【図６】図５に示した具体例３の回路パターンの等価回
路図である。
路図である。
１０ 増幅回路
１１ 半導体基板
１４および２１ 電力線
３０ 第１のインバータ
３４ 第２のインバータ
Ｔｎ０〜Ｔｎ６、Ｔｐ０〜Ｔｐ６、Ｔｎ０′〜Ｔｎ
６′、Ｔｐ１′〜Ｔｐ６′、Ｔｎ′、Ｔｐ′ ゲート素
子
６′、Ｔｐ１′〜Ｔｐ６′、Ｔｎ′、Ｔｐ′ ゲート素
子
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J079 AA04 AA05 BA01 BA47 FA05
FA14 FA21 FB03 GA05 GA06
GA09 GB02 KA01
5J090 AA01 CA15 CA46 DN02 FA16
FN04 FN10 HA00 HA10 HA16
HA17 HA25 HA29 KA04 KA33
MA11 MN01 QA04 SA00
Claims (16)
- 【請求項１】 帰還抵抗が接続される入力端子及び出力
端子を有する第１のインバータと、前記インバータの出
力波形を整形するための第２のインバータとを含む増幅
回路であって、前記両インバータは、半導体基板上のそ
れぞれの活性領域に形成された複数のゲート素子を備
え、該ゲート素子のゲートは、相互に同一のゲート長を
有しかつ相互に同一方向に形成され、前記第１のインバ
ータの前記ゲート素子のための活性領域におけるゲート
素子のゲート幅を規定する寸法と、前記第２のインバー
タの前記ゲート素子のための活性領域におけるゲート素
子のゲート幅を規定する寸法とが等しいことを特徴とす
る増幅回路。 - 【請求項２】 前記両インバータは、それぞれＰ型ゲー
ト素子およびＮ型ゲート素子の組み合わせで構成され、
前記両インバータの前記各Ｐ型ゲート素子およびＮ型ゲ
ート素子がそれぞれの基本トランジスタ寸法に基づいて
形成されている請求項１記載の増幅回路。 - 【請求項３】 前記半導体基板上の前記各インバータの
前記Ｐ型ゲート素子のための活性領域およびＮ型ゲート
素子のための活性領域における各ゲート素子のゲート幅
を規定するそれぞれの寸法は、前記両インバータ間で、
相互に等しく形成されている請求項２記載の増幅回路。 - 【請求項４】 前記両インバータにおける前記Ｐ型ゲー
ト素子のゲート幅に対するＮ型ゲート素子のゲート幅比
がほぼ同一の値を示し、これにより前記両インバータ
は、相互に同一の理論閾値を有する請求項３記載の増幅
回路。 - 【請求項５】 前記各インバータのＰ型ゲート素子およ
びＮ型ゲート素子は、それぞれの前記基本トランジスタ
寸法で形成された複数のゲート素子の集合体で形成さ
れ、前記ゲート素子のためのゲートが前記各活性領域
で、並列的に整列して形成されている請求項２記載の増
幅回路。 - 【請求項６】 少なくとも前記第１のインバータは、Ｃ
ＭＯＳ回路、ＮＡＮＤ論理回路またはＮＯＲ論理回路の
いずれか１つの回路で構成されている請求項１記載の増
幅回路。 - 【請求項７】 前記両インバータは、同一の電力線を経
て給電を受ける請求項１記載の増幅回路。 - 【請求項８】 前記増幅回路は、結合コンデンサを経て
入力するクロック信号を増幅するクロック信号増幅回路
である請求項１記載の増幅回路。 - 【請求項９】 前記第１のインバータには、振動子が並
列的に接続され、該振動子と共同して発振回路を構成す
る請求項１記載の増幅回路。 - 【請求項１０】 帰還抵抗及び振動子が接続される入力
端子及び出力端子を有する第１のインバータと、前記イ
ンバータの出力波形を整形するための第２のインバータ
とを含む発振回路であって、前記両インバータは、半導
体基板上のそれぞれの活性領域に形成された複数のゲー
ト素子を備え、該ゲート素子のゲートは、相互に同一の
ゲート長を有しかつ相互に同一方向に形成され、前記第
１のインバータの前記ゲート素子のための活性領域にお
けるゲート素子のゲート幅を規定する寸法と、前記第２
のインバータの前記ゲート素子のための活性領域におけ
るゲート素子のゲート幅を規定する寸法とが等しいこと
を特徴とする発振回路。 - 【請求項１１】 前記両インバータは、それぞれＰ型ゲ
ート素子およびＮ型ゲート素子の組み合わせで構成さ
れ、前記両インバータの前記各Ｐ型ゲート素子およびＮ
型ゲート素子がそれぞれの基本トランジスタ寸法に基づ
いて形成されている請求項１０記載の発振回路。 - 【請求項１２】 前記半導体基板上の前記各インバータ
の前記Ｐ型ゲート素子のための活性領域およびＮ型ゲー
ト素子のための活性領域における各ゲート素子のゲート
幅を規定するそれぞれの寸法は、前記両インバータ間
で、相互に等しく形成されている請求項１１記載の発振
回路。 - 【請求項１３】 前記両インバータにおけるＰ型ゲート
素子のゲート幅に対するＮ型ゲート素子のゲート幅の比
がほぼ同一の値を示し、これにより前記両インバータ
は、相互に同一の理論閾値を有する請求項１２記載の発
振回路。 - 【請求項１４】 前記各インバータの前記Ｐ型ゲート素
子およびＮ型ゲート素子は、それぞれの前記基本トラン
ジスタ寸法で形成された複数のゲート素子の集合体で形
成され、前記ゲート素子のためのゲートが前記各活性領
域で、並列的に整列して形成されている請求項１１記載
の発振回路。 - 【請求項１５】 少なくとも前記第１のインバータは、
ＣＭＯＳ回路、ＮＡＮＤ論理回路またはＮＯＲ論理回路
のいずれか１つの回路で構成されている請求項１０記載
の発振回路。 - 【請求項１６】 前記両インバータは、同一の電力線を
経て給電を受ける請求項１０記載の発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184774A JP3383652B2 (ja) | 2001-06-19 | 2001-06-19 | 増幅回路および発振回路 |
| US10/173,925 US7106139B2 (en) | 2001-06-19 | 2002-06-19 | Amplification circuit and oscillation circuit including inverter circuits having a same threshold voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184774A JP3383652B2 (ja) | 2001-06-19 | 2001-06-19 | 増幅回路および発振回路 |
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| Publication Number | Publication Date |
|---|---|
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- 2001-06-19 JP JP2001184774A patent/JP3383652B2/ja not_active Expired - Fee Related
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- 2002-06-19 US US10/173,925 patent/US7106139B2/en not_active Expired - Lifetime
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