KR101931415B1 - 표준 셀에 대한 meol(middle-end-of-line) 스트랩 - Google Patents

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치량 첸
찰스 츄옌 영
지안팅 징
캄토우 시오
웨이청 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

활성 영역과, 제1 전도성 라인과, 전도성 비아와, 전도성 비아를 통해 전도성 라인에 결합된 제1 전도성 금속 세그먼트와, 활성 영역 위에 배치되는 제2 전도성 금속 세그먼트와, 제1 전도성 금속 세그먼트와 제2 전도성 금속 세그먼트를 결합시키도록 구성된 로컬 전도성 세그먼트를 포함하는 반도체 구조물이 개시된다.

Description

표준 셀에 대한 MEOL(MIDDLE-END-OF-LINE) 스트랩{MIDDLE-END-OF-LINE STRAP FOR STANDARD CELL}
집적 회로(IC)의 반도체 제조는, 예컨대 FEOL(front-end-of-line), MEOL(middle-end-of-line), 및 BEOL(back-end-of-line) 공정을 포함한다. 전통적으로, FEOL 공정 중에, 반도체 구조가 반도체 웨이퍼 상에 형성된다. 그런 다음, 반도체 구조는 MEOL 공정 중에 국부적으로 상호접속되어 집적 회로를 형성한다. 이러한 배경 기술은 미국 특허공보 US 6,404,023 B1에 개시된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피쳐를 실척으로 도시하지는 않는다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 일부 실시형태에 따른 반도체 구조의 개략 레이아웃의 평면도이다.
도 2는 본 개시내용의 일부 실시형태에 따른, 도 1의 2-2 선을 따라 취해진 단면도이다.
도 3은 본 개시내용의 일부 실시형태에 따른, 도 1의 3-3 선을 따라 취해진 단면도이다.
도 4는 본 개시내용의 일부 실시형태에 따른, 도 1의 반도체 구조의 일부의 투시도이다.
도 5는 본 개시내용의 일부 실시형태에 따른 반도체 구조의 개략 레이아웃의 평면도이다.
도 6은 본 개시내용의 일부 실시형태에 따른, 도 5의 반도체 구조의 일부의 투시도이다.
도 7은 본 개시내용의 일부 실시형태에 따른 반도체 구조의 개략 레이아웃의 평면도이다.
도 8은 본 개시내용의 일부 실시형태에 따른, 도 7의 8-8 선을 따라 취해진 단면도이다.
도 9는 본 개시내용의 일부 실시형태에 따른, 도 7의 9-9 선을 따라 취해진 단면도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
본 명세서에서 일반적으로 사용되는 용어는 각 용어가 사용되는 특정 문맥 및 기술 분야에서의 통상의 의미를 갖는다. 본 명세서에서 논의되는 임의의 용어의 예를 포함한, 본 명세서의 예의 이용은 예시적인 것일 뿐이며, 개시내용 및 임의의 예시된 용어의 범주 및 의미를 한정하지 않는다. 마찬가지로, 본 개시내용은 본 명세서에 주어진 다양한 실시형태에 한정되지 않는다.
다양한 요소를 기술하기 위해 본 명세서에서 용어 "제1", "제2" 등이 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안 된다. 이들 용어는 요소들을 구별하기 위해 사용된다. 예를 들어, 실시형태의 범주에서 벗어나는 일 없이, 제1 요소가 제2 요소로 칭해질 수도 있고, 마찬가지로 제2 요소가 제1 요소로 칭해질 수도 있다. 본 명세서에서 사용되는 용어인 "및/또는(and/or)"은 관련 나열 항목 중 하나 이상의 항목의 임의의 조합 및 모든 조합을 포함한다.
집적 회로(IC)의 반도체 제조는, 예컨대 FEOL(front-end-of-line), MEOL(middle-end-of-line), 및 BEOL(back-end-of-line) 공정을 포함한다. FEOL 공정은, 예컨대 웨이퍼 준비, 절연화, 웰 형성, 게이트 패터닝, 스페이서, 연장 및 소스/드레인 주입, 실리사이드 형성, 및 듀얼 스트레스 라이너 형성을 포함한다. MEOL 공정은 예컨대 게이트 컨택 형성을 포함한다. BEOL 공정은, 예컨대 FEOL 및 MEOL 공정 중에 형성된 반도체 구조를 상호접속시키는 일련의 웨이퍼 처리 단계를 포함한다. 본 개시내용의 이어지는 실시형태에서의 반도체 구조의 레이아웃의 몇몇 부분들은 예컨대 MEOL 공정과 연관되고/되거나 그 공정에서 형성된다. 이어지는 실시형태에서의 다양한 공정과 연관되고/되거나 그 공정에서 형성된 반도체 구조의 레이아웃은 본 개시내용의 고려 범위 내에 있다.
도 1은 본 개시내용의 일부 실시형태에 따른 반도체 구조(100)의 개략 레이아웃의 평면도이다. 일부 실시형태에 있어서, 반도체 구조(100)는 표준 셀(standard cell)을 대표한다. 표준 셀은 일부 실시형태에 있어서 데이터베이스의 형태로 된 회로 라이브러리에 저장 및 전개되는 사전 설계된 셀을 지칭한다. 또한, 표준 셀은 일부 실시형태에 있어서, 예컨대 하드 드라이브를 비롯한 유형적인 저장 매체(tangible storage medium)에 저장된다. 집적 회로의 설계에서, 표준 셀은 회로 라이브러리부터 검색되어 배치 단계(placement operation)에서 배치된다. 배치 단계는 예컨대 집적 회로를 설계하기 위한 소프트웨어를 실행하는 컴퓨터를 이용해서 수행된다. 소프트웨어는 배치 및 라우팅의 기능을 가진 회로 레이아웃 툴을 포함한다.
일부 실시형태에 있어서, 이하에서 상세하게 설명하는 도 1의 반도체 구조(100)는 예컨대 FinFET(Fin Field-Effect Transistor), 평면형 트랜지스터(planar transistor) 등을 비롯한 트랜지스터를 형성하는데 이용된다. 추가 실시형태에 있어서, 반도체 구조(100)로 형성된 트랜지스터는 CMOS(complementary metal-oxide-semiconductor) 디바이스를 구성한다. 예시를 위해, 반도체 구조(100)는 NMOS(N타입 metal-oxide-semiconductor) 트랜지스터 및/또는 PMOS(P타입 metal-oxide-semiconductor) 트랜지스터를 포함한다. 당업자라면 이상의 예는 설명을 위한 용도로 제시된 것임을 이해할 것이다. 반도체 구조(100)에 의해 구현되는 다양한 디바이스는 본 개시내용의 고려 범위 내에 있다.
이하에서 설명하겠지만, 반도체 구조(100)의 구성요소는 일부 실시형태에 있어서, 도시의 편의상 도 1에는 도시하지 않지만, 반도체 기판 위에 배치된다. 반도체 기판은 실리콘 기판 또는 기타 적절한 반도체 기판이다.
도 1의 도시에서는, 반도체 구조(100)가 활성 영역(161, 162)을 포함한다. 일부 실시형태에 있어서, 활성 영역(161)은 P타입 활성 영역이고, 활성 영역(162)은 N타입 활성 영역이다. P타입 활성 영역은 PMOS 트랜지스터를 형성하도록 배열되고, N타입 활성 영역은 NMOS 트랜지스터를 형성하도록 배열된다.
활성 영역(161, 162)의 이러한 타입은 설명을 위한 용도로 주어진 것이다. 다양한 타입의 활성 영역(161, 162)이 본 개시내용의 고려 범위 내에 있다. 일부 실시형태에 있어서, 본 개시내용에서 설명하는 용어 "활성 영역(active area)"은 "OD(oxide dimensioned area)"라고도 칭해진다.
도 1에 도시하는 바와 같이, 반도체 구조(100)는 게이트(151-154)도 포함한다. 게이트(151)는 활성 영역(161) 위에 배치되고, 게이트(152)는 활성 영역(162) 위에 배치되며, 양 게이트(153, 154)는 활성 영역(161, 162) 위에 배치된다. 예시를 위해, 게이트(151-154)는 서로 평행하게 배열되고 같은 간격으로 이격되어 있다.
일부 실시형태에 있어서, 게이트(151-154)는 폴리실리콘으로 형성된다. 따라서, 본 개시내용에서 설명하는 용어 "게이트"는 일부 실시형태에서는 "PO"라고도 칭해진다. 게이트(151-154)를 형성하는데 사용된 다양한 전도성 재료는 본 개시내용의 고려 범위 내에 있다. 예를 들어, 다양한 실시형태에 있어서, 게이트(151-154)는 금속, 금속 합금, 금속 실리사이드 등으로 형성된다.
도 1의 도시에서는, 게이트(151, 154)가 활성 영역(161)의 대향 엣지 위에 배치되어 이들 엣지를 덮는다. 게이트(152, 154)는 활성 영역(162)의 대향 엣지 위에 배치되어 이들 엣지를 덮는다. 따라서, 게이트(151, 152, 154)는 일부 실시형태에서는 "PODE(poly on OD edge)"라고도 칭해진다.
일부 실시형태에 있어서, 활성 영역(161, 162) 내에서, 게이트(153)의 대향 면에서의 영역이 각각 소스/드레인 영역이다. 용어 "소스/드레인 영역은 본 개시내용에 있어서, 소스 영역 또는 드레인 영역인 영역을 칭한다.
일부 실시형태에 있어서, 게이트(151, 152, 154) 중 적어도 하나는 더미 게이트로서 배열된다. 더미 게이트는 어떤 트랜지스터에 대해서도 게이트로서 기능하지 않는다.
도 1에 도시하는 바와 같이, 반도체 구조(100)는 전도성 금속 세그먼트(131-136)도 포함한다. 전도성 금속 세그먼트(132, 133)는 활성 영역(161) 위에 배치된다. 전도성 금속 세그먼트(135, 136)는 활성 영역(162) 위에 배치된다. 전도성 금속 세그먼트(132)는 전도성 금속 세그먼트(131, 133) 사이에 배열된다. 전도성 금속 세그먼트(135)는 전도성 금속 세그먼트(134, 136) 사이에 배열된다. 일부 실시형태에 있어서, 본 개시내용에서 설명하는 용어 "전도성 금속 세그먼트"는 "M0OD" 또는 "MD"라고도 칭해진다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(131, 134) 중 적어도 하나의 높이는 전도성 금속 세그먼트(132, 133, 135, 136) 중 적어도 하나의 높이보다 크다. 추가 실시형태에 있어서, 전도성 금속 세그먼트(131, 134)의 각각의 세그먼트의 높이는 전도성 금속 세그먼트(132, 133, 135, 136)의 각각의 세그먼트의 높이보다 크다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(131, 134)는 STI(shallow trench isolation) 구조(도시 생략) 상에 형성된다. STI 구조는 일부 실시형태에 있어서 절연용 얕은 트렌치를 충전하는 데에 실리콘 산화물을 채택함으로써 형성된다. 전술한 바와 같이 전도성 금속 세그먼트(131, 134)의 형성은 설명을 위한 용도로 주어진 것이다. 전도성 금속 세그먼트(131, 134)의 다양한 형성은 본 개시내용의 고려 범위 내에 있다.
도 1에 도시하는 바와 같이, 반도체 구조(100)는 전도성 라인(111-114)도 포함한다. 일부 실시형태에 있어서, 전도성 라인(111-114)은 금속으로 형성된다. 전도성 라인(111-114)을 형성하는 다양한 재료는 본 개시내용의 고려 범위 내에 있다.
예시를 위해, 전도성 라인(111-114)은 서로 평행하게 배열된다. 전도성 라인(111)은 전도성 금속 세그먼트(131, 132) 및 게이트(151, 153, 154)의 부분 위에 형성된다. 전도성 라인(114)은 전도성 금속 세그먼트(134, 135) 및 게이트(152, 153, 154)의 부분 위에 형성된다. 전도성 라인(113)은 전도성 금속 세그먼트(134, 135, 136), 게이트(152, 153, 154), 및 활성 영역(162)의 부분 위에 형성된다. 전도성 라인(112)은 게이트(153)를 횡단한다.
일부 실시형태에 있어서, 전도성 라인(112)은 전도성 비아(125)를 통해 게이트(153)에 접속된다. 실제로, 전도성 라인(112)은 신호를 수신하고, 그 신호를 전도성 비아(125)를 통해 게이트(153)에 전달하도록 구성된다.
일부 실시형태에 있어서, 전도성 라인(111)은 전원 라인이다. 전원 라인은 예시를 위해, 전원공급기(VDD)에 연결되도록 구성된다. 일부 실시형태에 있어서, 전도성 라인(114)은 접지 라인이다. 접지 라인은 예시를 위해, 접지(VSS)에 연결되도록 구성된다.
전도성 라인(111)은 전도성 비아(122) 및 전도성 금속 세그먼트(132)를 통해 활성 영역(161) 내의 소스/드레인 영역에 접속된다. 따라서, 전도성 라인(111)과 전도성 금속 세그먼트(132) 사이에는 전류 경로(도 4에서 도면부호 410으로 표시)가 존재한다. 또한 전도성 라인(111)은 전도성 비아(121)를 통해 전도성 금속 세그먼트(131)에 접속된다.
전도성 라인(114)은 전도성 비아(124) 및 전도성 금속 세그먼트(135)를 통해 활성 영역(162) 내의 소스/드레인 영역에 접속된다. 따라서, 전도성 라인(114)과 전도성 금속 세그먼트(135) 사이에는 전류 경로가 존재한다. 또한 전도성 라인(114)은 전도성 비아(123)를 통해 전도성 금속 세그먼트(134)에 접속된다.
도 1에 도시하는 바와 같이, 반도체 구조(100)는 로컬 전도성 세그먼트(141, 142)를 더 포함한다. 예시를 위해, 로컬 전도성 세그먼트(141)는 게이트(151)를 횡단하며 전도성 금속 세그먼트(131, 132) 사이에서 전도성 금속 세그먼트(131, 132)를 접속시키기 위해 배치된다. 로컬 전도성 세그먼트(142)는 게이트(152)를 횡단하며 전도성 금속 세그먼트(134, 135) 사이에서 전도성 금속 세그먼트(134, 135)를 접속시키기 위해 배치된다. 일부 실시형태에 있어서, 본 개시내용에서 설명하는 용어 "로컬 전도성 세그먼트"는 "MP"라고도 칭해진다.
일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)는 게이트(151)에 접속되고/되거나 로컬 전도성 세그먼트(142)는 게이트(152)에 접속된다.
일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 높이와 게이트(151)의 높이를 더한 것은 도 3에 도시하는 바와 같이, 전도성 금속 세그먼트(132)의 높이와 실질적으로 동일하다. 대응하여, 로컬 전도성 세그먼트(142)의 높이와 게이트(152)의 높이를 더한 것은 일부 실시형태에 있어서 전도성 금속 세그먼트(135)의 높이와 실질적으로 동일하다.
로컬 전도성 세그먼트(141)는 전도성 금속 세그먼트(131, 132)를 전기적으로 접속시키도록 구성된다. 일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 일단부는 전도성 금속 세그먼트(131)와 접촉하고, 로컬 전도성 세그먼트(141)의 타단부는 전도성 금속 세그먼트(132)와 접촉한다. 일부 다른 실시형태에 있어서, 로컬 전도성 세그먼트(141)는 양 단부가 전도성 금속 세그먼트(131, 132) 내에 배치되어 있다. 따라서, 전도성 금속 세그먼트(131, 132)는 로컬 전도성 세그먼트(141)를 통해 서로 전기적으로 접속된다. 그 결과, 전도성 금속 세그먼트(131, 132) 사이에는 추가 전류 경로(도 4에서 도면부호 420으로 표시)가 존재한다.
로컬 전도성 세그먼트(142)는 전도성 금속 세그먼트(134, 135)를 전기적으로 접속시키도록 구성된다. 일부 실시형태에 있어서, 로컬 전도성 세그먼트(142)의 일단부는 전도성 금속 세그먼트(134)와 접촉하고, 로컬 전도성 세그먼트(142)의 타단부는 전도성 금속 세그먼트(135)와 접촉한다. 일부 다른 실시형태에 있어서, 로컬 전도성 세그먼트(142)는 양 단부가 전도성 금속 세그먼트(134, 135) 내에 배치되어 있다. 따라서, 전도성 금속 세그먼트(134, 135)는 로컬 전도성 세그먼트(142)를 통해 서로 전기적으로 접속된다. 그 결과, 전도성 금속 세그먼트(134, 135) 사이에는 또 다른 추가 전류 경로가 존재한다.
일부 실시형태에 있어서, 반도체 구조(100)의 전도성 라인(111-114), 전도성 비아(121-125), 전도성 금속 세그먼트(131-136), 및 로컬 전도성 세그먼트(141, 142) 중 적어도 하나는 MEOL 공정과 연관되고/되거나 그 공정에서 형성된다. 따라서, 일부 실시형태에 있어서, MEOL 파워 스트랩이 전도성 라인(111), 전도성 비아(121, 122), 전도성 금속 세그먼트(131, 132), 및 로컬 전도성 세그먼트(141)를 포함하고, 이에 따라 송전을 위한 전술한 2개의 전류 경로를 제공한다.
도 2는 본 개시내용의 일부 실시형태에 따른, 도 1의 2-2 선을 따라 취해진 단면도이다. 도 3은 본 개시내용의 일부 실시형태에 따른, 도 1의 3-3 선을 따라 취해진 단면도이다. 도 1의 실시형태에 관하여, 도 2 및 도 3의 유사한 요소에는 용이한 이해를 위해 동일한 참조 번호가 지정된다.
도 1 및 도 2의 도시에서는, 하향식 시퀀스로 전도성 라인(111)이 전도성 비아(121)를 통해 전도성 금속 세그먼트(131)에 접속된다. 로컬 전도성 세그먼트(141)의 일부는 전도성 금속 세그먼트(131) 내에 배치된다.
도 1 및 도 3의 도시에서는, 로컬 전도성 세그먼트(141)의 양 단부가 전도성 금속 세그먼트(131, 132) 내에 각각 배치되어 있다. 전도성 금속 세그먼트(131)의 높이는 전도성 금속 세그먼트(132)의 높이보다 크다. 로컬 전도성 세그먼트(141)의 높이와 게이트(151)의 높이를 더한 것은 도 3에 도시하는 바와 같이, 전도성 금속 세그먼트(132)의 높이와 실질적으로 동일하다.
일부 실시형태에 있어서, 전도성 라인(114), 전도성 비아(123), 전도성 금속 세그먼트(134, 135), 게이트(152), 및 활성 영역(162)의 관계 및/또는 구성은 도 2 및 도 3에 도시하는 것들에 대응하며, 이들에 대해서는 설명의 편의상 여기에서 더 상세하게 설명하지 않는다.
일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 상면은 도 3에 도시하는 바와 같이, 전도성 금속 세그먼트(131, 132)의 상면과 실질적으로 정렬된다.
도 4는 본 개시내용의 일부 실시형태에 따른, 도 1의 반도체 구조(100)의 일부의 투시도이다. 용이한 이해를 위해, 도 4는 도 2 및 도 3을 참조하여 설명된다.
전술한 바와 같이, 도 4의 도시에서는, 전도성 라인(111)과 전도성 금속 세그먼트(132) 사이에 전류 경류(410)가 존재한다. 전류 경로(410)에 있어서, 전도성 라인(111)으로부터 전도성 비아(122), 전도성 금속 세그먼트(132)를 통해 활성 영역(161)으로 전류가 흐른다.
또한, 전도성 라인(111)과 전도성 금속 세그먼트(132) 사이에 전류 경로(420)가 존재한다. 추가 전류 경로(420)에 있어서, 전도성 라인(111)으로부터 전도성 비아(121), 전도성 금속 세그먼트(131), 로컬 전도성 세그먼트(141), 및 전도성 금속 세그먼트(132)를 통해 활성 영역(161)으로 전류가 흐른다.
추가 전류 경로(420)에 의해, 반도체 구조(100)에 흐르는 전류가 증가한다. 흐르는 전류가 증가함으로써, 활성 영역(161)과 전도성 라인(111) 사이에서의 등가의 저항 상승이 반도체 구조(100)의 성능에 미치는 영향이 적다. 따라서, 반도체 구조(100)에 의해 구현되는 디바이스의 동작 속도가 향상하는 것이 가능하다.
대응하여, 전도성 라인(114), 전도성 비아(123), 전도성 금속 세그먼트(134, 135), 로컬 전도성 세그먼트(142), 및 활성 영역(162)과 연관된 추가 전류 경로가 존재하며, 이들에 대해서는 설명의 편의상 여기에서 더 상세하게 설명하지 않는다. 대응하여, 흐르는 전류가 증가함으로써, 활성 영역(162)과 전도성 라인(114) 사이에서의 등가의 저항 상승이 반도체 구조(100)의 성능에 미치는 영향이 적다. 따라서, 반도체 구조(100)에 의해 구현되는 디바이스의 동작 속도도 향상하는 것이 가능하다.
도 5는 본 개시내용의 일부 다른 실시형태에 따른 반도체 구조(500)의 개략 레이아웃의 평면도이다. 도 1의 실시형태에 관하여, 도 5의 유사한 요소에는 동일한 참조 번호가 지정되며, 설명의 편의상 여기에서 더 상세하게 설명되지 않는다. 도 1의 반도체 구조(100)와 비교해서, 도 1의 전도성 비아(122, 124)가 도 5의 반도체 구조(500)에 포함되지 않으며, 도 1의 전도성 금속 세그먼트(132, 135)는 일부 실시형태에 있어서, 전도성 금속 세그먼트(532, 535)로 대체된다.
도 1의 전도성 금속 세그먼트(132)와 비교해서, 도 5에 도시하는 전도성 금속 세그먼트(532)는, 전도성 라인(111)과 접속되도록 길이가 연장되지 않고서, 활성 영역(161) 위에 배치된다. 실제로, 도 5의 전도성 금속 세그먼트(532)의 길이는 도 1의 전도성 금속 세그먼트(132)의 길이보다 짧다. 그 결과, 전도성 금속 세그먼트(532)와 게이트(153) 사이의 기생 정전용량(도 6에서 도면부호 630으로 표시)이 감소한다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(532)의 길이는 전도성 금속 세그먼트(133)의 길이와 실질적으로 동일하다. 다양한 실시형태에 있어서, 전도성 금속 세그먼트(532)의 높이는 전도성 금속 세그먼트(133)의 높이와 실질적으로 동일하다.
도 1의 전도성 금속 세그먼트(135)와 비교해서, 도 5에 도시하는 전도성 금속 세그먼트(535)는, 전도성 라인(114)과 접속되도록 길이가 연장되지 않고서, 활성 영역(162) 위에 배치된다. 실제로, 도 5의 전도성 금속 세그먼트(535)의 길이는 도 1의 전도성 금속 세그먼트(135)의 길이보다 짧다. 그 결과, 전도성 금속 세그먼트(535)와 게이트(153) 사이의 기생 정전용량이 감소한다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(535)의 길이는 전도성 금속 세그먼트(136)의 길이와 실질적으로 동일하다. 다양한 실시형태에 있어서, 전도성 금속 세그먼트(535)의 높이는 전도성 금속 세그먼트(136)의 높이와 실질적으로 동일하다.
일부 실시형태에 있어서, 반도체 구조(500)의 전도성 라인(111-114), 전도성 비아(121, 123, 125), 전도성 금속 세그먼트(131, 133, 134, 136, 532, 535), 및 로컬 전도성 세그먼트(141, 142) 중 적어도 하나는 MEOL 공정과 연관되고/되거나 그 공정에서 형성된다. 따라서, 일부 실시형태에 있어서, MEOL 파워 스트랩이 전도성 라인(111), 전도성 비아(121), 전도성 금속 세그먼트(131, 532), 및 로컬 전도성 세그먼트(141)를 포함하고, 이에 따라 송전을 위한 전류 경로(도 6에서 도면부호 610으로 표시)를 제공한다.
도 6은 본 개시내용의 일부 실시형태에 따른, 도 5의 반도체 구조(500)의 일부의 투시도이다. 도 6의 도시에서는, 전도성 라인(111)과 전도성 금속 세그먼트(532) 사이에 전류 경류(610)가 존재한다. 전류 경로(610)에 있어서, 도 6에 도시하는 바와 같이, 전도성 라인(111)으로부터 전도성 비아(121), 전도성 금속 세그먼트(131), 로컬 전도성 세그먼트(141), 및 전도성 금속 세그먼트(532)를 통해 활성 영역(161)으로 전류가 흐른다.
전술한 바와 같이, 도 4의 전도성 금속 세그먼트(132)와 비교해서, 전도성 금속 세그먼트(532)는 전도성 금속 세그먼트(532)와 게이트(153) 사이의 기생 정전용량(630)을 감소시키기 위해 비교적 짧은 길이를 갖는다. 따라서, 반도체 구조(500)에 의해 구현되는 디바이스의 성능이 향상하는 것이 가능하다.
대응하여, 전도성 라인(114), 전도성 비아(123), 전도성 금속 세그먼트(134, 535), 로컬 전도성 세그먼트(142), 및 활성 영역(162)과 연관된 전류 경로가 존재하며, 이들에 대해서는 설명의 편의상 여기에서 더 상세하게 설명하지 않는다. 대응하여, 전도성 금속 세그먼트(535)는 그 전도성 금속 세그먼트(535)와 게이트(153) 사이의 기생 정전용량을 감소시키기 위해 비교적 짧은 길이를 갖는다. 따라서, 반도체 구조(500)에 의해 구현되는 디바이스의 성능이 역시 향상하는 것이 가능하다.
도 7은 본 개시내용의 대안적 실시형태에 따른 반도체 구조(700)의 개략 레이아웃의 평면도이다. 도 1 및 도 5의 실시형태에 관하여, 도 7의 유사한 요소에는 동일한 참조 번호가 지정되며, 이들에 대해서는 설명의 편의상 여기에서 더 상세하게 설명되지 않는다. 도 1 및 도 5에 도시하는 실시형태와 비교해서, 도 7의 반도체 구조(700)는 후술하는 다양한 레이아웃을 갖는다.
도 7에 도시하는 바와 같이, 반도체 구조(700)는 전도성 금속 세그먼트(731, 734, 737, 738)를 포함한다. 활성 영역(161)이 전도성 금속 세그먼트(731, 737) 사이에 배열된다. 활성 영역(162)은 전도성 금속 세그먼트(734, 738) 사이에 배열된다. 일부 실시형태에서는, 도 5의 실시형태와 비교해서, 전도성 금속 세그먼트(131 및/또는 134)의 길이가 전도성 금속 세그먼트(731 및/또는 734)의 길이보다 크며, 전도성 금속 세그먼트(737, 738)가 추가로 배열되어 있다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(731, 734, 737, 738) 중 적어도 하나의 높이는 도 5의 전도성 금속 세그먼트(133, 136, 532, 535) 중 적어도 하나의 높이보다 크다. 추가 실시형태에 있어서, 전도성 금속 세그먼트(731, 734, 737, 738)의 각각의 세그먼트의 높이는 전도성 금속 세그먼트(133, 136, 532, 535)의 각각의 세그먼트의 높이보다 크다.
일부 실시형태에 있어서, 전도성 금속 세그먼트(731, 734, 737, 738)는 STI(shallow trench isolation) 구조(도시 생략) 상에 형성된다. 전술한 바와 같이 전도성 금속 세그먼트(731, 734, 737, 738)의 형성은 설명을 위한 용도로 주어진 것이다. 전도성 금속 세그먼트(731, 734, 737, 738)의 다양한 형성은 본 개시내용의 고려 범위 내에 있다.
도 7의 도시에서는, 로컬 전도성 세그먼트(141)가 전도성 금속 세그먼트(731, 532) 사이에서 이들 전도성 금속 세그먼트(731, 532)를 접속시키기 위해 배치된다. 로컬 전도성 세그먼트(142)는 전도성 금속 세그먼트(734, 535) 사이에서 이들 전도성 금속 세그먼트(734, 535)를 접속시키기 위해 배치된다.
일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 높이와 게이트(151)의 높이를 더한 것은 도 9에 도시하는 바와 같이, 전도성 금속 세그먼트(532)의 높이와 실질적으로 동일하다. 대응하여, 로컬 전도성 세그먼트(142)의 높이와 게이트(152)의 높이를 더한 것은 일부 실시형태에 있어서 전도성 금속 세그먼트(535)의 높이와 실질적으로 동일하다.
로컬 전도성 세그먼트(141)는 전도성 금속 세그먼트(731, 532)를 전기적으로 접속시키도록 구성된다. 일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 일단부는 전도성 금속 세그먼트(731)와 접촉하고, 로컬 전도성 세그먼트(141)의 타단부는 전도성 금속 세그먼트(532)와 접촉한다. 일부 다른 실시형태에 있어서, 로컬 전도성 세그먼트(141)는 도 9에 도시하는 바와 같이, 양 단부가 전도성 금속 세그먼트(731, 532) 내에 배치되어 있다.
대응하여, 로컬 전도성 세그먼트(142)는 전도성 금속 세그먼트(734, 535)를 전기적으로 접속시키도록 구성된다. 일부 실시형태에 있어서, 로컬 전도성 세그먼트(142)의 일단부는 전도성 금속 세그먼트(734)와 접촉하고, 로컬 전도성 세그먼트(142)의 타단부는 전도성 금속 세그먼트(535)와 접촉한다. 일부 다른 실시형태에 있어서, 로컬 전도성 세그먼트(142)는 양 단부가 전도성 금속 세그먼트(734, 535) 내에 배치되어 있다.
도 7에 도시하는 바와 같이, 도 5의 실시형태와 비교해서, 반도체 구조(700)는 전도성 라인(711-716)을 포함한다. 예시를 위해, 전도성 라인(711-716)의 각각의 라인은 전도성 라인(112)과 평행하게 배열된다. 일부 실시형태에 있어서, 전도성 라인(711-716)은 금속으로 형성된다. 전도성 라인(711-716)을 형성하는 다양한 재료는 본 개시내용의 고려 범위 내에 있다.
예시를 위해, 전도성 라인(711-716) 각각은 전도성 라인(112)과 평행하게 배열된다. 전도성 라인(711)은 게이트(151, 153, 154)의 부분 위에 배치된다. 전도성 라인(714)은 게이트(152, 153, 154)의 부분 위에 배치된다. 전도성 라인(712)은 전도성 라인(713)과 나란하게 배열된다. 전도성 라인(712)은 전도성 금속 세그먼트(731), 게이트(151), 및 활성 영역(161)의 부분 위에 배치된다. 전도성 라인(713)은 활성 영역(161), 전도성 금속 세그먼트(133, 737), 및 게이트(153, 154)의 부분 위에 배치된다. 전도성 라인(715)은 전도성 라인(716)과 나란하게 배열된다. 전도성 라인(715)은 전도성 금속 세그먼트(734), 게이트(152), 및 활성 영역(162)의 부분 위에 배치된다. 전도성 라인(716)은 활성 영역(162), 전도성 금속 세그먼트(136, 738), 및 게이트(153, 154)의 부분 위에 배치된다.
일부 실시형태에 있어서, 전도성 라인(713)은 전도성 비아(722)를 통해 전도성 금속 세그먼트(133)에 접속된다. 실제로, 금속성 라인(713)은 전도성 금속 세그먼트(133)로부터 출력되는 신호를 송신하도록 구성된다. 일부 실시형태에 있어서, 전도성 라인(716)은 전도성 비아(724)를 통해 전도성 금속 세그먼트(136)에 접속된다. 실제로, 금속성 라인(716)은 전도성 금속 세그먼트(136)로부터 출력되는 신호를 송신하도록 구성된다.
일부 실시형태에 있어서, 전도성 라인(712)은 전원 라인이다. 전원 라인은 예시를 위해, 전원공급기(VDD)에 연결되도록 구성된다. 일부 실시형태에 있어서, 전도성 라인(715)은 접지 라인이다. 접지 라인은 예시를 위해, 접지(VSS)에 연결되도록 구성된다.
예시를 위해, 전도성 라인(712)은 전도성 비아(721), 로컬 전도성 세그먼트(141) 및 전도성 금속 세그먼트(532)를 통해 활성 영역(161) 내의 소스/드레인 영역에 접속된다. 따라서, 전도성 라인(712)과 전도성 금속 세그먼트(532) 사이에는 전류 경로가 존재한다.
예시를 위해, 전도성 라인(715)은 전도성 비아(723), 로컬 전도성 세그먼트(142) 및 전도성 금속 세그먼트(535)를 통해 활성 영역(162) 내의 소스/드레인 영역에 접속된다. 따라서, 전도성 라인(715)과 전도성 금속 세그먼트(535) 사이에는 전류 경로가 존재한다.
일부 실시형태에 있어서, 반도체 구조(700)의 전도성 라인(711-716), 전도성 비아(721-724), 전도성 금속 세그먼트(133, 136, 532, 535, 731, 734, 737, 738), 및 로컬 전도성 세그먼트(141, 142) 중 적어도 하나는 MEOL 공정과 연관되고/되거나 그 공정에서 형성된다. 따라서, 일부 실시형태에 있어서, MEOL 파워 스트랩이 전도성 라인(712), 전도성 비아(721), 전도성 금속 세그먼트(731, 532), 및 로컬 전도성 세그먼트(141)를 포함하고, 이에 따라 송전 및/또는 신호 전송을 위한 전술한 전류 경로를 제공한다.
도 7에 도시하는 바와 같이, 반도체 구조(700)는 일부 실시형태에 있어서 절연 세그먼트(771, 772)도 포함한다. 예시를 위해, 절연 세그먼트(771)는 전도성 라인(712)과 전도성 라인(713) 사이에 배치된다. 따라서, 일부 실시형태에 있어서, 전도성 라인(712) 및 전도성 라인(713)은 절연 세그먼트(771)에 의해 서로에 대해 전기적으로 절연된다. 절연 세그먼트(772)는 전도성 라인(715)과 전도성 라인(716) 사이에 배치된다. 따라서, 일부 실시형태에 있어서, 전도성 라인(715) 및 전도성 라인(716)은 절연 세그먼트(772)에 의해 서로에 대해 전기적으로 절연된다.
일부 실시형태에 있어서, 절연 세그먼트(771, 772)는 전기 절연 재료로 형성되고, 전도성 라인(712, 713, 715, 716)은 금속으로 형성된다. 따라서, 일부 실시형태에 있어서, 본 개시내용에서 설명하는 용어 "절연 세그먼트(isolation segment)"는 "CutMetal"이라고도 칭해진다.
일부 실시형태에 있어서, 전도성 비아(721)는 전도성 금속 세그먼트(731) 상의 오른쪽에 배치된다. 따라서, 전도성 라인(712)과 전도성 라인(713)을 분리시키는 절연 세그먼트(771)의 형성에 충분한 공간을 갖는다.
일부 실시형태에 있어서, 절연 세그먼트(771)는 도 9에 도시하는 바와 같이, 전도성 금속 세그먼트(532) 상의 오른쪽에 배열된다. 대응하여, 절연 세그먼트(772)는 일부 실시형태에 있어서, 전도성 금속 세그먼트(535) 바로 위에 배열된다.
도 8은 본 개시내용의 일부 실시형태에 따른, 도 7의 8-8 선을 따라 취해진 단면도이다. 도 9는 본 개시내용의 일부 실시형태에 따른, 도 7의 9-9 선을 따라 취해진 단면도이다. 도 7의 실시형태에 관하여, 도 8 및 도 9의 유사한 요소에는 용이한 이해를 위해 동일한 참조 번호가 지정된다.
도 7 및 도 8의 도시에서는, 하향식 시퀀스로 전도성 라인(712)이 전도성 비아(721)를 통해 로컬 전도성 세그먼트(141)에 접속된다. 로컬 전도성 세그먼트(141)의 일부는 전도성 금속 세그먼트(731) 내에 배치된다.
도 7 및 도 9의 도시에서는, 로컬 전도성 세그먼트(141)의 양 단부가 전도성 금속 세그먼트(731, 532) 내에 각각 배치되어 있다. 전도성 비아(721)의 하단부는 전도성 금속 세그먼트(731) 및 로컬 전도성 세그먼트(141)와 접촉한다. 전도성 금속 세그먼트(731)의 높이는 전도성 금속 세그먼트(532)의 높이보다 크다. 로컬 전도성 세그먼트(141)의 높이와 게이트(151)의 높이를 더한 것은 도 9에 도시하는 바와 같이, 전도성 금속 세그먼트(532)의 높이와 실질적으로 동일하다.
일부 실시형태에 있어서, 로컬 전도성 세그먼트(141)의 상면은 도 9에 도시하는 바와 같이, 전도성 금속 세그먼트(731, 532)의 상면과 실질적으로 정렬된다.
일부 실시형태에 있어서, 전도성 라인(712, 713)의 상면은 도 9에 도시하는 바와 같이, 전도성 금속 세그먼트(771)의 상면과 실질적으로 정렬된다.
일부 실시형태에 있어서, 전도성 라인(715), 전도성 비아(723), 전도성 금속 세그먼트(734, 535), 게이트(152), 및 활성 영역(162)의 관계 및/또는 구성은 도 8 및 도 9에 도시하는 것들에 대응하며, 이들에 대해서는 편의상 여기에서 더 상세하게 설명하지 않는다.
일부 실시형태에 있어서, 제1 활성 영역과, 제1 전도성 라인과, 제1 전도성 비아와, 제2 전도성 비아와, 제1 전도성 비아를 통해 제1 전도성 라인에 결합된 제1 전도성 금속 세그먼트와, 제1 활성 영역 위에 배치되고 제2 전도성 비아를 통해 제1 전도성 라인에 접속되는 제2 전도성 금속 세그먼트와, 제1 전도성 금속 세그먼트와 제2 전도성 금속 세그먼트를 결합시키도록 구성된 제1 로컬 전도성 세그먼트를 포함하는 반도체 구조물이 개시된다.
또한, 활성 영역과, 제1 전도성 라인과, 전도성 비아와, 전도성 비아를 통해 전도성 라인에 결합된 제1 전도성 금속 세그먼트와, 활성 영역 위에 배치되는 제2 전도성 금속 세그먼트와, 제1 전도성 금속 세그먼트와 제2 전도성 금속 세그먼트를 결합시키도록 구성된 로컬 전도성 세그먼트를 포함하는 반도체 구조물도 개시된다.
또한, 제1 전도성 금속 세그먼트를 배치하는 단계와, 활성 영역 위에 제2 전도성 금속 세그먼트를 배치하는 단계와, 제1 전도성 금속 세그먼트와 제2 전도성 금속 세그먼트를 결합시키도록 로컬 전도성 세그먼트를 배치하는 단계와, 제1 전도성 금속 세그먼트 상에 제1 전도성 비아를 배치하는 단계와, 제1 전도성 비아를 통해 제1 전도성 금속 세그먼트에 결합되는 제1 전도성 라인을 배치하는 단계를 포함하는 방법도 개시된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 활성 영역과,
    제1 전도성 라인과,
    제1 전도성 비아와,
    제2 전도성 비아와,
    상기 제1 전도성 비아를 통해 상기 제1 전도성 라인에 전기적으로 결합되는 제1 전도성 금속 세그먼트와,
    상기 제1 활성 영역 위에 배치되며, 상기 제2 전도성 비아를 통해 상기 제1 전도성 라인에 전기적으로 결합되는 제2 전도성 금속 세그먼트와,
    상기 제1 전도성 금속 세그먼트와 상기 제2 전도성 금속 세그먼트를 전기적으로 결합시키도록 구성된 제1 전도성 세그먼트
    를 포함하고,
    상기 제1 전도성 라인 및 상기 제1 전도성 세그먼트는 상기 제1 전도성 비아의 양측에 각각 배치되는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 제1 활성 영역 위에 배치되고 상기 제1 전도성 세그먼트 밑에 배치되는 게이트를 더 포함하는 반도체 구조물.
  3. 제2항에 있어서, 상기 게이트는 상기 제1 전도성 금속 세그먼트와 상기 제2 전도성 금속 세그먼트 사이에 배치되는 것인 반도체 구조물.
  4. 제2항에 있어서, 상기 제1 전도성 세그먼트의 높이와 상기 게이트의 높이를 더한 것이 상기 제2 전도성 금속 세그먼트의 높이와 동일한 것인 반도체 구조물.
  5. 제1항에 있어서, 상기 제1 전도성 금속 세그먼트의 높이는 상기 제2 전도성 금속 세그먼트의 높이보다 큰 것인 반도체 구조물.
  6. 제1항에 있어서, 상기 제1 전도성 라인으로부터 상기 제2 전도성 비아를 통해 상기 제2 전도성 금속 세그먼트까지 전류 경로가 형성되며, 상기 제1 전도성 라인으로부터 상기 제1 전도성 비아, 상기 제1 전도성 금속 세그먼트, 및 상기 제1 전도성 세그먼트를 통해 상기 제2 전도성 금속 세그먼트까지 또 다른 전류 경로가 형성되는 것인 반도체 구조물.
  7. 제1항에 있어서,
    제2 활성 영역과,
    제2 전도성 라인과,
    제3 전도성 비아와,
    제4 전도성 비아와,
    상기 제3 전도성 비아를 통해 상기 제2 전도성 라인에 전기적으로 결합되는 제3 전도성 금속 세그먼트와,
    상기 제2 활성 영역 위에 배치되며, 상기 제2 전도성 비아를 통해 상기 제2 전도성 라인에 전기적으로 결합되는 제4 전도성 금속 세그먼트와,
    상기 제3 전도성 금속 세그먼트와 상기 제4 전도성 금속 세그먼트를 전기적으로 결합시키도록 구성된 제2 전도성 세그먼트
    를 더 포함하는 반도체 구조물.
  8. 반도체 구조물에 있어서,
    활성 영역과,
    제1 전도성 라인과,
    전도성 비아와,
    상기 전도성 비아를 통해 상기 제1 전도성 라인에 전기적으로 결합되는 제1 전도성 금속 세그먼트와,
    상기 활성 영역 위에 배치되는 제2 전도성 금속 세그먼트와,
    상기 제1 전도성 금속 세그먼트와 상기 제2 전도성 금속 세그먼트를 전기적으로 결합시키도록 구성된 전도성 세그먼트
    를 포함하고,
    상기 제1 전도성 라인 및 상기 전도성 세그먼트는 상기 전도성 비아의 양측에 각각 배치되는 것인, 반도체 구조물.
  9. 제8항에 있어서,
    상기 활성 영역 위에 배치되고 상기 전도성 세그먼트 밑에 배치되는 게이트를 더 포함하는 반도체 구조물.
  10. 반도체 구조물을 형성하기 위한 방법에 있어서,
    제1 전도성 금속 세그먼트를 배치하는 단계와,
    활성 영역 위에 제2 전도성 금속 세그먼트를 배치하는 단계와,
    상기 제1 전도성 금속 세그먼트와 상기 제2 전도성 금속 세그먼트를 전기적으로 결합시키도록 전도성 세그먼트를 배치하는 단계와,
    상기 제1 전도성 금속 세그먼트 상에 제1 전도성 비아를 배치하는 단계와,
    상기 제1 전도성 비아를 통해 상기 제1 전도성 금속 세그먼트에 전기적으로 결합된 제1 전도성 라인을 배치하는 단계
    를 포함하는, 반도체 구조물을 형성하기 위한 방법.
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