JP2024062873A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを提供する。【解決手段】半導体装置１０は、フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有するトランジスタ素子層１００と、トランジスタ素子層の一方の面側に積層され、複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第１配線層２００と、トランジスタ素子層の他方の面側に積層され、複数のトランジスタの他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第２配線層３００とを備える。【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

特許文献１には、「電源配線１１～１３は、それぞれ、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Ｂｕｒｉｅｄ Ｐｏｗｅｒ Ｒａｉｌ）である。」（段落００４８）と記載されている。特許文献２には、「ガラス等の絶縁材料、あるいはシリコンウェハー上に設けられた酸化珪素等の絶縁表面上に形成される絶縁ゲイト型電界効果トランジスタ（ＴＦＴ）を用いた」（段落０００１）と記載されている。特許文献３には、「半導体基板１上に…下層半導体層（１１、１２）が設けられ、さらに積層された層間絶縁膜６を介して上層半導体層（１５～１７）が設けられ…た積層構造のＰチャネル及びＮチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ」（要約）と記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ ＷＯ２０２１／１６６６４５
［特許文献２］ 特開平０７－１９３１８８号公報
［特許文献３］ 特開２０１８－１０７２３１号公報

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有するトランジスタ素子層と、前記トランジスタ素子層の一方の面側に積層され、前記複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第１配線層と、前記トランジスタ素子層の他方の面側に積層され、前記複数のトランジスタの他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第２配線層とを備える。

上記の半導体装置において、前記トランジスタ素子層は、前記複数のトランジスタのうちの各Ｐ型トランジスタを有するＰ型トランジスタ素子層と、前記Ｐ型トランジスタ素子層の片方の面側に積層され、前記複数のトランジスタのうちの各Ｎ型トランジスタを有するＮ型トランジスタ素子層とを有してもよい。

上記の何れかの半導体装置において、前記トランジスタ素子層は、前記複数のトランジスタのうち積層方向の同一領域に積層されたＰ型トランジスタおよびＮ型トランジスタ同士がＣＭＯＳとして機能するＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＦＥＴ）構造を有してもよい。

上記の何れかの半導体装置において、前記第１配線層は、少なくとも１つの電源線を有してもよい。前記第２配線層は、少なくとも１つのグランド線を有してもよい。前記Ｐ型トランジスタ素子層は、前記トランジスタ素子層の前記一方の面側に位置してもよい。前記Ｎ型トランジスタ素子層は、前記トランジスタ素子層の前記他方の面側に位置してもよい。

上記の何れかの半導体装置において、前記トランジスタ素子層は、前記Ｐ型トランジスタ素子層および前記Ｎ型トランジスタ素子層に共通する、互いに対向配置された１組のゲート電極を有してもよい。前記１組のゲート電極のうちの一方のゲート電極は、前記第１配線層の信号線から延伸する第１コンタクトに接続されてもよい。前記１組のゲート電極のうちの他方のゲート電極は、前記第２配線層の信号線から延伸する第２コンタクトに接続されてもよい。

上記の何れかの半導体装置において、前記トランジスタ素子層は、前記Ｐ型トランジスタ素子層において互いに対向配置された１組のゲート電極と、前記Ｎ型トランジスタ素子層において互いに対向配置された他の１組のゲート電極とを有してもよい。前記１組のゲート電極は、前記第１配線層の信号線から延伸する第１コンタクトに接続されてもよい。前記他の１組のゲート電極は、前記第２配線層の信号線から延伸する第２コンタクトに接続されてもよい。

上記の何れかの半導体装置において、前記トランジスタ素子層は、ナノシート構造を有してもよい。

上記の何れかの半導体装置において、前記トランジスタ素子層は、ＦｉｎＦＥＴ構造を有してもよい。

本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有するトランジスタ素子層を形成することと、前記複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第１配線層を前記トランジスタ素子層の一方の面側に積層することと、前記複数のトランジスタの他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第２配線層を前記トランジスタ素子層の他方の面側に積層することとを備える。

上記の製造方法において、前記トランジスタ素子層を形成することは、基板上に第１絶縁膜を形成し、前記第１絶縁膜上に、ナノシート構造またはＦｉｎＦＥＴ構造を有するノンドープの積層体を形成すること、または、前記基板上に結晶構造を有する結晶構造層を形成して前記結晶構造層上に前記積層体を形成した後に、前記結晶構造層を選択除去して絶縁物質で置換することによって前記第１絶縁膜を形成することを含んでもよい。前記トランジスタ素子層を形成することは、前記積層体の少なくとも両端部に、Ｐ型またはＮ型にドーピングされたエピタキシャル層を形成し、これによって前記少なくとも両端部をＰ型またはＮ型にドーピングすることを含んでもよい。前記トランジスタ素子層を形成することは、前記積層体のうちのＰ型チャネル用の積層体におけるＰ型にドーピングした前記少なくとも両端部を除くノンドープな領域、および、前記積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした前記少なくとも両端部を除くノンドープな領域のそれぞれの全周を第２絶縁膜で包囲し、前記第２絶縁膜の全周を囲う少なくとも１つのゲート電極を形成することで、Ｐ型チャネルおよびN型チャネルを有するトランジスタを形成することを含んでもよい。前記トランジスタ素子層を形成することは、前記基板上の前記Ｐ型チャネル、前記Ｎ型チャネルおよび前記少なくとも１つのゲート電極を全体的に保護する絶縁層を形成することを含んでもよい。

上記の何れかの製造方法において、前記トランジスタ素子層を形成することは、前記絶縁層の側から、前記Ｐ型チャネルに形成された前記エピタキシャル層および前記Ｎ型チャネルに形成された前記エピタキシャル層の少なくとも何れかに接続される少なくとも１つの第１コンタクトを形成することを含んでもよい。前記第１配線層を前記トランジスタ素子層の前記一方の面側に積層することは、前記少なくとも１つの第１コンタクトに接続される少なくとも１つの信号線を含む前記第１配線層を前記絶縁層上に形成することを含んでもよい。

上記の何れかの製造方法において、前記トランジスタ素子層を形成することは、支持基板によって前記第１配線層の側を保持した状態で、前記基板を除去することにより、前記基板上に形成された前記第１絶縁膜を露出させることを含んでもよい。前記トランジスタ素子層を形成することは、露出した前記第１絶縁膜の側から、前記Ｐ型チャネルに形成された前記エピタキシャル層および前記Ｎ型チャネルに形成された前記エピタキシャル層の少なくとも何れかに接続される少なくとも１つの第２コンタクトを形成することを含んでもよい。前記第２配線層を前記トランジスタ素子層の前記他方の面側に積層することは、前記少なくとも１つの第２コンタクトに接続される少なくとも１つの信号線を含む第２配線層を前記露出した第１絶縁膜上に形成することを含んでもよい。

上記の何れかの製造方法において、前記積層体を形成することは、前記基板上において、前記少なくとも１つの第２コンタクトが形成される特定の領域に、周囲の領域とはエッチングレートが異なる特定の材料から成る前記第１絶縁膜を形成することを含んでもよい。前記少なくとも１つの第２コンタクトを形成することは、前記露出した第１絶縁膜のうち、前記特定の領域を選択的にエッチングしてスルーホールを形成し、前記スルーホールに前記少なくとも１つの第２コンタクトを形成することを含んでもよい。

上記の何れかの製造方法において、前記トランジスタを形成することは、前記積層体のうちのＰ型チャネル用の積層体におけるＰ型にドーピングした前記少なくとも両端部を除くノンドープな異なる２つの領域、および、前記積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした前記少なくとも両端部を除くノンドープな異なる２つの領域の全周をそれぞれ前記第２絶縁膜で包囲し、それぞれの前記第２絶縁膜の全周を囲う２つの前記ゲート電極を形成することで、前記Ｐ型チャネルおよび前記N型チャネルを有する前記トランジスタを形成することを含んでもよい。前記少なくとも１つの第１コンタクトを形成することは、前記絶縁層の側から、前記２つのゲート電極の一方に接続される第１コンタクトを形成することを含んでもよい。前記少なくとも１つの第２コンタクトを形成することは、前記露出した第１絶縁膜の側から、前記２つのゲート電極の他方に接続される第２コンタクトを形成することを含んでもよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態による半導体装置１０の模式的な斜視図である。 図１に示す半導体装置１０をＹ軸方向に沿って２つに分解した模式的な斜視図である。 第１実施形態による半導体装置１０の回路図の一例である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図４に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図６に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図８に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図１０に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図１２に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図１４に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図１６に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図１８に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図２０に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図２２に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図２４に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図２６に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図２８に示す状態をＸ軸正方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図３０に示す状態をＸ軸負方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図３２に示す状態をＸ軸負方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図３４に示す状態をＸ軸負方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図３６に示す状態をＸ軸負方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図３８に示す状態をＸ軸負方向側から示した図である。 第１実施形態による半導体装置１０の製造方法を説明するための図である。 図４０に示す状態をＸ軸正方向側から示した図である。 第２実施形態による半導体装置５０の模式的な斜視図である。 図４２に示す半導体装置５０をＹ軸方向に沿って２つに分解した模式的な斜視図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態による半導体装置１０の模式的な斜視図である。図１には、互いに直交するＸ軸、Ｙ軸およびＺ軸を矢印で示す。以降の図においても、図１に示すＸＹＺ軸に対応するＸＹＺ軸を矢印で示す。以降の説明において、Ｚ軸正側を上側と称し、Ｚ軸負側を下側と称する場合がある。

第１実施形態による半導体装置１０は、トランジスタ素子層１００と、第１配線層２００と、第２配線層３００とを備える。半導体装置１０は、例えば図１に示すような、積層型のＣＭＯＳセルを複数備えてもよい。なお、以降の説明においては、図１に示すセルを単に半導体装置１０と称する場合がある。

トランジスタ素子層１００は、フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有する。トランジスタ素子層１００におけるトランジスタは、例えば電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）である。トランジスタ素子層１００における複数のトランジスタは、２入力ＮＡＮＤ回路を構成してもよい。

ここで、フローティングボディー構造とは、トランジスタのチャネル部分の電位を固定するためのコンタクトが不要な構造を指してもよい。マルチゲートトランジスタとは、立体的なチャネルの２以上の側面にゲートが設けられている構造を指してもよく、例えばナノシートＦＥＴ、フォークシートＦＥＴ、ＦｉｎＦＥＴ、ＧＡＡ ＦＥＴ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ ＦＥＴ）等が挙げられる。

第１配線層２００は、トランジスタ素子層１００の一方の面側、例えばトランジスタ素子層１００の上側に積層される。第１配線層２００は、少なくとも１つの信号線２１０を有する。図１に示す例では、第１配線層２００は、信号線２１１、信号線２１２および信号線２１３を有する。

信号線２１０は、トランジスタ素子層１００が有する複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するためのラインである。

第１配線層２００は更に、少なくとも１つの電源線２２０を有してもよい。電源線２２０は、トランジスタ素子層１００に形成される複数のトランジスタを用いて実現される回路に電源電圧を供給するためのラインである。電源線２２０は、トランジスタ素子層１００が有する複数のトランジスタのうちの少なくとも一部のトランジスタのソースまたはドレインに接続され、接続されたソースまたはドレインに電源電流を流す。

第２配線層３００は、トランジスタ素子層１００の他方の面側、例えばトランジスタ素子層１００の下側に積層される。第２配線層３００は、少なくとも１つの信号線３１０を有する。図１に示す例では、第２配線層３００は、信号線３１１、信号線３１２および信号線３１３を有する。

信号線３１０は、トランジスタ素子層１００が有する複数のトランジスタのうち、信号線２１０によって接続される上述の少なくとも１組のトランジスタを除く、他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するためのラインである。

第２配線層３００は更に、少なくとも１つのグランド線３２０を有してもよい。グランド線３２０は、トランジスタ素子層１００に形成される複数のトランジスタを用いて実現される回路を接地するためのラインである。グランド線３２０は、一端を、トランジスタ素子層１００が有する複数のトランジスタのうちの少なくとも一部のトランジスタのドレインまたはソースに接続され、他端を接地されている。

なお、信号線２１０および信号線３１０は、あるトランジスタのソースまたはドレインから他のトランジスタのゲートへとつながるライン、およびまたは、あるトランジスタのゲートにつながるラインとも言える。例えば、信号線２１０および信号線３１０はそれぞれ、Ｙ軸方向に隣接する２つのＣＭＯＳセルにおける１組のトランジスタ同士において、一方のＣＭＯＳセルのソースと、他方のＣＭＯＳセルのゲートとの間を電気的に接続してもよく、一方のＣＭＯＳセルのドレインと、他方のＣＭＯＳセルのゲートとの間を電気的に接続してもよい。なお、信号線２１０および信号線３１０の電位は固定されておらず、変化する。なお、信号線２１０、信号線３１０、電源線２２０およびグランド線３２０は、例えば銅によって形成される。

本実施形態による半導体装置１０は、トランジスタ素子層１００の両面に配線層を備える。具体的には、トランジスタ素子層１００は、一方の面側に第１配線層２００が積層され、他方の面側に第２配線層３００が積層されている。これにより、半導体装置１０は、例えばトランジスタ素子層の下側に電源線またはグランド線のみを形成して信号線を上側のみに形成した半導体装置と比べて、信号線２１０および信号線３１０の密度を高め、且つ、第１配線層２００および第２配線層３００に形成する配線、例えば信号線２１０、信号線３１０、電源線２２０、グランド線３２０等の設計の自由度を高める。例えば、半導体装置１０は、第１配線層２００および第２配線層３００の両方から、トランジスタ素子層１００のトランジスタに接続されるコンタクトを形成可能にする。

図２は、図１に示す半導体装置１０をＹ軸方向に沿って２つに分解した模式的な斜視図である。図２には、半導体装置１０の２つに分解された部分同士を結ぶ、２本の直線状の破線を示す。

本実施形態において、トランジスタ素子層１００は、Ｐ型トランジスタ素子層１１０と、Ｎ型トランジスタ素子層１２０と、Ｐ型トランジスタ素子層１１０およびＮ型トランジスタ素子層１２０に共通する、互いに対向配置された１組のゲート電極１３１、１３２とを有する。トランジスタ素子層１００は更に、第１コンタクト１４１、１４２、１４３、１４４、１４５と、第２コンタクト１５１、１５２とを有する。

Ｐ型トランジスタ素子層１１０は、トランジスタ素子層１００の上述した一方の面側に位置し、Ｎ型トランジスタ素子層１２０は、トランジスタ素子層１００の上述した他方の面側に位置してもよい。具体的には、Ｐ型トランジスタ素子層１１０はトランジスタ素子層１００の上側に位置し、Ｎ型トランジスタ素子層１２０はトランジスタ素子層１００の下側に位置してもよい。

Ｐ型トランジスタ素子層１１０は、トランジスタ素子層１００が有する複数のトランジスタのうちの各Ｐ型トランジスタを有する。Ｐ型トランジスタ素子層１１０は、ナノシート構造を有してもよく、例えば図２に示すセルにおいてナノシート構造のＰ型トランジスタ１１１、１１２を有する。

Ｐ型トランジスタ１１１は、１または複数のＰ型チャネル１１３、１１４と、Ｐ型エピタキシャル層１１５、１１６と、ゲート電極１３１とを含む。Ｐ型トランジスタ１１１は、１または複数のＰ型チャネル１１３、１１４の周囲に位置するゲート電極１３１によって、ＧＡＡ構造のマルチゲートトランジスタを構成している。

Ｐ型トランジスタ１１２は、１または複数のＰ型チャネル１１３′、１１４′と、Ｐ型エピタキシャル層１１６、１１７と、ゲート電極１３２とを含む。Ｐ型トランジスタ１１２は、１または複数のＰ型チャネル１１３′、１１４′の周囲に位置するゲート電極１３２によって、ＧＡＡ構造のマルチゲートトランジスタを構成している。なお、Ｐ型チャネル１１３′、１１４′はそれぞれ、Ｐ型チャネル１１３、１１４のそれぞれと一体的に形成されているが、Ｐ型チャネル１１３、１１４と区別して説明する場合もあり、総じてＰ型チャネル１１３、１１４と称する場合もある。

具体的には、Ｐ型チャネル１１３、１１４は、ゲート電極１３１の両側で、Ｐ型にドーピングされたＰ型エピタキシャル層１１５およびＰ型エピタキシャル層１１６が積層されており、これによって、ゲート電極１３１の両側がＰ型にドーピングされている。Ｐ型チャネル１１３、１１４はまた、ゲート電極１３２の両側で、Ｐ型にドーピングされたＰ型エピタキシャル層１１６およびＰ型エピタキシャル層１１７が積層されており、これによって、ゲート電極１３２の両側がＰ型にドーピングされている。Ｐ型チャネル１１３、１１４はまた、ゲート電極１３１およびゲート電極１３２の各位置においてノンドープな領域を有する。なお、Ｐ型チャネル１１３、１１４と、ゲート電極１３１およびゲート電極１３２のそれぞれとの間は、絶縁材料によって絶縁されている。

Ｐ型エピタキシャル層１１５およびＰ型エピタキシャル層１１７は、第１配線層２００の電源線２２０から延伸する第１コンタクト１４１および第１コンタクト１４２に接続され、第１コンタクト１４１および第１コンタクト１４２を介して電源線２２０に導通している。Ｐ型エピタキシャル層１１６は、第１配線層２００の信号線２１３から延伸する第１コンタクト１４３に接続され、第１コンタクト１４３を介して信号線２１３に導通している。

Ｎ型トランジスタ素子層１２０は、Ｐ型トランジスタ素子層１１０の片方の面側、例えば下側に積層される。Ｎ型トランジスタ素子層１２０は、トランジスタ素子層１００が有する複数のトランジスタのうちの各Ｎ型トランジスタを有する。Ｎ型トランジスタ素子層１２０は、ナノシート構造を有してもよく、例えば図２に示すセルにおいてナノシート構造のＮ型トランジスタ１２１、１２２を有する。

Ｎ型トランジスタ１２１は、１または複数のＮ型チャネル１２３、１２４と、Ｎ型エピタキシャル層１２５、１２６と、ゲート電極１３１とを含む。Ｎ型トランジスタ１２１は、１または複数のＮ型チャネル１２３、１２４の周囲に位置するゲート電極１３１によって、ＧＡＡ構造のマルチゲートトランジスタを構成している。

Ｎ型トランジスタ１２２は、１または複数のＮ型チャネル１２３′、１２４′と、Ｎ型エピタキシャル層１２６、１２７と、ゲート電極１３２とを含む。Ｎ型トランジスタ１２２は、１または複数のＮ型チャネル１２３′、１２４′の周囲に位置するゲート電極１３２によって、ＧＡＡ構造のマルチゲートトランジスタを構成している。なお、Ｎ型チャネル１２３′、１２４′はそれぞれ、Ｎ型チャネル１２３、１２４のそれぞれと一体的に形成されているが、Ｎ型チャネル１２３、１２４と区別して説明する場合もあり、総じてＮ型チャネル１２３、１２４と称する場合もある。

具体的には、Ｎ型チャネル１２３、１２４は、ゲート電極１３１の両側で、Ｎ型にドーピングされたＮ型エピタキシャル層１２５およびＮ型エピタキシャル層１２６が積層されており、これによって、ゲート電極１３１の両側がＮ型にドーピングされている。Ｎ型チャネル１２３、１２４はまた、ゲート電極１３２の両側で、Ｎ型にドーピングされたＮ型エピタキシャル層１２６およびＮ型エピタキシャル層１２７が積層されており、これによって、ゲート電極１３２の両側がＮ型にドーピングされている。Ｎ型チャネル１２３、１２４はまた、ゲート電極１３１およびゲート電極１３２の各位置においてノンドープな領域を有する。なお、Ｎ型チャネル１２３、１２４と、ゲート電極１３１およびゲート電極１３２のそれぞれとの間は、絶縁材料によって絶縁されている。

Ｎ型エピタキシャル層１２５は、第１配線層２００の信号線２１３から延伸する第１コンタクト１４４に接続され、第１コンタクト１４４を介して信号線２１３に導通している。Ｎ型エピタキシャル層１２７は、第２配線層３００のグランド線３２０から延伸する第２コンタクト１５１に接続され、第２コンタクト１５１を介してグランド線３２０に導通している。

ゲート電極１３１は、第１配線層２００の信号線２１１から延伸する第１コンタクト１４５に接続され、第１コンタクト１４５を介して信号線２１１に導通している。ゲート電極１３２は、第２配線層３００の信号線３１１から延伸する第２コンタクト１５２に接続され、第２コンタクト１５２を介して信号線３１１に導通している。

このように、本実施形態によるトランジスタ素子層１００は、Ｐ型トランジスタ素子層１１０およびＮ型トランジスタ素子層１２０のそれぞれにおいてナノシート構造を有する。トランジスタ素子層１００はまた、複数のトランジスタのうち積層方向の同一領域に積層されたＰ型トランジスタ１１１およびＮ型トランジスタ１２１同士がＣＭＯＳとして機能するＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＦＥＴ）構造を有する。トランジスタ素子層１００はまた、複数のトランジスタのうち積層方向の同一領域に積層されたＰ型トランジスタ１１２およびＮ型トランジスタ１２２同士がＣＭＯＳとして機能するＣＦＥＴ構造を有する。

図３は、第１実施形態による半導体装置１０の回路図の一例である。上述した通り、半導体装置１０のトランジスタ素子層１００におけるＰ型トランジスタ１１１、１１２およびＮ型トランジスタ１２１、１２２は、図３に示す２入力ＮＡＮＤ回路を構成してもよい。図３の回路図上に示す番号は、図１および図２で説明した半導体装置１０の各構成の参照番号に対応し、重複する説明を省略する。

図４から図４１は、第１実施形態による半導体装置１０の製造方法を説明するための図である。図４から図４１における偶数番号の各図は、半導体装置１０の製造過程における各状態をＹ軸負側から見た場合の模式的な図を示しているのであって、積層される各構成要素を特定のＸＺ平面で仮想的に切断した断面を表しているわけではない。同様に、図４から図４１における奇数番号の図は、半導体装置１０の製造過程における各状態をＸ軸正側から見た場合の模式的な図を示しているのであって、積層される各構成要素を特定のＹＺ平面で仮想的に切断した断面を表しているわけではない。すなわち、図４から図４１の各図に示される各構成は、必ずしも同一のＸＺ平面内またはＹＺ平面内に位置しているわけではない。

半導体装置１０の製造方法は、トランジスタ素子層１００を形成することと、第１配線層２００をトランジスタ素子層１００の一方の面側に積層することと、第２配線層３００をトランジスタ素子層１００の他方の面側に積層することとを備える。

トランジスタ素子層１００を形成することは、図４から図１３に示すように、基板１１上に第１絶縁膜１３を形成し、第１絶縁膜１３上に、ナノシート構造を有するノンドープの積層体を形成することを含んでもよい。

図４には、基板１１上に第１絶縁膜１３を形成した状態を示す。図５は、図４に示す状態をＸ軸正方向側から示した図である。第１絶縁膜１３は、例えば酸化シリコンによって形成されてもよい。上述の積層体を形成することは、基板１１上において、第２コンタクト１５１、１５２が形成される特定の領域１４に、周囲の領域とはエッチングレートが異なる特定の材料から成る第１絶縁膜１３を形成することを含んでもよい。

図６には、第１絶縁膜１３上に、ナノシート構造を有するノンドープの積層体を形成するべく、シリコンゲルマニウム膜１５とシリコン膜１７とを交互に繰り返し積層した状態を示す。図７は、図６に示す状態をＸ軸正方向側から示した図である。シリコン膜１７は、ナノシートの前身であり、Ｐ型イオンおよびＮ型イオンの何れによってもドーピングされていない。なお、シリコン膜１７の積層数は、トランジスタ素子層１００におけるナノシート数に対応する。

図８には、上述の積層体に対応する領域をマスクしてパターニングした状態を示す。図９は、図８に示す状態をＸ軸正方向側から示した図である。このパターニングを行うとき、第１絶縁膜１３のパターンを基準にして、積層体に対応する領域のパターンの位置合わせを行ってもよい。その結果として、第１絶縁膜１３における第２コンタクト１５１、１５２が形成される特定の領域１４に対し、当該積層体が位置合わせされてもよい。

図１０には、仮ゲート電極１８をシリコンゲルマニウム膜１５とシリコン膜１７の繰り返し層の周囲に形成した状態を示す。図１１は、図１０に示す状態をＸ軸正方向側から示した図である。図１１に示すように、半導体装置１０の互いに対向配置されるゲート電極１３１、１３２に対応して、１組の仮ゲート電極１８をＹ軸に沿って互いに対向配置する。当該繰り返し層のＹ軸方向の端部および中央部は、１組の仮ゲート電極１８によって囲われておらず、露出している。

図１２には、図１０および図１１に示した繰り返し層の周囲からエッチャントを浸透させてシリコンゲルマニウム膜１５を選択的に除去した状態を示す。図１３は、図１２に示す状態をＸ軸正方向側から示した図である。図１２および図１３に示すように、除去されずに残ったシリコン膜１７は、仮ゲート電極１８によって基板１１上で保持されている。図１２および図１３に示すように、半導体装置１０のＰ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４に対応して、４つのシリコン膜１７、すなわち４つのナノシートが形成されている。このようにして、第１絶縁膜１３上に、ナノシート構造を有するノンドープの積層体が形成されてもよい。

以上の図４から図１３で説明したように、トランジスタ素子層１００を形成することは、基板１１上に第１絶縁膜１３を形成し、第１絶縁膜１３上に上述の積層体を形成することを含んでもよい。これに代えて、トランジスタ素子層１００を形成することは、基板１１上に結晶構造を有する結晶構造層を形成して結晶構造層上に上述の積層体を形成した後に、結晶構造層を選択除去して絶縁物質で置換することによって第１絶縁膜１３を形成することを含んでもよい。結晶構造層を選択除去することは、上述の積層体の一部にエッチング用の開口を形成し、当該開口を介して結晶構造層を選択的に除去することを含んでもよい。当該結晶構造層は、例えばシリコンゲルマニウムによって形成されてもよい。第１絶縁膜１３を成す当該絶縁物質は、上述の通り、例えば酸化シリコンによって形成されてもよい。

上述のトランジスタ素子層１００を形成することは、図１４から図１５に示すように、上述の積層体の少なくとも両端部に、Ｐ型またはＮ型にドーピングされたエピタキシャル層を形成し、これによって当該少なくとも両端部をＰ型またはＮ型にドーピングすることを含んでもよい。

図１４には、当該積層体における上側の２つのナノシートの、Ｙ軸負側の端部において、Ｐ型エピタキシャル層１１５を形成し、当該積層体における下側の２つのナノシートの、Ｙ軸負側の端部において、Ｎ型エピタキシャル層１２５を形成した状態を示す。

図１５は、図１４に示す状態をＸ軸正方向側から示した図である。図１５に示すように、当該積層体における上側の２つのナノシートの、１組の仮ゲート電極１８の間に位置する中央部において、Ｐ型エピタキシャル層１１６を形成する。当該積層体における上側の２つのナノシートの、Ｙ軸正側の端部において、Ｐ型エピタキシャル層１１７を形成する。

同様に、当該積層体における下側の２つのナノシートの、１組の仮ゲート電極１８の間に位置する中央部において、Ｎ型エピタキシャル層１２６を形成する。当該積層体における下側の２つのナノシートの、Ｙ軸正側の端部において、Ｎ型エピタキシャル層１２７を形成する。

Ｐ型エピタキシャル層１１５、１１６、１１７およびＮ型エピタキシャル層１２５、１２６、１２７が形成された積層体を熱処理することにより、積層体の各ナノシートにおける各エピタキシャル層に囲われている領域をＰ型またはＮ型にドーピングする。なお、積層体の各ナノシートにおける、各エピタキシャル層に囲われていない領域、すなわち１組の仮ゲート電極１８に囲われている領域は、ノンドープのままである。

上述のトランジスタ素子層１００を形成することは、積層体のうちＰ型チャネル用の積層体におけるＰ型にドーピングした上述の少なくとも両端部を除くノンドープな領域、および、積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした上述の少なくとも両端部を除くノンドープな領域のそれぞれの全周を第２絶縁膜１９で包囲し、第２絶縁膜１９の全周を囲う少なくとも１つのゲート電極を形成することで、Ｐ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４を有するトランジスタを形成することを含んでもよい。図１６から図１７に示すように、トランジスタを形成することは、積層体のうちＰ型チャネル用の積層体におけるＰ型にドーピングした上述の少なくとも両端部を除くノンドープな異なる２つの領域、および、積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした上述の少なくとも両端部を除くノンドープな異なる２つの領域の全周をそれぞれ第２絶縁膜１９で包囲し、それぞれの第２絶縁膜１９の全周を囲う２つのゲート電極１３１、１３２を形成することで、Ｐ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４を有するトランジスタを形成することを含んでもよい。なお、ここで言う、Ｐ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４を有するトランジスタは、例えば、図２に示すＰ型トランジスタ１１１、１１２およびＮ型トランジスタ１２１、１２２を含む。

図１６には、仮ゲート電極１８をゲート電極１３１に置き換えた状態を示す。ゲート電極１３１とＰ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４のそれぞれとの間には、図１６中に破線で示す第２絶縁膜１９が形成されている。図１７は、図１６に示す状態をＸ軸正方向側から示した図である。図１７に示すように、１組の仮ゲート電極１８を１組のゲート電極１３１、１３２に置き換えている。ゲート電極１３２とＰ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４のそれぞれとの間にも、図１７中に破線で示す第２絶縁膜１９が形成されている。

上述のトランジスタ素子層１００を形成することは、図１８から図１９に示すように、基板１１上のＰ型チャネル１１３、１１４、Ｎ型チャネル１２３、１２４およびゲート電極１３１、１３２を全体的に保護する絶縁層２１を形成することを含んでもよい。

図１８には、基板１１上のＰ型チャネル１１３等を全体的に絶縁保護する絶縁層２１を形成した状態を示す。図１９は、図１８に示す状態をＸ軸正方向側から示した図である。図１８および図１９に示すように、第１コンタクト１４１、１４２、１４３、１４４、１４５が形成される特定の領域２２に、周囲の領域とはエッチングレートが異なる特定の材料から成る絶縁層２１を形成してもよい。

図２０には、基板１１上の絶縁層２１を囲う第３絶縁膜２３を形成した状態を示す。図２１は、図２０に示す状態をＸ軸正方向側から示した図である。図２０および図２１に示すように、絶縁層２１における領域２２に対応する領域２４に、周囲の領域とはエッチングレートが異なる特定の材料から成る第３絶縁膜２３を形成してもよい。

上述のトランジスタ素子層１００を形成することは、図２２から図２３に示すように、絶縁層２１の側から、Ｐ型チャネル１１３、１１４に形成されたＰ型エピタキシャル層１１５、１１６、１１７およびＮ型チャネル１２３、１２４に形成されたＮ型エピタキシャル層１２５、１２６、１２７の少なくとも何れかに接続される少なくとも１つの第１コンタクトを形成することを含んでもよい。当該少なくとも１つの第１コンタクトを形成することは、図２２から図２３に示すように、絶縁層２１の側から、２つのゲート電極１３１、１３２の一方に接続される第１コンタクトを形成することを含んでもよい。

図２２には、図２０および図２１に示した第３絶縁膜２３の領域２４および絶縁層２１の領域２２に、Ｐ型エピタキシャル層１１５、１１７に接続される第１コンタクト１４１、１４２と、Ｐ型エピタキシャル層１１６に接続される第１コンタクト１４３と、Ｎ型エピタキシャル層１２５に接続される第１コンタクト１４４と、ゲート電極１３２に接続される第１コンタクト１４５とを形成した状態を示す。図２３は、図２２に示す状態をＸ軸正方向側から示した図である。なお、図２０および図２１に示した第３絶縁膜２３の領域２４および絶縁層２１の領域２２は、選択的にエッチングされてスルーホールが形成された後、第１コンタクト１４１等がＰ型エピタキシャル層１１５等にランディングするように形成される。なお、第１コンタクト１４１等のこのような形成方法を、セルフアラインコンタクト（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ、ＳＡＣ）と称する場合がある。

上述の第１配線層２００をトランジスタ素子層１００の一方の面側に積層することは、図２４から図２５に示すように、少なくとも１つの第１コンタクトに接続される少なくとも１つの信号線を含む第１配線層２００を絶縁層２１上に形成することを含んでもよい。

図２４には、第３絶縁膜２３によって覆われた絶縁層２１上に第１配線層２００を形成した状態を示す。図２５は、図２４に示す状態をＸ軸正方向側から示した図である。図２４および図２５に示すように、第１配線層２００は、複数の信号線２１０および電源線２２０と、これらの配線を互いに絶縁保護するように形成された第４絶縁膜２３０とを有する。図２４に示すように、信号線２１１は第１コンタクト１４５の露出した端部上に形成され、信号線２１３は第１コンタクト１４３、１４４の露出した端部上に形成され、電源線２２０は第１コンタクト１４１、１４２の露出した端部上に形成される。

上述のトランジスタ素子層１００を形成することは、図２６から図３１に示すように、支持基板２５によって第１配線層２００の側を保持した状態で、基板１１を除去することにより、基板１１上に形成された第１絶縁膜１３を露出させることを含んでもよい。

図２６には、第１配線層２００側に支持基板２５を貼り付けた状態を示す。図２７は、図２６に示す状態をＸ軸正方向側から示した図である。支持基板２５は、第１配線層２００側に接着されてもよい。

図２８には、支持基板２５によって第１配線層２００の側を保持した状態で、基板１１を除去した状態を示す。図２９は、図２８に示す状態をＸ軸正方向側から示した図である。基板１１は、例えば機械研磨によって除去されてもよい。基板１１が除去されることにより、トランジスタ素子層１００のトランジスタのチャネルは、基板１１からのコンタクトが無い、フローティング状態となる。

図３０には、図２８および図２９に示したものをＹ軸周りに１８０度回転させて、第１絶縁膜１３を上側に位置させた状態を示す。図３１は、図３０に示す状態をＸ軸負方向側から示した図である。

図３２には、第１絶縁膜１３上に第５絶縁膜２６を形成した状態を示す。図３３は、図３２に示す状態をＸ軸負方向側から示した図である。図３２および図３３に示すように、第１絶縁膜１３における領域１４に対応する領域２７に、周囲の領域とはエッチングレートが異なる特定の材料から成る第５絶縁膜２６を形成してもよい。

上述のトランジスタ素子層１００を形成することは、図３４から図３５に示すように、露出した第１絶縁膜１３の側から、Ｐ型チャネル１１３、１１４に形成されたＰ型エピタキシャル層１１５、１１６、１１７およびＮ型チャネル１２３、１２４に形成されたＮ型エピタキシャル層１２５、１２６、１２７の少なくとも何れかに接続される少なくとも１つの第２コンタクトを形成することを含んでもよい。当該少なくとも１つの第２コンタクトを形成することは、図３４から図３５に示すように、露出した第１絶縁膜１３の側から、２つのゲート電極１３１、１３２のうち、第１コンタクトに接続されていない方に接続される第２コンタクトを形成することを含んでもよい。

図３４には、図３２および図３３に示した第１絶縁膜１３の領域１４および第５絶縁膜２６の領域２７に、ゲート電極１３１に接続される第２コンタクト１５２を形成した状態を示す。図３５は、図３４に示す状態をＸ軸負方向側から示した図であり、図３２および図３３に示した第１絶縁膜１３の領域１４および第５絶縁膜２６の領域２７に、Ｎ型エピタキシャル層１２７に接続される第２コンタクト１５１を形成した状態を示す。

上述の少なくとも１つの第２コンタクトを形成することは、露出した第１絶縁膜１３のうち、特定の領域１４を選択的にエッチングしてスルーホールを形成し、スルーホールに当該少なくとも１つの第２コンタクトを形成することを含んでもよい。図３２および図３３に示した第１絶縁膜１３の領域１４および第５絶縁膜２６の領域２７は、選択的にエッチングされてスルーホールが形成された後、第２コンタクト１５１がＮ型エピタキシャル層１２７にランディングし、第２コンタクト１５２がゲート電極１３１にランディングするように形成される。

上述の第２配線層３００をトランジスタ素子層１００の他方の面側に積層することは、図３６から図３７に示すように、少なくとも１つの第２コンタクトに接続される少なくとも１つの信号線を含む第２配線層３００を露出した第１絶縁膜１３上に形成することを含んでもよい。

図３６には、第５絶縁膜２６によって覆われた第１絶縁膜１３上に第２配線層３００を形成した状態を示す。図３６は、図３６に示す状態をＸ軸負方向側から示した図である。図３６および図３７に示すように、第２配線層３００は、複数の信号線３１０およびグランド線３２０と、これらの配線を互いに絶縁保護するように形成された第６絶縁膜３３０とを有する。図３６に示すように、信号線３１１は第２コンタクト１５２の露出した端部上に形成され、グランド線３２０は第２コンタクト１５１の露出した端部上に形成される。

図３８には、第２配線層３００の任意の信号線３１０にランディングするビア２８と、ビア２８の露出する端部上に位置する電極パッド２９とを形成した状態を示す。図３９は、図３８に示す状態をＸ軸負方向側から示した図である。

図４０には、図３８および図３９に示したものをＹ軸周りに１８０度回転させた状態を示す。図４１は、図４０に示す状態をＸ軸正方向側から示した図である。図４０および図４１では、第１配線層２００側の支持基板２５の図示を省略している。以上の図４から図４１で説明した製造方法の一例によって、図４０および図４１に示すように、Ｐ型トランジスタ素子層１１０およびＮ型トランジスタ素子層１２０を有するトランジスタ素子層１００と、第１配線層２００と、第２配線層３００とを備える半導体装置１０が製造されてもよい。

なお、以上の図４から図４１で説明した製造方法の一例において、第１コンタクト１４１等や第２コンタクト１５１等を形成するために、周囲の領域とはエッチングレートが異なる特定の材料から成る絶縁層２１等や第１絶縁膜１３等を形成することを説明した。これに代えて又は加えて、絶縁層２１等や第１絶縁膜１３等にエッチストップ層を形成し、エッチストップ層までをエッチングすることにより、第１コンタクト１４１等や第２コンタクト１５１等を形成してもよい。

以上で説明した通り、本実施形態による半導体装置１０は、トランジスタ素子層１００の両面に配線層を備える。具体的には、トランジスタ素子層１００は、一方の面側に第１配線層２００が積層され、他方の面側に第２配線層３００が積層されている。これにより、半導体装置１０は、例えばトランジスタ素子層の下側に電源線またはグランド線のみを形成して信号線を上側のみに形成した半導体装置の比較例と比べて、信号線２１０および信号線３１０の密度を高め、且つ、第１配線層２００および第２配線層３００に形成する配線、例えば信号線２１０、信号線３１０、電源線２２０、グランド線３２０等の設計の自由度を高めることができる。

例えば、半導体装置１０は、第１配線層２００および第２配線層３００の両方から、トランジスタ素子層１００のトランジスタに接続されるコンタクトを形成することが可能である。例えば、半導体装置１０は、第１配線層２００および第２配線層３００から対称に、トランジスタ素子層１００のトランジスタに接続されるコンタクトを形成することが可能である。例えば、半導体装置１０は、Ｐ型トランジスタ１１１、１１２およびＮ型トランジスタ１２１、１２２に対して、コンタクト抵抗の観点で有効な面から接続を行うことができる。なお、半導体装置１０は、上述した半導体装置の比較例と同様の電源入出力が可能である。

図４２は、第２実施形態による半導体装置５０の模式的な斜視図である。図４３は、図４２に示す半導体装置５０をＹ軸方向に沿って２つに分解した模式的な斜視図である。

第２実施形態による半導体装置５０は、第１実施形態による半導体装置１０と異なる点として、トランジスタ素子層４００が、１組のゲート電極１３１、１３２に代えて、２組のゲート電極４３１、４３２とゲート電極４３３、４３４とを有する。これに伴い、トランジスタ素子層４００は更に、第１コンタクト４４６および第２コンタクト４５３を追加的に有する。第２実施形態による半導体装置５０における他の構成は、第１実施形態による半導体装置１０と同様であり、第１実施形態による半導体装置１０の各構成と同様の参照番号を用い、重複する説明を省略する。

第２実施形態による半導体装置５０のトランジスタ素子層４００は、Ｐ型トランジスタ素子層１１０において互いに対向配置された１組のゲート電極４３１、４３２と、Ｎ型トランジスタ素子層１２０において互いに対向配置された他の１組のゲート電極４３３、４３４とを有する。１組のゲート電極４３１、４３２は、第１配線層２００の信号線２１１、２１２から延伸する第１コンタクト１４５、４４６に接続される。他の１組のゲート電極４３３、４３４は、第２配線層３００の信号線３１１、３１３から延伸する第２コンタクト１５２、４５３に接続される。

このような構成を備える第２実施形態による半導体装置５０によれば、第１実施形態による半導体装置１０と同様の効果を奏する。第２実施形態による半導体装置５０によれば更に、上側のゲート電極４３１、４３２には上から第１コンタクト１４５、４４６を接続し、下側のゲート電極４３３、４３４には下から第２コンタクト１５２、４５３を接続することで、コンタクト距離を短くすることができ、寄生抵抗の影響による性能劣化を軽減できる。

以上の複数の実施形態において、トランジスタ素子層１００、４００の上側に積層される第１配線層２００に電源線２２０を形成し、トランジスタ素子層１００、４００の下側に積層される第２配線層３００にグランド線３２０を形成することとしたが、電源線２２０を第２配線層３００に形成し且つグランド線３２０を第１配線層２００に形成してもよく、電源線２２０およびグランド線３２０の両方を第１配線層２００または第２配線層３００に形成してもよい。

以上の複数の実施形態において、トランジスタ素子層１００、４００はナノシート構造を有するものとして説明した。これに代えて又は加えて、トランジスタ素子層１００、４００は、ＦｉｎＦＥＴ構造を有してもよい。具体的には、トランジスタ素子層１００、４００のトランジスタは、Ｐ型チャネル１１３、１１４およびＮ型チャネル１２３、１２４の少なくとも一方がトランジスタ素子層１００、４００の積層面に対して縦方向に形成された構造を有してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 半導体装置
１００ トランジスタ素子層
１１０ Ｐ型トランジスタ素子層
１１１、１１２ Ｐ型トランジスタ
１１３、１１３′、１１４、１１４′ Ｐ型チャネル
１１５、１１６、１１７ Ｐ型エピタキシャル層
１２０ Ｎ型トランジスタ素子層
１２１、１２２ Ｎ型トランジスタ
１２３、１２３′、１２４、１２４′ Ｎ型チャネル
１２５、１２６、１２７ Ｎ型エピタキシャル層
１３１、１３２ ゲート電極
１４１、１４２、１４３、１４４、１４５ 第１コンタクト
１５１、１５２ 第２コンタクト
２００ 第１配線層
２１０、２１１、２１２、２１３ 信号線
２２０ 電源線
３００ 第２配線層
３１０、３１１、３１２、３１３ 信号線
３２０ グランド線
１１ 基板
１３ 第１絶縁膜
１４ 領域
１５ シリコンゲルマニウム膜
１７ シリコン膜
１８ 仮ゲート電極
１９ 第２絶縁膜
２１ 絶縁層
２２ 領域
２３ 第３絶縁膜
２４ 領域
２３０ 第４絶縁膜
２５ 支持基板
２６ 第５絶縁膜
２７ 領域
３３０ 第６絶縁膜
２８ ビア
２９ 電極パッド
５０ 半導体装置
４００ トランジスタ素子層
４３１、４３２、４３３、４３４ ゲート電極
４４６ 第１コンタクト
４５３ 第２コンタクト

Claims (14)

1. フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有するトランジスタ素子層と、
   前記トランジスタ素子層の一方の面側に積層され、前記複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第１配線層と、
   前記トランジスタ素子層の他方の面側に積層され、前記複数のトランジスタの他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第２配線層と
   を備える半導体装置。
2. 前記トランジスタ素子層は、
   前記複数のトランジスタのうちの各Ｐ型トランジスタを有するＰ型トランジスタ素子層と、
   前記Ｐ型トランジスタ素子層の片方の面側に積層され、前記複数のトランジスタのうちの各Ｎ型トランジスタを有するＮ型トランジスタ素子層と
   を有する、請求項１に記載の半導体装置。
3. 前記トランジスタ素子層は、前記複数のトランジスタのうち積層方向の同一領域に積層されたＰ型トランジスタおよびＮ型トランジスタ同士がＣＭＯＳとして機能するＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＦＥＴ）構造を有する、
   請求項２に記載の半導体装置。
4. 前記第１配線層は、少なくとも１つの電源線を有し、
   前記第２配線層は、少なくとも１つのグランド線を有し、
   前記Ｐ型トランジスタ素子層は、前記トランジスタ素子層の前記一方の面側に位置し、
   前記Ｎ型トランジスタ素子層は、前記トランジスタ素子層の前記他方の面側に位置する、
   請求項２に記載の半導体装置。
5. 前記トランジスタ素子層は、前記Ｐ型トランジスタ素子層および前記Ｎ型トランジスタ素子層に共通する、互いに対向配置された１組のゲート電極を有し、
   前記１組のゲート電極のうちの一方のゲート電極は、前記第１配線層の信号線から延伸する第１コンタクトに接続され、
   前記１組のゲート電極のうちの他方のゲート電極は、前記第２配線層の信号線から延伸する第２コンタクトに接続される、
   請求項２に記載の半導体装置。
6. 前記トランジスタ素子層は、前記Ｐ型トランジスタ素子層において互いに対向配置された１組のゲート電極と、前記Ｎ型トランジスタ素子層において互いに対向配置された他の１組のゲート電極とを有し、
   前記１組のゲート電極は、前記第１配線層の信号線から延伸する第１コンタクトに接続され、
   前記他の１組のゲート電極は、前記第２配線層の信号線から延伸する第２コンタクトに接続される、
   請求項２に記載の半導体装置。
7. 前記トランジスタ素子層は、ナノシート構造を有する、
   請求項１に記載の半導体装置。
8. 前記トランジスタ素子層は、ＦｉｎＦＥＴ構造を有する、
   請求項１に記載の半導体装置。
9. 半導体装置の製造方法であって、
   フローティングボディー構造のマルチゲートトランジスタである複数のトランジスタを有するトランジスタ素子層を形成することと、
   前記複数のトランジスタの少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第１配線層を前記トランジスタ素子層の一方の面側に積層することと、
   前記複数のトランジスタの他の少なくとも１組のトランジスタ同士のソース－ゲート間またはドレイン－ゲート間を電気的に接続するための少なくとも１つの信号線を有する第２配線層を前記トランジスタ素子層の他方の面側に積層することと
   を備える製造方法。
10. 前記トランジスタ素子層を形成することは、
    基板上に第１絶縁膜を形成し、前記第１絶縁膜上に、ナノシート構造またはＦｉｎＦＥＴ構造を有するノンドープの積層体を形成すること、または、前記基板上に結晶構造を有する結晶構造層を形成して前記結晶構造層上に前記積層体を形成した後に、前記結晶構造層を選択除去して絶縁物質で置換することによって前記第１絶縁膜を形成することと、
    前記積層体の少なくとも両端部に、Ｐ型またはＮ型にドーピングされたエピタキシャル層を形成し、これによって前記少なくとも両端部をＰ型またはＮ型にドーピングすることと、
    前記積層体のうちのＰ型チャネル用の積層体におけるＰ型にドーピングした前記少なくとも両端部を除くノンドープな領域、および、前記積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした前記少なくとも両端部を除くノンドープな領域のそれぞれの全周を第２絶縁膜で包囲し、前記第２絶縁膜の全周を囲う少なくとも１つのゲート電極を形成することで、Ｐ型チャネルおよびN型チャネルを有するトランジスタを形成することと、
    前記基板上の前記Ｐ型チャネル、前記Ｎ型チャネルおよび前記少なくとも１つのゲート電極を全体的に保護する絶縁層を形成することと
    を含む、請求項９に記載の製造方法。
11. 前記トランジスタ素子層を形成することは、前記絶縁層の側から、前記Ｐ型チャネルに形成された前記エピタキシャル層および前記Ｎ型チャネルに形成された前記エピタキシャル層の少なくとも何れかに接続される少なくとも１つの第１コンタクトを形成することを含み、
    前記第１配線層を前記トランジスタ素子層の前記一方の面側に積層することは、前記少なくとも１つの第１コンタクトに接続される少なくとも１つの信号線を含む前記第１配線層を前記絶縁層上に形成することを含む、請求項１０に記載の製造方法。
12. 前記トランジスタ素子層を形成することは、
    支持基板によって前記第１配線層の側を保持した状態で、前記基板を除去することにより、前記基板上に形成された前記第１絶縁膜を露出させることと、
    露出した前記第１絶縁膜の側から、前記Ｐ型チャネルに形成された前記エピタキシャル層および前記Ｎ型チャネルに形成された前記エピタキシャル層の少なくとも何れかに接続される少なくとも１つの第２コンタクトを形成することと
    を含み、
    前記第２配線層を前記トランジスタ素子層の前記他方の面側に積層することは、前記少なくとも１つの第２コンタクトに接続される少なくとも１つの信号線を含む第２配線層を前記露出した第１絶縁膜上に形成することを含む、請求項１１に記載の製造方法。
13. 前記積層体を形成することは、前記基板上において、前記少なくとも１つの第２コンタクトが形成される特定の領域に、周囲の領域とはエッチングレートが異なる特定の材料から成る前記第１絶縁膜を形成することを含み、
    前記少なくとも１つの第２コンタクトを形成することは、前記露出した第１絶縁膜のうち、前記特定の領域を選択的にエッチングしてスルーホールを形成し、前記スルーホールに前記少なくとも１つの第２コンタクトを形成することを含む、
    請求項１２に記載の製造方法。
14. 前記トランジスタを形成することは、前記積層体のうちのＰ型チャネル用の積層体におけるＰ型にドーピングした前記少なくとも両端部を除くノンドープな異なる２つの領域、および、前記積層体のうちのＮ型チャネル用の積層体におけるＮ型にドーピングした前記少なくとも両端部を除くノンドープな異なる２つの領域の全周をそれぞれ前記第２絶縁膜で包囲し、それぞれの前記第２絶縁膜の全周を囲う２つの前記ゲート電極を形成することで、前記Ｐ型チャネルおよび前記N型チャネルを有する前記トランジスタを形成することを含み、
    前記少なくとも１つの第１コンタクトを形成することは、前記絶縁層の側から、前記２つのゲート電極の一方に接続される第１コンタクトを形成することを含み、
    前記少なくとも１つの第２コンタクトを形成することは、前記露出した第１絶縁膜の側から、前記２つのゲート電極の他方に接続される第２コンタクトを形成することを含む、
    請求項１２に記載の製造方法。

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