TWI630720B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI630720B
TWI630720B TW103118496A TW103118496A TWI630720B TW I630720 B TWI630720 B TW I630720B TW 103118496 A TW103118496 A TW 103118496A TW 103118496 A TW103118496 A TW 103118496A TW I630720 B TWI630720 B TW I630720B
Authority
TW
Taiwan
Prior art keywords
region
layer
transistor
semiconductor device
semiconductor
Prior art date
Application number
TW103118496A
Other languages
English (en)
Other versions
TW201503372A (zh
Inventor
福崎勇三
安茂博章
Original Assignee
新力股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新力股份有限公司 filed Critical 新力股份有限公司
Publication of TW201503372A publication Critical patent/TW201503372A/zh
Application granted granted Critical
Publication of TWI630720B publication Critical patent/TWI630720B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明揭示一種半導體裝置，其包含：一基板；一絕緣體層，其提供於該基板上；一第一電晶體，其提供於該絕緣體層上；一半導體層，其包含一第一傳導類型之複數個雜質區域，該等雜質區域形成該第一電晶體之一部分；一散熱層；一導熱層，其連結該半導體層及該散熱層；及一中斷結構，其經組態以中斷該第一電晶體與該導熱層之間之一電流之一流動。

Description

半導體裝置 [相關申請案之交叉參考]
本申請案主張2013年7月5日申請之日本優先專利申請案JP 2013-141746之權利，該案之全文以引用方式併入本文中。
本發明係關於一種半導體裝置，其具有其中一絕緣體層及一半導體層層疊於一半導體基板上之一結構。
為達成高整合度及一高操作速率，吾人已對包含一互補金屬氧化物半導體(CMOS)電晶體之半導體積體電路展開研究。近年來，具有低電力消耗及一高操作速率之一絕緣體上矽(SOI)結構的CMOS大型積體電路(CMOS-LSI)之開發已在進行中。
在一CMOS-LSI中，尤其在一金屬氧化物半導體場效電晶體(MOSFET)之一作用區域中產生大量熱。此所產生之熱量可達到數十瓦特，且在一些情況中，CMOS-LSI之溫度可自數十攝氏度升高至接近攝氏一百度。歸因於一自熱效應，此一溫度升高會帶來缺點。此等缺點之實例可包含：歸因於一載子之遷移率下降之MOSFET之一接通狀態電流減小的之一缺點；及歸因於金屬佈線之電阻值增大之金屬佈線之傳播延遲增加的一缺點。就此而言，在不具有SOI結構之一普通CMOS-LSI中，主要透過具有高導熱性之一半導體基板(例如一矽基板)來自含有一半導體晶片之一封裝即時消散一MOSFET之一作用區域中所產生之熱。相比而言，在具有SOI結構之CMOS-LSI中， MOSFET之作用區域中所產生之熱不易於被釋放至外部，此係因為具有低導熱性之一絕緣體層(例如氧化矽層)存在於MOSFET之作用區域與一半導體基板之間。因此，易於誘發上述缺點。
因此，已揭示藉由(例如)容許待穿過氧化矽膜的連接至一擴散層之一接觸插塞之一端與一矽基板接觸來保全一散熱路徑之一技術(例如，參閱日本未審查專利申請公開案第H11-135799號)。
然而，在JPH11-135799A中，在結構上，基板側上之一電位被固定為Vdd或GND。為此，難以利用一基板偏壓效應來達成高速操作及電力消耗減少。具體言之，例如，難以藉由在操作期間使基板正向偏壓來降低一臨限電壓Vth以提高一操作速率，且難以藉由在待用期間使基板反向偏壓來減少一電流洩漏。
可期望提供一種具有更優散熱性及操作速率且具有一簡單組態之半導體裝置。
根據本發明之一實施例，提供一種半導體裝置，其包含：一基板；一絕緣體層，其提供於該基板上；一第一電晶體，其提供於該絕緣體層上；一半導體層，其包含一第一傳導類型之複數個雜質區域，該等雜質區域形成該第一電晶體之一部分；一散熱層；一導熱層，其連結該半導體層及該散熱層；及一中斷結構，其經組態以中斷該第一電晶體與該導熱層之間之一電流之一流動。
在根據本發明之上述實施例之半導體裝置中，藉由驅動該第一電晶體所產生之熱行進至該散熱層，通過該導熱層，且接著被釋放至外部。另外，由該中斷結構中斷該第一電晶體與該導熱層之間之該電流之該流動，且因此可任意地設定該基板之一電位。
根據本發明之上述實施例之半導體裝置，可在一簡單組態中達成利用一基板偏壓效應之高速操作及電力消耗減少，同時確保高散熱 性。
應瞭解，以上一般描述及以下詳細描述兩者具例示性，且意欲提供所主張之技術之進一步解釋。
1‧‧‧半導體裝置
1A‧‧‧半導體裝置
2‧‧‧半導體裝置
2A‧‧‧半導體裝置
3‧‧‧半導體裝置
3A‧‧‧半導體裝置
4‧‧‧半導體裝置
10‧‧‧半導體元件
10A‧‧‧半導體元件
11‧‧‧第一金屬氧化物半導體場效電晶體(MOSFET)
11A‧‧‧第一鰭式場效電晶體(FET)
12‧‧‧第二金屬氧化物半導體場效電晶體(MOSFET)
12A‧‧‧第二鰭式場效電晶體(FET)
20‧‧‧基板
30‧‧‧絕緣體層
31‧‧‧嵌入式氧化膜(BOX)
31Z‧‧‧絕緣體膜
32‧‧‧元件分離區段
32Z‧‧‧絕緣體膜
40‧‧‧半導體層
40A‧‧‧半導體層
40C‧‧‧通道區域
40D‧‧‧汲極區域
40S‧‧‧源極區域
50‧‧‧導熱層
51‧‧‧佈線層
52‧‧‧插塞
61‧‧‧SiN膜
62‧‧‧金屬層
63‧‧‧絕緣層
64‧‧‧接觸孔
65‧‧‧金屬層
66‧‧‧金屬層
71‧‧‧金屬層
72‧‧‧插塞
80‧‧‧雜質區域
D‧‧‧汲極電極
DD‧‧‧佈線圖案
G‧‧‧閘極電極
GG1‧‧‧佈線圖案
GG2‧‧‧佈線圖案
M1‧‧‧光阻遮罩
M2‧‧‧光阻遮罩
M3‧‧‧光阻遮罩
R1‧‧‧元件形成區域
R2‧‧‧元件分離區域
R3‧‧‧塊狀區域
S‧‧‧源極電極
SS‧‧‧佈線圖案
TR‧‧‧溝渠
包含附圖以提供本發明之一進一步理解，且將附圖併入本說明書中以使其構成本說明書之一部分。圖式繪示實施例且與本說明書一起用來描述本發明之原理。
圖1A係繪示根據本發明之一第一實施例之一半導體裝置之一組態實例的一平面圖。
圖1B係圖1A中所繪示之半導體裝置之一橫截面圖。
圖2A係繪示製造圖1A中所繪示之半導體裝置之一方法中之一程序的一橫截面圖。
圖2B係繪示圖2A中之程序之後之一程序的一橫截面圖。
圖2C係繪示圖2B中之程序之後之一程序的一橫截面圖。
圖2D係繪示圖2C中之程序之後之一程序的一橫截面圖。
圖2E係繪示圖2D中之程序之後之一程序的一橫截面圖。
圖2F係繪示圖2E中之程序之後之一程序的一橫截面圖。
圖2G係繪示圖2F中之程序之後之一程序的一橫截面圖。
圖2H係繪示圖2G中之程序之後之一程序的一橫截面圖。
圖2I係繪示圖2H中之程序之後之一程序的一橫截面圖。
圖2J係繪示圖2I中之程序之後之一程序的一橫截面圖。
圖2K係繪示圖2J中之程序之後之一程序的一橫截面圖。
圖2L係繪示圖2K中之程序之後之一程序的一橫截面圖。
圖2M係繪示圖2L中之程序之後之一程序的一橫截面圖。
圖2N係繪示圖2M中之程序之後之一程序的一橫截面圖。
圖3A係繪示一半導體裝置的一橫截面圖，該半導體裝置為根據 本發明之第一實施例之半導體裝置之一修改方案。
圖3B係圖3A中所繪示之半導體裝置之另一橫截面圖。
圖4A係繪示根據本發明之一第二實施例之一半導體裝置之一組態實例的一平面圖。
圖4B係圖4A中所繪示之半導體裝置之一橫截面圖。
圖5A係繪示一半導體裝置的一橫截面圖，該半導體裝置為根據本發明之第二實施例之半導體裝置之一修改方案。
圖5B係圖5A中所繪示之半導體裝置之另一橫截面圖。
圖6A係繪示根據本發明之一第三實施例之一半導體裝置之一組態實例的一平面圖。
圖6B係圖6A中所繪示之半導體裝置之一橫截面圖。
圖7A係繪示一半導體裝置的一橫截面圖，該半導體裝置為根據本發明之第三實施例之半導體裝置之一修改方案。
圖7B係圖7A中所繪示之半導體裝置之另一橫截面圖。
圖8係繪示根據本發明之一第四實施例之一半導體裝置之一組態實例的一橫截面圖。
下文中將參考圖式來描述本發明之一些實施例。應注意，將依以下順序提供描述。
1. 第一實施例及其修改方案
一半導體裝置，其中充當一中斷結構之一第二電晶體及充當一散熱層之一基板由一區域中之一導熱層連接，除該基板與一半導體層之間之一重疊區域之外。一半導體裝置，其充當一修改方案，其中該半導體層之形狀如同一鰭片。
2. 第二實施例及其修改方案
一半導體裝置，其中一半導體層及一基板由穿過一絕緣體層之 一導熱層連接。一半導體裝置，其充當一修改方案，其中該半導體層之形狀如同一鰭片。
3. 第三實施例及其修改方案
一半導體裝置，其中一金屬層提供為與一基板分離之一散熱層。一半導體裝置，其充當一修改方案，其中該半導體層之形狀如同一鰭片。
4. 第四實施例
一半導體裝置，其中一半導體層包含一第一傳導類型之一雜質區域及一第二傳導類型之一雜質區域。
[第一實施例]
[半導體裝置1之組態]
圖1A繪示根據本發明之一第一實施例之一半導體裝置1之一平面組態。圖1B繪示半導體裝置1之一橫截面組態。圖1B對應於沿著圖1A中所繪示之一剖切線IB-IB取得且在一箭頭方向上觀看之一橫截面圖。
半導體裝置1可包含(例如)複數個半導體元件10，其等提供於其等之一共同基板20上。然而，在圖1A及圖1B中，將僅提供半導體元件10之一者的一情況繪示為一實例。基板20可為(例如)一矽基板。半導體裝置1包含一元件形成區域R1、一元件分離區域R2及一塊狀區域R3。元件形成區域R1充當其中提供半導體元件10之一作用區域。元件分離區域R2包圍用於半導體元件10之各者的元件形成區域R1。塊狀區域R3係除元件形成區域R1及元件分離區域R2之外之一區域。
一所謂的全空乏SOI結構形成於元件形成區域R1中。在此結構中，一絕緣體層30及一半導體層40依序層疊於基板20上。
絕緣體層30可由(例如)一材料(諸如氧化矽膜)製成，且可包含(例如)一嵌入式氧化膜(BOX)31及一元件分離區段32。嵌入式氧化膜31 嵌入於元件形成區域R1中。元件分離區段32提供於元件分離區域R2中且具有大於嵌入式氧化膜31之一厚度的一厚度。嵌入式氧化膜31之厚度可為(例如)20奈米。
半導體層40可為(例如)由一矽薄膜製成且具有10奈米之一厚度的一元件形成區段。半導體層40僅提供於元件形成區域R1中，且形成一第一MOSFET 11及一第二MOSFET 12之各者之一部分。具體言之，例如，兩個第一MOSFET 11及兩個第二MOSFET 12可提供於絕緣體層30上。兩個第一MOSFET 11在一X軸方向上對準，且兩個第二MOSFET 12經佈置以在該X軸方向上將第一MOSFET 11夾於中間。第一MOSFET 11及第二MOSFET 12可為n型或p型，且為相同傳導類型。此外，第一MOSFET 11之數目可為一個、三個或三個以上。
半導體層40可為(例如)其中複數個雜質區域(一源極區域40S及一汲極區域40D)及複數個通道區域40C在(例如)X軸方向上交替配置之一層。可藉由在矽薄膜之一預定區域中擴散一雜質來形成雜質區域及通道區域40C。通道區域40C、源極區域40S及汲極區域40D之各者在一Y軸方向上延伸。此外，一閘極電極G提供於半導體層40之通道區域40C上，其中一未繪示之閘極絕緣膜內插於閘極電極G與通道區域40C之間。
第一MOSFET 11及第二MOSFET 12各包含分別連接至源極區域40S及汲極區域40D之一源極電極S及一汲極電極D。此外，第一MOSFET 11及第二MOSFET 12各包含提供於通道區域40C中之閘極電極G，其中閘極絕緣膜內插於閘極電極G與通道區域40C之間。源極電極S及汲極電極D在一厚度方向(一Z軸方向)上延伸，且閘極電極G在Y軸方向上延伸。可使用(例如)具有高導熱性之一材料(諸如Cu(銅))來組態閘極電極G、源極電極S及汲極電極D之全部。此處，兩個第一MOSFET 11可共用(例如)一個汲極電極D。第一MOSFET 11中之汲極 電極D連接至汲極電極D之一上端處之散佈於一XY平面中之一佈線圖案DD。此外，彼此相鄰之第一MOSFET 11及第二MOSFET 12共用一個汲極電極S。全部源極電極S連接至源極電極S之上端處之散佈於XY平面中之一共同佈線圖案SS。此外，在元件形成區域R1中之源極電極S及汲極電極D之中，位於兩端處之各自第二MOSFET 12中之兩個汲極電極D連接至待稍後描述之一導熱層50。應注意：源極電極S與汲極電極D之間之一配置關係可與圖1A及圖1B中所繪示之配置關係相反。此外，第一MOSFET 11中之閘極電極G連接至閘極電極G之一上端處之散佈於XY平面中之一共同佈線圖案GG1。另一方面，第二MOSFET 12中之閘極電極G連接至閘極電極G之一上端處之散佈於XY平面中之一共同佈線圖案GG2。因此，容許第二MOSFET 12中之閘極電極G及第一MOSFET 11中之閘極電極G處於不同電位。
基板20亦充當一散熱層。在除其中半導體層40與基板20重疊之一區域之外之一區域中(即，在塊狀區域R3中)，基板20藉由導熱層50來連接至半導體層40。更具體言之，導熱層50連接至半導體層40之第二MOSFET 12中之汲極區域40D。導熱層50包含一佈線層51、一插塞52及第二MOSFET 12中之兩個汲極電極D。佈線層51在一層疊表面(XY平面)中散佈，且插塞52在厚度方向(Z軸方向)上延伸。導熱層50充當容許熱自半導體層40行進至塊狀區域R3之基板20的一散熱路徑。應注意：如同源極電極S及汲極電極D，可各使用(例如)具有高導熱性之一材料(諸如Cu)來組態佈線層51及插塞52。
第二MOSFET 12亦充當中斷第一MOSFET 11與導熱層50之間之一電流之一流動的一中斷結構，而第一MOSFET 11充當用於釋放在其操作期間所產生之熱的一散熱路徑。此係因為：將引起第二MOSFET 12處於一切斷狀態之一電位施加至第二MOSFET 12中之閘極電極D。因此，半導體層40之一電位不影響基板20之一電位。
接著，將參考圖2A至圖2N來描述製造半導體裝置1之一方法。
首先，準備一晶圓WF，如圖2A中所繪示。在晶圓WF中，一絕緣體膜31Z及半導體層40提供於基板20上。稍後，絕緣體膜31Z變成嵌入式氧化膜31。
接著，如圖2B中所繪示，一SiN膜61形成於整個表面上，接著，形成一光阻遮罩M1以選擇性地僅覆蓋元件形成區域R1及塊狀區域R3。隨後，如圖2C中所繪示，藉由通過蝕刻移除未由光阻遮罩M1覆蓋之元件分離區域R2中之SiN膜61、半導體層40及絕緣體膜31Z之全部以及移除基板20之一部分來形成一溝渠TR。
接著，如圖2D中所繪示，形成一絕緣體膜32Z以覆蓋整體。在此程序中，溝渠TR由絕緣體膜32Z完全填充。隨後，藉由CMP處理來使整個表面平坦化，直至曝露SiN膜61(圖2E)。因此，呈現元件分離區段32。此外，移除元件分離區段32之一上層部分以與半導體層40之一頂面齊平(圖2F)。
接著，移除SiN膜61以在半導體層40之通道區域40C上選擇性地形成一閘極絕緣膜(圖中未繪示)。隨後，如圖2G中所繪示，選擇性地形成一光阻遮罩M2以覆蓋除塊狀區域R3之外之一區域，即，元件形成區域R1及元件分離區域R2。接著，如圖2H中所繪示，移除未由光阻遮罩M2覆蓋之塊狀區域R3中之半導體層40及絕緣體膜31Z以曝露基板20。接著，藉由剝離光阻遮罩M2來使半導體層40呈現於元件形成區域R1中。
此外，如圖2I中所繪示，形成一金屬層62以覆蓋整體。接著，使用一光微影方法來使金屬層62圖案化以在一預定位置處形成閘極電極G，如圖2J中所繪示。
隨後，形成一絕緣層63以覆蓋整體，且接著在絕緣層63上形成在一預定位置處具有一開口之一光阻遮罩M3(圖2K)。挖空未由光阻 遮罩M3覆蓋之一區域中之絕緣層63以形成複數個接觸孔64，接著，接觸孔64由一金屬層65填充(參閱圖2L及圖2M)。因此，形成源極電極S及汲極電極D。應注意：圖2M繪示其中移除光阻遮罩M3之一狀態。此外，藉由一類似程序，在一預定位置處形成與金屬層65之一上端接觸之一金屬層66(參閱圖2N)。金屬層66變成佈線層51以及佈線圖案DD、SS、GG1及GG2。
因此，完成半導體裝置1。
[半導體裝置1之功能及作用]
在半導體裝置1中，在半導體元件10之操作期間，尤其在第一MOSFET 11之半導體層40中所產生之熱透過導熱層50來傳輸至其中熱容量較大之塊狀區域R3中之基板20。換言之，充分保全一散熱路徑。此可防止熱過度累積於半導體層40中。另一方面，由於將引起第二MOSFET 12處於切斷狀態之電位施加至第二MOSFET 12之閘極電極G，所以第二MOSFET 2亦充當中斷一電流之中斷結構。此中斷第一MOSFET 11與導熱層50之間之電流之流動，且因此容許任意地設定基板20之電位。為此，可利用一所謂的基板偏壓效應來達成高速操作及電力消耗減少。換言之，可藉由在操作期間使基板20正向偏壓來降低一臨限電壓Vth以提高半導體元件10之一操作速率，且可藉由在待用期間使基板20反向偏壓來減少一電流洩漏。
第二MOSFET 12未用作為一半導體積體電路，即，一虛設結構。然而，第二MOSFET 12具有與第一MOSFET 11之結構實質上相同之結構，且因此無需製造第二MOSFET 12之一額外程序。應注意：通常，當形成一半導體積體電路中之用於操作之一MOSFET時，虛設MOSFET同時形成於用於操作之該MOSFET之兩側上。此之一原因如下。例如，當藉由一光微影方法來形成待在一基板上對準之複數個閘極電極時，在諸多情況中，歸因於此製造方法之特性，位於兩端處之 閘極電極之大小及形狀可不同於位於除該兩端之外之一位置處之閘極電極之大小及形狀。換言之，根據本發明之當前實施例，利用此一製程中所形成之虛設MOSFET來執行半導體層40與基板20之間之電中斷，且因此未引起相較於一典型情況之大小增大或總體組態複雜化。
依此方式，根據本發明之當前實施例，可提供具有更優散熱性及操作速率且具有一簡單組態之半導體裝置1。
[第一實施例之修改方案]
[半導體裝置1A之組態]
圖3A繪示充當根據上述第一實施例之半導體裝置1之一修改方案的一半導體裝置1A之一橫截面之一組態。此外，圖3B繪示半導體裝置1A之一橫截面之一組態，該橫截面正交於圖3A中之橫截面。除提供具有一第一鰭式FET 11A及一第二鰭式FET 12A之一半導體元件10A之外，半導體裝置1A具有類似於半導體裝置1之組態的一組態。具體言之，提供豎立於絕緣體層30上之各如同一鰭片形狀之複數個半導體層40A。例如，複數個半導體層40A可各在一X軸方向上延伸且在一Y軸方向上對準。閘極電極G延伸以與半導體層40A相交且在Y軸方向上橫跨半導體層40A。應注意：在圖3A及圖3B中，省略通道區域40C、汲極區域40D及源極區域40S之繪示。亦省略圖3A及圖3B之後之圖式。
[半導體裝置1A之功能及作用]
依此方式，由於提供各如同一鰭片形狀之半導體層40A，所以達成更高度整合之半導體元件10A。另一方面，半導體層40A與絕緣體層30之間之一接觸面積小於半導體裝置1之接觸面積。然而，由於依類似於半導體裝置1之一方式提供導熱層50，所以可確保高散熱效率。
[第二實施例]
[半導體裝置2之組態]
圖4A繪示根據本發明之一第二實施例之一半導體裝置2之一平面組態。圖4B繪示半導體裝置2之一橫截面組態。圖4B對應於沿著圖4A中所繪示之一剖切線IVB-IVB取得且在一箭頭方向上觀看之一橫截面圖。
在半導體裝置2中，在元件形成區域R1中，位於兩端處之第二MOSFET 12之各者之汲極電極D穿過絕緣體層30以連結半導體層40及基板20。除此之外，半導體裝置2具有類似於上述第一實施例之半導體裝置1之組態的一組態。
[半導體裝置2之功能及作用]
上述半導體裝置2能夠展現類似於上述第一實施例之半導體裝置1之功能的功能。此外，可達成一更精巧組態，此係因為：相較於半導體裝置1而言，其無需佈線層51及插塞52。
[第二實施例之修改方案]
[半導體裝置2A之組態]
圖5A繪示充當根據上述第二實施例之半導體裝置2之一修改方案的一半導體裝置2A之一橫截面之一組態。此外，圖5B繪示半導體裝置2A之一橫截面之一組態，該橫截面正交於圖5A中之橫截面。除提供具有第一鰭式FET 11A及第二鰭式FET 12A之一半導體元件10A之外，半導體裝置2A具有類似於半導體裝置2之組態的一組態。具體言之，提供豎立於絕緣體層30上之各如同一鰭片形狀之複數個半導體層40A。例如，複數個半導體層40A可各在一X軸方向上延伸且在一Y軸方向上對準。閘極電極G延伸以與半導體層40A相交且在Y軸方向上橫跨半導體層40A。
[半導體裝置2A之功能及作用]
依此方式，由於提供各如同一鰭片形狀之半導體層40A，所以達 成更高度整合之半導體元件10A。另一方面，半導體層40A與絕緣體層30之間之一接觸面積小於半導體裝置2之該接觸面積。然而，由於第二鰭式FET 12A中之汲極電極D藉由穿過絕緣體層30來連接至基板20，所以可確保高散熱效率。
[第三實施例]
[半導體裝置3之組態]
圖6A繪示根據本發明之一第三實施例之一半導體裝置3之一平面組態。圖6B繪示半導體裝置3之一橫截面組態。圖6B對應於沿著圖6A中所繪示之一剖切線VIB-VIB取得且在一箭頭方向上觀看之一橫截面圖。
除提供充當一散熱層之一金屬層71來替代導熱層50之外，半導體裝置3具有類似於上述第一實施例之半導體裝置1之組態的一組態。具體言之，第二MOSFET 12之汲極電極D透過一插塞72來連接至金屬層71以取代藉由導熱層50來連接至基板20。因此，保全半導體層40之一熱釋放路經。應注意：金屬層71之數目及放置位置不限於圖6B中所繪示之數目及放置位置。
[半導體裝置3之功能及作用]
上述半導體裝置3亦能夠展現類似於上述第一實施例之半導體裝置1之功能的功能。
[第三實施例之修改方案]
[半導體裝置3A之組態]
圖7A繪示充當根據上述第三實施例之半導體裝置3之一修改方案的一半導體裝置3A之一橫截面之一組態。此外，圖7B繪示半導體裝置3A之一橫截面之一組態，該橫截面正交於圖7A之橫截面。除提供具有第一鰭式FET 11A及第二鰭式FET 12A之半導體元件10A之外，半導體裝置3A具有類似於半導體裝置2之組態的一組態。具體言之，提 供豎立於絕緣體層30上之各如同一鰭片形狀之複數個半導體層40A。例如，複數個半導體層40A可各在一X軸方向上延伸且在一Y軸方向上對準。閘極電極G延伸以與半導體層40A相交且在Y軸方向上橫跨半導體層40A。
[半導體裝置3A之功能及作用]
依此方式，由於提供各如同一鰭片形狀之半導體層40A，所以達成更高度整合之半導體元件10A。另一方面，半導體層40A與絕緣體層30之間之一接觸面積小於半導體裝置2之該接觸面積。然而，由於第二鰭式FET 12A中之汲極電極D透過插塞72來連接至金屬層71，所以可確保高散熱效率。
[第四實施例]
[半導體裝置4之組態]
圖8繪示根據本發明之一第四實施例之一半導體裝置4之一橫截面組態。
在半導體裝置4中，在半導體層40中，一傳導類型(其不同於第一MOSFET 11之汲極區域40D及汲極區域40D之各者之傳導類型)之一雜質區域80提供於兩端之各者處，該兩端之間提供第一MOSFET 11。換言之，作為第二MOSFET 12之替代，半導體裝置4包含雜質區域80作為一中斷結構，其中斷第一MOSFET 11與導熱層50之間之一電流之一流動。例如，當汲極區域40D及源極區域40S為n型時，雜質區域80為p型。然而，在半導體裝置4中，汲極區域40D及源極區域40S以及雜質區域80佔據半導體層40之整個厚度方向(自頂面至一底面)。除此之外，半導體裝置4具有類似於上述第一實施例之半導體裝置1之組態的一組態。
[半導體裝置4之功能及作用]
上述半導體裝置4亦能夠展現類似於上述第一實施例之半導體裝 置1之功能的功能。換言之，雜質區域80之一電位不影響第一MOSFET 11之通道區域40C。此中斷第一MOSFET 11與導熱層50之間之一電流之流動，且因此容許任意地設定基板20之電位。因此，可利用一所謂的基板偏壓效應來達成高速操作及電力消耗減少。再者，與上述第一實施例之半導體裝置1不同，無需施加一電位至第二MOSFET 12中之閘極電極G。
如上文所描述，已參考一些實施例及其修改方案來描述本發明，但本發明不限於此且可進行各種修改。例如，上述實施例中之汲極區域40D及源極區域40S之傳導類型可不限於p型及n型。再者，半導體裝置之橫截面組態及平面組態以及製造上述實施例及類似者之任何者中之半導體裝置之方法不限於上述情況且可進行適當修改。
另外，藉由用雜質區域80替換第一實施例之半導體裝置1中之第二MOSFET 12來達成上述第四實施例，但其他實施例及其修改方案可具有類似組態。換言之，可用雜質區域80替換半導體裝置1A、2、2A、3及3A之任何者中之第二MOSFET 12(12A)。
再者，在上述實施例及類似者中，已將其中一第一電晶體(第一MOSFET 11)在一平面內方向上提供於一對第二電晶體(第二MOSFET 12)之間的組態描述為一實例，但本發明不限於此。在本發明之一實施例中，可僅提供第二電晶體之一者。然而，鑑於散熱效率且考量光微影方法中之圖案化精確度，其中該第一電晶體提供於該對第二電晶體之間的組態可為更佳。
可自本發明之上述實例性實施例達成至少下列組態。
(1)一種半導體裝置，其包含：一基板；一絕緣體層，其提供於該基板上；一第一電晶體，其提供於該絕緣體層上； 一半導體層，其包含一第一傳導類型之複數個雜質區域，該等雜質區域形成該第一電晶體之一部分；一散熱層；一導熱層，其連結該半導體層及該散熱層；及一中斷結構，其經組態以中斷該第一電晶體與該導熱層之間之一電流之一流動。
(2)如(1)之半導體裝置，其進一步包含提供於該絕緣體層上一第二電晶體作為該中斷結構，其中該第一傳導類型之該雜質區域亦形成該第二電晶體之一部分，及該導熱層將該第二電晶體中之該第一傳導類型之該雜質區域與該散熱層連結。
(3)如(2)之半導體裝置，其中該第一電晶體在一平面內方向上提供於各等效於該第二電晶體之一對第二電晶體之間。
(4)如(2)或(3)之半導體裝置，其中各等效於該第一電晶體之複數個第一電晶體配置於一第一方向上，及各等效於該第二電晶體之一對第二電晶體在該第一方向上佈置於兩端處，其中該複數個第一電晶體內插於該兩端之間。
(5)如(4)之半導體裝置，其中該第一電晶體及該第二電晶體各包含一源極電極、一汲極電極及一閘極電極，該源極電極及該汲極電極各連接至該第一傳導類型之該雜質區域，該閘極電極提供於一通道區域中，其中一閘極絕緣膜內插於該閘極電極與該通道區域之間，且該通道區域提供於該第一傳導類型之該複數個雜質區域之間，及該導熱層連接至該第二電晶體中之該源極電極或該汲極電極。
(6)如(5)之半導體裝置，其中將引起該第二電晶體處於一切斷狀態之一電位施加至該第二電晶體中之該閘極電極。
(7)如(1)至(6)中任一項之半導體裝置，其中該基板亦充當該散熱層，及在除其中該基板及該半導體層彼此重疊之一區域之外之一區域中，該導熱層連接至該基板。
(8)如(1)至(6)中任一項之半導體裝置，其中該基板亦充當該散熱層，及該導熱層藉由穿過該絕緣體層來連結該半導體層及該基板。
(9)如(1)至(6)中任一項之半導體裝置，其中一或多個金屬層提供為該散熱層。
(10)如(1)之半導體裝置，其中該半導體層包含一第二傳導類型之一雜質區域作為該中斷結構，及該導熱層將該第二傳導類型之該雜質區域與該散熱層連結。
(11)如(10)之半導體裝置，其中該第一電晶體在一平面內方向上提供於各等效於該第二傳導類型之該雜質區域的一對雜質區域之間。
熟習此項技術者應瞭解，可根據設計要求及其他因數來進行各種修改、組合、子組合及變更，只要其等落於隨附申請專利範圍或其等效物之範疇內。

Claims (8)

  1. 一種半導體裝置，其包括：一塊狀(bulk)基板，其具有一上表面；一絕緣體層，其直接在該塊狀基板之該上表面之一部分但非所有該上表面上，以便留下未被該絕緣體層覆蓋之一塊狀區域，該絕緣體層具有一元件隔離區域，其沿著該上表面將一裝置區域與該塊狀區域隔離；一半導體層，其在該絕緣體層上且在該裝置區域內；一第一電晶體，其在該半導體層上，該第一電晶體包含一閘極與在該半導體層中一相同傳導類型之第一源極區域及第一汲極區域；一導熱路徑，其鍊結該半導體層及該塊狀區域，該導熱路徑包含一導熱層；及一中斷結構，其鄰近該第一電晶體且與該第一電晶體串聯，沿著該半導體層不與該第一電晶體隔離，且經組態及連接以選擇性地中斷該第一電晶體與該導熱路徑之間之一電流之一流動，該導熱路徑在該塊狀區域與該絕緣體層之間的一邊界上橋接及重疊。
  2. 如請求項1之半導體裝置，其進一步包括在該絕緣體層上之一第二電晶體，其中：該第二電晶體為該中斷結構，該第二電晶體包含一閘極與在該半導體層中該相同傳導類型之第二源極區域及第二汲極區域，及該導熱層將該第二電晶體之該第二源極區域或該第二汲極區域與該塊狀區域鏈結。
  3. 如請求項1之半導體裝置，其包括兩個第二電晶體，該第一電晶體在一平面內方向上之該兩個第二電晶體之間，該等第二電晶體之一者為該中斷結構。
  4. 如請求項1之半導體裝置，其包含複數個該第一電晶體及兩個第二電晶體，其中：該複數個第一電晶體沿著一第一方向而配置，及該複數個第一電晶體在沿著該第一方向之該兩個第二電晶體之間，該等第二電晶體之一者為該中斷結構。
  5. 如請求項4之半導體裝置，其中該導熱層連接至該第二電晶體之一源極電極或一汲極電極。
  6. 如請求項5之半導體裝置，其中一電位至該第二電晶體之一閘極之施加引起該第二電晶體處於一切斷狀態。
  7. 一種半導體裝置，其包括：一塊狀基板，其具有一上表面；一絕緣體層，其直接在該上表面之一部分但非所有該上表面上，以便留下未被該絕緣體層覆蓋之一塊狀區域，該絕緣體層具有一元件隔離區域，其沿著該上表面將一裝置區域與該塊狀區域隔離；一薄膜半導體層，其在該絕緣體層上且在該裝置區域內；一第一金氧半導體場效電晶體(MOSFET)，其在該薄膜半導體層上具有在該薄膜半導體層中之源極區域及汲極區域；一第二金氧半導體場效電晶體，其在該薄膜半導體層上具有在該薄膜半導體層中之源極區域及汲極區域，該第一金氧半導體場效電晶體及該第二金氧半導體場效電晶體共享該等源極區域及汲極區域之共同一者；及一導熱路徑，其將該薄膜半導體層及該塊狀區域與該導熱路 徑及該第一金氧半導體場效電晶體之間的該第二金氧半導體場效電晶體鍊結，該導熱路徑包含一導熱層，該導熱路徑在該塊狀區域與該絕緣體層之間的一邊界上橋接及重疊。
  8. 如請求項7之半導體裝置，包含複數個該第一金氧半導體場效電晶體及該第二金氧半導體場效電晶體之兩者，其中在該第二金氧半導體場效電晶體之該兩者之間串聯配置該等第一金氧半導體場效電晶體。
TW103118496A 2013-07-05 2014-05-27 半導體裝置 TWI630720B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-141746 2013-07-05
JP2013141746A JP2015015388A (ja) 2013-07-05 2013-07-05 半導体装置

Publications (2)

Publication Number Publication Date
TW201503372A TW201503372A (zh) 2015-01-16
TWI630720B true TWI630720B (zh) 2018-07-21

Family

ID=52132212

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107113325A TWI669825B (zh) 2013-07-05 2014-05-27 半導體裝置
TW103118496A TWI630720B (zh) 2013-07-05 2014-05-27 半導體裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW107113325A TWI669825B (zh) 2013-07-05 2014-05-27 半導體裝置

Country Status (3)

Country Link
US (2) US10373976B2 (zh)
JP (1) JP2015015388A (zh)
TW (2) TWI669825B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018003001A1 (ja) * 2016-06-28 2018-01-04 株式会社ソシオネクスト 半導体装置及び半導体集積回路
CN107579066B (zh) * 2016-07-01 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
TW202243194A (zh) * 2021-01-15 2022-11-01 日商村田製作所股份有限公司 半導體裝置及半導體模組

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090010064A1 (en) * 2004-09-02 2009-01-08 Mircron Technology, Inc. Nand flash cell structure
US20100314685A1 (en) * 2009-06-12 2010-12-16 Globalfoundries Inc. Charging protection device
US20120129301A1 (en) * 2010-11-18 2012-05-24 Monolithic 3D Inc. System comprising a semiconductor device and structure
US20130227268A1 (en) * 2011-08-30 2013-08-29 Makoto Ichida Memory system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006027178A1 (de) * 2005-11-21 2007-07-05 Infineon Technologies Ag Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung
US20080285350A1 (en) * 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US8541286B2 (en) * 2012-02-17 2013-09-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090010064A1 (en) * 2004-09-02 2009-01-08 Mircron Technology, Inc. Nand flash cell structure
US20100314685A1 (en) * 2009-06-12 2010-12-16 Globalfoundries Inc. Charging protection device
US20120129301A1 (en) * 2010-11-18 2012-05-24 Monolithic 3D Inc. System comprising a semiconductor device and structure
US20130227268A1 (en) * 2011-08-30 2013-08-29 Makoto Ichida Memory system

Also Published As

Publication number Publication date
TWI669825B (zh) 2019-08-21
US20190312059A1 (en) 2019-10-10
US10373976B2 (en) 2019-08-06
TW201503372A (zh) 2015-01-16
TW201841372A (zh) 2018-11-16
US20150008525A1 (en) 2015-01-08
JP2015015388A (ja) 2015-01-22

Similar Documents

Publication Publication Date Title
TWI630720B (zh) 半導體裝置
US7989846B2 (en) Semiconductor device with three-dimensional field effect transistor structure
TWI574411B (zh) 具有電晶體區域互連之半導體設備
TWI503957B (zh) 具有電晶體區域互連的半導體設備
WO2018042986A1 (ja) 半導体集積回路装置
TWI527169B (zh) 半導體裝置及其製造方法以及鰭式場效電晶體
US8598636B2 (en) Heat dissipation structure of SOI field effect transistor
JP5583266B2 (ja) 半導体装置
TW201624671A (zh) 具有隔離閘的半導體裝置及其形成方法
JP6841161B2 (ja) 半導体装置
JP6828588B2 (ja) 半導体装置
JP2007287728A (ja) 半導体装置
TW201738966A (zh) 多個背閘極電晶體
KR101931415B1 (ko) 표준 셀에 대한 meol(middle-end-of-line) 스트랩
JP7041361B2 (ja) 半導体集積回路装置
TW202015240A (zh) 閘極控制雙載子接面電晶體及其操作方法
TWI739811B (zh) 半導體裝置的佈局、半導體裝置及其運行方法
US20110169098A1 (en) Semiconductor device and manufacturing method thereof
TWI499036B (zh) 半導體設備
TW201935616A (zh) 具有鰭狀結構的半導體裝置
US9773717B1 (en) Integrated circuits with peltier cooling provided by back-end wiring
TWI566401B (zh) 具有低電阻閘極結構之多鰭鰭式場效電晶體
TWI624064B (zh) 波浪式場效電晶體結構
TW201921682A (zh) 在採用高密度金屬佈線中之高效能電池設計
JP2007019064A (ja) 電界効果トランジスタおよび半導体装置