CN102237357A - 一种集成电路装置及其制造方法 - Google Patents

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Abstract

本发明提供一种集成电路装置及其制造方法。在一实施例中，一种集成电路装置包含：一基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；一第一装置和一第二装置，其覆盖该基板；及一隔离结构，其从该第一表面延伸穿过该基板到该第二表面，且介于该第一装置和该第二装置之间。

Description

一种集成电路装置及其制造方法
技术领域
本发明是相关于功率集成电路装置的有效节省全域隔离和功耗。
背景技术
半导体集成电路(IC)工业经历了快速成长。在集成电路的演变过程中，已普遍增加特征密度(即，单位表面积互连装置数量)，但几何尺寸(即，可使用一制造过程产生的最小组件(或线))则变小。尺寸的缩减过程通常有利于增加生产效率和降低相关成本。这样的尺寸上的缩减也增加处理和生产集成电路的复杂度，为实现这些进步，在IC制造上需要类似的发展。
在一单一技术上整合模拟、数字和高功率(高电压、大电流)的功能的能力对各种电子系统的设计而言是重要的。当一高功率装置被整合到单一技术装置，这种装置的隔离和功耗成为一个问题。目前，隔离高功率装置的技术(如，横向双扩散金属氧化物半导体(LDMOS)装置)包括接合隔离和绝缘体上硅(SOI)的隔离。接合隔离技术使用沿装置侧边延伸的氧化特征或掺质阱，且只有部分通过半导体基板(例如，部分通过基板至一埋层)。相同地，SOI隔离技术使用沿装置侧边延伸的氧化特征，且只有部分通过半导体基板(例如，部分通过基板至设置在基板上的一埋层)。虽然这些方法已足以满足其预定的目的，但他们并非在所有方面都令人完全满意。
发明内容
本发明的一目的是提供一种集成电路装置，以能有效隔离高功率装置，减少功耗，且具成本优势。
本发明的另一目的是提供一种上述集成电路装置的制造方法。
本发明提供许多不同的实施例。依据本发明的一实施方式，一种集成电路装置包含：一基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；一第一装置和一第二装置，其覆盖该基板；及一隔离结构，其从该第一表面延伸穿过该基板到该第二表面，且介于该第一装置和该第二装置之间。隔离结构可沿着每个装置的侧边横向延伸。第一和/或第二装置可以是一横向双扩散金属氧化物半导体(LDMOS)装置。
依据本发明的另一实施方式，一种集成电路装置包括：一半导体基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；一装置，其包括一源极和漏极区域，该源极和漏极区域具有一第一型导电性并设置在该基板；一栅极结构，其设置在该基板的该第一表面上，并在该源极和漏极区域之间；以及一主体接触区域，其具有一第二型导电性并设置在该基板，且邻近该源极区域，该第二型导电性不同于该第一型导电性。集成电路装置另包含一隔离结构，其设置在介于该装置和一邻近装置之间的该半导体基板，该隔离结构从该第一表面延伸穿过该基板到该第二表面。
依据本发明的另一实施方式，一种集成电路装置的制造方法包含下列步骤：提供一基板，其具有一第一表面和一第二表面，该第一表面相对于该第二表面；及形成一隔离结构，其部分从该第一基板表面延伸通过该基板。形成该隔离结构以围绕该基板的一主动区域；在该基板的该主动区域形成一集成电路装置；该方法另包括：结合一载体晶片至该基板的该第一表面；及研磨该基板的该第二表面，直到达到该隔离结构，以使该隔离结构从该第一表面完全延伸通过该基板到该第二表面。
本发明能有效隔离高功率装置，减少功耗，且具成本优势。
附图说明
参照附图阅读发明说明最能明白本发明。请注意，按照业内的标准做法，各种结构并未按比例绘制，且仅用于例示。事实上，为简明起见，各种结构的尺寸可任意增加或减少。
图1是依据本发明各种实施方式的集成电路装置的一实施例的截面图；
图2是依据本发明各种实施方式的图1的集成电路装置的一部分的上方截面图；
图3是依据本发明各种实施方式的集成电路装置的另一实施例的截面图；
图4是依据本发明各种实施方式的图3的集成电路装置的一部分的上方截面图；
图5是依据本发明各种实施方式的制造集成电路装置的方法的流程图；
图6-9是依据图4的方法，在各种制造阶段期间，一集成电路装置的实施例的各种截面图。
【主要组件符号说明】
100集成电路装置   162源极区域
102主动区域       164主体接触区域
102A 装置         166漏极区域
104主动区域       170隔离结构
104A 装置         170A    部分
110基板           170B    部分
120阱区           180空气阻障
130 p埋层         200集成电路装置
150栅极电介质     202区域
152栅极电极       204区域
154电介质         500载体晶片
160 p型基底区域   600工艺
B   基极          D   漏极
G   栅极          S   源极
P+  p型掺质       N+  n型掺质
OX    氧化物      PB  p型基底
P-sub p型硅基板   PBL p埋层
具体实施方式
本发明一般相关于集成电路装置和制造集成电路装置的方法。下文提供许多不同实施例或示例，以执行本发明的不同特征。组件和配置的具体例子详如下述，以简化本文。当然，这只是举例，并非限制。举例来说，对于在一第二特征中或上形成一第一特征的叙述，可包括的实施例包括：以直接接触形成第一和第二特征，且亦可包括的实施例包括：可在第一和第二特征之间形成其它特征，以使第一和第二特征可能无法直接接触。此外，本文可能在不同的例子中重复组件符号。这种重复的目的是为了简单明了，本身并未指示在本文所述的各种实施例和/或配置间的关系。
此外，空间相对名词，如“之下”、“以下”、“低”、“高”、“上”等，可用于此处以便描述附图中所绘示的一组件或特征与其它组件或特征的关系。空间相对名词旨在包含除了附图所绘的方位外，装置的不同方位。例如，如果图式中的装置被翻转过来，则描述为位于其它组件“之下”或“以下”的组件可被定位为在其它组件或特征之上。因此，示例性名词“之下”可包含在之上和之下的方位。设备亦可用不同方式定位(例如，在其它方位旋转90度)，而本文所用的空间相对描述可据以阐述。
图1是依据本发明各种实施方式的集成电路装置100或其部分的一实施例的截面图。集成电路装置100包括各种主动(或装置)区域，如，主动区域(activeregions)102和104。主动区域102包括一个装置102A，而主动区域104包括装置104A。在目前的实施例中，装置102A及104A是相同类型的装置。装置102A可以是一不同于装置104A类型的装置。在目前的实施例中，装置102A和104A是横向双扩散金属氧化物半导体(LDMOS)装置。LDMOS装置102A及104A被配置为n-通道LDMOS，因此，下文所述的掺质配置符合n-通道LDMOS装置。LDMOS装置102A及104A可以配置为P通道LDMOS晶体管。在这种情况下，如下所述的杂质配置将符合一P通道LDMOS装置。在一实施例中，LDMOS装置102A被配置为一N通道LDMOS装置和LDMOS装置104A被配置为P通道LDMOS装置，反之亦然。本发明不限于二LDMOS装置104A及102A的说明，亦设想一LDMOS装置、多LDMOS装置、或LDMOS装置和其它装置的结合(未绘示于图面)。
LDMOS装置102A及104A包括基板110的部分。在本实施例中，基板110是一个p型硅基板(P-sub)或晶片。另外，基板110包括：另一基础半导体材料(如，锗晶体)；一化合物半导体(其包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟、和/或锑化铟)；一合金半导体(其包括锗化硅、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓和/或磷化砷铟镓)或上述材料的组合。
形成在基板110中和上的各种特征结合以在主动区域102和104上形成LDMOS装置102A及104A。例如，根据已知的设计要求，基板110包括各种掺质区域(例如，P型阱或n型阱)。在本实施例中，基板110包括在装置区域102和104上的各种掺质区域，其经配置以形成N通道LDMOS装置102A及104A。掺质区域被掺入p型掺质物(如，硼或BF2)及/或n型掺质物(如磷或砷)。以一P-阱结构、N-阱结构、一双阱结构、或利用隆起结构，可直接在基板110形成掺质区域。在本实施例中，基板110包括一n-阱区120。n-阱区120是一深N-阱区，其作为LDMOS装置102A及104A的一漂移区(n-漂移)。一p埋层(PBL)130被包含在N-阱区120，且可定位于介于N-阱区120和p-掺质基板110之间的一界面。PBL 130位于LDMOS装置102A及104A的漏极区之下。
LDMOS装置102A及104A包括一栅极结构，其设置在基板110上。在本实施例中，栅极结构包括一栅极电介质150和设置在栅极电介质150上的一栅极电极152。栅极结构可进一步包括其它已知技术的(如间隔)。栅极电介质150包括通过下列形成的二氧化硅：热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其它合适的工艺、或其组合。此外，栅极电介质150可包括：高k电介质材料、氮氧化硅、氮化硅、其它合适的电介质材料、或其组合。示例性高k电介质材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其它合适的高k电介质材料，和/或其组合。栅极电介质150可能有多层结构(例如，氧化硅层和形成在二氧化硅层上的高k电介质材料)。
栅极152被设置为覆盖栅极电介质150。栅极152被设计为耦合到金属互连。在本实施例中，栅极152包括多晶硅(polysilicon)。多晶硅可被掺质以达成适当的导电性。另外，栅极152可包括金属(例如，Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合适的导电材料、或其组合)。栅极152是由化学气相沉积、物理气相沉积、电镀、或其它适当工艺形成。栅极152可能有多层结构，且可形成于多步骤工艺。
一电介质154被包括在LDMOS装置102A及104A。电介质154被形成于每个装置102A及104A的漏极(D)侧附近。介电154是氧化物(OX)，其可用于在栅极结构下释放一电场。
一种p型基底(也称为P-主体)区域160被形成在N-阱区120。p型基底区域160被形成在每个装置102A和104A的一源极(S)侧附近，而它可能被横向夹置于栅极结构(栅极电介质150和栅极152)和隔离结构170(详如下述)之间。p型基底区域160包括一p型掺质，例如，硼。P型基底-160可由离子植入过程形成。在一示例中，具有一倾斜角度的离子植入工艺被用来形成P型基底区域160，以使P-型式区域160部分延伸于栅极结构之下(如栅极152)。离子植入的倾斜角度可以被调整，以最佳化通道长度。
LDMOS装置102A及104A还包括一源极区域162、毗邻源极区域162的一主体接触区域164、和一漏极区域166。源极区域162和主体接触区域164形成于p型基底区域160，而漏极区域166形成于N-阱区120，设置在电介质154和隔离结构170之间。在本实施例中，源极区域162和漏极区域166被掺入n型杂质(N+)(如磷或砷)，以使LDMOS装置102A及104A被配置为n-通道LDMOS装置。源极和漏极区域可能有不同结构(例如突起、凹陷、或张力的特征)。主体接触区域164被掺入p型杂质(P+)(如硼)。主体接触区域164可作为LDMOS装置102A及104A的一保护环。
使LDMOS装置互相隔离的传统技术包括接合隔离和硅绝缘体(SOI)隔离。接合隔离技术使用掺质阱(例如，一P-阱，其用以隔离N通道LDMOS装置)或氧化，其沿着LDMOS装置的侧边延伸并只有部分通过半导体基板(例如，部分通过基板至一埋层(例如一n-埋层))。据观察，掺质阱/氧化的部分延伸提供较差的隔离，因为载体仍然可以从装置到装置横向移动通过基板底部。这导致闭锁问题，特别是在高电压技术装置。相同地，SOI隔离技术使用沿LDMOS装置侧边延伸的氧化，且只有部分通过半导体基板(例如，部分通过基板至设置在基板上的一埋层)。据观察，SOI技术能提供足够的隔离，但是，这种技术会因为所埋氧化层遭遇自加热和低击穿电压。此外，SOI技术是昂贵的。
在本实施例中，隔离结构170定义和电气隔离集成电路装置100的各种装置(或主动)区域，如，装置区域102和104。特别是，隔离结构170使LDMOS装置102A与LDMOS装置104A隔离，并进一步使LDMOS装置102A及104A与其它邻近装置(未绘示于图面)隔离。这些装置102A及104A被设置在复数隔离结构170之间。隔离结构170是电介质隔离结构，如，氧化物(OX)隔离。隔离结构170可以包括浅沟槽隔离(STI)、场氧化物(FOX)、深沟槽隔离(DTI)、或本地氧化硅(LOCOS)、或其组合。
在本实施例中，隔离结构170包括部分170A和部分170B。部分170B沿集成电路装置100的主动区域102和104横向延伸。因此，隔离结构170延伸通过整个基板110(换句话说，从基板110的顶部表面至底部表面)，以通过隔离结构170使装置102A及104A彼此完全隔离。例如，图2是图1的集成电路装置100的一部分(尤指装置区域102/LDMOS装置102A)的截面图。如图所示，隔离结构170围绕装置区域102和LDMOS装置102A。不管从哪里截取截面图，隔离结构170围绕装置区域102和LDMOS装置102A，使得它完全独立于其它装置(如LDMOS装置104A)。装置区域104和LDMOS装置104A的截面图同样说明被隔离结构170包围的LDMOS装置104A和装置区域104。
再次参照图1所示集成电路装置100的截面图，沿每个LDMOS装置102A及104A底部存在有空气。这可称为空气阻障180，其沿着LDMOS装置102A及104A的基板110的底部表面存在。因此，隔离结构170沿着LDMOS装置102A和沿着LDMOS装置102A底部的空气阻障180，将LDMOS装置102A彼此隔离。同样地，隔离结构170沿着LDMOS装置104A的横向侧边和沿着LDMOS装置104A底部的空气阻障180，将LDMOS装置104A彼此隔离。
隔离结构170和空气阻障180对LDMOS装置102A及104A提供良好的隔离。据观察，本文的集成电路装置100提供改进的散热和提高的击穿电压。在某些情况下，这可能是由于空气阻障180的缘故。此外，由于隔离结构170延伸通过整个基板110，完全使LDMOS装置102A及104A彼此隔离，及与其它邻近装置(未绘示于图面)隔离，集成电路装置100可防止载体从一装置到另一装置横向通过基板110的底部。不同的实施例可能有不同的优点，并没有特别的优点是任何实施例所必定要具有的。
集成电路装置100不限于上述集成电路装置的实施方式。更具体地说，集成电路装置可以包括储存器单元和/或逻辑电路。集成电路装置100可包括：被动组件(如电阻、电容、电感、和/或熔断器)；及主动组件(如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOSs)、高电压晶体管、和/或高频晶体管)；其它合适的组件；和/或其组合。
此外，集成电路装置100亦可以添加额外的结构在，而在集成电路装置100的其它实施例中，一些上述结构可以被替换或除去。例如，集成电路装置100可以包括各种接触和在基板110上形成的金属结构。例如，硅化物可由一硅化工艺形成，例如，自对准硅化物(salicide)工艺，其中可包括在一硅结构上形成一金属材料，使集成电路装置经高温再退火，在其下硅和金属之间形成硅化物，与蚀刻未反应的金属。可以自对准以在各种结构(如源极区域、漏极区域和/或栅极)上形成硅化物材料，以减少接触电阻。多个图案介电层和导电层也可以形成在基板110上，以形成多层互连，其经配置以耦接不同p-型和n-型掺质区域，如，源极区域162、主体接触区域164、漏极区域166、和栅极152。在一实施例中，一夹层电介质(ILD)和多层互连(MLI)结构系形成于基板110之上，且配置为使ILD分离和隔离MLI结构的多层。在进一步示例中，MLI结构包括在基板上形成的接触、穿孔和金属线。MLI结构可以是铝互连结构，其材料包括，如，铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或其组合。另外，MLI的结构可以是铜互连结构，其材料包括，如，铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或其组合。
图3是一集成电路装置200的截面侧视图，它是集成电路100的另一实施例。图3的实施例在许多实施方式是类似于图1的实施例。因此，为简明起见，在图1和3的类似结构是由相同组件符号标示。集成电路装置200具有：一装置(或主动)区域202，其包括装置202A；和一装置(或主动)区域204，其包括一装置204A。装置202A和204A是类似于LDMOS装置102A及104A的LDMOS装置。同样地，隔离结构170沿着装置区域202和204横向延伸，从LDMOS装置204A和其它装置(未绘示于图面)隔离LDMOS装置202A。在本实施例中，基板110的一底部表面已经研磨，使得剩下的基板110是n-阱区120。因此，隔离结构170延伸通过基板110至N-阱区120的底部表面。由于隔离结构170延伸穿过整个基板110，可防止载体从装置到装置横向通过基板110的底部。相反地，沿着LDMOS装置202A和204A的底部，载体被包含在隔离结构170和空气阻隔180。
图4是图3的集成电路装置200的一部分(尤指装置区域202/LDMOS装置202A)的截面图。隔离结构170围绕装置区域202和LDMOS装置202A。相同于基体电路装置200，不管从基体电路装置200的哪里截取俯视截面图，隔离结构170围绕装置区域202和LDMOS装置202A，使得它完全独立于其它装置，如LDMOS装置204A。装置区域204和LDMOS装置204A的截面图同样说明被隔离结构170包围的LDMOS装置204A和装置区域204。
图5是依据本发明的实施方式，制造集成电路装置的方法400的流程图，如，集成电路装置100和200。图6-9根据图5的方法400，绘示在制造的各种连续阶段期间，集成电路装置100的一部分的截面图，尤其是栅极装置(或主动)区102。
请参照图5和6，在区块402，方法400提供一基板；在区块404，形成一隔离结构，其部分延伸通过基板，以使隔离结构围绕基板的主动区域；及在区块406，在基板的主动区域形成一集成电路装置。在目前实施例中，提供基板110，部分延伸通过基板110并围绕基板的主动区域102以形成隔离结构170，以及LDMOS装置102A是形成于基板110的主动区域102。
更具体地说，请参考图6，其中提供硅p-型半导体基板110。一隔离结构170形成于基板110，并围绕基板110的主动区域102。在本实施例中，隔离结构170部分延伸通过基板110，更具体地说，从基板110一顶部表面延伸至距离基板110底部表面一距离。隔离结构170的深度是由形成于主动区域102之装置的装置应用电压来决定。例如，在60伏特装置技术中，隔离结构170的深度可从约5微米到约10微米。
隔离结构170是由任何合适工艺所形成。例如，隔离结构170的形成可包括在基板110上干式蚀刻一沟槽，和以绝缘材料填充沟槽，如，氧化硅、氮化硅、或氮氧化硅。填充沟槽可有多层结构，如，以氮化硅或氧化硅充满的一热氧化衬垫层。在进一步的实施例中，可使用一工艺顺序来产生隔离结构170，如：成长一垫氧化物，形成一低压化学气相沉积(LPCVD)氮化物层，以光阻图案化一隔离结构开口和光罩，在基板中蚀刻沟槽，选择性成长一热氧化物沟槽衬垫以改善沟槽界面，以化学气相沉积氧化物来填充沟槽，使用化学机械研磨(CMP)处理，以蚀刻和平坦化，并使用一氮化物剥离工艺，以移除硅。
LDMOS装置102A被形成于基板110的装置区域102，且被设置在复数隔离结构170之间。在本实施例中，LDMOS装置102A的各种结构被配置为一N通道LDMOS装置。各种工艺被用来形成LDMOS装置102A。例如，各种掺质区域可用下列工艺形成：离子植入工艺、扩散工艺、退火工艺(例如，快速热退火和/或激光退火工艺)、和/或其它合适的进程。其它程序，包括沉积工艺、图案工艺、蚀刻工艺、和/或其组合，可用于LDMOS装置102A的各种结构。沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅射、电镀、其它合适方法和/或组合。图案化工艺可以包括光阻涂布(例如，旋转上涂层)、软烤、光罩对准、曝光、曝光后烘烤、发展光阻、清洗、干燥(如，硬烤)、其它合适工艺和/或组合。也可执行或以其它适当方法取代微影曝光工艺(photolithgraphy exposing process)，如，无光罩微影(no maskless photolithgraphy)、电子束写入、离子束写入、和/或分子压印(molecular imprint)。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、和/或其它蚀刻方法(如主动离子蚀刻)。
请参照图5、7-9，在区块408的方法移除基板的部分，以使隔离结构完全延伸通过基板，以使隔离结构沿着基板的主动区域的侧边横向延伸。例如，参考图7，一载体晶片(carrier wafer)500被贴附或粘接至基板110的表面。一或多层(未绘示于图面)可形成于基板110之上，以耦合基板110的载体晶片500。如上所述，多层互连结构可形成在基板110上，因此，载体晶片500可被结合至多层互连结构。请参考图8，而后基板110的底部表面再经过一工艺600，以移除基板110的部分，减少基板110的厚度。在本实施例中，工艺600是一研磨工艺，其执行到隔离结构170曝光为止。研磨工艺可以是化学机械研磨(CMP)工艺。请参考图9，在基板厚度减少，隔离结构170从顶部表面向底部表面延伸通过整个基板110。隔离结构另沿着基板110的主动区域102侧边延伸，以使LDMOS装置102A被隔离结构170和空气阻障180完全隔离。
后续处理可在基板110上形成不同的接触/通孔/线和多层互连结构(例如，金属层和层间电介质)，以配置为连接LDMOS装置102A的各种结构。新增的结构可以对装置提供电气互连。例如，多层互连包括：垂直互连(如传统的通孔或接触)和横向互连(如金属线)。各种互连结构可部署各种导电材料，包括，铜、钨、和/或硅化物。举一例子，一镶嵌和/或双镶嵌工艺被用于形成铜相关的多层互连结构。
上文已详述几种实施例的结构，以使熟知该项技艺者易于理解本发明的实施方式。熟知该项技艺者应明白他们能以本文所揭示的内容为基础，用以设计或修改其它工艺和结构，以实施相同的目的和/或达成本文所述实施例的相同优点。熟知该项技艺者亦应知道未偏离本发明精神和范围的均等结构，而他们可作出各种改变、替换和修改，而不偏离本发明的精神和范围。

Claims (10)

1.一种集成电路装置，其特征在于，包含：
一基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；
一第一装置和一第二装置，其覆盖该基板；及
一隔离结构，其从该第一表面延伸穿过该基板到该第二表面，且介于该第一装置和该第二装置之间。
2.根据权利要求1所述的集成电路装置，其特征在于，另包括沿着该基板的该第二表面的一空气阻障，以通过该隔离结构和该空气阻障，使该第一装置完全隔离于该第二装置。
3.根据权利要求1所述的集成电路装置，其特征在于，该第一装置和该第二装置包括一半导体装置。
4.根据权利要求1所述的集成电路装置，其特征在于，该隔离结构包括一浅沟槽隔离、一深沟槽隔离、或一场氧化物。
5.一种集成电路装置，其特征在于，包括：
一半导体基板，其具有一第一表面和一第二表面，该第二表面相对于该第一表面；
一装置，其包括一源极和漏极区域，该源极和漏极区域具有一第一型导电性并设置在该基板；一栅极结构，其设置在该基板的该第一表面上，并在该源极和漏极区域之间；以及一主体接触区域，其具有一第二型导电性并设置在该基板，且邻近该源极区域，该第二型导电性不同于该第一型导电性；及
一隔离结构，其设置在介于该装置和一邻近装置之间的该半导体基板，该隔离结构从该第一表面延伸穿过该基板到该第二表面。
6.根据权利要求5所述的集成电路装置，其特征在于，该隔离结构包括一浅沟槽隔离、一深沟槽隔离、或一场氧化物。
7.根据权利要求5所述的集成电路装置，其特征在于，另包括沿着该基板的该第二表面的一空气阻障，以通过该隔离结构和该空气阻障，使该装置完全隔离于该邻近装置。
8.一种集成电路装置的制造方法，其特征在于，包含下列步骤：
提供一基板，其具有一第一表面和一第二表面，该第一表面相对于该第二表面；
形成一隔离结构，其部分从该第一基板表面延伸通过该基板，该隔离结构围绕该基板的一主动区域；
在该基板的该主动区域形成一集成电路装置；
结合一载体晶片至该基板的该第一表面；及
研磨该基板的该第二表面，直到达到该隔离结构，以使该隔离结构从该第一表面完全延伸通过该基板到该第二表面。
9.根据权利要求8所述的集成电路装置的制造方法，其特征在于，结合一载体晶片至该基板的该第一表面的步骤包含，结合该载体晶片至一互连结构，其设置在该基板的该第一表面。
10.根据权利要求8所述的集成电路装置的制造方法，其特征在于，该隔离结构包括形成一浅沟槽隔离、一深沟槽隔离、或一场氧化物。
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