JP3263870B2 - 微細パターン導電層を有する半導体装置の製造方法 - Google Patents
微細パターン導電層を有する半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、微細パターン導電層を
有する半導体装置の製造方法に係り、さらに詳しくは、
一般的な露光装置を用いて導電層を微細間隔でパターン
加工することが可能であり、たとえばＳＲＡＭ（Static
Random Access Memory）用メモリセルのセル面積の
縮小化および高集積化が可能な半導体装置の製造方法に
関する。
有する半導体装置の製造方法に係り、さらに詳しくは、
一般的な露光装置を用いて導電層を微細間隔でパターン
加工することが可能であり、たとえばＳＲＡＭ（Static
Random Access Memory）用メモリセルのセル面積の
縮小化および高集積化が可能な半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ランダムに高速アクセスが可能で、ＤＲ
ＡＭと異なりリフレッシュが不要な半導体記憶装置とし
て広く用いられているＳＲＡＭでは、記憶データの入出
力時の安定性（ノイズマージン）が高いことと、優れた
記憶保持特性とが望まれている。このような要望を満足
するＳＲＡＭとして、１メモリセルに対して２本のワー
ド線を持ち、駆動トランジスタおよびワードトランジス
タのゲート電極を構成する導電層が点対象パターン形状
を有するＳＲＡＭが開発されている。このＳＲＡＭで
は、導電層のパターンが単純で対象性を有していること
などの理由から、記憶データの入出力時の安定性（ノイ
ズマージン）が高く、記憶保持特性に優れている。
ＡＭと異なりリフレッシュが不要な半導体記憶装置とし
て広く用いられているＳＲＡＭでは、記憶データの入出
力時の安定性（ノイズマージン）が高いことと、優れた
記憶保持特性とが望まれている。このような要望を満足
するＳＲＡＭとして、１メモリセルに対して２本のワー
ド線を持ち、駆動トランジスタおよびワードトランジス
タのゲート電極を構成する導電層が点対象パターン形状
を有するＳＲＡＭが開発されている。このＳＲＡＭで
は、導電層のパターンが単純で対象性を有していること
などの理由から、記憶データの入出力時の安定性（ノイ
ズマージン）が高く、記憶保持特性に優れている。
【０００３】
【発明が解決しようとする課題】ところが、このような
ＳＲＡＭでは、駆動トランジスタのゲート電極用導電層
と、ワードトランジスタのゲート電極となるワード線を
構成する導電層との間隔を、現在のホトリソグラフィ技
術の解像力で規定される寸法以上に設計する必要があ
り、たとえばその間隔を０．４μｍまたは０．３５μｍ
以下にすることはできなかった。しかも、１メモリセル
毎に２本のワード線を有するＳＲＡＭでは、ワード線と
駆動トランジスタのゲート電極との隙間を、各ワード線
毎に必要とする。このため、このＳＲＡＭでは、１メモ
リセルに対して１本のワード線を有するＳＲＡＭに比較
し、同一設計ルール（たとえば０．４μｍまたは０．３
５μｍルール）を採用した場合には、セル面積が増大
し、高集積化に適さないという課題を有している。
ＳＲＡＭでは、駆動トランジスタのゲート電極用導電層
と、ワードトランジスタのゲート電極となるワード線を
構成する導電層との間隔を、現在のホトリソグラフィ技
術の解像力で規定される寸法以上に設計する必要があ
り、たとえばその間隔を０．４μｍまたは０．３５μｍ
以下にすることはできなかった。しかも、１メモリセル
毎に２本のワード線を有するＳＲＡＭでは、ワード線と
駆動トランジスタのゲート電極との隙間を、各ワード線
毎に必要とする。このため、このＳＲＡＭでは、１メモ
リセルに対して１本のワード線を有するＳＲＡＭに比較
し、同一設計ルール（たとえば０．４μｍまたは０．３
５μｍルール）を採用した場合には、セル面積が増大
し、高集積化に適さないという課題を有している。
【０００４】また、ＳＲＡＭ以外の半導体装置でも、高
集積化を図るためには、導電層を微細間隔でパターン加
工する必要がある。ところが、通常のｇ線またはｉ線を
用いる露光装置を用いたホトリソグラフィ技術では、
０．４ないし０．３５μｍ以下の微細間隔に導電層をパ
ターン加工することはできなかった。
集積化を図るためには、導電層を微細間隔でパターン加
工する必要がある。ところが、通常のｇ線またはｉ線を
用いる露光装置を用いたホトリソグラフィ技術では、
０．４ないし０．３５μｍ以下の微細間隔に導電層をパ
ターン加工することはできなかった。
【０００５】本発明は、このような実状に鑑みてなさ
れ、一般的な露光装置を用いて導電層を微細間隔でパタ
ーン加工することが可能であり、たとえばＳＲＡＭ用メ
モリセルのセル面積の縮小化および高集積化が可能な半
導体装置の製造方法を提供することを目的とする。
れ、一般的な露光装置を用いて導電層を微細間隔でパタ
ーン加工することが可能であり、たとえばＳＲＡＭ用メ
モリセルのセル面積の縮小化および高集積化が可能な半
導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、パターン加工す
べき導電層の上に、この導電層をエッチング加工する際
のレジスト膜の一部として機能するレジスト補助層を成
膜する工程と、このレジスト補助層を、第１レジスト膜
により所定の第１パターンにエッチング加工する工程
と、レジスト補助層が取り除かれた導電層の表面に、レ
ジスト補助層の第１パターンに近接して、所定の第２パ
ターンの第２レジスト膜を成膜する工程と、上記第１パ
ターンのレジスト補助層と第２パターンの第２レジスト
膜をマスクとして、上記導電層をエッチング加工する工
程とを有する微細パターン導電層を有する。
に、本発明の半導体装置の製造方法は、パターン加工す
べき導電層の上に、この導電層をエッチング加工する際
のレジスト膜の一部として機能するレジスト補助層を成
膜する工程と、このレジスト補助層を、第１レジスト膜
により所定の第１パターンにエッチング加工する工程
と、レジスト補助層が取り除かれた導電層の表面に、レ
ジスト補助層の第１パターンに近接して、所定の第２パ
ターンの第２レジスト膜を成膜する工程と、上記第１パ
ターンのレジスト補助層と第２パターンの第２レジスト
膜をマスクとして、上記導電層をエッチング加工する工
程とを有する微細パターン導電層を有する。
【０００７】本発明では、上記導電層は、たとえば半導
体基板の表面にゲート絶縁層を介して積層されたＳＲＡ
Ｍ用駆動トランジスタおよびワードトランジスタのゲー
ト電極となる。また、本発明では、上記駆動トランジス
タおよびワードトランジスタのゲート電極用導電層のパ
ターンが、ＳＲＡＭ用１メモリセル内で、点対象形状を
有し、上記駆動トランジスタのゲート電極用導電層のパ
ターン加工が、上記レジスト補助層および第２レジスト
膜のいずれか一方により行なわれ、上記ワードトランジ
スタのゲート電極用導電層のパターン加工が、上記レジ
スト補助層および第２レジスト膜のいずれか他方により
行なわれることが好ましい。
体基板の表面にゲート絶縁層を介して積層されたＳＲＡ
Ｍ用駆動トランジスタおよびワードトランジスタのゲー
ト電極となる。また、本発明では、上記駆動トランジス
タおよびワードトランジスタのゲート電極用導電層のパ
ターンが、ＳＲＡＭ用１メモリセル内で、点対象形状を
有し、上記駆動トランジスタのゲート電極用導電層のパ
ターン加工が、上記レジスト補助層および第２レジスト
膜のいずれか一方により行なわれ、上記ワードトランジ
スタのゲート電極用導電層のパターン加工が、上記レジ
スト補助層および第２レジスト膜のいずれか他方により
行なわれることが好ましい。
【０００８】
【作用】本発明では、同一層内の導電層をエッチング加
工して微細間隔に配置された少なくとも二種類のパター
ンを得る際に、一方の第１パターンを有するレジスト補
助層を、第１レジスト膜によるエッチング加工により得
る。その後、レジスト補助層が取り除かれた導電層の表
面に、レジスト補助層の第１パターンに近接して、所定
の第２パターンの第２レジスト膜を成膜する。その後、
レジスト補助層と第２レジスト膜とをマスクとして、エ
ッチング加工を行なうことにより、従来のホトリソグラ
フィ技術で得られる間隔よりも狭い間隔で、第１パター
ンの導電層と、その第１パターンに近接する第２パター
ンの導電層とを形成することができる。たとえば、従来
では、露光装置の解像度上の制限から、０．３５μｍ以
下の間隔で導電層をパターン加工することができなかっ
たのに対し、本発明では、同じ露光装置を用い、０．２
５μｍ以下の間隔で導電層をパターン加工することが可
能になる。
工して微細間隔に配置された少なくとも二種類のパター
ンを得る際に、一方の第１パターンを有するレジスト補
助層を、第１レジスト膜によるエッチング加工により得
る。その後、レジスト補助層が取り除かれた導電層の表
面に、レジスト補助層の第１パターンに近接して、所定
の第２パターンの第２レジスト膜を成膜する。その後、
レジスト補助層と第２レジスト膜とをマスクとして、エ
ッチング加工を行なうことにより、従来のホトリソグラ
フィ技術で得られる間隔よりも狭い間隔で、第１パター
ンの導電層と、その第１パターンに近接する第２パター
ンの導電層とを形成することができる。たとえば、従来
では、露光装置の解像度上の制限から、０．３５μｍ以
下の間隔で導電層をパターン加工することができなかっ
たのに対し、本発明では、同じ露光装置を用い、０．２
５μｍ以下の間隔で導電層をパターン加工することが可
能になる。
【０００９】その結果、本発明では、半導体装置の高集
積化と、チップサイズの縮小化とが可能になり、生産性
の向上および高密度実装を達成できる。特に、本発明の
方法を用いて、１メモリセル毎に２本のワード線を有す
る点対象形状の導電層パターンを有する高性能ＳＲＡＭ
を製造すれば、メモリセルのセル面積を、５〜１０％程
度縮小することが可能であり、より一層の高集積化、あ
るいはチップサイズの縮小化による生産性の向上および
高密度実装化が可能になる。
積化と、チップサイズの縮小化とが可能になり、生産性
の向上および高密度実装を達成できる。特に、本発明の
方法を用いて、１メモリセル毎に２本のワード線を有す
る点対象形状の導電層パターンを有する高性能ＳＲＡＭ
を製造すれば、メモリセルのセル面積を、５〜１０％程
度縮小することが可能であり、より一層の高集積化、あ
るいはチップサイズの縮小化による生産性の向上および
高密度実装化が可能になる。
【００１０】
【実施例】以下、本発明の実施例に係る半導体装置の製
造方法について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係る半導体装置の製造方法によ
り得られるＳＲＡＭ用メモリセルの導電層パターンを示
す平面図、図２（Ａ），（Ｂ），（Ｃ）は本発明の一実
施例に係る半導体装置の製造過程を示し、図１のii−ii
線に沿う断面図、図３はＳＲＡＭのメモリセルの等価回
路図である。
造方法について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係る半導体装置の製造方法によ
り得られるＳＲＡＭ用メモリセルの導電層パターンを示
す平面図、図２（Ａ），（Ｂ），（Ｃ）は本発明の一実
施例に係る半導体装置の製造過程を示し、図１のii−ii
線に沿う断面図、図３はＳＲＡＭのメモリセルの等価回
路図である。
【００１１】図１に示すように、本発明の一実施例に係
る製造方法により得られるＳＲＡＭでは、１メモリセル
内で、２本のワード線Ｗ1 ，Ｗ2 を有し、一対の駆動ト
ランジスタＴrd1 ，Ｔrd2 および一対のワードトランジ
スタＴrw1 ，Ｔrd2 のゲート電極用導電層２ａ，２ｂ，
４ａ，４ｂのパターンが、点対象形状を有する。
る製造方法により得られるＳＲＡＭでは、１メモリセル
内で、２本のワード線Ｗ1 ，Ｗ2 を有し、一対の駆動ト
ランジスタＴrd1 ，Ｔrd2 および一対のワードトランジ
スタＴrw1 ，Ｔrd2 のゲート電極用導電層２ａ，２ｂ，
４ａ，４ｂのパターンが、点対象形状を有する。
【００１２】この点対象形状パターンを有するＳＲＡＭ
の一例を図３に示す。図３に示すＳＲＡＭでは、負荷ト
ランジスタＴrl1 ，Ｔrl2 として薄膜トランジスタ（Ｔ
ＦＴ）を用いている。図１では、負荷トランジスタＴ
rl1 ，Ｔrl2 の図示を省略してある。負荷トランジスタ
Ｔrl1 ，Ｔrl2 は、図１に示すパターン回路の上に、層
間絶縁層を介して立体的に配置される。
の一例を図３に示す。図３に示すＳＲＡＭでは、負荷ト
ランジスタＴrl1 ，Ｔrl2 として薄膜トランジスタ（Ｔ
ＦＴ）を用いている。図１では、負荷トランジスタＴ
rl1 ，Ｔrl2 の図示を省略してある。負荷トランジスタ
Ｔrl1 ，Ｔrl2 は、図１に示すパターン回路の上に、層
間絶縁層を介して立体的に配置される。
【００１３】負荷トランジスタとしてＴＦＴを用いたＳ
ＲＡＭのメモリセルは、図３に示すように、フリップフ
ロップ回路を構成する一対の駆動トランジスタＴrd1 ，
Ｔrd 2 と、メモリセルの選択用のワードトランジスタＴ
rw1 ，Ｔrw2 と、ＴＦＴで構成される負荷トランジスタ
Ｔrl1 ，Ｔrl2 とを有する。ワードトランジスタＴ
rw 1 ，Ｔrw2 は、図１に示すワード線Ｗ1 ，Ｗ2 に生じ
るゲート電圧に応じて、トランジスタをオン状態とし、
駆動トランジスタＴrd1 ，Ｔrd2 で構成されるフリップ
フロップ回路に記憶してある情報をビット線ｂおよび反
転ビット線ｂ’に送信するようになっている。
ＲＡＭのメモリセルは、図３に示すように、フリップフ
ロップ回路を構成する一対の駆動トランジスタＴrd1 ，
Ｔrd 2 と、メモリセルの選択用のワードトランジスタＴ
rw1 ，Ｔrw2 と、ＴＦＴで構成される負荷トランジスタ
Ｔrl1 ，Ｔrl2 とを有する。ワードトランジスタＴ
rw 1 ，Ｔrw2 は、図１に示すワード線Ｗ1 ，Ｗ2 に生じ
るゲート電圧に応じて、トランジスタをオン状態とし、
駆動トランジスタＴrd1 ，Ｔrd2 で構成されるフリップ
フロップ回路に記憶してある情報をビット線ｂおよび反
転ビット線ｂ’に送信するようになっている。
【００１４】図１に示すように、一対の駆動トランジス
タＴrd1 ，Ｔrd2 をそれぞれ構成するゲート電極用導電
層４ａ，４ｂは、図３に示す回路を構成するために、コ
ンタクト６ａ，６ｂを通じて下層側のソース・ドレイン
領域用不純物拡散層８ａ，８ｂに接続される。なお、図
１中、符号１０ａ，１０ｂは、ビット線コンタクトであ
る。また、図３中、Ｖccは電源電圧、Ｖw はワードトラ
ンジスタＴrw1 ，Ｔrw2 のゲートに印加される電圧であ
る。
タＴrd1 ，Ｔrd2 をそれぞれ構成するゲート電極用導電
層４ａ，４ｂは、図３に示す回路を構成するために、コ
ンタクト６ａ，６ｂを通じて下層側のソース・ドレイン
領域用不純物拡散層８ａ，８ｂに接続される。なお、図
１中、符号１０ａ，１０ｂは、ビット線コンタクトであ
る。また、図３中、Ｖccは電源電圧、Ｖw はワードトラ
ンジスタＴrw1 ，Ｔrw2 のゲートに印加される電圧であ
る。
【００１５】次に、本実施例に係るＳＲＡＭの製造方法
について説明する。本実施例では、まず図２（Ａ）に示
すように、半導体基板１０を準備する。半導体基板１０
は、シリコンウェーハなどで構成され、駆動トランジス
タおよびワードトランジスタをＮ型ＭＯＳトランジスタ
で構成する場合には、基板１０の表面は、少なくともＰ
型にする。
について説明する。本実施例では、まず図２（Ａ）に示
すように、半導体基板１０を準備する。半導体基板１０
は、シリコンウェーハなどで構成され、駆動トランジス
タおよびワードトランジスタをＮ型ＭＯＳトランジスタ
で構成する場合には、基板１０の表面は、少なくともＰ
型にする。
【００１６】次に、半導体基板１０の表面に、窒化シリ
コン膜を用いた選択酸化法（ＬＯＣＯＳ法）などで、素
子分離領域１２を形成する。素子分離領域１２の形成パ
ターンは、半導体基板１０の表面に形成される不純物拡
散層のパターンに対応して決定される。次に、素子分離
領域１２が形成されていない半導体基板１０の表面に、
ゲート絶縁層１４を形成する。
コン膜を用いた選択酸化法（ＬＯＣＯＳ法）などで、素
子分離領域１２を形成する。素子分離領域１２の形成パ
ターンは、半導体基板１０の表面に形成される不純物拡
散層のパターンに対応して決定される。次に、素子分離
領域１２が形成されていない半導体基板１０の表面に、
ゲート絶縁層１４を形成する。
【００１７】ゲート絶縁層１４は、たとえば半導体基板
の表面を熱酸化することにより形成され、ＳｉＯ2 など
で構成される。素子分離領域１２の膜厚は、特に限定さ
れないが、たとえば８００〜１０００ｎｍ程度である。
ゲート絶縁層１４の膜厚も特に限定されないが、たとえ
ば約４０ｎｍ程度である。
の表面を熱酸化することにより形成され、ＳｉＯ2 など
で構成される。素子分離領域１２の膜厚は、特に限定さ
れないが、たとえば８００〜１０００ｎｍ程度である。
ゲート絶縁層１４の膜厚も特に限定されないが、たとえ
ば約４０ｎｍ程度である。
【００１８】次に、ゲート絶縁層１４および素子分離領
域１２の表面に、駆動トランジスタＴrd1 ，Ｔrd2 と、
ワードトランジスタＴrw1 ，Ｔrw2 のゲート電極層と成
る導電層１６を成膜する。この導電層１６は、たとえば
ＣＶＤ法により成膜されたポリシリコン膜、あるいはシ
リサイドとポリシリコンとの積層構造であるポリサイド
膜などで構成される。この導電層１６の膜厚も特に限定
されないが、たとえば２００ｎｍ程度である。
域１２の表面に、駆動トランジスタＴrd1 ，Ｔrd2 と、
ワードトランジスタＴrw1 ，Ｔrw2 のゲート電極層と成
る導電層１６を成膜する。この導電層１６は、たとえば
ＣＶＤ法により成膜されたポリシリコン膜、あるいはシ
リサイドとポリシリコンとの積層構造であるポリサイド
膜などで構成される。この導電層１６の膜厚も特に限定
されないが、たとえば２００ｎｍ程度である。
【００１９】次に、この導電層１６の表面に、レジスト
補助層１８を成膜する。レジスト補助層１８は、その下
層側に位置する導電層１６に対してエッチングレートが
相違する材質で構成され、たとえば、ＣＶＤ法により成
膜される酸化シリコン層あるいは窒化シリコン層などの
絶縁膜で構成される。レジスト補助層１８の膜厚は、特
に限定されないが、たとえば１５０ｎｍ程度である。
補助層１８を成膜する。レジスト補助層１８は、その下
層側に位置する導電層１６に対してエッチングレートが
相違する材質で構成され、たとえば、ＣＶＤ法により成
膜される酸化シリコン層あるいは窒化シリコン層などの
絶縁膜で構成される。レジスト補助層１８の膜厚は、特
に限定されないが、たとえば１５０ｎｍ程度である。
【００２０】次に、レジスト補助層１８の表面に、第１
レジスト膜２０を成膜する。本実施例では、第１レジス
ト膜２０は、図１に示す駆動トランジスタＴrd1 ，Ｔ
rd2 用ゲート電極と成る導電層４ａ，４ｂのパターンに
加工される。次に、本実施例では、第１レジスト膜２０
を用いて、レジスト補助層１８を、ＲＩＥなどでエッチ
ング加工する。その結果、レジスト補助層１８は、図１
に示す導電層４ａ，４ｂのパターンを有する。
レジスト膜２０を成膜する。本実施例では、第１レジス
ト膜２０は、図１に示す駆動トランジスタＴrd1 ，Ｔ
rd2 用ゲート電極と成る導電層４ａ，４ｂのパターンに
加工される。次に、本実施例では、第１レジスト膜２０
を用いて、レジスト補助層１８を、ＲＩＥなどでエッチ
ング加工する。その結果、レジスト補助層１８は、図１
に示す導電層４ａ，４ｂのパターンを有する。
【００２１】その後、図２（Ｂ）に示すように、レジス
ト補助層１８で覆われていない導電層１６の表面に、レ
ジスト補助層１８に近接して第２レジスト膜２２を成膜
する。第２レジスト膜２２の形成パターンは、図１に示
すワード線Ｗ1 ，Ｗ2 と成る導電層２ａ，２ｂを形成す
るパターンである。
ト補助層１８で覆われていない導電層１６の表面に、レ
ジスト補助層１８に近接して第２レジスト膜２２を成膜
する。第２レジスト膜２２の形成パターンは、図１に示
すワード線Ｗ1 ，Ｗ2 と成る導電層２ａ，２ｂを形成す
るパターンである。
【００２２】次に、この第２レジスト膜２２およびレジ
スト補助層１８を用い、導電層１６をＲＩＥなどでエッ
チング加工すれば、図２（Ｃ）に示すように、ワード線
Ｗ1，Ｗ2 と成る導電層２ａ，２ｂと、駆動トランジス
タＴrd1 ，Ｔrd2 用ゲート電極と成る導電層４ａ，４ｂ
とを、きわめて狭間隔Ｌで作り込むことができる。
スト補助層１８を用い、導電層１６をＲＩＥなどでエッ
チング加工すれば、図２（Ｃ）に示すように、ワード線
Ｗ1，Ｗ2 と成る導電層２ａ，２ｂと、駆動トランジス
タＴrd1 ，Ｔrd2 用ゲート電極と成る導電層４ａ，４ｂ
とを、きわめて狭間隔Ｌで作り込むことができる。
【００２３】たとえば従来の技術では、間隔Ｌは、０．
４μｍ程度が限界であったのに対し、本実施例の方法に
よれば、０．２５μｍ程度まで縮小することができる。
そのため、８．０μｍ2 のセル面積で、メモリセルの安
定性を示すセル・レシオ（駆動トランジスタとワードト
ランジスタとの能力比）が設計上４．０になり、十分に
大きい値を取る。従来の技術では、間隔Ｌを０．４μｍ
以下にすることができなかったため、同じセル・レシオ
を得ようとすると、セル面積が８．６μｍ2 となる。す
なわち、本実施例によれば、セル面積を７％程度縮小す
ることができる。
４μｍ程度が限界であったのに対し、本実施例の方法に
よれば、０．２５μｍ程度まで縮小することができる。
そのため、８．０μｍ2 のセル面積で、メモリセルの安
定性を示すセル・レシオ（駆動トランジスタとワードト
ランジスタとの能力比）が設計上４．０になり、十分に
大きい値を取る。従来の技術では、間隔Ｌを０．４μｍ
以下にすることができなかったため、同じセル・レシオ
を得ようとすると、セル面積が８．６μｍ2 となる。す
なわち、本実施例によれば、セル面積を７％程度縮小す
ることができる。
【００２４】なお、本実施例では、間隔Ｌは、ホトリソ
グラフィ装置のアライメント精度と線幅加工精度との許
容する限り縮小することができ、場合によっては、０．
２５μｍよりさらに小さくすることも可能である。ＳＲ
ＡＭを完成させる場合には、図２（Ｃ）に示す導電層２
ａおよびレジスト補助層１８の表面全体に、層間絶縁層
を成膜し、その上に、図３に示すＳＲＡＭ回路を構成す
るために、ＴＦＴで構成される負荷トランジスタＴ
rl1 ，Ｔrl2 およびビット線となるアルミニウムなどの
金属配線層を形成する。
グラフィ装置のアライメント精度と線幅加工精度との許
容する限り縮小することができ、場合によっては、０．
２５μｍよりさらに小さくすることも可能である。ＳＲ
ＡＭを完成させる場合には、図２（Ｃ）に示す導電層２
ａおよびレジスト補助層１８の表面全体に、層間絶縁層
を成膜し、その上に、図３に示すＳＲＡＭ回路を構成す
るために、ＴＦＴで構成される負荷トランジスタＴ
rl1 ，Ｔrl2 およびビット線となるアルミニウムなどの
金属配線層を形成する。
【００２５】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例のＳＲＡＭで
は、負荷トランジスタとしてＴＦＴを用いたが、ＴＦＴ
以外の通常のトランジスタあるいはポリシリコン膜を用
いた負荷抵抗などを用いることができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例のＳＲＡＭで
は、負荷トランジスタとしてＴＦＴを用いたが、ＴＦＴ
以外の通常のトランジスタあるいはポリシリコン膜を用
いた負荷抵抗などを用いることができる。
【００２６】また、上述した実施例では、本発明の製造
方法を用いてＳＲＡＭを製造する場合について説明した
が、本発明の方法により製造される半導体装置は、ＳＲ
ＡＭに限定されず、高集積化が必要とされる半導体装置
全てに対して適用することが可能である。
方法を用いてＳＲＡＭを製造する場合について説明した
が、本発明の方法により製造される半導体装置は、ＳＲ
ＡＭに限定されず、高集積化が必要とされる半導体装置
全てに対して適用することが可能である。
【００２７】
【発明の効果】以上説明してきたように、本発明によれ
ば、従来では、露光装置の解像度上の制限から、０．３
５μｍ以下の間隔で導電層をパターン加工することがで
きなかったのに対し、同じ露光装置を用い、０．２５μ
ｍ以下の間隔で導電層をパターン加工することが可能に
なる。
ば、従来では、露光装置の解像度上の制限から、０．３
５μｍ以下の間隔で導電層をパターン加工することがで
きなかったのに対し、同じ露光装置を用い、０．２５μ
ｍ以下の間隔で導電層をパターン加工することが可能に
なる。
【００２８】その結果、本発明では、半導体装置の高集
積化と、チップサイズの縮小化とが可能になり、生産性
の向上および高密度実装を達成できる。特に、本発明の
方法を用いて、１メモリセル毎に２本のワード線を有す
る点対象形状の導電層パターンを有する高性能ＳＲＡＭ
を製造すれば、メモリセルのセル面積を、５〜１０％程
度縮小することが可能であり、より一層の高集積化、あ
るいはチップサイズの縮小化による生産性の向上および
高密度実装化が可能になる。
積化と、チップサイズの縮小化とが可能になり、生産性
の向上および高密度実装を達成できる。特に、本発明の
方法を用いて、１メモリセル毎に２本のワード線を有す
る点対象形状の導電層パターンを有する高性能ＳＲＡＭ
を製造すれば、メモリセルのセル面積を、５〜１０％程
度縮小することが可能であり、より一層の高集積化、あ
るいはチップサイズの縮小化による生産性の向上および
高密度実装化が可能になる。
【図１】図１は本発明の一実施例に係る半導体装置の製
造方法により得られるＳＲＡＭ用メモリセルの導電層パ
ターンを示す平面図である。
造方法により得られるＳＲＡＭ用メモリセルの導電層パ
ターンを示す平面図である。
【図２】図２（Ａ），（Ｂ），（Ｃ）は本発明の一実施
例に係る半導体装置の製造過程を示し、図１のii−ii線
に沿う断面図である。
例に係る半導体装置の製造過程を示し、図１のii−ii線
に沿う断面図である。
【図３】図３はＳＲＡＭのメモリセルの等価回路図であ
る。
る。
２ａ，２ｂ，４ａ，４ｂ… 導電層 ６ａ，６ｂ… コンタクト ８ａ，８ｂ… ソース・ドレイン領域用不純物拡散層 １０ａ，１０ｂ… コンタクト Ｗ1 ，Ｗ2 … ワード線 Ｔrd1 ，Ｔrd2 … 駆動トランジスタ Ｔrw1 ，Ｔrd2 … ワードトランジスタ Ｔrl1 ，Ｔrl2 … 負荷トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 27/11 H01L 21/8244
Claims (3)
- 【請求項１】 パターン加工すべき導電層の上に、この
導電層をエッチング加工する際のレジスト膜の一部とし
て機能するレジスト補助層を成膜する工程と、 このレジスト補助層を、第１レジスト膜により所定の第
１パターンにエッチング加工する工程と、 レジスト補助層が取り除かれた導電層の表面に、レジス
ト補助層の第１パターンに近接して、所定の第２パター
ンの第２レジスト膜を成膜する工程と、 上記第１パターンのレジスト補助層と第２パターンの第
２レジスト膜をマスクとして、上記導電層をエッチング
加工する工程とを有する微細パターン導電層を有する半
導体装置の製造方法。 - 【請求項２】 上記導電層が、半導体基板の表面にゲー
ト絶縁層を介して積層されたＳＲＡＭ用駆動トランジス
タおよびワードトランジスタのゲート電極となることを
特徴とする請求項１に記載の微細パターン導電層を有す
る半導体装置の製造方法。 - 【請求項３】 上記駆動トランジスタおよびワードトラ
ンジスタのゲート電極用導電層のパターンが、ＳＲＡＭ
用１メモリセル内で、点対象形状を有し、上記駆動トラ
ンジスタのゲート電極用導電層のパターン加工が、上記
レジスト補助層および第２レジスト膜のいずれか一方に
より行なわれ、上記ワードトランジスタのゲート電極用
導電層のパターン加工が、上記レジスト補助層および第
２レジスト膜のいずれか他方により行なわれることを特
徴とする請求項２に記載の微細パターン導電層を有する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09320593A JP3263870B2 (ja) | 1993-04-20 | 1993-04-20 | 微細パターン導電層を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09320593A JP3263870B2 (ja) | 1993-04-20 | 1993-04-20 | 微細パターン導電層を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310470A JPH06310470A (ja) | 1994-11-04 |
| JP3263870B2 true JP3263870B2 (ja) | 2002-03-11 |
Family
ID=14076072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09320593A Expired - Fee Related JP3263870B2 (ja) | 1993-04-20 | 1993-04-20 | 微細パターン導電層を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263870B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810447B1 (fr) * | 2000-06-16 | 2003-09-05 | Commissariat Energie Atomique | Procede de creation d'un etage de circuit integre ou conexistent des motifs fins et larges |
-
1993
- 1993-04-20 JP JP09320593A patent/JP3263870B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310470A (ja) | 1994-11-04 |
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