DE112017004208T5 - 3d-nand mit teilblocklöschen - Google Patents

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Abstract

Es werden Systeme und Verfahren zum Durchführen eines Teilblocklöschvorgangs auf einem Abschnitt eines Speicherarrays beschrieben. Das Speicherarray kann eine Mehrzahl von vertikalen NAND-Ketten einschließen, in denen ein erster Satz der Mehrzahl von vertikalen NAND-Ketten mit einer ersten Drain-seitigen Auswahlleitung verbunden ist, ein zweiter Satz der Mehrzahl von vertikalen NAND-Ketten mit einer zweiten Drain-seitigen Auswahlleitung verbunden ist und sowohl der erste Satz als auch der zweite Satz von vertikalen NAND-Ketten mit einer oder mehreren gemeinsam genutzten Wortleitungen verbunden sind. In Fällen, in denen eine erste vertikale NAND-Kette des ersten Satzes und eine zweite vertikale NAND-Kette des zweiten Satzes beide mit ausgewählten Bitleitungen und derselben gemeinsam genutzten Wortleitung verbunden sind, kann die Selektivität von Speicherzellen durch Anlegen unterschiedlicher Spannungen an die erste Drain-seitige Auswahlleitung und die zweite Drain-seitige Auswahlleitung bereitgestellt werden.

Description

  • HINTERGRUND
  • Halbleiterspeicher wird weit verbreitet in verschiedenen elektronischen Vorrichtungen wie beispielsweise mobilen Rechenvorrichtungen, mobilen Telefonen, Solid-State-Laufwerken, digitalen Kameras, PDAs, medizinischer Elektronik, Servern und nicht mobilen Rechenvorrichtungen verwendet. Halbleiterspeicher kann nichtflüchtigen Speicher oder flüchtigen Speicher umfassen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn die nichtflüchtige Speichervorrichtung nicht mit einer Stromquelle (z. B. einer Batterie oder einem Akku) verbunden ist. Beispiele für nichtflüchtigen Speicher schließen Flash-Speicher (z. B. Flash-Speicher vom NAND-Typ und NOR-Typ), elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM), ferroelektrischen Speicher (z. B. FeRAM), magnetoresistiven Speicher (z. B. MRAM) und Phasenwechselspeicher (z. B. PRAM) ein. In den letzten Jahren sind nichtflüchtige Speichervorrichtungen skaliert worden, um die Kosten pro Bit zu reduzieren. Jedoch werden, wenn die Prozessgeometrien schrumpfen, viele Gestaltungs- und Prozesserfordernisse präsentiert. Diese Herausforderungen schließen eine erhöhte Variabilität der Speicherzellencharakteristiken gegenüber Prozess-, Spannungs- und Temperaturschwankungen ein.
  • Figurenliste
    • 1A bis 1E stellen verschiedene Ausführungsformen eines Speichersystems dar.
    • 2 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar, die eine erste Speicherebene einschließt, die unter einer zweiten Speicherebene positioniert ist.
    • 3A stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar, das vertikale Streifen eines nichtflüchtigen Speichermaterials einschließt.
    • 3B stellt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der in 3A gezeigten vertikal ausgerichteten ausgewählten Vorrichtungen dar.
    • 4A stellt eine Ausführungsform einer NAND-Kette dar.
    • 4B stellt eine Ausführungsform der NAND-Kette von 4A unter Verwendung eines entsprechenden Schaltungsdiagramms dar.
    • 4C stellt eine Ausführungsform eines Speicherblocks einschließlich einer Mehrzahl von NAND-Ketten dar.
    • 4D stellt eine Ausführungsform von möglichen Schwellenwertspannungsverteilungen für eine Drei-Bit-pro-Zelle-Speicherzelle dar.
    • 4E bis 4J stellen verschiedene Ausführungsformen von NAND-Strukturen dar.
    • 5 stellt eine Ausführungsform einer Lese/Schreib-Schaltung dar.
    • 6A stellt eine Ausführungsform eines Speicherarrays dar, das eine Mehrzahl vertikaler NAND-Ketten umfasst.
    • 6B stellt eine Ausführungsform einer Draufsicht für einen Abschnitt des in 6A dargestellten Speicherarrays dar.
    • 6C stellt eine Ausführungsform einer Vorderperspektive für einen Abschnitt des in 6A dargestellten Speicherarrays dar.
    • 6D stellt eine Ausführungsform einer Draufsicht für einen Abschnitt des in 6A dargestellten Speicherarrays dar.
    • 6E stellt eine Ausführungsform von Vorspannungsbedingungen für NAND-Ketten in einem Speicherblock während eines Teilblocklöschvorgangs dar.
    • 7 ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Durchführen eines Teilblocklöschvorgangs auf einem Abschnitt eines Speicherblocks beschreibt.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird eine Technologie zum Durchführen eines Teilblocklöschvorgangs oder eines anderen Speichervorgangs auf einem Abschnitt eines Speicherblocks (z. B. einem Unterblocklöschen) oder einem Abschnitt eines Speicherarrays beschrieben. Das Speicherarray kann verschiedene Speicherstrukturen einschließlich einer vertikalen NAND-Struktur, einer Bit-Kostenskalierbaren (Bit Cost Scalable (BiCS)) NAND-Struktur oder einer 3D-NAND-Struktur einschließen. In manchen Fällen kann ein Speicherarray eine Mehrzahl von vertikalen NAND-Ketten einschließen, in denen ein erster Satz der Mehrzahl von vertikalen NAND-Ketten mit einer ersten Drain-seitigen Auswahlleitung zum selektiven Verbinden des ersten Satzes vertikaler NAND-Ketten mit einem ersten Satz von Bitleitungen verbunden ist, ein zweiter Satz der Mehrzahl von vertikalen NAND-Ketten mit einer zweiten Drain-seitigen Auswahlleitung zum selektiven Verbinden des zweiten Satzes von vertikalen NAND-Ketten mit einem zweiten Satz von Bitleitungen verbunden ist, und sowohl der erste Satz als auch der zweite Satz von vertikalen NAND-Ketten mit einer oder mehreren gemeinsamen Wortleitungen verbunden sind. Jede vertikale NAND-Kette in dem ersten Satz kann mit einem ersten Wortleitungsfinger verbunden sein, und jede vertikale NAND-Kette in dem zweiten Satz kann mit einem zweiten Wortleitungsfinger verbunden sein, der physisch mit dem ersten Wortleitungsfinger kurzgeschlossen ist. Der erste Satz vertikaler NAND-Ketten kann auch mit einer ersten Source-seitigen Auswahlleitung zum selektiven Verbinden des ersten Satzes vertikaler NAND-Ketten mit einer Source-Leitung verbunden sein, und der zweite Satz vertikaler NAND-Ketten kann mit einer zweiten Source-seitigen Auswahlleitung verbunden sein, um den zweiten Satz vertikaler NAND-Ketten selektiv mit der Source-Leitung zu verbinden. In Fällen, in denen eine erste vertikale NAND-Kette des ersten Satzes und eine zweite vertikale NAND-Kette des zweiten Satzes beide mit ausgewählten Bitleitungen und derselben ausgewählten Wortleitung verbunden sind, kann die Selektivität von Speicherzellen innerhalb der ersten vertikalen NAND-Kette durch Anlegen unterschiedlicher Spannungen an die erste Drain-seitige Auswahlleitung und die zweite Drain-seitige Auswahlleitung bereitgestellt werden. Wenn in einem Beispiel die erste vertikale NAND-Kette eine ausgewählte Kette ist, dann kann ein erster Drain-seitiger Auswahltransistor der ersten vertikalen NAND-Kette in einen leitenden Zustand versetzt werden, während ein zweiter Drain-seitiger Auswahltransistor der zweiten vertikalen NAND-Kette in einen nichtleitenden Zustand versetzt wird.
  • In einer Ausführungsform kann ein Speicherarray einen ersten Satz vertikaler NAND-Ketten umfassen, die mit einem ersten Wortleitungsfinger verbunden sind, und einen zweiten Satz vertikaler NAND-Ketten, die mit einem zweiten Wortleitungsfinger verbunden sind. Der erste Wortleitungsfinger kann physisch mit dem zweiten Wortleitungsfinger kurzgeschlossen sein. Der physische Kurzschluss kann einen niederohmigen Leiter (z. B. einen Metalldraht, der Wolfram oder Aluminium umfasst) umfassen, der zwischen dem ersten Wortleitungsfinger und dem zweiten Wortleitungsfinger angeordnet ist, so dass der Widerstand zwischen dem ersten Wortleitungsfinger und dem zweiten Wortleitungsfinger einen Pfad mit einem niedrigen elektrischen Widerstand (z. B. weniger als 10 Ohm) aufweist. Der physische Kurzschluss kann während der Herstellung eines Speicherchips gebildet werden und kann verhindern, dass der erste Wortleitungsfinger und der zweite Wortleitungsfinger während des Betriebs des Speicherchips jemals elektrisch voneinander isoliert werden. Da sowohl der erste Wortleitungsfinger als auch der zweite Wortleitungsfinger physisch kurzgeschlossen sein können, kann die Fähigkeit, entweder den ersten Satz von vertikalen NAND-Ketten oder den zweiten Satz von vertikalen NAND-Ketten einzeln auszuwählen, durch individuelle Steuerung von Drain-seitigen Auswahl-Gates, die mit dem ersten Satz von vertikalen NAND-Ketten und dem zweiten Satz von vertikalen NAND-Ketten verbunden sind, ermöglicht oder aktiviert werden. In manchen Ausführungsformen kann nur eine einzige vertikale NAND-Kette innerhalb des ersten Satzes vertikaler NAND-Ketten teilweise gelöscht werden, während die anderen vertikalen NAND-Ketten innerhalb des ersten Satzes vertikaler NAND-Ketten nicht gelöscht werden. In anderen Ausführungsformen kann eine Untersatz des ersten Satzes vertikaler NAND-Ketten (z. B. acht NAND-Ketten oder eine Anzahl von NAND-Ketten, die einer teilweisen Seite von Daten zugeordnet sind) teilweise während eines Teilblocklöschvorgangs gelöscht werden.
  • Ein Speicherblock kann Speicherzellen einschließen, die über mehrere Wortleitungsfinger verteilt sind. In manchen Fällen kann ein Teilblocklöschvorgang an Speicherzellen durchgeführt werden, die mit einem oder mehreren der Wortleitungsfinger weniger als alle der mehreren Wortleitungsfinger verbunden sind (z. B. kann der Löschvorgang an Speicherzellen durchgeführt werden, die mit zwei Wortleitungsfingern aus vier Wortleitungsfingern für den Speicherblock verbunden sind). Ein Teilblocklöschvorgang kann pro Wortleitungsfinger oder pro Kettensegment (z. B. ein Untersatz von NAND-Ketten, die mit einem gemeinsamen Wortleitungsfinger verbunden sind) durchgeführt werden. In manchen Fällen kann ein Teilblocklöschvorgang nur an ungeraden Ketten innerhalb eines Speicherblocks oder nur geraden Ketten in einem Speicherblock durchgeführt werden.
  • In manchen Ausführungsformen kann ein Teilblocklöschvorgang an einem Abschnitt eines Speicherblocks durchgeführt werden, um Speicherzellen zu löschen, die mit einem oder mehreren Auswahl-Gate-Fingern weniger als alle der Auswahl-Gate-Finger für den gesamten Speicherblock verbunden sind. Die Auswahl-Gate-Finger können entweder Drain-seitigen Auswahl-Gate-Fingern oder Source-seitigen Auswahl-Gate-Fingern entsprechen. In einem Beispiel kann ein Teilblocklöschvorgang ausgeführt werden, um Speicherzellen, die mit zwei Drain-seitigen Auswahl-Gate-Fingern aus vier Drain-seitigen Auswahl-Gate-Fingern verbunden sind, zu löschen. In einem anderen Beispiel kann ein Teilblocklöschvorgang durchgeführt werden, um Speicherzellen zu löschen, die mit drei Source-seitigen Auswahl-Gate-Fingern aus sechs Source-seitigen Auswahl-Gate-Fingern verbunden sind.
  • In manchen Ausführungsformen kann der Kanal einer vertikalen NAND-Kette ein Kanalmaterial mit einer niedrigen Erzeugungs-Rekombinationsrate umfassen, um eine Löschstörung zu reduzieren, die durch eine Trägererzeugung verursacht wird. In einem Beispiel kann kristallines Silizium (c-Si) als das Kanalmaterial verwendet werden. Die Trägererzeugungsrate eines kristallinen Siliziumkanals kann wesentlich niedriger sein als diejenige eines Polysiliziumkanals aufgrund einer Verringerung in der Anzahl von Defekten und/oder Fallen. In manchen Ausführungsformen kann das kristalline Silizium durch metallinduzierte Kristallisation oder metallinduzierte Vertikalkanalkristallisation gebildet werden.
  • Die 3D-NAND-Seitengrößen haben mit der Zeit zugenommen, da NAND-Datenspeicherkapazitäten zugenommen haben und sich vertikale NAND-Ketten-Längen erhöht haben. Während eine größere Seitengröße (z. B. eine Seitengröße von 2 kB oder 8 kB) eine verbesserte Arrayeffizienz und eine größere Menge an Daten ermöglichen kann, die gleichzeitig gelesen oder geschrieben werden können, ist es hinsichtlich Leistung und Speicherleistung nicht effizient, einen gesamten Speicherblock zu löschen, um eine kleine Menge neuer Daten zu schreiben. Die Vorteile des Durchführens von Teilblocklöschvorgängen an einem Abschnitt eines Speicherblocks schließen eine verbesserte Leistung und Speicherleistung ein.
  • In einer Ausführungsform kann ein nichtflüchtiges Datenspeichersystem oder ein Speicherchip ein oder mehrere zweidimensionale Arrays von nichtflüchtigen Speicherzellen einschließen. Die Speicherzellen innerhalb eines zweidimensionalen Speicherarrays können eine einzelne Schicht von Speicherzellen bilden und können über Steuerleitungen (z. B. Wortleitungen und Bitleitungen) in der X- und Y-Richtung ausgewählt werden. In einer anderen Ausführungsform kann ein nichtflüchtiges Datenspeichersystem ein oder mehrere monolithische dreidimensionale Speicherarrays einschließen, in denen zwei oder mehr Schichten von Speicherzellen über einem einzigen Substrat ohne zwischenliegende Substrate gebildet werden können. In manchen Fällen kann ein dreidimensionales Speicherarray eine oder mehrere vertikale Spalten von Speicherzellen oberhalb und senkrecht zu einem Substrat oder im Wesentlichen senkrecht zu dem Substrat einschließen (z. B. innerhalb von 2 bis 5 Grad von einem Normalenvektor, der senkrecht zu dem Substrat ist). In einem Beispiel kann ein nichtflüchtiges Datenspeichersystem ein Speicherarray mit vertikalen Bitleitungen oder Bitleitungen einschließen, die senkrecht zu einem Halbleitersubstrat angeordnet sind. Das Substrat kann ein Siliziumsubstrat umfassen. Das Speicherarray kann verschiedene Speicherstrukturen einschließlich ebenen NAND-Strukturen, vertikalen NAND-Strukturen, Bit-Kosten-skalierbare (BiCS) NAND-Strukturen, 3D-NAND-Strukturen oder 3D-ReRAM-Strukturen umfassen.
  • In manchen Ausführungsformen kann ein nichtflüchtiges Datenspeichersystem einen nichtflüchtigen Speicher einschließen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich umfassen, der über einem Siliziumsubstrat angeordnet ist. Das nichtflüchtige Datenspeichersystem kann auch eine Schaltlogik in Verbindung mit dem Betrieb der Speicherzellen einschließen (z. B. Decoder, Zustandsmaschinen, Seitenregister oder eine Steuerschaltlogik zum Steuern des Lesens und/oder Programmierens der Speicherzellen). Die Schaltlogik in Verbindung mit dem Betrieb der Speicherzellen kann oberhalb des Substrats oder innerhalb des Substrats angeordnet sein.
  • In manchen Ausführungsformen kann ein nichtflüchtiges Datenspeichersystem ein monolithisches dreidimensionales Speicherarray einschließen. Das monolithische dreidimensionale Speicherarray kann eine oder mehrere Ebenen von Speicherzellen einschließen. Jede Speicherzelle innerhalb einer ersten Ebene der einen oder der mehreren Ebenen von Speicherzellen kann einen aktiven Bereich oberhalb eines Substrats (z. B. eines einkristallinen Substrats oder eines Siliziumsubstrats) einschließen. In einem Beispiel kann der aktive Bereich einen Halbleiterübergang (z. B. einen PN-Übergang) einschließen. Der aktive Bereich kann einen Teil eines Source- oder Drain-Gebiets eines Transistors einschließen. In einem anderen Beispiel kann der aktive Bereich ein Kanalgebiet eines Transistors einschließen.
  • 1A stellt eine Ausführungsform eines Speichersystems 101 und eines Hosts 106 dar. Das Speichersystem 101 kann ein nichtflüchtiges Datenspeichersystem umfassen, das mit dem Host (z. B. einer mobilen Computervorrichtung oder einem Server) über eine Schnittstelle verbunden ist. In manchen Fällen kann das Speichersystem 101 in dem Host 106 eingebettet sein. Als Beispiele kann das Speichersystem 101 eine Speicherkarte, ein Solid-State-Laufwerk (solid-state drive (SSD)), wie beispielsweise eine MLC-SSD hoher Dichte (z. B. 2 Bits/Zelle oder 3 Bits/Zelle) oder eine Hochleistungs-SLC-SSD oder ein Hybrid-HDD/SSD-Laufwerk umfassen. Wie dargestellt, schließt das Speichersystem 101 eine Speicherchip-Steuereinheit 105 und einen Speicherchip 102 ein. Der Speicherchip 102 kann flüchtigen Speicher und/oder nichtflüchtigen Speicher einschließen. Obwohl ein einzelner Speicherchip dargestellt ist, kann das Speichersystem 101 mehr als einen Speicherchip (z. B. vier oder acht Speicherchips) einschließen. Die Speicherchip-Steuereinheit 105 kann Daten und Befehle vom Host 106 empfangen und Speicherchipdaten an den Host 106 liefern. Die Speicherchip-Steuereinheit 105 kann eine oder mehrere Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltlogik zum Steuern des Betriebs des Speicherchips 102 einschließen. Die eine oder mehreren Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltlogik zum Steuern des Betriebs des Speicherchips können als Verwaltungs- oder Steuerschaltungen bezeichnet werden. Die Verwaltungs- oder Steuerschaltungen können eine oder mehrere Speicherarrayvorgänge, einschließlich Ausbild-, Lösch-, Programmier- oder Lesevorgänge, ermöglichen.
  • In manchen Ausführungsformen können die Verwaltungs- oder Steuerschaltungen (oder ein Abschnitt der Verwaltungs- oder Steuerschaltungen) zum Ermöglichen eines oder mehrerer Speicherarrayvorgänge innerhalb des Speicherchips 102 integriert werden. Die Speicherchip-Steuereinheit 105 und der Speicherchip 102 können auf einer einzelnen integrierten Schaltung angeordnet sein oder auf einem einzelnen Chip angeordnet sein. In anderen Ausführungsformen können die Speicherchip-Steuereinheit 105 und der Speicherchip 102 auf verschiedenen integrierten Schaltungen angeordnet sein. In manchen Fällen können die Speicherchip-Steuereinheit 105 und der Speicherchip 102 auf einer Systemplatine, einer Logikplatine oder einer Leiterplatte (PCB) integriert sein.
  • Der Speicherchip 102 schließt Speicherkern-Steuerschaltungen 104 und einen Speicherkern 103 ein. Die Speicherkern-Steuerschaltungen 104 können Logik zum Steuern der Auswahl von Speicherblöcken (oder Arrays) innerhalb des Speicherkerns 103, Steuern der Erzeugung von Spannungsreferenzen zum Vorspannen eines bestimmten Speicherarrays in einen Lese- oder Schreibzustand und Erzeugen von Zeilen- und Spaltenadressen einschließen. Der Speicherkern 103 kann ein oder mehrere zweidimensionale Arrays von Speicherzellen oder ein oder mehrere dreidimensionale Arrays von Speicherzellen einschließen. In einer Ausführungsform können die Speicherkern-Steuerschaltungen 104 und der Speicherkern 103 auf einer einzelnen integrierten Schaltung angeordnet sein. In anderen Ausführungsformen können die Speicherkern-Steuerschaltungen 104 (oder ein Abschnitt der Speicherkern-Steuerschaltungen) und der Speicherkern 103 auf verschiedenen integrierten Schaltungen angeordnet sein.
  • Bezug nehmend auf 1A kann ein Speichervorgang initiiert werden, wenn der Host 106 Befehle an die Speicherchip-Steuereinheit 105 sendet, die anzeigen, dass er Daten aus dem Speichersystem 101 lesen oder Daten in das Speichersystem 101 schreiben möchte. Im Fall eines Schreib(oder Programmier)-Vorgangs kann der Host 106 sowohl einen Schreibbefehl als auch die zu schreibenden Daten an die Speicherchip-Steuereinheit 105 senden. Die zu schreibenden Daten können durch die Speicherchip-Steuereinheit 105 gepuffert werden und Fehlerkorrekturcode(error correcting code (ECC))-Daten können entsprechend den zu schreibenden Daten erzeugt werden. Die ECC-Daten, die es ermöglichen, während der Übertragung oder Speicherung auftretende Datenfehler zu erfassen und/oder zu korrigieren, können in den Speicherkern 103 geschrieben oder in einem nichtflüchtigen Speicher innerhalb der Speicherchip-Steuereinheit 105 gespeichert werden. In einer Ausführungsform werden durch eine Schaltlogik innerhalb der Speicherchip-Steuereinheit 105 die ECC-Daten erzeugt und Datenfehler korrigiert.
  • Bezug nehmend auf 1A kann der Betrieb des Speicherchips 102 durch die Speicherchip-Steuereinheit 105 gesteuert werden. In einem Beispiel kann die Speicherchip-Steuereinheit 105 vor dem Ausgeben eines Schreibvorgangs an den Speicherchip 102 ein Statusregister prüfen, um sicherzustellen, dass der Speicherchip 102 in der Lage ist, die zu schreibenden Daten anzunehmen. In einem anderen Beispiel kann vor dem Ausgeben eines Lesevorgangs an den Speicherchip 102 die Speicherchip-Steuereinheit 105 Overhead-Informationen vorauslesen, die den zu lesenden Daten zugeordnet sind. Die Overhead-Informationen können ECC-Daten einschließen, die den zu lesenden Daten zugeordnet sind, oder einen Umleitungszeiger zu einem neuen Speicherort innerhalb des Speicherchips 102, in den die angeforderten Daten gelesen werden sollen. Wenn ein Lesevorgang oder Schreibvorgang durch die Speicherchip-Steuereinheit 105 eingeleitet wird, können die Speicherkern-Steuerschaltungen 104 die entsprechenden Vorspannungen für Wortleitungen und Bitleitungen in dem Speicherkern 103 erzeugen, sowie den geeigneten Speicherblock, Zeilen- und Spaltenadressen erzeugen.
  • In einigen Ausführungsformen können eine oder mehrere Verwaltungs- oder Steuerschaltungen zum Steuern des Betriebs eines Speicherarrays innerhalb des Speicherkerns 103 verwendet werden. Die eine oder mehreren Verwaltungs- oder Steuerschaltungen können Steuersignale für ein Speicherarray bereitstellen, um einen Lesevorgang und/oder einen Schreibvorgang auf dem Speicherarray durchzuführen. In einem Beispiel können die eine oder mehreren Verwaltungs- oder Steuerschaltungen eine oder eine Kombination von Steuerschaltlogik, Zustandsmaschinen, Decodern, Leseverstärkern, Lese/Schreib-Schaltungen und/oder Steuereinheiten einschließen. Die eine oder die mehreren Verwaltungsschaltungen können einen oder mehrere Speicherarrayvorgänge durchführen oder erleichtern, einschließlich Lösch-, Programmier- oder Lesevorgänge. In einem Beispiel können eine oder mehrere Verwaltungsschaltungen eine On-Chip-Speichersteuereinheit zum Bestimmen von Zeilen- und Spaltenadresse, Wortleitungs- und Bitleitungsadressen, Speicherarray-Aktiviersignalen und Daten-Latching-Signalen einschließen.
  • 1B stellt eine Ausführungsform der Speicherkern-Steuerschaltungen 104 dar. Wie dargestellt, schließen die Speicherkern-Steuerschaltungen 104 Adressdecodierer 170, Spannungsgeneratoren für ausgewählte Steuerleitungen 172 und Spannungsgeneratoren für nicht ausgewählte Steuerleitungen 174 ein. Steuerleitungen können Wortleitungen, Bitleitungen oder eine Kombination von Wortleitungen und Bitleitungen einschließen. Ausgewählte Steuerleitungen können ausgewählte Wortleitungen oder ausgewählte Bitleitungen einschließen, die verwendet werden, um Speicherzellen in einen ausgewählten Zustand zu versetzen. Nicht ausgewählte Steuerleitungen können nicht ausgewählte Wortleitungen oder nicht ausgewählte Bitleitungen einschließen, die verwendet werden, um Speicherzellen in einen nicht ausgewählten Zustand zu versetzen. Die Spannungsgeneratoren (oder Spannungsregler) für die ausgewählten Steuerleitungen 172 können einen oder mehrere Spannungsgeneratoren zum Erzeugen ausgewählter Steuerleitungsspannungen einschließen. Die Spannungsgeneratoren für die nicht ausgewählten Steuerleitungen 174 können einen oder mehrere Spannungsgeneratoren zum Erzeugen von nicht ausgewählten Steuerleitungsspannungen einschließen. Die Adressdecodierer 170 können Speicherblockadressen sowie Zeilenadressen und Spaltenadressen für einen speziellen Speicherblock erzeugen.
  • 1C bis 1E stellen eine Ausführungsform einer Speicherkernorganisation dar, die einen Speicherkern mit mehreren Speicherplätzen einschließt, und wobei jeder Speicherplatz mehrere Speicherblöcke besitzt. Obwohl eine Speicherkernorganisation offenbart ist, in der Speicherplätze Speicherblöcke einschließen und Speicherblöcke eine Gruppe von Speicherzellen einschließen, können auch andere Organisationen oder Gruppierungen mit der hierin beschriebenen Technologie verwendet werden.
  • 1C stellt eine Ausführungsform des Speicherkerns 103 in 1A dar. Wie dargestellt, schließt der Speicherkern 103 einen Speicherplatz 130 und einen Speicherplatz 131 ein. In manchen Ausführungsformen kann die Anzahl von Speicherplätzen pro Speicherkern für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann ein Speicherkern nur einen einzelnen Speicherplatz oder eine Mehrzahl von Speicherplätzen (z. B. 16 Speicherplätze oder 256 Speicherplätze) einschließen.
  • 1D stellt eine Ausführungsform des Speicherplatzes 130 in 1C dar. Wie dargestellt, schließt der Speicherplatz 130 Speicherblöcke 110 bis 112 und Lese/Schreib-Schaltungen 156 ein. In manchen Ausführungsformen kann die Anzahl von Speicherblöcken pro Speicherplatz für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann ein Speicherplatz einen oder mehrere Speicherblöcke einschließen (z. B. 32 Speicherblöcke pro Speicherplatz). Die Lese/Schreib-Schaltungen 156 enthalten Schaltlogik zum Lesen und Schreiben von Speicherzellen innerhalb der Speicherblöcke 110 bis 112. Wie dargestellt, können die Lese/Schreib-Schaltungen 156 über mehrere Speicherblöcke in einem Speicherplatz gemeinsam genutzt werden. Dies ermöglicht, dass die Chipfläche reduziert wird, da eine einzige Gruppe von Lese/Schreib-Schaltungen 156 verwendet werden kann, um mehrere Speicherblöcke zu unterstützen. Jedoch kann in manchen Ausführungsformen nur ein einziger Speicherblock zu einer bestimmten Zeit mit den Lese/Schreib-Schaltungen 156 elektrisch gekoppelt sein, um Signalkonflikte zu vermeiden.
  • In manchen Ausführungsformen können die Lese/Schreib-Schaltungen 156 verwendet werden, um eine oder mehrere Seiten von Daten in die Speicherblöcke 110 bis 112 (oder in einen Untersatz der Speicherblöcke) zu schreiben. Die Speicherzellen innerhalb der Speicherblöcke 110 bis 112 können ein direktes Überschreiben von Seiten erlauben (d. h. Daten, die eine Seite oder einen Abschnitt einer Seite repräsentieren, können in die Speicherblöcke 110 bis 112 geschrieben werden, ohne dass ein Lösch- oder Rücksetzvorgang auf den Speicherzellen vor dem Schreiben der Daten durchgeführt werden muss). In einem Beispiel kann das Speichersystem 101 in 1A einen Schreibbefehl empfangen, der eine Zieladresse und einen Satz von Daten einschließt, die in die Zieladresse geschrieben werden sollen. Das Speichersystem 101 kann einen Lesen-vor-Schreiben(read-before-write (RBW))-Vorgang durchführen, um die gegenwärtig an der Zieladresse gespeicherten Daten zu lesen, bevor ein Schreibvorgang durchgeführt wird, um den Datensatz in die Zieladresse zu schreiben. Das Speichersystem 101 kann dann bestimmen, ob eine bestimmte Speicherzelle bei ihrem aktuellen Zustand bleiben kann (d. h. die Speicherzelle ist bereits auf dem korrekten Zustand), auf einen „0“-Zustand gesetzt werden muss oder auf einen „1“-Zustand zurückgesetzt werden muss. Das Speichersystem 101 kann dann einen ersten Untersatz der Speicherzellen in den „0“-Zustand schreiben und dann einen zweiten Untersatz der Speicherzellen in den „1“-Zustand schreiben. Die Speicherzellen, die sich bereits in dem korrekten Zustand befinden, können übersprungen werden, wodurch die Programmiergeschwindigkeit verbessert und die kumulative Spannungsbelastung verringert wird, die an nicht ausgewählte Speicherzellen angelegt wird. Eine bestimmte Speicherzelle kann durch Anlegen einer ersten Spannungsdifferenz über die bestimmte Speicherzelle einer ersten Polarität (z. B. +1,5 V) in den. „1“-Zustand versetzt werden. Die bestimmte Speicherzelle kann durch Anlegen einer zweiten Spannungsdifferenz über die bestimmte Speicherzelle einer zweiten Polarität entgegengesetzt zu der der ersten Polarität (z. B. -1,5 V) in den „0“-Zustand zurückgesetzt werden.
  • In manchen Fällen können die Lese/Schreib-Schaltungen 156 verwendet werden, um eine bestimmte Speicherzelle so zu programmieren, dass sie sich in einem von drei oder mehr Daten-/Widerstandszuständen befindet (d. h. die bestimmte Speicherzelle kann eine Mehrpegel-Speicherzelle umfassen). In einem Beispiel können die Lese/Schreib-Schaltungen 156 eine erste Spannungsdifferenz (z. B. 2 V) über der bestimmten Speicherzelle anlegen, um die bestimmte Speicherzelle in einen ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder eine zweite Spannungsdifferenz (z. B. 1 V) über die bestimmte Speicherzelle anlegen, die geringer ist als die erste Spannungsdifferenz, um die bestimmte Speicherzelle in einen zweiten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren. Das Anlegen einer kleineren Spannungsdifferenz über die bestimmte Speicherzelle kann bewirken, dass die bestimmte Speicherzelle teilweise programmiert oder mit einer langsameren Rate programmiert wird, als wenn eine größere Spannungsdifferenz angelegt wird. In einem anderen Beispiel können die Lese/Schreib-Schaltungen 156 eine erste Spannungsdifferenz über der bestimmten Speicherzelle für eine erste Zeitdauer (z. B. 150 ns) anlegen, um die bestimmte Speicherzelle in einem ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder die erste Spannungsdifferenz über die bestimmte Speicherzelle für eine zweite Zeitdauer, die kleiner ist als der erste Zeitraum (z. B. 50 ns), anlegen. Einer oder mehrere Programmierimpulse gefolgt von einer Speicherzellenverifizierungsphase können verwendet werden, um die bestimmte Speicherzelle so zu programmieren, dass sie sich in dem korrekten Zustand befindet.
  • 1E stellt eine Ausführungsform des Speicherblocks 110 in 1D dar. Wie dargestellt, schließt der Speicherblock 110 ein Speicherarray 151, einen Zeilendecodierer 154 und einen Spaltendecodierer 152 ein. Das Speicherarray 151 kann eine zusammenhängende Gruppe von Speicherzellen umfassen, die zusammenhängende Wortleitungen und Bitleitungen umfassen. Das Speicherarray 151 kann eine oder mehrere Schichten von Speicherzellen umfassen. Das Speicherarray 151 kann ein zweidimensionales Speicherarray oder ein dreidimensionales Speicherarray einschließen. Der Zeilendecodierer 154 decodiert eine Zeilenadresse und wählt eine bestimmte Wortleitung in dem Speicherarray 151 aus, wenn dies geeignet ist (z. B. beim Lesen oder Schreiben von Speicherzellen in dem Speicherarray 151). Der Spaltendecodierer 152 decodiert eine Spaltenadresse und wählt eine bestimmte Gruppe von Bitleitungen in dem Speicherarray 151 aus, um elektrisch mit Lese/Schreib-Schaltungen wie beispielsweise den Lese/Schreib-Schaltungen 156 in 1D gekoppelt zu werden. In einer Ausführungsform beträgt die Anzahl der Wortleitungen 4 K pro Speicherschicht, die Anzahl der Bitleitungen beträgt 1 K pro Speicherschicht, und die Anzahl der Speicherschichten beträgt 4, was ein Speicherarray 151 bereitstellt, das 16 M Speicherzellen enthält.
  • In einer Ausführungsform kann das Speicherarray 151 Speicherzellen umfassen, die in einer horizontalen Ebene ausgerichtet sind, die horizontal zu dem Trägersubstrat ist. In einer anderen Ausführungsform kann das Speicherarray 151 Speicherzellen einschließen, die in einer vertikalen Ebene ausgerichtet sind, die in Bezug auf das Trägersubstrat vertikal ist (d. h. die vertikale Ebene ist senkrecht zu dem Trägersubstrat). In diesem Fall können die Bitleitungen des Speicherarrays 151 vertikale Bitleitungen umfassen.
  • 2 stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays 316 dar, die eine erste Speicherebene 312 einschließt, die unter einer zweiten Speicherebene 310 positioniert ist. Das Speicherarray 316 ist ein Beispiel einer Implementierung für das Speicherarray 151 in 1E. Wie dargestellt, sind die lokalen Bitleitungen LBL11 bis LBL33 in einer ersten Richtung (d. h. einer vertikalen Richtung) angeordnet, und die Wortleitungen WL10 bis WL23 sind in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet. Diese Anordnung vertikaler Bitleitungen in einem monolithischen dreidimensionalen Speicherarray ist eine Ausführungsform eines Speicherarrays mit vertikalen Bitleitungen. Wie dargestellt, ist zwischen dem Schnittpunkt jeder lokalen Bitleitung und jeder Wortleitung eine bestimmte Speicherzelle angeordnet (z. B. ist die Speicherzelle M111 zwischen der lokalen Bitleitung LBL11 und der Wortleitung WL10 angeordnet). In einem Beispiel kann die bestimmte Speicherzelle eine Floating-Gate-Vorrichtung oder eine Ladungsfallenvorrichtung (z. B. unter Verwendung eines Siliziumnitridmaterials) enthalten. In einem anderen Beispiel kann die bestimmte Speicherzelle ein reversibles Widerstandsschaltmaterial, ein Metalloxid, ein Phasenwechselmaterial oder ein ReRAM-Material einschließen. Die globalen Bitleitungen GBL1 bis GBL3 sind in einer dritten Richtung angeordnet, die sowohl zu der ersten Richtung als auch zu der zweiten Richtung senkrecht ist. Ein Satz der Bitleitungs-Auswahlvorrichtungen (z. B. Q11 bis Q31 ) kann verwendet werden, um einen Satz von lokalen Bitleitungen (z. B. LBL11 bis LBL31 ) auszuwählen. Wie dargestellt, werden die Bitleitungs-Auswahlvorrichtungen Q11 bis Q31 verwendet, um die lokalen Bitleitungen LBL11 bis LBL31 auszuwählen und die lokalen Bitleitungen LBL11 bis LBL31 mit den globalen Bitleitungen GBL1 bis GBL3 unter Verwendung einer Zeilenauswahlleitung SG1 zu verbinden. Analog werden die Bitleitungs-Auswahlvorrichtungen Q12 bis Q32 verwendet, um die lokalen Bitleitungen LBL12 bis LBL32 mit den globalen Bitleitungen GBL1 bis GBL3 unter Verwendung einer Zeilenauswahlleitung SG2 selektiv zu verbinden, und die Bitleitungs-Auswahlvorrichtungen Q13 bis Q33 werden verwendet, um die lokalen Bitleitungen LBL13 bis LBL33 mit den globalen Bitleitungen GBL1 bis GBL3 unter Verwendung einer Zeilenauswahlleitung SG3 selektiv zu verbinden.
  • Bezug nehmend auf 2 kann, da nur eine einzige Bitleitungs-Auswahlvorrichtung pro lokaler Bitleitung verwendet wird, nur die Spannung einer bestimmten globalen Bitleitung an einer entsprechenden lokalen Bitleitung angelegt werden. Daher müssen, wenn ein erster Satz von lokalen Bitleitungen (z. B. LBL11 bis LBL31 ) auf die globalen Bitleitungen GBL1 bis GBL3 vorgespannt ist, die anderen lokalen Bitleitungen (z. B. LBL12 bis LBL32 und LBL13 bis LBL33 ) entweder ebenfalls auf dieselben globalen Bitleitungen GBL1 bis GBL3 angesteuert werden oder floated sein. In einer Ausgestaltung werden während eines Speichervorgangs alle lokalen Bitleitungen innerhalb des Speicher-Arrays zuerst auf die Spannung einer nicht ausgewählten Bitleitung vorgespannt, indem jede der globalen Bitleitungen mit einer oder mehreren der lokalen Bitleitungen verbunden wird. Nachdem die lokalen Bitleitungen auf die Spannung der nicht ausgewählten Bitleitung vorgespannt wurden, wird anschließend nur ein erster Satz von lokalen Bitleitungen LBL11 bis LBL31 über die globalen Bitleitungen GBL1 bis GBL3 auf die Spannungen einer oder mehrerer ausgewählter Bitleitungen vorgespannt, während die anderen lokalen Bitleitungen (z. B. LBL12 bis LBL32 und LBL13 bis LBL33 ) floated sind. Die Spannungen der einen oder mehreren ausgewählten Bitleitungen können zum Beispiel einer oder mehreren Lesespannungen während eines Lesevorgangs oder einer oder mehreren Programmierspannungen während eines Programmiervorgangs entsprechen.
  • In einer Ausführungsform schließt ein Speicherarray mit vertikalen Bitleitungen, wie beispielsweise das Speicherarray 316, eine größere Anzahl von Speicherzellen entlang der Wortleitungen im Vergleich mit der Anzahl der Speicherzellen entlang der vertikalen Bitleitungen ein (z. B. kann die Anzahl von Speicherzellen entlang einer Wortleitung mehr als 10 mal so groß wie die Anzahl der Speicherzellen entlang einer Bitleitung sein). In einem Beispiel kann die Anzahl von Speicherzellen entlang jeder Bitleitung 16 oder 32 betragen, während die Anzahl von Speicherzellen entlang jeder Wortleitung 2048 oder mehr als 4096 betragen kann. 3A stellt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays dar, das vertikale Streifen eines nichtflüchtigen Speichermaterials einschließt. Die in 3A dargestellte physische Struktur kann eine Implementierung für einen Abschnitt des in 2 dargestellten monolithischen dreidimensionalen Speicherarrays umfassen. Die vertikalen Streifen aus nichtflüchtigem Speichermaterial können in einer Richtung ausgebildet sein, die senkrecht zu einem Substrat ist (z. B. in der Z-Richtung). Ein vertikaler Streifen des nichtflüchtigen Speichermaterials 314 kann zum Beispiel eine vertikale Oxidschicht, eine vertikale Metalloxidschicht (z. B. Nickeloxid oder Hafniumoxid), eine vertikale Schicht aus Phasenwechselmaterial oder eine vertikale Ladungsfängerschicht (z. B. eine Schicht aus Siliziumnitrid) einschließen. Der vertikale Materialstreifen kann eine einzelne kontinuierliche Materialschicht umfassen, die von einer Mehrzahl von Speicherzellen oder -vorrichtungen verwendet werden kann. In einem Beispiel können Abschnitte des vertikalen Streifens des nichtflüchtigen Speichermaterials 314 einen Teil einer ersten Speicherzelle, der dem Querschnitt zwischen der WL12 und die LBL13 zugeordnet ist, und einen Teil einer zweiten Speicherzelle, die dem Querschnitt zwischen WL22 und LBL13 zugeordnet ist, umfassen. In manchen Fällen kann eine vertikale Bitleitung, wie beispielsweise LBL13 , eine vertikale Struktur (z. B. ein rechteckiges Prisma, einen Zylinder oder eine Säule) umfassen, und das nichtflüchtige Material kann ganz oder teilweise die vertikale Struktur umgeben (z. B. eine konforme Schicht aus Phasenwechselmaterial, welche die Seiten der vertikalen Struktur umgibt). Wie dargestellt, kann jede der vertikalen Bitleitungen über einen Auswahltransistor mit einer aus einem Satz globaler Bitleitungen verbunden sein. Der Auswahltransistor kann eine MOS-Vorrichtung (z. B. eine NMOS-Vorrichtung) oder einen vertikalen Dünnschichttransistor (thin-film transistor (TFT)) umfassen. In manchen Fällen kann der Auswahltransistor einen Bipolartransistor, einen JFET oder eine andere Art von Halbleitertransistor umfassen.
  • 3B stellt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der in 3A gezeigten vertikal ausgerichteten ausgewählten Vorrichtungen dar. Die Speicherstruktur von 3B kann eine kontinuierliche Gitteranordnung von Speicherelementen umfassen, da es Speicherelemente, die mit beiden Seiten der Bitleitungen verbunden sind, und Speicherelemente, die mit beiden Seiten der Wortleitungen verbunden sind, gibt. An der Unterseite von 3B ist ein Siliziumsubstrat dargestellt. Oberhalb der Oberfläche des Siliziumsubstrats sind verschiedene Metallleitungen implementiert, die ML-0, ML-1 und ML-2 einschließen. Eine Leitung 526 von ML-2 dient als eine jeweilige globale Bitleitung (GBL). Die Säulenauswahlschicht schließt zwei Oxidschichten 520 mit einer dazwischenliegenden Gate-Materialschicht 522 ein. Die Oxidschichten 520 können SiO2 sein. Die Metallleitung ML-2 526, die als globale Bitleitung dient, kann aus jedem geeigneten Material, einschließlich Wolfram oder Wolfram auf einer Titannitridadhäsionsschicht oder einem Sandwich aus n+ Polysilizium auf Wolfram auf einer Titannitridadhäsionsschicht, ausgebildet sein. Das Gate-Material 522 kann Polysilizium, Titannitrid, Tantalnitrid, Nickelsilizid oder jedes andere geeignete Material sein. Das Gate-Material 522 implementiert die Zeilenauswahlleitungen SGx (z. B. SG1 , SG2 , ... von 3A), die in 3B als Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 bezeichnet sind.
  • Die Speicherschicht schließt einen Satz von vertikalen Bitleitungen 530 (einschließlich N+ Polysilizium) ein. Zwischen den vertikalen Bitleitungen 530 sind alternierende Oxidschichten 534 und Wortleitungsschichten 536 eingefügt. In einer Ausführungsform sind die Wortleitungen aus TiN hergestellt. Zwischen den vertikalen Bitleitungen 530 und den Stapeln alternierender Oxidschichten 534 und den Wortleitungsschichten 536 befinden sich vertikal ausgerichtete Schichten aus einem reversiblen Widerstandsschaltmaterial 532. In einer Ausführungsform ist das reversible Widerstandsschaltmaterial aus Hafniumoxid HfO2 hergestellt. In einer anderen Ausführungsform kann das reversible Widerstandsschaltmaterial 532 eine Schicht aus amorphem Silizium (z. B. eine Si-Barriereschicht) und eine Schicht Titanoxid (z. B. eine TiO2-Schaltschicht) einschließen. Der Kasten 540 stellt ein Beispielspeicherelement dar, das das reversible Widerstandsschaltmaterial 532 einschließt, das zwischen einer Wortleitung 536 und einer vertikalen Bitleitung 530 angeordnet ist. Direkt unterhalb jeder vertikalen Bitleitung 530 befinden sich die vertikal ausgerichteten Auswahlvorrichtungen 504, von denen jede (in einer Beispielausführungsform) einen n+/p-/n+ TFT aufweist. Jede der vertikal ausgerichteten Auswahlvorrichtungen 504 besitzt auf jeder Seite Oxidschichten 505. 3B zeigt auch eine n+ Polysiliziumschicht 524. Wie dargestellt, kann der npn-TFT von vertikal ausgerichteten Auswahlvorrichtungen 504 verwendet werden, um die globale Bitleitung GBL (Schicht 526) mit irgendeiner der vertikalen Bitleitungen 530 zu verbinden.
  • Außerdem zeigt 3B sechs Zeilenauswahlleitungen (SGx ) 580, 582, 584, 586, 588 und 590 in der Gate-Materialschicht 522, jeweils unterhalb eines Stapels mehrerer Wortleitungen. Jede der Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 ist zwischen zwei vertikal ausgerichteten Auswahlvorrichtungen 504 oberhalb und nicht in dem Substrat positioniert. Jede Zeilenauswahlleitung kann als das Gate-Signal zu einer der zwei benachbarten vertikal ausgerichteten Auswahlvorrichtungen 504 dienen; daher wird gesagt, dass die vertikal ausgerichteten Auswahlvorrichtungen 504 ein doppeltes Gate besitzt. Jede vertikal ausgerichtete Auswahlvorrichtung 504 kann in dieser Ausführungsform durch zwei unterschiedliche Zeilenauswahlleitungen gesteuert werden. Ein Aspekt der vertikal ausgerichteten Auswahlvorrichtungen, die in den Basisabschnitt jeder Bitleitungssäule eingebaut sind, besteht darin, dass zwei benachbarte vertikal ausgerichtete Auswahlvorrichtungen den gleichen Gate-Bereich teilen, was es ermöglichen kann, dass die vertikal ausgerichteten Auswahlvorrichtungen näher beieinander liegen.
  • In manchen Ausführungsformen kann ein Abschnitt eines Speicherarrays gebildet werden, indem zuerst durch einen alternierenden Stapel von Wortleitungsschichten und dielektrischen Schichten geätzt wird (z. B. Ätzen durch Schichten aus TiN oder Polysilizium, die durch Oxidschichten getrennt sind), um eine Mehrzahl von Speicherlöchern zu bilden. Die Mehrzahl von Speicherlöchern kann rechteckige, quadratische oder zylindrische Löcher einschließen. Die Mehrzahl von Speicherlöchern kann durch Strukturieren und anschließendes Entfernen von Material unter Verwendung verschiedener Ätztechniken, wie beispielsweise Trockenätzen, nasschemischem Ätzen, Plasmaätzen oder reaktivem Ionenätzen (reactive-ion etching (RIE)), gebildet werden. Nachdem die Mehrzahl von Speicherlöchern erzeugt worden ist, können die Schichten zum Bilden von vertikalen Säulen innerhalb der Mehrzahl von Speicherlöchern abgeschieden werden. Die Schichten der vertikalen Säulen können unter Verwendung verschiedener Abscheidungstechniken abgeschieden werden, wie beispielsweise chemische Dampfabscheidung (chemical vapor deposition (CVD)), physikalische Dampfabscheidung (physical vapor deposition (PVD)) oder Atomlagenabscheidung (atomic layer deposition (ALD)).
  • 4A stellt eine Ausführungsform einer NAND-Kette 90 dar. 4B stellt eine Ausführungsform der NAND-Kette von 4A unter Verwendung eines entsprechenden Schaltungsdiagramms dar. Wie dargestellt, schließt die NAND-Kette 90 vier Transistoren 472 bis 475 in Reihe zwischen einem ersten Auswahl-Gate 470 (d. h. einem Drain-seitigen Auswahl-Gate) und einem zweiten Auswahl-Gate 471 (d. h. einem Source-seitigen Auswahl-Gate) ein. Das Auswahl-Gate 470 verbindet die NAND-Kette 90 mit einer Bitleitung 426 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGD gesteuert. In diesem Fall ist die Bitleitung 426 direkt mit dem Drain-seitigen Ende der NAND-Kette verbunden. Das Auswahl-Gate 471 verbindet die NAND-Kette 90 mit einer Source-Leitung 428 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGS gesteuert. In diesem Fall ist die Source-Leitung 428 direkt mit dem Source-seitigen Ende der NAND-Kette 90 verbunden. Die Gates der Transistoren 472 bis 475 sind jeweils mit Wortleitungen WL3, WL2, WL1 und WL0 verbunden. Es ist zu beachten, dass, obwohl 4A bis 4B vier Floating-Gate-Transistoren in der NAND-Kette zeigen, die Verwendung von vier Floating-Gate-Transistoren nur als ein Beispiel bereitgestellt wird. Eine NAND-Kette kann weniger als oder mehr als vier Floating-Gate-Transistoren (oder Speicherzellen) besitzen. Zum Beispiel können manche NAND-Ketten 16 Speicherzellen, 32 Speicherzellen, 64 Speicherzellen, 128 Speicherzellen usw. einschließen. Die Erläuterung hierin ist nicht auf irgendeine bestimmte Anzahl von Speicherzellen in einer NAND-Kette beschränkt. In manchen Fällen kann die NAND-Kette Ladungsfallentransistoren anstelle der Floating-Gate-Transistoren einschließen, in denen Ladung in einer Ladungsfängerschicht des Ladungsfallentransistors (z. B. einer Schicht aus Siliziumnitrid) gespeichert werden kann. Sowohl Ladungsfallentransistoren als auch Floating-Gate-Transistoren können Speicherzellentransistoren zum Speichern von Daten umfassen. Eine Ausführungsform verwendet NAND-Ketten mit 66 Speicherzellen, wobei 64 Speicherzellen verwendet werden, um Daten zu speichern, und zwei der Speicherzellen werden als Dummy-Speicherzellen bezeichnet, weil sie keine Daten speichern.
  • Eine typische Architektur für ein Flash-Speichersystem, das eine NAND-Flash-Speicherstruktur verwendet, schließt eine Mehrzahl von NAND-Ketten innerhalb eines Speicherblocks ein. Ein Speicherblock kann eine Löscheinheit einschließen. In manchen Fällen können die NAND-Ketten in einem Speicherblock eine gemeinsame Mulde (z. B. eine p-Mulde) gemeinsam nutzen. Jede NAND-Kette kann mit einer gemeinsamen Source-Leitung durch ihr Source-seitiges Auswahl-Gate (z. B. gesteuert durch die Auswahlleitung SGS) verbunden sein und mit ihrer zugehörigen Bitleitung durch ihr Drain-seitiges Auswahl-Gate (z. B. gesteuert durch die Auswahlleitung SGD) verbunden sein. Typischerweise verläuft jede Bitleitung oben auf (oder über) ihrer zugeordneten NAND-Kette in einer Richtung senkrecht zu den Wortleitungen und ist mit einem Leseverstärker verbunden.
  • In manchen Ausführungsformen können während eines Programmiervorgangs Datenspeicherelemente, die nicht programmiert werden sollen (z. B. Datenspeicherelemente, die zuvor die Programmierung zu einem Zieldatenzustand abgeschlossen haben) durch Verstärken zugehöriger Kanalgebiete (z. B. Selbstverstärkung der Kanalgebiete über Wortleitungskopplung) gehemmt oder gesperrt werden. Ein nicht ausgewähltes Datenspeicherelement (oder eine nicht ausgewählte NAND-Kette) kann als ein gehemmtes oder blockiertes Datenspeicherelement (oder gehemmte NAND-Kette) bezeichnet werden, da es während einer gegebenen Programmieriteration eines Programmiervorgangs gehemmt oder gesperrt wird.
  • Obwohl hier eine Technologie unter Verwendung eines Flash-Speichers vom NAND-Typ beschrieben werden kann, kann die hierin offenbarte Technologie auch auf andere Typen von nichtflüchtigen Datenspeichervorrichtungen und Architekturen (z. B. Flash-Speicher vom NOR-Typ) angewendet werden. Obwohl die Technologie unter Verwendung von Floating-Gate-Transistoren hierin beschrieben wird, kann die hierin beschriebene Technologie darüber hinaus auch auf andere Speichertechnologien angewendet werden oder mit diesen verwendet werden, einschließlich solchen, die Ladungsfangen, Phasenwechsel (z. B. Chalcogenid-Materialien) oder Zustandsänderungsmaterialien verwenden.
  • 4C stellt eine Ausführungsform eines Speicherblocks einschließlich einer Mehrzahl von NAND-Ketten dar. Wie dargestellt, schließt jede NAND-Kette (Y + 1) Speicherzellen ein. Jede NAND-Kette ist mit einer Bitleitung aus (X + 1) Bitleitungen auf der Drain-Seite (d. h. einer Bitleitung der Bitleitungen BL0 bis BLX) über ein Drain-seitiges Auswahl-Gate verbunden, das durch das Drain-seitige Auswahlsignal SGD gesteuert wird. Jede NAND-Kette ist über ein Source-seitiges Auswahl-Gate, das durch das Source-seitige Auswahlsignal SGS gesteuert wird, mit einer Source-Leitung (Source) verbunden. In einer Ausführungsform können das Source-seitige Auswahl-Gate, das durch das Source-seitige Auswahlsignal SGS gesteuert wird, und das Drain-seitige Auswahl-Gate, das durch das Drain-seitige Auswahlsignal SGD gesteuert wird, Transistoren ohne Floating-Gates oder Transistoren umfassen, die eine Floating-Gate-Struktur einschließen. In einer Ausführungsform können das Source-seitige Auswahl-Gate, das durch das Source-seitige Auswahlsignal SGS gesteuert wird, und das Drain-seitige Auswahl-Gate, das durch das Drain-seitige Auswahlsignal SGD gesteuert wird, Transistoren ohne Ladungsfängerschicht oder Transistoren umfassen, die eine Ladungsfängerstruktur einschließen.
  • In einer Ausführungsform kann während eines Programmiervorgangs beim Programmieren einer Speicherzelle, wie beispielsweise einer NAND-Flash-Speicherzelle, eine Programmierspannung an das Steuer-Gate der Speicherzelle angelegt werden, und die entsprechende Bitleitung kann geerdet werden. Diese Programmiervorspannungsbedingungen können bewirken, dass Elektronen in das Floating-Gate (oder eine Ladungsfängerschicht) über feldunterstütztes Elektronentunneln injiziert werden, wodurch die Schwellenwertspannung der Speicherzelle angehoben wird. Die Programmierspannung, die während eines Programmiervorgangs an das Steuer-Gate angelegt wird, kann als eine Reihe von Impulsen angelegt werden. In manchen Fällen wird die Größe der Programmierimpulse mit jedem sukzessiven Impuls um eine vorbestimmte Schrittgröße erhöht. Zwischen Programmierimpulsen können ein oder mehrere Verifizierungsvorgänge durchgeführt werden. Während des Programmiervorgangs können Speicherzellen, die ihre beabsichtigten Programmierzustände erreicht haben, gesperrt werden und durch Verstärken der Kanalgebiete der programmgehemmten Speicherzellen an einer Programmierung gehindert werden.
  • In manchen Ausführungsformen kann während Verifizierungsvorgängen und/oder Lesevorgängen eine ausgewählte Wortleitung mit einer Spannung verbunden (oder vorgespannt) werden, deren Pegel für jeden Lese- und Verifizierungsvorgang spezifiziert ist, um zu bestimmen, ob eine Schwellenwertspannung einer bestimmten Speicherzelle einen solchen Pegel erreicht hat. Nach Anlegen der Wortleitungsspannung kann der Leitungsstrom der Speicherzelle gemessen (oder erfasst) werden, um zu bestimmen, ob die Speicherzelle als Reaktion auf die an die Wortleitung angelegte Spannung eine ausreichende Menge von Strom geleitet hat. Wenn der Leitungsstrom gemäß Messungen größer als ein bestimmter Wert ist, dann wird angenommen, dass die Speicherzelle eingeschaltet ist und die an die Wortleitung angelegte Spannung größer als die Schwellenspannung der Speicherzelle ist. Falls der Leitungsstrom gemäß Messungen nicht größer als der bestimmte Wert ist, dann wird angenommen, dass die Speicherzelle nicht eingeschaltet ist und die an die Wortleitung angelegte Spannung nicht größer als die Schwellenspannung der Speicherzelle ist.
  • Es gibt mehrere Wege, um den Leitungsstrom einer Speicherzelle während eines Lese- oder Verifizierungsvorgangs zu messen. In einem Beispiel kann der Leitungsstrom einer Speicherzelle durch die Rate gemessen werden, mit der sie einen dedizierten Kondensator in dem Leseverstärker entlädt oder lädt. In einem anderen Beispiel ermöglicht der Leitungsstrom der ausgewählten Speicherzelle der NAND-Kette, welche die Speicherzelle eingeschlossen hat, eine Spannung auf der entsprechenden Bitleitung zu entladen (bzw. ermöglicht dies nicht). Die Spannung der Bitleitung (oder die Spannung über einem dedizierten Kondensator in einem Leseverstärker) kann nach einer Zeitspanne gemessen werden, um zu bestimmen, ob die Bitleitung um einen bestimmten Betrag entladen wurde oder nicht.
  • In manchen Fällen kann während eines Lesevorgangs oder eines Erfassungsvorgangs das Source-seitige Auswahlsignal SGS auf eine bestimmte Spannung (z. B. 7 V oder 10 V) gesetzt werden, um die an die Source-Leitung (Source) angelegte Spannung zu dem Source-Übergang der Speicherzellentransistoren (z. B. Floating-Gate-Transistoren aufweisend) zu leiten, deren Gates mit WL0 oder der Wortleitung verbunden sind, die dem Source-seitigen Auswahl-Gate am nächsten liegt.
  • 4D stellt eine Ausführungsform möglicher Schwellenwertspannungsverteilungen (oder Datenzustände) für eine Speicherzelle mit drei Bits pro Zelle dar (d. h. die Speicherzelle kann drei Datenbits speichern). Andere Ausführungsformen können jedoch mehr oder weniger als drei Datenbits pro Speicherzelle verwenden (wie z. B. vier oder mehr Datenbits pro Speicherzelle). Am Ende eines erfolgreichen Programmierprozesses (mit Verifizierung) sollten die Schwellenwertspannungen der Speicherzellen innerhalb einer Speicherseite oder eines Speicherblocks innerhalb einer oder mehreren Schwellenwertspannungsverteilungen für programmierte Speicherzellen oder innerhalb einer Verteilung von Schwellenwertspannungen für gelöschte Speicherzellen liegen, wie angemessen.
  • Wie dargestellt, kann jede Speicherzelle drei Datenbits speichern; daher gibt es acht gültige Datenzustände S0 bis S7. In einer Ausführungsform liegt der Datenzustand S0 unter 0 Volt und die Datenzustände S1 bis S7 über 0 Volt. In anderen Ausführungsformen liegen alle acht Datenzustände über 0 Volt oder es können andere Anordnungen implementiert werden. In einer Ausführungsform ist die Schwellenspannungsverteilung S0 breiter als die Verteilungen S1 bis S7.
  • Jeder Datenzustand S0 bis S7 entspricht einem eindeutigen Wert für die drei in der Speicherzelle gespeicherten Bits. In einer Ausführungsform gilt S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001 und S7=000. Andere Zuordnungen von Daten zu den Zuständen S0 bis S7 können ebenfalls verwendet werden. In einer Ausführungsform sind alle Datenbits, die in einer Speicherzelle gespeichert sind, in derselben logischen Seite gespeichert. In anderen Ausführungsformen entspricht jedes Datenbit, das in einer Speicherzelle gespeichert ist, verschiedenen Seiten. Somit würde eine Speicherzelle, die drei Datenbits speichert, Daten in einer ersten Seite, einer zweiten Seite und einer dritten Seite einschließen. In manchen Ausführungsformen würden alle Speicherzellen, die mit derselben Wortleitung verbunden sind, Daten in denselben drei Seiten von Daten speichern. In manchen Ausführungsformen können die Speicherzellen, die mit einer Wortleitung verbunden sind, in verschiedene Sätze von Seiten gruppiert sein (z. B. durch ungerade und gerade Bitleitungen).
  • In manchen beispielhaften Implementierungen werden die Speicherzellen in den Zustand S0 gelöscht. Vom Zustand S0 aus können die Speicherzellen in irgendeinen der Zustände S1 bis S7 programmiert werden. Das Programmieren kann durch Anlegen eines Satzes von Impulsen mit ansteigenden Beträgen an die Steuer-Gates der Speicherzellen durchgeführt werden. Zwischen Impulsen kann ein Satz von Verifizierungsvorgängen durchgeführt werden, um zu bestimmen, ob die programmierten Speicherzellen ihre Zielschwellenwertspannung erreicht haben (z. B. unter Verwendung der Verifizierungspegel Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7). Speicherzellen, die in den Zustand S1 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv1 erreicht hat. Speicherzellen, die in den Zustand S2 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv2 erreicht hat. Speicherzellen, die in den Zustand S3 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv3 erreicht hat. Speicherzellen, die in den Zustand S4 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv4 erreicht hat. Speicherzellen, die in den Zustand S5 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv5 erreicht hat. Speicherzellen, die in den Zustand S6 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv6 erreicht hat. Speicherzellen, die in den Zustand S7 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenwertspannung Vv7 erreicht hat.
  • Wenn Speicherzellen gelesen werden, die drei Datenbits speichern, werden mehrere Lesevorgänge an Lesevergleichspunkten Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 durchgeführt, um zu bestimmen, in welchem Zustand sich die Speicherzellen befinden. Wenn eine Speicherzelle als Reaktion auf Vr1 einschaltet, dann befindet sie sich in Zustand S0. Wenn eine Speicherzelle als Reaktion auf Vr2 einschaltet, jedoch nicht als Reaktion auf Vr1 einschaltet, dann befindet sie sich in Zustand S1. Wenn eine Speicherzelle als Reaktion auf Vr3 einschaltet, jedoch nicht als Reaktion auf Vr2 einschaltet, dann befindet sie sich in Zustand S2. Wenn eine Speicherzelle als Reaktion auf Vr4 einschaltet, jedoch nicht als Reaktion auf Vr3 einschaltet, dann befindet sie sich in Zustand S3. Wenn eine Speicherzelle als Reaktion auf Vr5 einschaltet, jedoch nicht als Reaktion auf Vr4 einschaltet, dann befindet sie sich in Zustand S4. Wenn eine Speicherzelle als Reaktion auf Vr6 einschaltet, jedoch nicht als Reaktion auf Vr5 einschaltet, dann befindet sie sich in Zustand S5. Wenn eine Speicherzelle als Reaktion auf Vr7 einschaltet, jedoch nicht als Reaktion auf Vr6 einschaltet, dann befindet sie sich in Zustand S6. Wenn eine Speicherzelle nicht als Reaktion auf Vr7 einschaltet, dann befindet sie sich in Zustand S7.
  • 4E stellt eine Draufsicht auf U-förmige NAND-Ketten dar, die Teil eines Speicherblocks 400 sind. Der Block 400 kann NAND-Ketten-Unterblöcke NS-SB0 bis NS-SB5 einschließen. Der Block 400 kann eine beispielhafte Implementierung des Speicherblocks 110 in 1D umfassen. Die Draufsicht stellt eine repräsentative Wortleitungsschicht unter mehreren Wortleitungsschichten in einem Stapel dar, der alternierende dielektrische und leitfähige Schichten einschließt. Die leitfähigen Schichten können dotiertes Polysilizium, Metall oder Metallsilizid einschließen, und die dielektrischen Schichten können Siliziumdioxid einschließen. Die Wortleitungsschicht ist in zwei Abschnitte (oder Ebenen) 402 und 404 unterteilt. Jeder Wortleitungsschichtabschnitt kann als eine Wortleitung betrachtet werden und ist mit Steuer-Gates von zugeordneten Speicherzellen verbunden.
  • Jeder Block schließt ein Schlitzmuster ein. Ein Schlitz kann sich auf einen Hohlraum beziehen, der sich vertikal in dem Stapel erstreckt, typischerweise von einer Ätzstoppschicht unten zu mindestens einer oberen Schicht des Stapels. Ein Schlitz 406 ist ein einzelner durchgehender Schlitz, der sich in einem Zickzackmuster in dem Block erstreckt, so dass der Block in die zwei Abschnitte 402 und 404 unterteilt ist, die voneinander isoliert sind. Dieser Ansatz kann eine größere Flexibilität beim Steuern der Speicherzellen bereitstellen, da die zwei Wortleitungsschichtabschnitte unabhängig an jeder Schicht oder Höhe in dem Stapel angesteuert werden können. Jeder Block umfasst Reihen von vertikalen Speicherlöchern oder Säulen, die durch Kreise dargestellt sind. Die Speicherlöcher erstrecken sich vertikal in dem Stapel und schließen Speicherzellen, wie beispielsweise in einer vertikalen NAND-Kette, ein. Eine beispielhafte Spalte von Speicherzellen entlang einer Leitung 420 schließt C0D bis C5D ein (D bezeichnet eine Drain-seitige Spalte und S bezeichnet eine Source-seitige Spalte).
  • 4F stellt den Block 400 in 4E dar, der Beispielwortleitungsuntersätze WL3D-SB und WL3S-SB und Beispielbitleitungsuntersätze BL-SB0 und BL-SB1 zeigt. WL3-SB ist ein Abschnitt einer Wortleitungsschicht (z. B. der dritten Wortleitungsschicht), der mit einer Speicherzelle in der Source-Seite jeder U-förmigen NAND-Kette verbunden ist, und WL3D-SB ist ein Abschnitt der Wortleitungsschicht, der mit einer Speicherzelle in der Drain-Seite jeder U-förmigen NAND-Kette verbunden ist. Wenn U-förmige NAND-Ketten (oder rohrförmige NAND-Ketten) verwendet werden, kann jeder NAND-Ketten-Unterblock zwei benachbarte Reihen von Spalten von Speicherzellen einschließen. In dem Unterblock sind die benachbarten Reihen durch den Schlitz getrennt. Die Spalten von Speicherzellen auf einer Seite des Schlitzes sind Drain-seitige Spalten (z. B. C0D, C1D, C2D und C3D in 4E) von NAND-Ketten, und die Spalten von Speicherzellen auf der anderen Seite des Schlitzes sind Source-seitige Spalten (z. B. C0S, C1S, C2S und C3S in 4E) der NAND-Ketten. Wortleitungstreiber können unabhängig Signale, wie beispielsweise Spannungswellenformen, für die Wortleitungsschichtabschnitte 402 und 404 bereitstellen.
  • 4G zeigt eine Querschnittsansicht des Abschnitts 410 des Blocks 400 von 4E entlang einer Linie 420. Spalten von Speicherzellen sind in dem mehrschichtigen Stapel dargestellt. Der Abschnitt 410 schließt das Substrat 401, eine Isolationsschicht 450 auf dem Substrat und eine hintere Gate-Schicht BG ein, die eine leitfähige Schicht auf der Isolationsschicht ist. Ein Graben wird in Abschnitten des hinteren Gates unter Paaren von Spalten von Speicherzellen einer U-förmigen NAND-Kette bereitgestellt. Schichten von Materialien, die in den Spalten bereitgestellt sind, um die Speicherzellen zu bilden, sind ebenfalls in den Gräben bereitgestellt, und der verbleibende Raum in den Gräben ist mit einem Halbleitermaterial gefüllt, um Verbindungsabschnitte 463 bis 466 bereitzustellen, welche die Spalten verbinden. Das hintere Gate verbindet die beiden Spalten jeder U-förmigen NAND-Kette. Das hintere Gate kann das Gate eines Back-Gate-Transistors bilden, der die Leitung der „Rohrverbindung“ steuert, welche die Verbindungsabschnitte 463 bis 466 aufweist, welche die Spalten verbinden. Durch Anlegen einer geeigneten Vorspannung an das hintere Gate kann der Back-Gate-Transistor die zwei Spalten jeder U-förmigen NAND-Kette elektrisch verbinden.
  • Wie in 4G dargestellt, schließt NS0 (NS=NAND-Kette) Spalten C0D und C0S und einen Verbindungsabschnitt 463 ein und besitzt ein Drain-Ende 432 und ein Source-Ende 440. NS1 schließt Spalten C1S und C1D und einen Verbindungsabschnitt 464 ein und besitzt ein Drain-Ende 444 und ein Source-Ende 442. NS2 schließt Spalten C2D und C2S und einen Verbindungsabschnitt 465 ein. NS3 schließt Spalten C3S und C3D und einen Verbindungsabschnitt 466 ein. Die Source-Leitung SL0 ist mit den Source-Enden 440 und 442 von zwei benachbarten Speicherketten NS0 und NS1 verbunden. Zusätzliche U-förmige NAND-Ketten in dem Stapel 430 können sich hinter den U-förmigen NAND-Ketten erstrecken, die in dem Querschnitt dargestellt sind. Die U-förmigen NAND-Ketten NS0 bis NS3 befinden sich jeweils in einem unterschiedlichen NAND-Ketten-Unterblock, befinden sich jedoch in einem gemeinsamen BL-Untersatz. Die Bitleitung BL0 ist mit den Drain-Enden 432 und 444 verbunden. Es sind Speicherlöcher MH0 bis MH7 dargestellt, die sich vertikal in dem Stapel erstrecken und jeweiligen Speicherlöchern für die Speicherzellen der NAND-Ketten entsprechen.
  • 4I zeigt eine Nahansicht des Bereichs 436 der Spalte C0D von 4G, die einen Drain-seitigen Auswahl-Gate-Transistor SGD und eine Speicherzelle M03 zeigt. Der Bereich zeigt auch Abschnitte der dielektrischen Schichten D3, D4 und D5. Jede Spalte schließt eine Anzahl von Schichten ein, die entlang der Seitenwände der Spalte abgeschieden sind. Diese Schichten können Oxid-Nitrid-Oxid (O-N-O) und Polysiliziumschichten einschließen, die abgeschieden werden, z. B. unter Verwendung einer Atomlagenabscheidung. Zum Beispiel kann ein Blockoxid (BOX) als Schicht 496 abgeschieden werden, ein Nitrid wie beispielsweise Siliziumnitrid als eine Ladungsfängerschicht (charge trapping layer (CTL)) kann als Schicht 497 abgeschieden werden, und ein Tunneloxid (TNL) kann als Schicht 498 abgeschieden werden, um die O-N-O-Schichten bereitzustellen. Ferner kann ein Polysiliziumkörper oder ein Kanal (CH) als Schicht 499 abgeschieden werden, und ein Kernfüllstoffdielektrikum kann als Bereich 490 abgeschieden werden. Zusätzliche Speicherzellen können gleichermaßen in den Spalten ausgebildet sein. Dmh stellt den Speicherlochdurchmesser dar und Dcore stellt den Kerndurchmesser dar, die beide entlang der Länge oder Längsachse des Speicherlochs variieren können. Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungsfängerschicht gespeichert, welcher der Speicherzelle zugeordnet ist. Zum Beispiel werden Elektronen durch „-“-Zeichen in der CTL 497 für die Speicherzelle M03 dargestellt. 4J stellt eine Querschnittsansicht der Spalte C0D von 4I dar. In manchen Fällen kann jede Schicht ringförmig sein mit Ausnahme des Kernfüllstoffs, der ein konischer Zylinder ist. In manchen Fällen kann jede Schicht einen ringförmigen konischen Hohlzylinder einschließen, mit Ausnahme des Kernfüllstoffs, der ein konischer Vollzylinder sein kann.
  • 4H stellt eine Querschnittsansicht einer einzelnen vertikalen NAND-Ketten-Architektur dar. Wie dargestellt, sind vertikale Ketten von Speicherzellen, die NAND-Ketten NS0B, NS1B, NS2B und NS3B entsprechen, in dem Mehrschichtstapel 490 dargestellt. Der Stapel 490 schließt ein Substrat 401, eine Isolationsschicht 450 auf dem Substrat und einen Abschnitt einer Source-Leitung SL0A ein, die über der Isolationsschicht 450 angeordnet ist. Die NAND-Kette NS0B besitzt ein Source-Ende 494 und ein Drain-Ende 492. Ein Abschnitt der Bitleitung BL0A ist ebenfalls dargestellt. Gestrichelte Linien stellen Speicherzellen und Auswahl-Gate-Transistoren dar. Die Speicherlöcher MH0s, MH1s, MH2s und MH3s sind NAND-Ketten NS0B, NS1B, NS2B und NS3B zugeordnet. Wortleitungsschichten sind WL0A, WL1A, WL2A und WL3A. Dielektrische Schichten sind D0A, D1A, D2A, D3A, D4A, D5A und D6A. SGSA ist eine Source-seitige Auswahl-Gate-Schicht und SGDA ist eine Drain-seitige Auswahl-Gate-Schicht. Wie dargestellt, verbinden sich im Gegensatz zu U-förmigen NAND-Ketten, bei denen die Source-Leitungen und Bitleitungen mit den U-förmigen NAND-Ketten an der Spitze der NAND-Ketten verbunden sind, die Bitleitungen bei einzelnen vertikalen NAND-Ketten mit den vertikalen NAND-Ketten an der Spitze der NAND-Ketten, und die Source-Leitungen verbinden sich mit den vertikalen NAND-Ketten am Boden der NAND-Ketten.
  • 5 zeigt eine Ausführungsform einer Lese/Schreib-Schaltung 502 zusammen mit einem Abschnitt eines Speicherarrays 501. Die Lese/Schreib-Schaltung 502 ist ein Beispiel einer Implementierung der Lese/Schreib-Schaltung 156 in 1D. Der Abschnitt eines Speicherarrays 501 schließt zwei der vielen Bitleitungen (eine ausgewählte Bitleitung, die mit „ausgewählte BL“ bezeichnet ist, und eine nicht ausgewählte Bitleitung, die mit „nicht ausgewählte BL“ bezeichnet ist) und zwei der vielen Wortleitungen (eine ausgewählte Wortleitung, die mit „ausgewählte WL“ bezeichnet ist, und eine nicht ausgewählte Wortleitung, die mit „nicht ausgewählte WL“ bezeichnet ist) ein. Der Abschnitt eines Speicherarrays schließt auch eine ausgewählte Speicherzelle 550 und nicht ausgewählte Speicherzellen 552 bis 556 ein. In einer Ausführungsform kann der Abschnitt eines Speicherarrays 501 ein Speicherarray mit Bitleitungen umfassen, die in einer Richtung horizontal zu dem Substrat angeordnet sind, wie beispielsweise das Speicherarray 201 in 2A. In einer anderen Ausführungsform kann der Abschnitt eines Speicherarrays 501 ein Speicherarray mit Bitleitungen umfassen, die in einer vertikalen Richtung angeordnet sind, die senkrecht zu dem Substrat ist, wie beispielsweise das Speicherarray 316 in 2.
  • Wie dargestellt, kann während eines Speicherarrayvorgangs (z. B. eines Programmiervorgangs) die ausgewählte Bitleitung auf 1 V vorgespannt sein, die nicht ausgewählte Wortleitung kann auf 0,6 V vorgespannt sein, die ausgewählte Wortleitung kann auf 0 V vorgespannt sein, und die nicht ausgewählte Bitleitung kann auf 0,5 V vorgespannt sein. In manchen Ausführungsformen kann die ausgewählte Bitleitung während eines zweiten Speicherarrayvorgangs auf eine ausgewählte Bitleitungsspannung (z. B. 2,0 V) vorgespannt sein, die nicht ausgewählte Wortleitung kann auf eine nicht ausgewählte Wortleitungsspannung (z. B. 1,0 V) vorgespannt sein, die ausgewählte Wortleitung kann auf eine ausgewählte Wortleitungsspannung (z. B. 0 V) vorgespannt sein, und die nicht ausgewählte Bitleitung kann auf eine nicht ausgewählte Bitleitungsspannung (z. B. 1 V) vorgespannt sein. In diesem Fall werden die nicht ausgewählten Speicherzellen, die die ausgewählte Wortleitung gemeinsam nutzen, auf die Spannungsdifferenz zwischen der ausgewählten Wortleitungsspannung und der nicht ausgewählten Bitleitungsspannung vorgespannt. In anderen Ausführungsformen kann das in 5 dargestellte Speicherarrayvorspannungsschema umgekehrt werden, so dass die ausgewählte Bitleitung auf 0 V vorgespannt wird, die nicht ausgewählte Wortleitung auf 0,4 V vorgespannt wird, die ausgewählte Wortleitung auf 1 V vorgespannt wird und die nicht ausgewählte Bitleitung auf 0,5 V vorgespannt wird.
  • Wie in 5 dargestellt, kann der SELB-Knoten der Lese/Schreib-Schaltung 502 über einen Spaltendecodierer 563 mit der ausgewählten Bitleitung elektrisch gekoppelt sein. In einer Ausführungsform kann der Spaltendecodierer 563 dem Spaltendecodierer 152 entsprechen, der in 1E dargestellt ist. Der Transistor 562 koppelt den Knoten SELB mit dem Vsense-Knoten (oder verbindet ihn elektrisch). Der Transistor 562 kann eine NMOS-Vorrichtung mit niedriger VT umfassen. Eine Klemmsteuerschaltung 564 steuert das Gate des Transistors 562. Der Vsense-Knoten ist mit dem Referenzstrom Iref und einem Eingang des Leseverstärkers 566 verbunden. Der andere Eingang des Leseverstärkers 566 empfängt Vref-Lesen, welches der Spannungspegel ist, der zum Vergleichen der Vsense-Knotenspannung im Lesemodus verwendet wird. Der Ausgang des Leseverstärkers 566 ist mit dem Daten-Aus-Anschluss und mit einem Daten-Latch 568 verbunden. Eine Schreibschaltung 560 ist mit dem Knoten SELB, dem Daten-Ein-Anschluss und dem Daten-Latch 568 verbunden.
  • In einer Ausführungsform spannt die Lese/Schreib-Schaltung 502 während eines Lesevorgangs die ausgewählte Bitleitung im Lesemodus auf die ausgewählte Bitleitungsspannung vor. Vor dem Erfassen von Daten wird die Lese/Schreib-Schaltung 502 den Vsense-Knoten auf 2 V vorladen (oder eine andere Spannung größer als die ausgewählte Bitleitungsspannung). Wenn Daten erfasst werden, versucht die Lese/Schreib-Schaltung 502 den SELB-Knoten über die Klemmsteuerschaltung 564 und den Transistor 562 in einer Source-Folger-Konfiguration auf die ausgewählte Bitleitungsspannung (z. B. 1 V) zu regeln. Wenn der Strom durch die ausgewählte Speicherzelle 550 größer als die Lesestromgrenze Iref ist, dann wird im Laufe der Zeit der Vsense-Knoten unter Vref -Lesen fallen (z. B. auf 1,5 V gesetzt), und der Leseverstärker 566 wird eine Daten-„0“ auslesen. Das Ausgeben einer Daten-„0“ steht dafür, dass sich die ausgewählte Speicherzelle 550 in einem Zustand mit niedrigem Widerstand (z. B. einem SETZ-Zustand) befindet. Wenn der Strom durch die ausgewählte Speicherzelle 550 kleiner als Iref ist, dann bleibt der Vsense-Knoten über Vref-Lesen, und der Leseverstärker 566 liest eine Daten-„1“ aus. Das Ausgeben einer Daten-„1“ steht dafür, dass sich die ausgewählte Speicherzelle 550 in einem Zustand mit hohem Widerstand (z. B. einem RÜCKSETZ-Zustand) befindet. Das Daten-Latch 568 kann den Ausgang des Leseverstärkers 566 nach einer Zeitspanne des Erfassens des Stroms durch die ausgewählte Speicherzelle (z. B. nach 400 ns) zwischenspeichern.
  • Wenn in einer Ausführungsform während eines Schreibvorgangs der Daten-Ein-Anschluss anfordert, dass eine „0“ in eine ausgewählte Speicherzelle geschrieben wird, kann die Lese/Schreib-Schaltung 502 SELB auf die ausgewählte Bitleitungsspannung zum Programmieren einer Daten-„0“ im Schreibmodus (z. B. 1,2 V für einen SETZ-Vorgang) über die Schreibschaltung 560 vorspannen. Die Dauer des Programmierens der Speicherzelle kann eine feste Zeitdauer (z. B. unter Verwendung eines Programmierimpulses fester Breite) oder variabel sein (z. B. unter Verwendung einer Schreibschaltung 560, die erfasst, ob eine Speicherzelle während des Programmierens programmiert wurde). Wenn der Daten-Ein-Anschluss anfordert, dass eine Daten-„1“ geschrieben wird, dann kann die Lese/SchreibSchaltung 502 SELB auf die ausgewählte Bitleitungsspannung zum Programmieren einer Daten-„1“ im Schreibmodus (z. B. 0 V oder -1,2 V für einen RÜCKSETZ-Vorgang) über die Schreibschaltung 560 vorspannen. Wenn in manchen Fällen eine ausgewählte Speicherzelle ihren aktuellen Zustand beibehalten soll, dann kann die Schreibschaltung 560 SELB während des Schreibmodus auf eine Programmierhemmspannung vorspannen. Die Programmierhemmspannung kann gleich oder nahe an der nicht ausgewählten Bitleitungsspannung sein.
  • Eine NAND-Kette kann einen Drain-seitigen Auswahltransistor, wie beispielsweise das Auswahl-Gate 470 in 4A, einen Source-seitigen Auswahltransistor, wie beispielsweise das Auswahl-Gate 471 in 4A, und einen oder mehrere Speicherzellentransistoren in Reihe zwischen dem Drain-seitigen Auswahltransistor und dem Source-seitigen Auswahltransistor einschließen, wie beispielsweise die Transistoren 472 bis 475 in Reihe zwischen dem ersten Auswahl-Gate 470 und dem zweiten Auswahl-Gate 471 in 4A. Ein Auswahltransistor kann entweder einen Drain-seitigen Auswahltransistor oder einen Source-seitigen Auswahltransistor umfassen. In einer Ausführungsform kann ein Auswahltransistor einen Drain-seitigen Auswahltransistor umfassen. In einer anderen Ausführungsform kann ein Auswahltransistor einen Source-seitigen Auswahltransistor umfassen.
  • 6A stellt eine Ausführungsform eines Speicherarrays 600 dar, das eine Mehrzahl vertikaler NAND-Ketten einschließt. In einer Ausführungsform können die NAND-Ketten Floating-Gate-Transistoren umfassen. In einer anderen Ausführungsform können die NAND-Ketten Ladungsfallentransistoren einschließen. Die Mehrzahl vertikaler NAND-Ketten schließt eine Gruppierung von vier NAND-Ketten 601 ein, die alle dieselben Sätze von Wortleitungsfingern, Drain-seitigen Auswahl-Gate-Leitungen und Source-seitigen Auswahl-Gate-Leitungen gemeinsam nutzen. Das Speicherarray 600 schließt Gruppierungen von Drain-seitigen Auswahl-Gate-Leitungen, die Multi-SGD-Leitungen 605 entsprechen, zwei Dummy-Wortleitungen 2-WLDD 606, zwei Dummy-Wortleitungen 2-WLDS 608, 48 Wortleitungen 48-WL 607 und Source-seitige Auswahl-Gate-Leitungen, die Multi-SGS-Leitungen 609 entsprechen, ein. In einem Beispiel schließt die Gruppierung von vier NAND-Ketten 601 eine erste NAND-Kette mit einem ersten Drain-seitigen Auswahl-Gate ein, das mit einer Bitleitung der Bitleitungen 604 an der Spitze der ersten NAND-Kette verbunden ist. Wie dargestellt, kann das erste Drain-seitige Auswahl-Gate vier Transistoren umfassen, die dem ersten Drain-seitigen Auswahl-Gate eine effektive Kanallänge verleihen, die viermal die der einzelnen Transistoren ist. Die Anzahl von Transistoren, die das Drain-seitige Auswahl-Gate umfassen, kann größer oder kleiner als vier Transistoren sein (z. B. drei Transistoren oder fünf Transistoren). Die erste NAND-Kette schließt auch 48 Speicherzellentransistoren, zwei Dummy-Transistoren auf der Drain-Seite der Speicherzellentransistoren, zwei Dummy-Transistoren auf der Source-Seite der Speicherzellentransistoren und ein erstes Source-seitiges Auswahl-Gate, das mit einer Source-Leitung 614 nahe dem Boden der ersten NAND-Kette verbunden ist, ein.
  • Wie dargestellt, kann ein ausgewählter Speicherblock 602 vier verschiedene Gruppierungen von vertikalen NAND-Ketten umfassen, wobei die Gruppierung von vier NAND-Ketten 601 eine der vier Gruppierungen ist. Jede Gruppierung der vier Gruppierungen von vertikalen NAND-Ketten kann den gleichen Satz von Wortleitungsfingern gemeinsam nutzen. In einem Beispiel kann ein bestimmter Wortleitungsfinger mit den Gates von vier Speicherzellentransistoren verbunden sein, die vier unterschiedlichen NAND-Ketten in einer Gruppierung zugeordnet sind. Für eine gegebene Wortleitungsschicht kann jede der vier Gruppierungen von vertikalen NAND-Ketten mit unterschiedlichen Wortleitungsfingern verbunden sein. In manchen Fällen kann jeder der Wortleitungsfinger innerhalb eines Speicherblocks physisch miteinander kurzgeschlossen sein. Die Wortleitungsfinger können unter Verwendung von Metall innerhalb der Wortleitungsschicht für die Wortleitungsfinger miteinander kurzgeschlossen werden. Ein nicht ausgewählter Speicherblock 603 kann weitere vier Gruppierungen von vertikalen NAND-Ketten umfassen. Zwischen dem ausgewählten Speicherblock 602 und dem nicht ausgewählten Speicherblock 603 kann sich ein CPWELL-Kontakt 611 zu der PWELL 610 befinden.
  • 6B stellt eine Ausführungsform einer Draufsicht auf einen Abschnitt des in 6A dargestellten Speicherarrays 600 dar. Wie dargestellt, ist eine erste vertikale NAND-Kette 622 eine aus einem ersten Satz vertikaler NAND-Ketten, die mit einem ersten Wortleitungsfinger 627 in einer Wortleitungsschicht verbunden sind. Eine zweite vertikale NAND-Kette 623 ist eine aus einem zweiten Satz von vertikalen NAND-Ketten, die mit einem zweiten Wortleitungsfinger in der Wortleitungsschicht verbunden sind. Der erste Wortleitungsfinger 627 ist physisch mit dem zweiten Wortleitungsfinger über eine Metallverbindung 625 kurzgeschlossen. Der erste Satz vertikaler NAND-Ketten ist mit einer ersten Drain-seitigen Auswahl-Gate-Leitung (SGD0) verbunden, und der zweite Satz von vertikalen NAND-Ketten ist mit einer zweiten Drain-seitigen Auswahl-Gate-Leitung (SGD3) verbunden. Die Sätze von vertikalen NAND-Ketten, die mit den vier Wortleitungsfingern in der Wortleitungsschicht verbunden sind, können einem einzelnen Speicherblock entsprechen.
  • 6C zeigt eine Ausführungsform einer Vorderperspektive für einen Abschnitt des Speicherarrays 600, das in 6A dargestellt ist. Wie dargestellt, kann ein Speicherblock vier Gruppen von vertikalen NAND-Ketten umfassen. Jede Gruppierung von NAND-Ketten der vier Gruppen kann mit einzelnen Drain-seitigen Auswahl-Gate-Fingern und/oder einzelnen Source-seitigen Auswahl-Gate-Fingern verbunden sein. Zum Beispiel kann eine erste Gruppierung von NAND-Ketten mit einem ersten Drain-seitigen Auswahl-Gate-Finger 630 und einem ersten Source-seitigen Auswahl-Gate-Finger 634 verbunden sein. Innerhalb einer bestimmten Metallschicht kann die erste Gruppierung von NAND-Ketten mit dem ersten Drain-seitigen Auswahl-Gate-Finger 630 verbunden sein, und eine zweite Gruppierung von NAND-Ketten kann mit dem zweiten Drain-seitigen Auswahl-Gate-Finger 631 verbunden sein. Ein dritter Drain-seitiger Auswahl-Gate-Finger 639 kann innerhalb der gleichen Metallschicht wie der ersten Drain-seitige Auswahl-Gate Finger 630 und der zweite Drain-seitige Auswahl-Gate-Finger 631 angeordnet sein. Der erste Drain-seitige Auswahl-Gate-Finger 630 kann innerhalb einer Routing-Schicht (oder Metallschicht) angeordnet sein, die über der Routing-Schicht angeordnet ist, die für den ersten Source-seitigen Auswahl-Gate-Finger 634 verwendet wird. Ein physischer Kurzschluss 632 kann Wortleitungsfinger innerhalb einer Wortleitungsschicht kurzschließen oder elektrisch verbinden. Beispielsweise kann der physische Kurzschluss 632 den Wortleitungsfinger 635 mit dem Wortleitungsfinger 636 elektrisch verbinden oder kurzschließen. Sowohl der Wortleitungsfinger 635 als auch der Wortleitungsfinger 636 können innerhalb der gleichen Wortleitungsschicht angeordnet sein. Eine vertikale NAND-Kette 638 schneidet einen oder mehrere Wortleitungsfinger einschließlich des Wortleitungsfingers 635 oder ist mit diesen verbunden.
  • 6D stellt eine Ausführungsform einer Draufsicht für einen Abschnitt des Speicherarrays 600 dar, das in 6A dargestellt ist. Wie dargestellt, ist eine Bitleitung 642 mit einer ersten vertikalen NAND-Kette 644, die mit einem ersten Wortleitungsfinger verbunden ist, und einer zweiten vertikalen NAND-Kette 645 verbunden, die mit einem zweiten Wortleitungsfinger verbunden ist. In einem Beispiel kann die erste vertikale NAND-Kette 644 einer der vertikalen NAND-Ketten entsprechen, die mit dem Wortleitungsfinger 635 in 6C verbunden sind, wie beispielsweise die vertikale NAND-Kette 638 in 6C. In dem Fall, dass sowohl der erste Wortleitungsfinger als auch der zweite Wortleitungsfinger physisch miteinander kurzgeschlossen sind, kann ein erstes Drain-seitiges Auswahl-Gate der ersten vertikalen NAND-Kette anders vorgespannt sein als ein zweites Drain-seitiges Auswahl-Gate der zweiten vertikalen NAND-Kette. Zum Beispiel kann das erste Drain-seitige Auswahl-Gate in einen leitenden Zustand versetzt werden, während das zweite Drain-seitige Auswahl-Gate in einen nichtleitenden Zustand versetzt wird. In einer Ausführungsform können die erste vertikale NAND-Kette 622 und die zweite vertikale NAND-Kette 623 in 6B mit einer gemeinsamen Bitleitung verbunden sein, die horizontal verläuft.
  • In einer Ausführungsform kann während eines Löschvorgangs für einen gesamten Speicherblock eine Löschspannung (z. B. 20 V) an die PWELL 610 angelegt werden, während die Wortleitungen 606 bis 608 gegen Masse (z. B. 0 V) vorgespannt werden. In diesem Fall können Löcher von der PWELL 610 in die Kanäle der ausgewählten NAND-Ketten injiziert werden, was bewirkt, dass die Kanäle zu oder bei der Löschspannung vorgespannt werden. Aufgrund der Spannungs- oder Potenzialdifferenz zwischen den Kanälen und den Gates der Speicherzellentransistoren können Löcher von den Kanälen in die Ladungsfallenschichten injiziert werden und mit Elektronen rekombinieren, um die Speicherzellentransistoren zu löschen. Die Auswahl-Gate-Transistoren (z. B. die Drain-seitigen Auswahltransistoren und/oder die Source-seitigen Auswahltransistoren) können während des Löschvorgangs gefloatet werden.
  • In einer anderen Ausführungsform kann ein Teilblocklöschvorgang an einem Abschnitt eines Speicherblocks durchgeführt werden, um Speicherzellen zu löschen, die mit einem oder mehreren Auswahl-Gate-Fingern weniger verbunden sind als alle Auswahl-Gate-Finger für den gesamten Speicherblock. Die Auswahl-Gate-Finger können entweder Drain-seitigen Auswahl-Gate-Fingern oder Source-seitigen Auswahl-Gate-Fingern entsprechen. In einem Beispiel kann ein Teilblocklöschvorgang durchgeführt werden, um Speicherzellen zu löschen, die mit zwei Auswahl-Gate Fingern aus vier Auswahl-Gate-Fingern verbunden sind (z. B. können Speicherzellen, die NAND-Ketten zugeordnet sind, die mit den ersten Drain-seitigen Auswahl-Gate-Fingern 630 in der 6C und den zweiten Drain-seitigen Auswahl-Gate-Fingern 631 in der 6C verbunden sind, gelöscht werden, während andere Speicherzellen, die anderen NAND-Ketten zugeordnet sind, die mit anderen Drain-seitigen Auswahl-Gates verbunden sind, wie beispielsweise der dritte Drain-seitige Auswahl-Gate-Finger 639, nicht gelöscht werden). Die NAND-Ketten, die mit den anderen nicht ausgewählten Auswahl-Gate-Fingern verbunden sind, können durch das Vorspannen der Gates ihrer Drain-seitigen Auswahltransistoren auf die Löschspannung oder auf eine Spannung, die zwischen der Löschspannung und einer bestimmten Spannung kleiner als die Löschspannung (z. B. innerhalb von 3 V der Löschspannung) liegt, löschgehemmt werden.
  • In einer Ausführungsform kann ein Teilblocklöschvorgang von der Drain-Seite einer NAND-Kette durchgeführt werden. In einem Beispiel kann eine Löschspannung (z. B. 20 V) an eine ausgewählte Bitleitung angelegt werden, die mit einem ersten Drain-seitigen Auswahltransistor der ersten NAND-Kette verbunden ist, und das Gate des ersten Drain-seitigen Auswahltransistors kann auf die Löschspannung oder auf eine Spannung nahe der Löschspannung (z. B. innerhalb von 2 V der Löschspannung) gesetzt werden, um das Löschen von Speicherzellen zu verhindern, die mit der ersten NAND-Kette verbunden sind. Bezug nehmend auf 6C kann eine Bitleitung, die mit der vertikalen NAND-Kette 638 in 6C verbunden ist, auf die Löschspannung gesetzt werden, während der dritte Drain-seitige Auswahl-Gate-Finger 639 in 6C auf die Löschspannung (z. B. 20 V) oder eine Spannung zwischen der Löschspannung und einer bestimmten Spannung kleiner als die Löschspannung gesetzt wird (z. B. innerhalb von 3 V der Löschspannung oder zwischen 17 V und 20 V). Das Kanalmaterial der ersten NAND-Kette kann kristallines Silizium umfassen.
  • In einer anderen Ausführungsform kann ein Teilblocklöschvorgang von der Source-Seite einer NAND-Kette durchgeführt werden. In einem Beispiel kann eine Löschspannung (z. B. 20 V) an eine PWELL angelegt werden, die mit der Source und dem Kanal eines ersten Source-seitigen Auswahltransistors einer ersten NAND-Kette verbunden ist. Das Gate des ersten Source-seitigen Auswahltransistors kann auf die Löschspannung oder auf eine Spannung nahe der Löschspannung (z. B. innerhalb von 2 V der Löschspannung) gesetzt werden, um Lochinjektion von der PWELL in die erste NAND-Kette zu verhindern und damit ein Anheben des Potenzials des Kanals in der ersten NAND-Kette zu verhindern und folglich ein Löschen von Speicherzellen, die mit der ersten NAND-Kette verbunden sind, zu verhindern. Bezug nehmend auf 6C kann eine PWELL (z. B. die PWELL 610 in 6A) auf die Löschspannung vorgespannt sein, während der erste Source-seitige Auswahl-Gate-Finger 634 in 6C auf die Löschspannung (z. B. 20 V) oder eine Spannung zwischen der Löschspannung und einer bestimmten Spannung kleiner als die Löschspannung (z. B. innerhalb von 3 V der Löschspannung oder zwischen 17 V und 20 V) gesetzt ist. Das Kanalmaterial der ersten NAND-Kette kann kristallines Silizium umfassen.
  • 6E stellt eine Ausführungsform von Vorspannungsbedingungen für NAND-Ketten in einem Speicherblock während eines Teilblocklöschvorgangs dar. Für einen ersten Satz von NAND-Ketten, die mit einer ausgewählten Bitleitung und einem ausgewählten Auswahl-Gate-Finger verbunden sind, kann die ausgewählte Bitleitung auf die Löschspannung (z. B. 20 V oder 18 V) gesetzt werden, die Drain-seitigen Auswahl-Gates können auf eine Spannung zwischen 10 V und 12 V vorgespannt sein, die Wortleitungen können auf 0 V gesetzt werden, die Source-seitigen Auswahl-Gates können gefloated werden und die mit den Source-seitigen Auswahl-Gates verbundene Source-Leitung kann gefloated werden. Die Drain-seitigen Dummy-Wortleitungen können auf Spannungen zwischen den 10 bis 12 V, die an die Drain-seitigen Auswahl-Gates angelegt sind, und den 0 V, die an die Wortleitungen angelegt sind, vorgespannt sein (z. B. kann ein Drain-seitiges Auswahl-Gate auf 10 V vorgespannt sein, eine erste Drain-seitige Dummy-Wortleitung, die dem Drain-seitigen Auswahl-Gate am nächsten ist, kann auf 8 V vorgespannt sein, und eine zweite Drain-seitige Dummy-Wortleitung, die den Wortleitungen am nächsten ist, kann auf 3 V vorgespannt sein). In diesem Fall können Speicherzellen, die dem ersten Satz von NAND-Ketten zugeordnet sind, über einen Gateinduzierten Drain-Leckstrom (gate induced drain leakage (GIDL)) gelöscht werden, der innerhalb der Kanäle des ersten Satzes von NAND-Ketten während des Teilblocklöschvorgangs auftritt. Die Menge des GIDL-Stroms kann basierend auf einer Spannungsdifferenz zwischen der ausgewählten Bitleitungsspannung und der an die Gates der Drain-seitigen Auswahl-Gates angelegten Spannung eingestellt oder angepasst werden.
  • Die Natur des GIDL-Stroms hängt mit der Trägererzeugung zusammen, z. B. aufgrund von Band-zu-Band-Tunneln. In einem Beispiel kann das Band-zu-Band-Tunneln in dem NAND-Ketten-Kanal in der Nähe einer Auswahl-Gate-Elektrode auftreten, wenn die Potenzialdifferenz zwischen dem Auswahl-Gate und dem Drain hoch ist. Wie in dem obigen Beispiel kann die ausgewählte Bitleitung auf die Löschspannung von 20 V gesetzt werden. Da der Drain-seitige Auswahl-Gate-Transistor-Drain mit der Bitleitung gekoppelt ist, wird sein Drain auch auf 20 V vorgespannt. Das Drain-seitige Auswahl-Gate kann auf eine Spannung zwischen 10 V und 12 V vorgespannt werden, damit die Potenzialdifferenz zwischen dem Drain-seitigen Auswahl-Gate-Transistor-Gate und -Drain zwischen 10 V und 8 V liegen kann. Diese Potenzialdifferenz kann eine Band-zu-Band Erzeugung am Rand des Gates und des Drains des Drain-seitigen Auswahl-Gate-Transistors induzieren. Als ein Ergebnis können Elektron-Loch-Paare erzeugt werden, was zu einem GIDL-Strom führt. Elektronen können durch ein elektrisches Feld in Richtung des positiv vorgespannten Drains (Bitleitung) extrahiert werden. Gleichzeitig können sich durch eine elektrische Feldwirkung Löcher in den Kanal bewegen. Bei ausreichendem GIDL-Strom können die Löcher, die in den Kanal injiziert werden, ihr Potenzial nahe an die Löschspannung anheben, z. B. nahe 20 V. Mit Wortleitungen, die auf 0 V gesetzt sind, kann eine Löschung aufgrund der hohen Potenzialdifferenz zwischen Kanal und Wortleitungen auftreten. In einem Beispiel ist die Potenzialdifferenz zwischen dem Auswahl-Gate-Transistor-Gate und dem -Drain niedrig, z. B. ist die Bitleitung auf eine Löschspannung von 20 V vorgespannt und das Drain-seitige Auswahl-Gate-Transistor-Gate ist auf eine hohe Spannung nahe der Löschspannung, z. B. 18 bis 20 V, vorgespannt. In diesem Fall wird kein oder wenig Band-zu-Band-Tunneln auftreten, was zu keinem oder wenig GIDL-Strom führt. In diesem Fall steigt das Kanalpotenzial möglicherweise aufgrund einer ungenügenden Anzahl von Löchern, die erzeugt und in den Kanal injiziert werden, nicht an. Daher tritt ein Löschen nicht auf oder wird gehemmt. Somit kann der Betrag des GIDL-Stroms basierend auf einer Spannungsdifferenz zwischen der ausgewählten Bitleitungsspannung und der an die Gates der Drain-seitigen Auswahl-Gates angelegten Spannung eingestellt oder angepasst werden.
  • Für einen zweiten Satz von NAND-Ketten, die mit einer nicht ausgewählten Bitleitung und dem ausgewählten Auswahl-Gate-Finger verbunden sind, kann die ausgewählte Bitleitung gefloated werden, die Drain-seitigen Auswahl-Gates können auf eine Spannung zwischen 10 V und 12 V vorgespannt sein, die Wortleitungen können auf 0 V gesetzt werden, die Source-seitigen Auswahl-Gates können gefloated werden und die mit den Source-seitigen Auswahl-Gates verbundene Source-Leitung kann gefloated werden. Für einen dritten Satz von NAND-Ketten, die mit einer ausgewählten Bitleitung und einem nicht ausgewählten Auswahl-Gate-Finger verbunden sind, kann die ausgewählte Bitleitung auf die Löschspannung (z. B. 20 V oder 18 V) gesetzt werden, die Drain-seitigen Auswahl-Gates können auf die Löschspannung vorgespannt sein, die Wortleitungen können auf 0 V gesetzt werden, die Source-seitigen Auswahl-Gates können gefloated werden und die mit den Source-seitigen Auswahl-Gates verbundene Source-Leitung kann gefloated werden. Die Drain-seitigen Dummy-Wortleitungen können auf Spannungen zwischen den an die Drain-seitigen Auswahl-Gates angelegten 18 V bis 20 V und den an die Wortleitungen angelegten 0 V vorgespannt sein (z. B. kann eine dem Drain-seitigen Auswahl-Gate am nächsten liegende erste Drain-seitige Dummy-Wortleitung auf 12 V vorgespannt sein, und eine den Wortleitungen am nächsten liegende zweite Drain-seitige Dummy-Wortleitung kann auf 5 V vorgespannt sein). Eine allmähliche Verringerung der Vorspannung auf Dummy-Wortleitungen in der Richtung von SG hin zu Daten-WLs kann durchgeführt werden, um das elektrische Feld zwischen dem Auswahl-Gate (auf eine hohe Vorspannung gesetzt) und Wortleitungen (auf eine niedrige Vorspannung gesetzt) zu reduzieren und somit eine Trägererzeugung zwischen SG und WLs zu reduzieren und eine Löschstörung in der löschgehemmten Kette zu beseitigen. Zu diesem Zweck können eine, zwei oder mehr Dummy-Wortleitungen verwendet werden. Für einen vierten Satz von NAND-Ketten, die mit einer nicht ausgewählten Bitleitung und dem nicht ausgewählten Auswahl-Gate-Finger verbunden sind, kann die nicht ausgewählte Bitleitung gefloated werden, die Drain-seitigen Auswahl-Gates können auf die Löschspannung vorgespannt sein, die Wortleitungen können auf 0 V gesetzt werden, die Source-seitigen Auswahl-Gates können gefloated werden und die mit den Source-seitigen Auswahl-Gates verbundene Source-Leitung kann gefloated werden. Unter diesen Vorspannungsbedingungen können nur Speicherzellen, die dem ersten Satz NAND-Ketten zugeordnet sind, die mit einer ausgewählten Bitleitung und einem ausgewählten Auswahl-Gate-Finger verbunden sind, gelöscht werden, während Speicherzellen, die dem zweiten Satz, dritten Satz und vierten Satz NAND-Ketten zugeordnet sind, löschgehemmt (d. h. nicht gelöscht) sein können.
  • In einer Ausführungsform kann das Kanalmaterial für eine NAND-Kette kristallines Silizium (c-Si) sein. Die Trägererzeugungsrate für einen kristallinen Siliziumkanal kann aufgrund einer viel geringeren Anzahl von Defekten und/oder Fallen wesentlich niedriger als die eines Polysiliziumkanals sein. Zum Beispiel kann eine fallenunterstützte Trägererzeugung, daher eine Gesamtträgererzeugungsrate, in kristallinem Silizium im Vergleich zu Polysilizium viel geringer sein. Daher kann eine Löschstörung im Fall eines kristallinen Siliziumkanals signifikant reduziert werden. Daher kann eine Teilblocklöschung in dem Fall von Kanalmaterial mit reduzierter Trägererzeugung effizienter gemacht werden.
  • 7 ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses zum Durchführen eines Teilblocklöschvorgangs auf einem Abschnitt eines Speicherblocks beschreibt. In einer Ausführungsform kann der Prozess von 7 durch eine Speicherchip-Steuereinheit ausgeführt werden, wie beispielsweise die Speicherchip-Steuereinheit 105, die in 1A dargestellt ist. Ein Speicherblock kann dem Speicherarray 600 entsprechen, das in 6A dargestellt ist.
  • In Schritt 702 wird die erste Bitleitung während eines Speichervorgangs auf eine ausgewählte Bitleitungsspannung (z. B. eine Löschspannung oder 20 V) gesetzt. Der Speichervorgang kann einen Löschvorgang oder einen Teilblocklöschvorgang umfassen. Die erste Bitleitung kann mit einem ersten Drain-seitigen Auswahltransistor einer ersten NAND-Kette verbunden sein. Der erste Drain-seitige Auswahltransistor kann einen oder mehrere Transistoren umfassen, die zwischen der ersten Bitleitung und einem oder mehreren Speicherzellentransistoren der ersten NAND-Kette in Reihe geschaltet sind. Die erste NAND-Kette kann einen ersten Speicherzellentransistor des einen oder der mehreren Speicherzellentransistoren einschließen, die mit einem ersten Wortleitungsfinger verbunden sind. In einem Beispiel kann die erste NAND-Kette der ersten vertikalen NAND-Kette 622 in 6B entsprechen, und der erste Wortleitungsfinger kann dem ersten Wortleitungsfinger 627 in 6B entsprechen. Der erste Wortleitungsfinger 627 kann einen Draht oder ein Metallblech (z. B. einen Wolfram- oder Aluminiumfinger) umfassen, der oder das eine Mehrzahl von Löchern einschließt, die einer Mehrzahl von NAND-Ketten entsprechen, wie beispielsweise der ersten vertikalen NAND-Kette 622, die sich durch den Wortleitungsfinger erstreckt.
  • In Schritt 704 wird während des Speichervorgangs ein Gate des ersten Drain-seitigen Auswahltransistors auf eine erste Spannung gesetzt (z. B. 8 V weniger als die Löschspannung). In Schritt 706 wird während des Speichervorgangs eine zweite Bitleitung auf die ausgewählte Bitleitungsspannung gesetzt. Die zweite Bitleitung kann mit einem zweiten Drain-seitigen Auswahltransistor einer zweiten NAND-Kette verbunden werden. Die zweite NAND-Kette kann einen zweiten Speicherzellentransistor einschließen, der mit einem zweiten Wortleitungsfinger verbunden ist, der physisch mit dem ersten Wortleitungsfinger kurzgeschlossen ist. In Schritt 708 wird während des Speichervorgangs ein Gate des zweiten Drain-seitigen Auswahltransistors auf eine zweite Spannung eingestellt, die größer als die erste Spannung ist. In einem Beispiel kann die ausgewählte Bitleitungsspannung 20 V umfassen, die erste Spannung kann 10 V umfassen und die zweite Spannung kann 18 V oder 20 V umfassen. Die Menge an GIDL-Strom innerhalb der ersten NAND-Kette kann basierend auf einer Spannungsdifferenz zwischen der ausgewählten Bitleitungsspannung und der an den ersten Drain-seitigen Auswahltransistor angelegten ersten Spannung eingestellt oder angepasst werden.
  • In manchen Ausführungsformen wird ein Gate eines ersten Drain-seitigen Auswahltransistors während eines Speichervorgangs auf eine erste Spannung gesetzt, und ein Gate eines zweiten Drain-seitigen Auswahltransistors wird während des Speichervorgangs auf eine zweite Spannung gesetzt, die von der ersten Spannung verschieden ist. In manchen Fällen kann der Speichervorgang einen Löschvorgang, einen Programmiervorgang oder einen Lesevorgang umfassen, und die erste Spannung kann derart angelegt werden, dass der erste Drain-seitige Auswahltransistor während des Speichervorgangs in einen leitenden Zustand versetzt wird und die zweite Spannung derart angelegt werden kann, dass der zweite Drain-seitige Auswahltransistor während des Speichervorgangs in einen nichtleitenden Zustand versetzt wird. In anderen Fällen kann die erste Spannung an das Gate des ersten Drain-seitigen Auswahltransistors angelegt werden, so dass ein Gate-induzierter Drain-Leckstrom (GIDL) innerhalb eines Kanals einer dem ersten Drain-seitigen Auswahltransistor zugeordneten ersten NAND-Kette während des Speichervorgangs auftritt, und die zweite Spannung kann während des Speichervorgangs an das Gate des zweiten Drain-Seitigen Auswahltransistors angelegt werden, so dass ein Gate-induzierter Drain-Leckstrom (GIDL) nicht innerhalb eines Kanals einer zweiten NAND-Kette auftritt, die dem zweiten Drain-seitigen Auswahltransistor zugeordnet ist.
  • In einer Ausführungsform kann die Spannungsdifferenz zwischen der ausgewählten Bitleitungsspannung und der an den ersten Drain-seitigen Auswahltransistor angelegten ersten Spannung basierend auf einer Temperatur eines Speicherchips oder basierend auf der Anzahl von Wortleitungsfingern, die während eines Teilblocklöschvorgangs verwendet werden, eingestellt oder erhöht werden. Die Anzahl von Wortleitungsfingern, die während eines Teilblocklöschvorgangs verwendet werden, kann auf der Grundlage einer Temperatur eines Speicherchips eingestellt oder erhöht werden. Wenn in einem Beispiel die Temperatur unter einer Schwellenwerttemperatur liegt, dann können Speicherzellen, die mit einem ersten Satz von Wortleitungsfingern verbunden sind, gelöscht werden. Wenn jedoch die Temperatur größer oder gleich der Schwellenwerttemperatur ist, dann können Speicherzellen, die mit einem zweiten Satz von Wortleitungsfingern verbunden sind, der größer ist als der erste Satz von Wortleitungsfingern, gelöscht werden.
  • Eine Ausführungsform der offenbarten Technologie schließt eine erste NAND-Kette, die einen ersten Speicherzellentransistor und einen ersten Auswahltransistor einschließt, eine zweite NAND-Kette, die einen zweiten Speicherzellentransistor und einen zweiten Auswahltransistor einschließt, und eine Steuerschaltung ein. Ein Gate des ersten Speicherzellentransistors ist mit einer ersten Wortleitung verbunden. Der erste Auswahltransistor ist mit einer ersten Bitleitung verbunden. Das Gate des zweiten Speicherzellentransistors ist mit einer zweiten Wortleitung verbunden, die physisch mit der ersten Wortleitung kurzgeschlossen ist. Der zweite Auswahltransistor ist mit einer zweiten Bitleitung verbunden. Die Steuerschaltung ist konfiguriert, um die erste Bitleitung und die zweite Bitleitung während eines Speichervorgangs auf eine ausgewählte Bitleitungsspannung zu setzen. Die Steuerschaltung ist konfiguriert, um ein Gate des ersten Auswahltransistors während des Speichervorgangs auf eine erste Spannung zu setzen und ein Gate des zweiten Auswahltransistors während des Speichervorgangs auf eine zweite Spannung zu setzen, die von der ersten Spannung verschieden ist.
  • Eine Ausführungsform der offenbarten Technologie schließt ein Setzen einer ersten Bitleitung auf eine ausgewählte Bitleitungsspannung während eines Speichervorgangs ein. Die erste Bitleitung ist mit einem ersten Auswahltransistor einer ersten NAND-Kette verbunden. Die erste NAND-Kette schließt einen ersten Speicherzellentransistor ein, der mit einer ersten Wortleitung verbunden ist. Das Verfahren weist ferner ein Setzen eines Gates des ersten Auswahltransistors auf eine erste Spannung während des Speichervorgangs und ein Setzen einer zweiten Bitleitung auf die ausgewählte Bitleitungsspannung während des Speichervorgangs ein. Die zweite Bitleitung ist mit einem zweiten Auswahltransistor einer zweiten NAND-Kette verbunden. Die zweite NAND-Kette schließt einen zweiten Speicherzellentransistor ein, der mit der ersten Wortleitung verbunden ist. Das Verfahren weist ferner während des Speichervorgangs ein Setzen eines Gates des zweiten Auswahltransistors auf eine zweite Spannung, die sich von der ersten Spannung unterscheidet, auf.
  • Eine Ausführungsform der offenbarten Technologie schließt eine erste NAND-Kette, eine zweite NAND-Kette und eine Steuerschaltung ein. Die erste NAND-Kette schließt einen ersten Speicherzellentransistor und einen ersten Drain-seitigen Auswahltransistor ein. Ein Gate des ersten Speicherzellentransistors ist mit einem ersten Wortleitungsfinger verbunden. Der erste Drain-seitige Auswahltransistor ist mit einer ersten Bitleitung verbunden. Die zweite NAND-Kette schließt einen zweiten Speicherzellentransistor und einen zweiten Drain-seitigen Auswahltransistor ein. Ein Gate des zweiten Speicherzellentransistors ist mit einem zweiten Wortleitungsfinger verbunden, der physisch mit dem ersten Wortleitungsfinger kurzgeschlossen ist. Der zweite Drain-seitige Auswahltransistor ist mit einer zweiten Bitleitung verbunden. Die Steuerschaltung ist konfiguriert, um die erste Bitleitung und die zweite Bitleitung während eines Speichervorgangs auf eine ausgewählte Bitleitungsspannung zu setzen. Die Steuerschaltung ist konfiguriert, um ein Gate des ersten Drain-seitigen Auswahltransistors während des Speichervorgangs auf eine erste Spannung zu setzen und ein Gate des zweiten Drain-seitigen Auswahltransistors während des Speichervorgangs auf eine zweite Spannung zu setzen, die von der ersten Spannung verschieden ist.
  • Eine Ausführungsform der offenbarten Technologie schließt eine erste NAND-Kette, eine zweite NAND-Kette und eine Steuerschaltung ein. Die erste NAND-Kette schließt einen ersten Speicherzellentransistor und einen ersten Auswahltransistor ein. Ein Gate des ersten Speicherzellentransistors ist mit einer ersten Wortleitung verbunden. Der erste Auswahltransistor ist mit einer ersten Bitleitung verbunden. Die zweite NAND-Kette schließt einen zweiten Speicherzellentransistor und einen zweiten Auswahltransistor ein. Ein Gate des zweiten Speicherzellentransistors ist mit einer zweiten Wortleitung verbunden, die physisch mit der ersten Wortleitung kurzgeschlossen ist. Der zweite Auswahltransistor ist mit der ersten Bitleitung verbunden. Die Steuerschaltung ist konfiguriert, um die erste Bitleitung während eines Speichervorgangs auf eine ausgewählte Bitleitungsspannung zu setzen. Die Steuerschaltung ist konfiguriert, um ein Gate des ersten Auswahltransistors während des Speichervorgangs auf eine erste Spannung zu setzen und ein Gate des zweiten Auswahltransistors während des Speichervorgangs auf eine zweite Spannung zu setzen, die von der ersten Spannung verschieden ist.
  • Für Zwecke dieses Dokuments kann sich eine erste Schicht über oder oberhalb einer zweiten Schicht befinden, wenn sich null, eine oder mehrere dazwischen liegende Schichten zwischen der ersten Schicht und der zweiten Schicht befinden.
  • Für Zwecke dieses Dokuments sollte beachtet werden, dass die Abmessungen der verschiedenen Merkmale, die in den Figuren dargestellt sind, nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Für Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „manche Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen zu beschreiben, und bezieht sich nicht notwendigerweise auf dieselbe Ausführungsform.
  • Für Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z.B. über einen anderen Teil). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element.
  • Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „zumindest teilweise basierend auf“ gelesen werden.
  • Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie z. B. ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Für die Zwecke dieses Dokuments kann sich der Ausdruck „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
  • Obwohl der Gegenstand in einer Sprache beschrieben wurde, die spezifisch für strukturelle Merkmale bzw. methodisches Handeln ist, versteht es sich, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die oben beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Entsprechend sind die oben beschriebenen spezifischen Merkmale und Vorgänge als beispielhafte Formen der Implementierung der Ansprüche offenbart.

Claims (15)

  1. Vorrichtung aufweisend: eine erste NAND-Kette (644) einschließlich eines ersten Speicherzellentransistors und eines ersten Auswahltransistors, wobei ein Gate des ersten Speicherzellentransistors mit einer ersten Wortleitung verbunden ist, wobei der erste Auswahltransistor mit einer ersten Bitleitung verbunden ist; eine zweite NAND-Kette (645) einschließlich eines zweiten Speicherzellentransistors und eines zweiten Auswahltransistors, wobei ein Gate des zweiten Speicherzellentransistors mit einer zweiten Wortleitung verbunden ist, die physisch mit der ersten Wortleitung kurzgeschlossen ist, wobei der zweite Auswahltransistor mit einer zweiten Bitleitung verbunden ist; und eine Steuerschaltung (104), die konfiguriert ist, um die erste Bitleitung und die zweite Bitleitung während eines Speichervorgangs auf eine ausgewählte Bitleitungsspannung zu setzen, wobei die Steuerschaltung konfiguriert ist, um während des Speichervorgangs ein Gate des ersten Auswahltransistors auf eine erste Spannung zu setzen und ein Gate des zweiten Auswahltransistors während des Speichervorgangs auf eine zweite Spannung zu setzen, die von der ersten Spannung verschieden ist.
  2. Vorrichtung gemäß Anspruch 1, wobei: die erste NAND-Kette einen kristallinen Siliziumkanal aufweist.
  3. Vorrichtung gemäß einem der Ansprüche 1 bis 2, wobei: der erste Auswahltransistor während des Speichervorgangs in einen leitenden Zustand versetzt wird und der zweite Auswahltransistor während des Speichervorgangs in einen nichtleitenden Zustand versetzt wird.
  4. Vorrichtung gemäß einem der Ansprüche 1 bis 3, wobei: die erste Spannung mindestens eine Transistorschwellenwertspannung des ersten Auswahltransistors kleiner ist als die zweite Spannung.
  5. Vorrichtung gemäß Anspruch 1, wobei: der Speichervorgang einen Löschvorgang aufweist; und die Steuerschaltung konfiguriert ist, um eine erste Spannungsdifferenz zwischen dem Gate des ersten Auswahltransistors und der ersten Bitleitung derart einzustellen, dass während des Löschvorgangs ein Gate-induzierter Drain-Leckstrom innerhalb eines Kanals der ersten NAND-Kette auftritt.
  6. Vorrichtung gemäß Anspruch 1, weiterhin aufweisend: eine dritte NAND-Kette einschließlich eines dritten Speicherzellentransistors und eines dritten Auswahltransistors, wobei ein Gate des dritten Speicherzellentransistors mit der ersten Wortleitung verbunden ist, wobei der dritte Auswahltransistor mit einer dritten Bitleitung verbunden ist.
  7. Vorrichtung gemäß Anspruch 6, wobei: die Steuerschaltung konfiguriert ist, um die dritte Bitleitung während des Speichervorgangs zu floaten.
  8. Vorrichtung gemäß Anspruch 6, wobei: die Steuerschaltung konfiguriert ist, um ein Gate des dritten Auswahltransistors während des Speichervorgangs auf die erste Spannung zu setzen.
  9. Vorrichtung gemäß Anspruch 1, weiterhin aufweisend: eine dritte NAND-Kette einschließlich eines dritten Speicherzellentransistors und eines dritten Auswahltransistors, wobei ein Gate des dritten Speicherzellentransistors mit der ersten Wortleitung verbunden ist, wobei der dritte Auswahltransistor mit einer dritten Bitleitung verbunden ist, wobei die Steuerschaltung konfiguriert ist, um die dritte Bitleitung während des Speichervorgangs auf die ausgewählte Bitleitungsspannung zu setzen.
  10. Vorrichtung gemäß einem der Ansprüche 1 bis 9, wobei: die erste NAND-Kette eine vertikale NAND-Kette aufweist; die erste Bitleitung elektrisch mit der zweiten Bitleitung verbunden ist; und der erste Auswahltransistor einen ersten Drain-seitigen Auswahltransistor aufweist.
  11. Vorrichtung gemäß Anspruch 1, wobei: die erste NAND-Kette einen ersten Source-seitigen Auswahltransistor einschließt; und die zweite NAND-Kette einen zweiten Source-seitigen Auswahltransistor einschließt, wobei die Steuerschaltung konfiguriert ist, um ein Gate des ersten Source-seitigen Auswahltransistors und ein Gate des zweiten Source-seitigen Auswahltransistors während des Speichervorgangs zu floaten.
  12. Verfahren, aufweisend: Setzen (702) einer ersten Bitleitung auf eine ausgewählte Bitleitungsspannung während eines Speichervorgangs, wobei die erste Bitleitung mit einem ersten Auswahltransistor einer ersten NAND-Kette verbunden ist, wobei die erste NAND-Kette einen ersten Speicherzellentransistor einschließt, der mit einer ersten Wortleitung verbunden ist; Setzen (704) eines Gates des ersten Auswahltransistors auf eine erste Spannung während des Speichervorgangs; Setzen (706) einer zweiten Bitleitung auf die ausgewählte Bitleitungsspannung während des Speichervorgangs, wobei die zweite Bitleitung mit einem zweiten Auswahltransistor einer zweiten NAND-Kette verbunden ist, wobei die zweite NAND-Kette einen zweiten Speicherzellentransistor einschließt, der mit der ersten Wortleitung verbunden ist; und Setzen (708) eines Gates des zweiten Auswahltransistors während des Speichervorgangs auf eine zweite Spannung, die sich von der ersten Spannung unterscheidet.
  13. Verfahren gemäß Anspruch 12, wobei: die erste NAND-Kette einen kristallinen Siliziumkanal einschließt.
  14. Verfahren gemäß einem der Ansprüche 12 bis 13, wobei: die zweite Spannung größer als die erste Spannung ist; und der erste Auswahltransistor während des Speichervorgangs in einen leitenden Zustand versetzt wird und der zweite Auswahltransistor während des Speichervorgangs in einen nichtleitenden Zustand versetzt wird.
  15. Verfahren gemäß einem der Ansprüche 12 bis 14, wobei: der Speichervorgang einen Löschvorgang aufweist.
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