KR20230059673A - 선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법 - Google Patents

선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20230059673A
KR20230059673A KR1020210182231A KR20210182231A KR20230059673A KR 20230059673 A KR20230059673 A KR 20230059673A KR 1020210182231 A KR1020210182231 A KR 1020210182231A KR 20210182231 A KR20210182231 A KR 20210182231A KR 20230059673 A KR20230059673 A KR 20230059673A
Authority
KR
South Korea
Prior art keywords
flash memory
voltage
memory cells
memory cell
string
Prior art date
Application number
KR1020210182231A
Other languages
English (en)
Inventor
유호남
이종호
Original Assignee
에스케이하이닉스 주식회사
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 서울대학교산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to US17/715,809 priority Critical patent/US20230128347A1/en
Publication of KR20230059673A publication Critical patent/KR20230059673A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술에 의한 플래시 메모리 장치는 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀, 제 1 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 제 1 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 1 낸드 스트링을 포함하는 셀 어레이; 및 제 1 낸드 스트링의 다수의 플래시 메모리 셀 중 선택된 하나의 플래시 메모리 셀을 소거하는 제 1 소거 동작을 제어하는 제어회로를 포함하되, 제어회로는 제 1 비트라인과 제 1 스트링 선택라인 사이의 전압을 스트링 선택 스위치에서 GIDL을 생성하는 제 1 전압으로 설정하고, 소거될 플래시 메모리 셀의 제어 게이트 전압과 다수의 플래시 메모리 셀 중 소거될 플래시 메모리 셀을 제외한 플래시 메모리 셀의 제어 게이트 전압을 다르게 설정한다.

Description

선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법{NAND FLASH MEMORY DEVICE CAPABLE OF SELECTIVELY ERASING ONE FLASH MEMORY CELL AND OPERATING METHOD THEREOF}
본 기술은 낸드 스트링에 포함된 다수의 플래시 메모리 셀 중 선택된 하나의 플래시 메모리 셀에 저장된 데이터를 소거할 수 있는 낸드 플래시 메모리 장치의 동작 방법에 관한 것이다.
플로팅 게이트 혹은 SONOS(실리콘/산화물/질화물/산화물/실리콘) 구조를 이용한 종래의 낸드 플래시 메모리 장치에서 단일 소자 단위로는 쓰기와 지우기가 자유롭다.
그러나 낸드 스트링을 포함하는 낸드 플래시 메모리 장치에서 쓰기 동작은 플래시 메모리 셀 단위로 가능하지만 소거 동작은 플래시 메모리 셀 단위가 아니라 블록 단위로 수행된다.
즉, 종래의 낸드 플래시 메모리 장치에서는 쓰기 동작시 다른 플래시 메모리 셀에 대한 쓰기 방지 조건이 존재하나 소거 동작시 다른 플래시 메모리 셀에 대한 소거 방지 조건이 존재하지 않았다.
이러한 문제는 2차원 구조의 낸드 플래시 메모리 장치뿐만 아니라 3차원 구조의 낸드 플래시 메모리 장치에서도 마찬가지이다.
종래의 3차원 구조의 낸드 플래시 메모리 장치에서 GIDL(Gate Induced Drain Leakage)을 이용한 소거 방법이 사용되고 있다.
그러나 종래의 낸드 플래시 메모리 장치에서는 선택된 플래시 메모리 셀에 대한 소거 동작을 수행하는 과정에서 다른 플래시 메모리 셀에 대한 소거 방지를 위한 조건이 개발되지 않았다.
쓰기 동작을 단일 플래시 메모리 셀 단위로 수행하고, 소거 동작을 블록 단위로 수행하는 경우 특정 플래시 메모리 셀의 문턱 전압 특성이 다른 경우 해당 플래시 메모리 셀에서 데이터 페일이 발생할 수 있다.
이를 해결하기 위하여 에러 정정 기술을 채택할 수 있는데 이를 위해서는 많은 하드웨어 및 소프트웨어 자원이 추가되어야 한다.
에러가 발생한 특정 플래시 메모리 셀에 대한 소거가 불가능하므로 블록 단위로 소거해야 하는데 결과적으로 쓰기/지우기 횟수가 증가하여 플래시 메모리 셀의 특성이 열화되는 속도가 빨라진다.
이러한 문제는 하나의 플래시 메모리 셀에 저장하는 데이터의 레벨이 증가함에 따라 더욱 빈번하게 발생할 수 있으며, 낸드 플래시 메모리 장치를 이용하여 가중치를 저장하는 신경망 연산 회로와 같이 플래시 메모리 셀마다 저장하는 데이터의 정확성이 중요한 경우에는 더욱 큰 문제가 된다.
US 7907450 B2 US 9711229 B1
본 기술은 낸드 스트링 구조의 낸드 플래시 메모리 장치에서 선택적으로 하나의 셀을 소거할 수 있는 플래시 메모리 장치의 동작 방법을 제공한다.
본 기술은 3차원 구조의 낸드 플래시 메모리 장치에서 선택적으로 하나의 셀을 소거할 수 있는 플래시 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 플래시 메모리 장치는 다수의 워드라인에 게이트가 연결되는 다수의 플래시 메모리 셀, 제 1 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 제 1 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 1 낸드 스트링을 포함하는 셀 어레이; 및 제 1 낸드 스트링의 다수의 플래시 메모리 셀 중 선택된 하나의 플래시 메모리 셀을 소거하는 제 1 소거 동작을 제어하는 제어회로를 포함하되, 제어회로는 제 1 비트라인과 제 1 스트링 선택라인 사이의 전압을 스트링 선택 스위치에서 GIDL을 생성하는 제 1 전압으로 설정하고, 소거될 플래시 메모리 셀의 게이트 전압과 다수의 플래시 메모리 셀 중 소거될 플래시 메모리 셀을 제외한 플래시 메모리 셀의 게이트 전압을 다르게 설정한다.
본 발명의 일 실시예에 의한 플래시 메모리 장치의 동작 방법은 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치에서, 선택된 플래시 메모리 셀의 문턱 전압을 읽는 단계; 읽은 문턱 전압이 상한선보다 큰 경우 선택된 플래시 메모리 셀에 대해서 소거 동작을 수행하는 단계; 및 읽은 문턱 전압이 하한선보다 작은 경우 선택된 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 의한 플래시 메모리 장치의 동작 방법은 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치의 동작 방법으로서, 선택된 플래시 메모리 셀에 저장된 데이터를 제 1 데이터로 변경하는 경우 선택된 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계; 및 선택된 플래시 메모리 셀에 저장된 데이터를 제 2 데이터로 변경하는 경우 선택된 플래시 메모리 셀에 대해서 소거 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 의한 플래시 메모리 장치의 동작 방법은 각각 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀을 포함하는 다수의 낸드 스트링을 포함하는 블록을 구비한 플래시 메모리 장치의 동작 방법으로서, 블록에 포함된 일정한 개수의 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계; 일정한 개수의 플래시 메모리 셀 중 선택된 플래시 메모리 셀의 문턱 전압을 읽는 단계; 및 읽은 문턱 전압과 목표값을 비교하여 선택된 플래시 메모리 셀에 대해서 소거 동작 또는 쓰기 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 의한 플래시 메모리 장치의 동작 방법은 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치의 동작 방법으로서, 상기 선택된 플래시 메모리 셀을 통해 흐르는 턴온 전류를 읽는 단계; 및 읽은 턴온 전류를 목표값과 비교하여 선택된 플래시 메모리 셀에 대해서 소거 동작 또는 쓰기 동작을 수행하는 단계를 포함한다.
본 기술을 이용하여 블록 단위의 소거 동작을 수행하지 않고 특정한 하나의 플래시 메모리 셀을 소거할 수 있다.
본 기술을 이용함으로써 전체 플래시 메모리 셀에 대한 소거 동작을 줄여 전체적인 동작 성능을 향상시키고 플래시 메모리 셀의 수명 단축을 방지할 수 있다.
본 기술을 이용함으로써 ECC와 같은 복잡한 회로를 추가하지 않더라도 특정 셀에 데이터를 정확히 기록하고 에러를 쉽게 고칠 수 있다.
도 1은 본 발명의 일 실시예에 의한 플래시 메모리 장치를 나타내는 블록도.
도 2 및 3은 본 발명의 일 실시예에 의한 플래시 메모리 장치의 플래시 메모리 소거 동작 조건을 나타내는 회로도.
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 장치의 플래시 메모리 셀 소거 동작 조건을 나타내는 도표.
도 5는 본 발명의 일 실시예에 의한 플래시 메모리 장치의 플래시 메모리 셀 소거 동작 조건을 설명하는 그래프.
도 6은 GIDL 전압과 플래시 메모리 셀의 문턱 전압 변화량 사이의 관계를 나타내는 그래프.
도 7은 소거 전압과 플래시 메모리 셀의 문턱 전압 변화량 사이의 관계를 나타내는 그래프.
도 8은 선택되지 않은 비트라인 전압과 플래시 메모리 셀의 문턱 전압 변화량 사이의 관계를 나타내는 그래프.
도 9는 플래시 메모리 셀 소거 동작 시 플래시 메모리 셀의 위치와 문턱 전압 변화량 사이의 관계를 나타내는 그래프.
도 10 및 도 11은 본 발명의 일 실시예에 의한 플래시 메모리 장치의 동작을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 플래시 메모리 장치(1)를 나타내는 블록도이다.
플래시 메모리 장치(1)는 다수의 낸드 스트링(200)을 포함하는 셀 어레이(100), 셀 어레이(100)의 워드라인(WL)을 제어하는 워드라인 제어회로(10), 셀 어레이(100)의 비트라인(BL)을 제어하는 비트라인 제어회로(20), 셀 어레이(100)의 스트링 선택라인(DSL)을 제어하는 스트링 선택 제어회로(30), 셀 어레이(100)의 추가 스트링 선택라인(SSL)을 제어하는 추가 스트링 선택 제어회로(40) 및 셀 어레이(100)의 소스라인을 제어하는 소스라인 제어회로(50)를 포함한다.
워드라인 제어회로(10), 비트라인 제어회로(20), 스트링 선택 제어회로(30), 추가 스트링 선택 제어회로(40), 및 소스라인 제어회로(50)를 통합적으로 제어회로로 지칭할 수 있다.
즉, 본 실시예에서 제어회로는 워드라인, 비트라인, 스트링 선택라인, 추가 스트링 선택라인, 소스라인을 제어하여 하나의 플래시 메모리 셀에 대한 선택적 소거 동작을 수행한다.
도 2는 도 1에서 인접한 2개의 비트라인과 2개의 스트링 선택라인에 연결된 4개의 낸드 스트링(200)을 도시한 것이다.
낸드 스트링(200)은 낸드 플래시 메모리에서 일반적으로 사용되는 구조로서 낸드 스트링(200)은 비트라인(BL)과 소스라인(SL) 사이에서, 소스와 드레인이 순차적으로 연결된 비트라인 선택 스위치(BSW), 다수의 플래시 메모리 셀(FC), 및 소스라인 선택 스위치(SSW)를 포함한다.
본 실시예에서 비트라인 선택 스위치(BSW)와 소스라인 선택 스위치(SSW)는 엔모스 트랜지스터이다.
비트라인 선택 스위치(BSW)의 게이트에는 스트링 선택라인(DSL)이 연결되며, 다수의 플래시 메모리 셀(FC)의 제어 게이트는 다수의 워드라인(WL)과 연결되고, 소스라인 선택 스위치(SSW)의 게이트에는 추가 스트링 선택라인(SSL)이 연결된다. 이하에서, 스트링 선택라인(DSL)을 드레인 선택라인(DSL)로 지칭할 수 있다.
비트라인 선택 스위치(BSW)와 소스라인 선택 스위치(SSW)는 낸드 스트링을 선택하는 기능을 수행하므로 이들을 스트링 선택 스위치로 지칭할 수 있다.
마찬가지로, 스트링 선택라인(DSL)과 추가 스트링 선택라인(SSL)을 스트링 선택라인으로 지칭할 수 있다.
본 실시예에서 비트라인 선택 스위치(BSW)와 소스라인 선택 스위치(SSW)는 엔모스 트랜지스터로서 비트라인에 연결되는 영역과 소스라인에 연결되는 영역이 엔형 불순물로 도핑된 경우를 가정한다.
비트라인 선택 스위치(BSW)와 소스라인 선택 스위치(SSW)가 피모스 트랜지스터와 같이 다른 형태의 반도체 스위치로 변경되는 경우 이에 대응하여 소거 동작 시 비트라인(BL), 소스라인(SL), 스트링 선택라인(DSL), 및 추가 스트링 선택라인(SSL)에 인가되는 전압도 변경될 수 있다. 이는 본 발명의 개시로부터 통상의 기술자가 용이하게 설계 변경할 수 있는 것으로서 구체적인 개시는 생략한다.
도 1로 돌아가 셀 어레이(100)는 다수의 낸드 스트링이 2차원으로 배열되어 결과적으로 다수의 플래시 메모리 셀이 3 차원으로 배열된다.
하나의 워드라인은 z축에 수직인 평면상에 위치하는 다수의 플래시 메모리 셀의 제어 게이트에 공통 연결된다.
하나의 비트라인(BL)은 x축에 수직인 평면상에 위치하는 다수의 낸드 스트링(200)의 비트라인 선택 스위치(BSW)의 드레인에 공통 연결된다.
하나의 스트링 선택라인(DSL)은 y축에 수직인 평면상에 위치하는 다수의 낸드 스트링(200)의 비트라인 선택 스위치(BSW)의 게이트에 공통 연결된다.
소스라인(SL)은 모든 낸드 스트링(200)의 소스라인 선택 스위치(SSW)의 소스에 공통 연결된다.
추가 스트링 선택라인(SSL)은 모든 낸드 스트링(200)의 소스라인 선택 스위치(SSW)의 게이트에 공통 연결된다.
셀 어레이(100)는 종래의 구성과 실질적으로 동일하다.
본 발명은 셀 어레이(100)의 구조를 변경하지 않고 하나의 플래시 메모리 셀을 선택하여 소거하는 기술을 제공한다.
본 실시예에서 워드라인 제어회로(10)는 선택된 플래시 메모리 셀이 연결된 워드라인과 그렇지 않은 워드라인에 서로 다른 전압 신호를 제공한다.
본 실시예에서 비트라인 제어회로(20), 스트링 선택 제어회로(30), 추가 스트링 선택 제어회로(40) 및 소스라인 제어회로(50)는 비트라인(BL), 스트링 선택라인(DSL), 소스라인(SL), 및 추가 스트링 선택라인(SSL)의 전압을 일정한 조건으로 설정하여 선택된 플래시 메모리 셀(FC)이 위치하는 낸드 스트링(200)에 게이트 유도 드레인 누설(GIDL: Gate-Induced Drain Leakage)을 발생시킨다.
GIDL에 의해 생성된 정공은 낸드 스트링(200)의 채널로 공급되어 플래시 메모리 셀(FC)의 전하 저장층에 저장된 전자를 채널로 이동시키거나 정공이 전하 저장층에 저장되어 플래시 메모리 셀(FC)의 문턱 전압을 낮추어 소거 동작을 수행한다.
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 장치(1)에서 하나의 플래시 메모리 셀을 소거하는 동작을 설명하는 회로도이고, 도 4는 도 2의 비트라인(BL), 스트링 선택라인(DSL)의 전압을 정리하여 나타낸 것이다.
본 실시예에서 선택된 플래시 메모리 셀(FC)에 연결되는 워드라인에는 6V를 인가하고, 선택되지 않은 플래시 메모리 셀(FC)에 연결되지 않는 워드라인에는 0V를 인가한다. 이하에서, 선택된 플래시 메모리 셀(FC)에 연결되는 워드라인을 선택된 워드라인으로 지칭한다.
본 실시예에서 선택된 플래시 메모리 셀(FC)에 연결되는 비트라인에는 16V를 인가하고, 선택된 플래시 메모리 셀(FC)에 연결되지 않는 비트라인에는 12V를 인가한다. 이하에서, 선택된 플래시 메모리 셀(FC)에 연결되는 비트라인을 선택된 비트라인으로 지칭한다.
선택된 플래시 메모리 셀(FC)과 연결되는 비트라인 선택 스위치(BSW)에는 스트링 선택라인(DSL)에 10V를 인가하고 그렇지 않은 비트라인 선택 스위치(BSW)에는 스트링 선택라인(DSL)에 13V를 인가한다. 이하에서, 선택된 플래시 메모리 셀(FC)에 연결되는 스트링 선택라인을 선택된 스트링 선택라인으로 지칭한다.
도 2에서 선택된 워드라인, 선택된 비트라인, 선택된 스트링 선택라인과 연결되는 하나의 플래시 메모리 셀에 대해서만 소거 동작이 수행되고 나머지 셀에 대해서는 소거 동작이 수행되지 않는다.
비트라인 전압(VBL)에서 스트링 선택라인의 전압(VDSL)을 뺀 전압 또는 소스라인 전압(VSL)에서 추가 스트링 선택라인의 전압(VSSL)을 뺀 전압을 GIDL 전압(VGIDL)으로 표시할 수 있다.
GIDL 전압(VGIDL)은 비트라인과 스트링 선택라인의 선택 여부에 따라 도 3과 같이 4개의 조합이 나타난다.
본 실시예에서 선택된 비트라인과 선택된 스트링 선택라인 사이의 GIDL 전압은 GIDL에 의한 소거 조건을 만족시키고 그렇지 않은 경우 GIDL에 의한 소거 동작이 억제된다.
본 실시예에서 GIDL 전압이 6V 이상인 경우 GIDL에 의한 소거 조건을 만족시키지만 그 이하의 경우 소거 동작이 억제된다.
본 실시예에서 선택된 플래시 메모리 셀(FC)에 연결되는 워드라인에는 0V를 인가하고, 선택되지 않은 플래시 메모리 셀(FC)에 연결되지 않는 워드라인에는 6V를 인가하여 선택된 플래시 메모리 셀(FC)의 전하 저장층으로 정공이 이동하여(또는 전자가 전하 저장층에서 채널로 이동하여) 선택된 플래시 메모리 셀의 문턱 전압이 하강한다.
선택된 워드라인에 더 낮은 전압(예를 들어, 음의 전압)을 제공하는 경우 더 짧은 시간 내에 정공이 전하 저장층으로 이동할 수 있다.
본 실시예에서 소스라인(SL)에는 12V를 인가하고 추가 스트링 선택라인(SSL)에는 10V를 인가하므로 소스라인 쪽에서의 GIDL 전압은 2V가 된다.
이에 따라 본 실시예에서는 소스라인(SL) 방향에서는 GIDL이 발생하지 않고 비트라인(BL) 방향에서만 GIDL이 발생한다.
선택된 플래시 메모리 셀만 소거하는 동작에서 비트라인(BL)과 소스라인(SL) 사이에 흐르는 전류를 줄여 전력 소모를 줄일 수 있다.
추가 스트링 선택라인(SSL)의 전압을 10V로 인가하는 경우 소스라인 선택 스위치(SSW)가 턴오프 상태가 되어 전류가 차단된다.
본 실시예와 같이 하나의 선택된 플래시 메모리 셀을 소거하는 경우 소스라인 방향의 GIDL 생성을 차단하는 것이 전력 소모를 줄이는데 유리할 수 있다.
하나의 선택된 플래시 메모리 셀 소거 동작을 진행하더라도 블록 단위의 소거 동작이 필요할 수 있다.
블록 단위의 소거 동작을 수행하기 위하여 소스라인(SL)의 전압을 16V로 상승시키고 모든 워드라인의 전압을 0V로 설정할 수 있다.
소스 라인(SL)은 모두 낸드 스트링(200)에 공통적으로 연결되므로 모든 비트라인의 전압과 모든 스트링 선택라인의 전압을 조절하는 것보다 간단하게 블록 단위의 소거 동작을 수행할 수 있다.
비트라인 전압(VBL) 또는 소스라인 전압(VSL)을 소거 전압(Verase) 또는 소거 바이어스로 지칭할 수 있다.
소거 전압(Verase)은 GIDL 전압(VGIDL)과 함께 소거 동작에 영향을 준다. 예를 들어 GIDL 전압(VGIDL)이 동일한 경우 소거 전압(Verase)이 증가할수록 소거 성능이 향상될 수 있다.
도 3은 플래시 메모리 장치(1)의 선택된 플래시 메모리 셀의 소거 동작을 나타내는 회로도이다.
도 3의 실시예에서 메모리 셀 어레이(100)는 다수의 스위치(300)를 더 포함하고 다수의 스위치(300)는 다수의 워드라인과 다수의 플래시 메모리 셀의 제어 게이트를 연결한다.
워드라인 제어회로(10)는 선택적 소거 동작을 수행하기 위하여 다수의 스위치(300)를 추가로 제어할 수 있다.
워드라인 제어회로(10)는 제어 동작을 통해 소거 동작이 수행될 플래시 메모리 셀은 워드라인과 연결되도록 하고, 소거 동작이 수행되지 않을 플래시 메모리 셀은 워드라인과 분리되도록 다수의 스위치(300)를 제어할 수 있다.
본 실시예에서 소거 동작이 수행될 플래시 메모리 셀에는 도 2와 같이 낮은 전압(0V)이 인가되어 정공이 전하 저장층에 유입되도록 한다.
그러나 소거 동작이 수행되지 않을 플래시 메모리 셀의 제어 게이트는 플로팅 상태가 된다.
이때 플로팅된 플래시 메모리 셀의 제어 게이트에는 양의 바디 전압이 커플링을 통해 인가되어 0V 보다 더 큰 전압을 가질 수 있다.
일 실시예에서 소거 동작이 시작되기 전에 선택되지 플래시 메모리 셀에 연결되는 워드라인에 양의 전압을 미리 인가하고 소거 동작이 시작되는 경우 선택되지 않은 플래시 메모리 셀에 연결된 스위치를 오프 상태로 하여 선택되지 않은 플래시 메모리 셀의 소거를 방지할 수도 있다.
또 다른 실시예에서 선택된 플래시 메모리 셀에 인접한 선택되지 않은 플래시 메모리 셀의 제어 게이트에는 선택된 플래시 메모리 셀의 워드라인 전압(0V)이 커플링될 수도 있다. 이를 방지하기 위하여 선택된 플래시 메모리 셀에 인접한 선택되지 않은 플래시 메모리 셀의 제어 게이트에는 도 2와 같이 양의 전압을 인가하고 나머지 선택되지 않은 플래시 메모리 셀의 제어 게이트는 도 3과 같이 플로팅 상태로 설정할 수도 있다.
이때 양의 전압을 인가할 인접한 플래시 메모리 셀의 개수는 실시예에 따라 통상의 기술자에 의해 설계 변경될 수 있다.
도 5는 플래시 메모리 장치(1)의 소거 동작을 비교하여 나타내는 그래프이다.
도 5A는 종래의 블록 단위 소거 기술을 나타낸 그래프이다.
종래에는 소거 동작 시 블록에 포함된 모든 비트라인(BL)과 소스라인(SL)을 예를 들어 16V로 상승시킨다.
비트라인과 소스라인의 전압이 상승하는 초기에 스트링 선택라인(DSL)과 추가 스트링 선택라인(SSL)을 예를 들어 0V와 같이 낮은 전압으로 유지된다.
비트라인(BL)과 소스라인(SL)의 전압이 일정 수준 이상으로 상승하면 스트링 선택라인(DSL)과 추가 스트링 선택라인(SSL)의 전압을 상승시키기 시작한다.
비트라인(BL)과 소스라인(SL)의 전압이 16V로 유지되는 동안 스트링 선택라인(DSL)과 추가 스트링 선택라인(SSL)의 전압을 예를 들어 10V로 유지한다.
이때 낸드 스트링(200)에 포함된 모든 플래시 메모리 셀(FC)의 제어 게이트에 낮은 전압(예를 들어 0V)을 인가하면 GIDL로 인해 전자-정공 쌍이 생성되고 이에 의해 낸드 스트링(200)에 포함된 전체 플래시 메모리 셀에 대한 소거 동작이 수행된다.
도 5B는 본 실시예에 선택된 플래시 메모리 셀에 대한 소거 동작을 설명하는 그래프이다.
도 5A와는 달리 선택된 셀에 대한 소거 동작을 위하여 선택되지 않은 비트라인과 선택되지 않은 스트링 선택라인에 대한 전압 조건을 추가로 설정한다.
본 실시예에서 선택되지 않은 비트라인(BL)의 전압은 선택된 비트라인의 전압과 함께 상승하지만 선택된 비트라인의 전압보다 낮은 전압(예를 들어, 12V)으로 상승시킨다.
또한 선택되지 않은 스트링 선택라인(DSL)의 전압은 선택된 스트링 선택라인의 전압과 함께 상승하지만 선택된 스트링 선택라인의 전압보다 높은 전압(예를 들어, 13V)으로 상승시킨다.
이에 따라 선택된 비트라인과 선택된 스트링 선택라인 사이의 GIDL 전압은 GIDL에 의한 소거 동작을 수행할 조건을 충족시킨다.
이에 비하여 선택되지 않은 비트라인과 임의의 스트링 선택라인 사이의 GIDL 전압 또는 임의의 비트라인과 선택되지 않은 스트링 선택라인 사이의 GIDL 전압은 GIDL에 의한 소거 동작을 위한 조건을 충족시키지 못하여 소거 동작이 억제된다.
도 6은 GIDL 전압과 문턱 전압의 변화 사이의 관계를 나타내는 그래프이다.
도 6에서 (A)는 블록 단위의 소거 동작을 나타내고, (B)는 선택된 셀에 대한 소거 동작을 나타낸다.
세로축은 소거 동작 전후 플래시 메모리 셀의 문턱 전압의 변화를 나타내는 것으로서 소거 동작 시 문턱 전압이 감소하므로 문턱 전압 변화는 양의 값을 가진다.
소거 동작이 완료된 것으로 판정할 수 있는 변화량은 실시예에 따라 달라질 수 있으며 실험을 통해 미리 결정될 수 있다.
본 실시예에서는 문턱 전압이 0.4V 감소하는 경우 소거 동작이 완료된 것으로 가정한다. 이러한 조건에서 종래의 경우 GIDL 전압이 약 3.2V 이상인 경우 소거 동작이 수행되나, 본 실시예의 경우 GIDL 전압이 4V 이상인 경우 소거 동작이 수행된다.
도 6의 조건을 만족시키면서 선택 여부에 따라 비트라인 전압과 스트링 선택라인의 전압을 결정하는 것은 통상의 기술자에 의해 다양하게 설계 변경될 수 있다.
도 6은 소거 전압이 13V인 것으로 가정하나 소거 전압을 16V로 상승시키는 경우 소거에 필요한 GIDL 전압은 바뀔 수 있다.
도 7은 소거 전압과 플래시 메모리 셀의 문턱 전압 변동량 사이의 관계를 나타낸 그래프이다.
도 7에서 (A)는 블록 단위의 소거 동작에 대응하고, (B)는 선택된 셀에 대한 소거 동작에 대응한다.
도시된 바와 같이 GIDL 전압이 고정된 경우 소거 전압이 증가할수록 문턱 전압의 변동폭이 증가한다.
이에 따라 도 6에서 소거 전압을 16V로 상향하는 경우 GIDL 전압은 바뀔 수 있다.
도 8은 선택되지 않은 낸드 스트링에서 비트라인 전압과 플래시 메모리 셀의 문턱 전압 변화량 사이의 관계를 나타낸다.
도 8에서 선택된 비트라인 전압은 16V이고, 선택된 낸드 스트링의 GIDL 전압은 6V이고, 선택되지 않은 낸드 스트링의 GIDL 전압은 0V이다.
도 8에서 선택되지 않은 비트라인 전압을 9V 이하로 하는 경우 선택된 비트라인과 선택되지 않은 비트라인 사이의 전압 차가 증가하여 브레이크다운 현상이 발생한다.
이에 따라 선택되지 않은 비트라인의 전압은 9V 이상의 값으로 설정되어야 한다.
도 8의 그래프는 선택되지 않은 비트라인의 전압이 10V, 11V, 12V, 13V이 경우를 도시한다.
도 8에서 검은색 사각형에 대응하는 플래시 메모리 셀은 선택된 플래시 메모리 셀에 대응하고 나머지 도형에 대응하는 셀은 선택되지 않은 플래시 메모리 셀에 대응한다.
선택되지 않은 비트라인의 전압이 증가하더라도 선택되지 않은 플래시 메모리 셀의 문턱 전압의 변화량은 미미하다.
그러나 선택된 플래시 메모리 셀의 문턱 전압의 변화량은 선택되지 않은 비트라인의 전압이 증가함에 따라 점차 증가한다.
예를 들어 선택되지 않은 비트라인의 전압이 12V인 경우 선택된 플래시 메모리 셀의 문턱 전압 변화량은 0.4V 이상으로 증가한다.
만약 선택되지 않은 비트라인에 더 높은 전압을 인가하면 선택된 셀의 문턱 전압 변화가 증가할 수 있으나, 선택되지 않은 비트라인과 임의의 스트링 선택라인 사이의 GIDL 전압이 충분히 커짐으로써 선택되지 않은 플래시 메모리 셀의 문턱 전압이 크게 변할 수 있다.
선택되지 않은 비트라인에 GIDL이 발생하지 않도록 낮은 전압을 인가할 수 있으나, 전술한 바와 같이 브레이크다운 현상이 발생할 수 있다. 이를 방지하기 위하여 비트라인 사이의 간격을 넓힐 수 있으나 이는 셀의 집적도에 영향을 미치므로 바람직하지 않다.
도 9는 선택된 플래시 메모리 셀의 위치와 문턱 전압 변화량 사이의 관계를 나타내는 그래프이다.
도 9에서 (A)는 선택된 플래시 메모리 셀이 낸드 스트링의 가운데에 있는 경우에 대응하고, (B)는 선택된 플래시 메모리 셀이 낸드 스트링의 제일 아래쪽에 위치하는 경우에 대응하고, (C)는 선택된 플래시 메모리 셀이 낸드 스트링의 제일 위쪽에 위치하는 경우에 대응하고, (D)는 선택되지 않은 플래시 메모리 셀에 대응한다.
도시된 바와 같이 소거 동작의 회수에 관계없이 선택되지 않은 플래시 메모리 셀의 문턱 전압 변화는 미미하다.
그러나 선택된 플래시 메모리 셀의 문턱 전압 변화량은 선택된 플래시 메모리 셀의 위치에 무관하게 유사한 정도이며 소거 동작의 회수가 증가할수록 유사한 정도로 증가하는 것을 알 수 있다.
이를 통해 하나의 선택된 플래시 메모리 셀에 대한 소거 동작을 반복함으로써 특정 플래시 메모리 셀의 문턱 전압을 원하는 크기로 조절할 수 있음을 알 수 있다.
도 10 및 11은 본 발명의 일 실시예에 의한 플래시 메모리의 동작을 나타내는 순서도이다. 도 10 및 11의 동작은 제어회로에 의해 수행될 수 있다.
도 10의 동작은 선택된 플래시 메모리 셀의 문턱 전압이 하한선(VL)과 상한선(VM) 사이의 일정한 범위에 위치하도록 선택된 플래시 메모리 셀에 대해서 쓰기 동작 또는 소거 동작을 수행하는 실시예를 나타낸다.
이때 상한선(VM)과 하한선(VL)은 셀 데이터에 따라 다르게 정해질 수 있다.
먼저 선택된 플래시 메모리 셀의 문턱 전압을 읽는다(S110).
문턱 전압이 하한선(VL) 이하인지 판단하고(S120), 문턱 전압이 하한선(VL) 이하이면 쓰기 동작을 수행한다(S130).
문턱 전압이 하한선(VL)을 초과하면 문턱 전압이 상한선(VM) 미만인지 판단한다(S140).
문턱 전압이 상한선(VM) 이상이면 선택된 셀에 대해서 소거 동작을 진행한다(S150). 이후, 단계(S110)로 이동하며 문턱 전압이 상한선(VM) 미만이면 동작을 종료한다.
도 10의 동작은 특정 플래시 메모리 셀의 문턱 전압이 정상적인 분포에서 벗어나 에러를 야기하는 경우 ECC 회로를 이용하는 대신에 해당 플래시 메모리 셀에 대해서 소거 동작을 진행하여 문턱 전압을 정상적인 분포를 유지할 수 있음을 나타낸다.
이에 따라 ECC 회로와 같은 복잡한 회로를 사용하지 않더라도 에러 발생을 줄일 수 있다.
또한 ECC 회로를 유지하더라도 ECC 회로의 에러 정정 능력을 최소한으로 유지하여 회로의 복잡도를 낮출 수 있다.
또 다른 실시예에서 플래시 메모리 셀의 데이터 보유 특성을 개선하기 위해 다시 쓰기 동작을 진행할 수 있다.
이 경우 해당 플래시 메모리 셀의 문턱 전압이 증가하여 문제가 될 수 있지만 도 9와 같이 필요에 따라 소거 동작을 함께 진행함으로써 플래시 메모리 셀의 문턱 전압 증가를 방지하면서 플래시 메모리 셀의 보유 특성을 향상시킬 수 있다.
도 10의 기술을 이용함으로써 메모리 기반의 뉴럴 네트워크에서 낸드 플래시 메모리 셀 소자를 시냅스로 사용하는 실시예에서 시냅스 어레이에 있는 시냅스들의 가중치(weight) 산포를 크게 줄일 수 있고 이를 통해 뉴럴 네트워크의 정확도를 크게 개선할 수 있다.
도 10의 동작은 멀티 비트 데이터 중 특정 비트에 대응하는 셀 데이터를 수정하는 상황에서 유리하게 적용될 수 있다. 이러한 동작은 예를 들어 신경망의 가중치를 변경하는 경우에 빈번하게 수행될 수 있다.
도 11의 순서도는 플래시 메모리 셀의 데이터가 1인 경우 문턱 전압이 낮고, 플래시 메모리 셀의 데이터가 0인 경우 문턱 전압이 높은 경우를 전제로 한다.
이에 따라 데이터를 0으로 만들기 위해서는 쓰기 동작을 수행하고, 셀 데이터를 1로 만들기 위해서는 소거 동작을 수행해야 한다.
먼저, 셀 데이터가 1에서 0으로 수정되는 동작인지 판단한다(S210).
데이터가 0에서 1로 수정되는 경우 문턱 전압을 감소시키기 위해 소거 동작을 수행하고(S220), 데이터가 1에서 0으로 수정되는 경우 문턱 전압을 증가시키기 위해 쓰기 동작을 수행한다(S230).
본 발명은 다음과 같이 다양한 실시예로 응용될 수 있다.
낸드 플래시 메모리에서 블록 소거 동작을 수행하고 ISPP(Incremental Step Pulse Program) 동작을 수행하여 쓰기 동작을 수행하는 경우 문턱 전압의 산포가 큰 플래시 메모리 셀이 발견되는 경우 선택적 소거 동작을 수행하여 문턱 전압의 산포를 줄일 수 있다.
낸드 플래시 메모리 셀에서 블록 단위의 쓰기 동작을 수행하여 모든 플래시 메모리 셀의 문턱 전압을 높게 만들고 ISPE(Incremental Step Pulse Erase) 동작을 통해 선택된 플래시 메모리 셀의 문턱 전압을 낮추면서 전체 문턱 전압의 산포를 맞출 수 있다.
낸드 플래시 메모리 셀에서 워드라인 단위로 쓰기 동작을 수행하여 해당 워드라인에 제어 게이트가 연결된 모든 플래시 메모리 셀의 문턱 전압을 높게 만들고 ISPE(Incremental Step Pulse Erase) 동작을 통해 선택된 플래시 메모리 셀의 문턱 전압을 낮추면서 전체 문턱 전압의 산포를 맞출 수 있다.
이때 문턱 전압의 변동폭을 크게 조절하는 동작(Coarse Tuning)과 세밀하게 조절하는 동작(Fine Tuning)을 함께 수행할 수 있다.
플래시 메모리 셀이 멀티 레벨 데이터를 저장하는 경우 문턱 전압의 산포가 데이터의 정확도에 더욱 민감한 영향을 줄 수 있으며 이 경우 문턱 전압의 산포를 줄이기 위하여 하나의 셀에 대한 선택적 소거 동작을 수행할 수 있다.
전술한 바와 같이 특정 플래시 메모리 셀에서 에러가 발생하는 경우 에러 정정 코드 기술을 이용하여 에러를 정정하는 대신에 에러가 발생한 플래시 메모리 셀에 대해서 선택적 소거 동작과 쓰기 동작을 수행하여 플래시 메모리 셀의 문턱 전압을 원하는 범위로 조절할 수 있다.
플래시 메모리에서 읽기 동작에 의한 문턱 전압 변화(Read Disturbance)로 인하여 에러가 발생하는 경우 선택적 소거 및 쓰기 동작을 이용하여 페일 비트를 처리할 수 있다.
플래시 메모리에서 재기록 동작 과정에서 페일 비트가 발생하는 경우 선택적 소거 및 쓰기 동작을 이용하여 페일 비트를 처리할 수 있다.
플래시 메모리에 신경망의 시냅스 가중치를 저장하는 경우 플래시 메모리 셀에 쓰기 동작과 소거 동작을 수행하여 문턱 전압을 정확하게 조절할 수 있다.
플래시 메모리 셀에 저장된 시냅스 가중치 데이터가 변경되는 경우 플래시 메모리 셀에 대한 선택적 소거 동작 및 쓰기 동작을 통해 시냅스 가중치 값을 수정할 수 있다.
메모리 기반의 인공지능 기술에서 추론 정확도를 높이기 위하여 낸드 스트링을 통해 흐르는 턴온 전류값을 정확히 맞추는 것이 중요한데 전술한 바와 같이 각 플래시 메모리 셀에 대하여 선택적 소거 동작을 수행하여 턴온 전류값을 정확히 맞출 수 있다.
예를 들어 플래시 메모리 셀의 문턱 전압이 증가하면 턴온 전류가 감소하고 플래시 메모리 셀의 문턱 전압이 감소하면 턴온 전류가 증가한다.
이에 따라 턴온 전류가 목표값보다 작은 경우 선택적 소거 동작을 수행하여 문턱 전압을 낮춤으로써 턴온 전류를 증가시킬 수 있으며, 턴온 전류가 목표값보다 큰 경우 쓰기 동작을 수행하여 문턱 전압을 높임으로써 턴온 전류를 감소시킬 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1: 플래시 메모리 장치
100: 셀 어레이
200: 낸드 스트링
10: 워드라인 제어회로
20: 비트라인 제어회로
30: 스트링 선택 제어회로
40: 추가 스트링 선택 제어회로
50: 소스라인 제어회로

Claims (30)

  1. 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀, 제 1 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 제 1 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 1 낸드 스트링을 포함하는 셀 어레이; 및
    상기 제 1 낸드 스트링의 다수의 플래시 메모리 셀 중 선택된 하나의 플래시 메모리 셀을 소거하는 제 1 소거 동작을 제어하는 제어회로
    를 포함하되,
    상기 제어회로는 상기 제 1 비트라인과 상기 제 1 스트링 선택라인 사이의 전압을 상기 스트링 선택 스위치에서 GIDL을 생성하는 제 1 전압으로 설정하고, 소거될 플래시 메모리 셀의 제어 게이트 전압과 상기 다수의 플래시 메모리 셀 중 상기 소거될 플래시 메모리 셀을 제외한 플래시 메모리 셀의 제어 게이트 전압을 다르게 설정하는 플래시 메모리 장치.
  2. 청구항 1에 있어서, 상기 셀 어레이는 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀, 제 2 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 상기 제 1 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 2 낸드 스트링을 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 스트링 선택라인과 상기 제 1 비트라인 사이의 전압이 상기 제 1 전압보다 작은 제 2 전압이 되도록 제어하는 플래시 메모리 장치.
  3. 청구항 2에 있어서, 상기 셀 어레이는 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀, 상기 제 1 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 제 2 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 3 낸드 스트링을 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 비트라인과 상기 제 1 스트링 선택라인 사이의 전압이 상기 제 1 전압보다 작은 제 3 전압이 되도록 제어하는 플래시 메모리 장치.
  4. 청구항 3에 있어서, 상기 셀 어레이는 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀, 상기 제 2 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 상기 제 2 비트라인에 연결하는 스트링 선택 스위치를 포함하는 제 4 낸드 스트링을 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 비트라인과 상기 제 2 스트링 선택라인 사이의 전압이 상기 제 1 전압보다 작은 제 4 전압이 되도록 제어하는 플래시 메모리 장치.
  5. 청구항 3에 있어서, 상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 비트라인의 전압이 상기 제 1 비트라인의 전압보다 작도록 제어하는 플래시 메모리 장치.
  6. 청구항 3에 있어서, 상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 비트라인의 전압이 상기 제 1 비트라인의 전압보다 작고 상기 제 1 스트링 선택라인의 전압보다 큰 값을 가지도록 제어하는 플래시 메모리 장치.
  7. 청구항 2에 있어서, 상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 제 2 스트링 선택라인의 전압이 상기 제 1 비트라인의 전압보다 작고 상기 제 1 스트링 선택라인의 전압보다 큰 값을 가지도록 제어하는 플래시 메모리 장치.
  8. 청구항 1에 있어서, 상기 제 1 낸드 스트링은 추가 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 소스라인에 연결하는 추가 스트링 선택 스위치를 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압보다 작은 제 5 전압이 되도록 제어하는 플래시 메모리 장치.
  9. 청구항 8에 있어서, 상기 제어회로는 상기 제 1 낸드 스트링에 포함된 다수의 플래시 메모리 셀을 모두 소거하는 제 2 소거 동작을 더 수행하고, 상기 제 2 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압을 상기 제 1 전압 또는 상기 추가 스트링 선택 스위치에서 GIDL이 발생되도록 하는 전압으로 제어하고, 상기 제 1 낸드 스트링에 포함된 다수의 플래시 메모리 셀의 제어 게이트에 소거가 가능하도록 하는 전압을 설정하는 플래시 메모리 장치.
  10. 청구항 2에 있어서, 상기 제 1 낸드 스트링 및 상기 제 2 낸드 스트링은 각각 추가 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 소스라인에 연결하는 추가 스트링 선택 스위치를 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압보다 작은 제 6 전압이 되도록 제어하는 플래시 메모리 장치.
  11. 청구항 10에 있어서, 상기 제어회로는 상기 제 1 낸드 스트링 및 상기 제 2 낸드 스트링에 포함된 다수의 플래시 메모리 셀을 모두 소거하는 제 2 소거 동작을 더 수행하고, 상기 제 2 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압 또는 상기 추가 스트링 선택 스위치에서 GIDL이 발생되도록 하는 전압으로 제어하고, 상기 제 1 낸드 스트링 및 상기 제 2 낸드 스트링에 포함된 다수의 플래시 메모리 셀의 제어 게이트에 소거가 가능하도록 하는 전압을 설정하는 플래시 메모리 장치.
  12. 청구항 3에 있어서, 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 및 상기 제 3 낸드 스트링은 각각 추가 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 소스라인에 연결하는 추가 스트링 선택 스위치를 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압보다 작은 제 7 전압이 되도록 제어하는 플래시 메모리 장치.
  13. 청구항 12에 있어서, 상기 제어회로는 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 및 상기 제 3 낸드 스트링에 포함된 다수의 플래시 메모리 셀을 모두 소거하는 제 2 소거 동작을 더 수행하고, 상기 제 2 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압 또는 상기 추가 스트링 선택 스위치에서 GIDL이 발생되도록 하는 전압으로 제어하고, 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 및 상기 제 3 낸드 스트링에 포함된 다수의 플래시 메모리 셀의 제어 게이트에 소거가 가능하도록 하는 전압을 설정하는 플래시 메모리 장치.
  14. 청구항 4에 있어서, 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 상기 제 3 낸드 스트링, 및 상기 제 4 낸드 스트링은 각각 추가 스트링 선택라인의 제어에 따라 다수의 플래시 메모리 셀을 소스라인에 연결하는 추가 스트링 선택 스위치를 더 포함하고,
    상기 제어회로는 상기 제 1 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압보다 작은 제 8 전압이 되도록 제어하는 플래시 메모리 장치.
  15. 청구항 14에 있어서, 상기 제어회로는 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 상기 제 3 낸드 스트링, 및 상기 제 4 낸드 스트링에 포함된 다수의 플래시 메모리 셀을 모두 소거하는 제 2 소거 동작을 더 수행하고, 상기 제 2 소거 동작 과정에서 상기 추가 스트링 선택라인과 상기 소스라인 사이의 전압이 상기 제 1 전압 또는 상기 추가 스트링 선택 스위치에서 GIDL이 발생되도록 하는 전압으로 제어하고, 상기 제 1 낸드 스트링, 상기 제 2 낸드 스트링, 상기 제 3 낸드 스트링, 및 상기 제 4 낸드 스트링에 포함된 다수의 플래시 메모리 셀의 제어 게이트에 소거가 가능하도록 하는 전압을 설정하는 플래시 메모리 장치.
  16. 청구항 1에 있어서, 상기 제어회로는 상기 선택된 셀의 문턱 전압이 상한선을 초과하는 경우 상기 선택된 셀에 대해서 상기 제 1 소거 동작을 수행하고 상기 선택된 셀의 문턱 전압이 하한선 미만인 경우 상기 선택된 셀에 대해서 쓰기 동작을 수행하는 플래시 메모리 장치.
  17. 청구항 1에 있어서, 상기 제어회로는 상기 소거될 플래시 메모리 셀의 제어 게이트 전압을 상기 다수의 플래시 메모리 셀 중 상기 소거될 플래시 메모리 셀을 제외한 플래시 메모리 셀의 제어 게이트 전압보다 낮게 설정하는 플래시 메모리 장치.
  18. 청구항 1에 있어서, 상기 셀 어레이는 상기 다수의 워드라인을 상기 다수의 플래시 메모리 셀의 제어 게이트에 연결하는 다수의 스위치를 더 포함하고,
    상기 제어회로는 상기 소거될 플래시 메모리 셀의 제어 게이트는 워드라인에 연결되고, 상기 다수의 플래시 메모리 셀 중 상기 소거될 플래시 메모리 셀을 제외한 플래시 메모리 셀의 제어 게이트는 워드라인에서 분리되도록 상기 다수의 스위치를 제어하는 플래시 메모리 장치.
  19. 청구항 1에 있어서, 상기 셀 어레이는 상기 다수의 워드라인을 상기 다수의 플래시 메모리 셀의 제어 게이트에 연결하는 다수의 스위치를 더 포함하고,
    상기 제어회로는 상기 소거될 플래시 메모리 셀의 제어 게이트와 상기 소거될 플래시 메모리 셀에 인접하는 하나 또는 둘 이상의 플래시 메모리 셀의 제어 게이트는 워드라인에 연결되고, 상기 다수의 플래시 메모리 셀 중 상기 소거될 플래시 메모리 셀과 상기 인접하는 하나 또는 둘 이상의 플래시 메모리 셀을 제외한 플래시 메모리 셀의 제어 게이트는 워드라인에서 분리되도록 상기 다수의 스위치를 제어하되,
    상기 제어회로는 상기 소거될 플래시 메모리 셀의 제어 게이트 전압과 상기 인접하는 하나 또는 둘 이상의 플래시 메모리 셀의 제어 게이트 전압을 다르게 설정하는 플래시 메모리 장치.
  20. 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치의 동작 방법으로서,
    상기 선택된 플래시 메모리 셀의 문턱 전압을 읽는 단계;
    읽은 문턱 전압이 상한선보다 큰 경우 상기 선택된 플래시 메모리 셀에 대해서 소거 동작을 수행하는 단계; 및
    읽은 문턱 전압이 하한선보다 작은 경우 상기 선택된 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계
    를 포함하는 플래시 메모리 장치의 동작 방법.
  21. 청구항 20에 있어서, 상기 상한선과 하한선은 상기 선택된 플래시 메모리 셀의 데이터 레벨에 대응하는 바람직한 문턱 전압의 분포에서 상한선과 하한선에 대응하는 플래시 메모리 장치의 동작 방법.
  22. 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치의 동작 방법으로서,
    상기 선택된 플래시 메모리 셀에 저장된 데이터를 제 1 데이터로 변경하는 경우 상기 선택된 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계; 및
    상기 선택된 플래시 메모리 셀에 저장된 데이터를 제 2 데이터로 변경하는 경우 상기 선택된 플래시 메모리 셀에 대해서 소거 동작을 수행하는 단계
    를 포함하는 플래시 메모리 장치의 동작 방법.
  23. 청구항 22에 있어서,
    낸드 플래시 메모리 장치에서 읽은 데이터에서 에러가 발생한 플래시 메모리 셀을 발견하는 단계; 및
    상기 에러가 발생한 셀을 상기 선택된 플래시 메모리 셀로 지정하는 단계
    를 더 포함하는 플래시 메모리 장치의 동작 방법.
  24. 청구항 22에 있어서,
    낸드 플래시 메모리 장치에서 저장된 신경망의 시냅스 가중치 데이터 중 변경될 가중치 데이터에 대응하는 플래시 메모리 셀을 발견하는 단계; 및
    상기 변경될 가중치 데이터에 대응하는 셀을 상기 선택된 플래시 메모리 셀로 지정하는 단계
    를 더 포함하는 플래시 메모리 장치의 동작 방법.
  25. 각각 다수의 워드라인에 제어 게이트가 연결되는 다수의 플래시 메모리 셀을 포함하는 다수의 낸드 스트링을 포함하는 블록을 구비한 플래시 메모리 장치의 동작 방법으로서,
    상기 블록에 포함된 일정한 개수의 플래시 메모리 셀에 대해서 쓰기 동작을 수행하는 단계;
    상기 일정한 개수의 플래시 메모리 셀 중 선택된 플래시 메모리 셀의 문턱 전압을 읽는 단계; 및
    읽은 문턱 전압과 목표값을 비교하여 상기 선택된 플래시 메모리 셀에 대해서 소거 동작 또는 쓰기 동작을 수행하는 단계
    를 포함하는 플래시 메모리 장치의 동작 방법.
  26. 청구항 25에 있어서, 상기 일정한 개수의 플래시 메모리 셀은 상기 블록에 포함된 전체 플래시 메모리 셀인 플래시 메모리 장치의 동작 방법.
  27. 청구항 25에 있어서, 상기 일정한 개수의 플래시 메모리 셀은 상기 다수의 워드라인 중 선택된 워드라인에 연결된 다수의 플래시 메모리 셀인 플래시 메모리 장치의 동작 방법.
  28. 청구항 25에 있어서, 상기 쓰기 동작을 수행하는 단계는 상기 일정한 개수의 플래시 메모리 셀에 연결되는 워드라인에 쓰기 동작을 위한 전압을 제공하는 단계 및 상기 일정한 개수의 플래시 메모리 셀의 채널에 쓰기 동작을 위한 캐리어를 공급하도록 비트라인 또는 소스라인 중 적어도 하나를 연결하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  29. 낸드 스트링에 포함된 어느 하나의 선택된 플래시 메모리 셀을 소거하는 플래시 메모리 장치의 동작 방법으로서,
    상기 선택된 플래시 메모리 셀을 통해 흐르는 턴온 전류를 읽는 단계; 및
    읽은 턴온 전류를 목표값과 비교하여 상기 선택된 플래시 메모리 셀에 대해서 소거 동작 또는 쓰기 동작을 수행하는 단계
    를 포함하는 플래시 메모리 장치의 동작 방법.
  30. 청구항 29에 있어서, 상기 낸드 스트링에 포함된 모든 메모리 셀에 대하여 쓰기 동작을 수행하는 단계를 더 포함하는 플래시 메모리 장치의 동작 방법.
KR1020210182231A 2021-10-26 2021-12-17 선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법 KR20230059673A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/715,809 US20230128347A1 (en) 2021-10-26 2022-04-07 Nand flash memory device capable of selectively erasing one flash memory cell and operation method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163271926P 2021-10-26 2021-10-26
US63/271,926 2021-10-26

Publications (1)

Publication Number Publication Date
KR20230059673A true KR20230059673A (ko) 2023-05-03

Family

ID=86380330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210182231A KR20230059673A (ko) 2021-10-26 2021-12-17 선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR20230059673A (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US9711229B1 (en) 2016-08-24 2017-07-18 Sandisk Technologies Llc 3D NAND with partial block erase

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US9711229B1 (en) 2016-08-24 2017-07-18 Sandisk Technologies Llc 3D NAND with partial block erase

Similar Documents

Publication Publication Date Title
KR101392431B1 (ko) 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
US9208887B2 (en) Nonvolatile semiconductor memory device
US7715239B2 (en) Memory voltage cycle adjustment
KR101301140B1 (ko) 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
US7663932B2 (en) Nonvolatile semiconductor memory device
KR102606826B1 (ko) 비휘발성 메모리 장치 및 그 소거 방법
KR100885784B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법
US20040047183A1 (en) Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US20080089131A1 (en) Flash Memory Device Including Blocking Voltage Generator
US9514824B2 (en) Partial local self boosting for NAND
US20090135656A1 (en) Non-volatile semiconductor memory device with dummy cells and method of programming the same
US20080144378A1 (en) Nonvolatile semiconductor memory device having reduced electrical stress
US8873292B2 (en) Nonvolatile semiconductor memory device
KR20080058330A (ko) 자기 조정 최대 프로그램 루프에 의한 비휘발성 메모리의프로그래밍
US7948796B2 (en) Nonvolatile semiconductor memory device and method for controlling the same
KR101102505B1 (ko) 비휘발성 메모리 장치의 프로그램 방법
KR101405405B1 (ko) 더미 셀들을 갖는 불휘발성 반도체 메모리 장치 및 더미셀들의 문턱전압 조절방법
KR20100098145A (ko) 비휘발성 메모리 장치의 프로그램 방법
KR20080030169A (ko) 프로그램 특성을 향상시킬 수 있는 플래시 메모리 장치
KR100892053B1 (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의프로그램 방법
KR20230059673A (ko) 선택된 하나의 플래시 메모리 셀 지우기가 가능한 낸드 플래시 메모리 장치 및 그 동작 방법
KR20080090801A (ko) 낸드 플래시 메모리소자의 소거방법
US20230128347A1 (en) Nand flash memory device capable of selectively erasing one flash memory cell and operation method thereof
JP2008130182A (ja) 不揮発性半導体記憶装置
US7848146B2 (en) Partial local self-boosting of a memory cell channel