CN104424992B - 一种串行接口nand闪存单元 - Google Patents

Abstract

本发明公开了一种串行接口NAND闪存单元，包含NAND存储阵列，并行接口缓存、缓存控制器，还包括串口NAND闪存输入输出模块，包含高速串行接口，所述高速串行接口用于对数据进行解码输入和译码输出，所述串口NAND闪存输入输出模块与所述输入输出控制模块、所述缓存控制器和所述并行接口缓存互联。本发明通过在串行接口NAND闪存单元中使用包含高速串行接口的串口NAND闪存输入输出模块，能够提高串行接口NAND闪存单元的传输速度。

Description

一种串行接口NAND闪存单元

技术领域

本发明涉及闪存领域，尤其涉及一种串行接口NAND闪存单元。

背景技术

传统的NAND闪存有并行接口NAND闪存和串行接口NAND闪存两种。其中，并行接口NAND闪存中同步接口数据传输速度较慢，在百兆字节/秒（byte/s）的量级，而且并行接口数目繁多而复杂，成本也较高。

传统的串行接口（SPI）Nand闪存有单口、双口、四口输入输出模式（IO）。图1是现有技术的SPI NAND闪存的数据传输示意图，如图1所示，SPI NAND闪存基本原理为：当片选使能信号置低后，等待输入命令、地址信号以及数据信号，或者等候输出地址对应的数据，直到片选信号置为高。由此可以看出，上述SPI NAND闪存的数据传输方法的输入输出需要与时钟同步，而且数据接口为接收全摆幅数据的接口，由于时钟工作频率在100MHz左右，因此，SPINAND闪存对于数据进行串行传输，传输速度一般是在133兆字节/秒（MB/s）以下，而且吞吐率低。

图2是现有技术的串行接口NAND闪存单元的结构示意图；图3是现有技术的串行接口NAND闪存单元的端口的信号示意图。

如图2所示，现有技术的串行接口NAND闪存单元11包含缓存控制器113、并行接口缓存112和NAND存储阵列111，其中缓存控制器113接收主控装置12的数据输入，然后经过转换解析为内部操作控制信号，并且将转换的内部操作控制信号存储在并行接口缓存112中，通过并行接口缓存112将并行的数据存储非挥发的NAND存储阵列中。

如图3所述，现有技术的串行NAND闪存单元包含六个端口，分别为第一端口、第二端口、第三端口、第四端口、第五端口和第六端口。举例说明如下，其中，第一端口用于片选和清零信号，用于使能芯片，第五端口用作时钟，第二端口用作主输出_从输入，第三端口、第四端口和第六端口用作主输入_从输出的三个端口。

另外，目前还存在有嵌入多媒体存储卡（eMMC，Embedded Multi Media Card）以及未来eMMC的替代产品统一闪存（UFS）。其中UFS的速度可达到GHz，不过UFS不兼容eMMC，也不兼容SPI NAND闪存，但是eMMC和UFS有复杂的协议开销，并且封装昂贵。

发明内容

有鉴于此，本发明提出一种串行接口NAND闪存单元，能够解决现有技术的串行接口NAND闪存传输速度慢的问题。

本发明公开了一种串行接口NAND闪存单元，包含NAND存储阵列、并行接口缓存和缓存控制器，其特征在于，还包括：

串口NAND闪存输入输出模块，包含高速串行接口，所述高速串行接口用于对数据进行解码输入和译码输出，所述串口NAND闪存输入输出模块与所述缓存控制器和所述并行接口缓存互联。

优选地，所述高速串行接口为G字节/秒量级速度的接口。

优选地，所述高速串行接口为串行器/解串器接口或DDR接口。

优选地，所述串行器/解串器接口包含串行器和解串器，其中，所述串行器用于将接收到的非全摆幅数据进行编码而进行输入，所述解串器用于将所述全摆幅数据进行译码而进行输出。

优选地，还包含：

输入输出控制模块，用于接收主控装置输入的数据，控制所述缓存控制器，并且用于控制所述串行NAND闪存单元的高速模式和普通模式之间的转换。

优选地，所述串行NAND闪存单元包含第一端口、第二端口、第三端口、第四端口、第五端口和第六端口，

在所述串行NAND闪存单元的所述普通模式中，

所述第一端口，用于片选信号；

所述第五端口，用作时钟端口；

所述第二端口和所述第三端口，用作主输出从输入端口；

所述第四端口和所述第六端口，用作主输入从输出端口，

在所述串行NAND闪存单元的所述高速模式中，

所述第一端口，用于清零信号；

所述第五端口，用作参考时钟端口；

所述第二端口和所述第三端口，用作通道的差分输入对；

所述第四端口和所述第六端口，用作所述通道的差分输出对。

本发明通过在串行接口NAND闪存单元中使用包含高速串行接口的串口NAND闪存输入输出模块，能够提高串行接口NAND闪存单元的传输速度。

附图说明

图1是现有技术的串行接口NAND闪存单元的数据传输示意图；

图2是现有技术的串行接口NAND闪存单元的结构示意图；

图3是现有技术的串行接口NAND闪存单元的端口的信号示意图；

图4a是本发明实施例的串行接口NAND闪存单元的高速串行接口的数据传输示意图；

图4b是本发明实施例的优选实施方式的串行接口NAND闪存单元的高速串行接口的数据传输示意图；以及

图5是本发明实施例的优选实施方式的串行接口NAND闪存单元的串行器/解串器接口的结构示意图；

图6是本发明实施例的串行接口NAND闪存单元的端口的信号示意图。

具体实施方式

下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

图4a是本发明实施例的串行接口NAND闪存单元的高速串行接口的数据传输示意图。如图4a所示，本发明实施例提供了一种串行接口NAND闪存单元41，包含NAND存储阵列411、并行接口缓存412和缓存控制器413，还包括：串口NAND闪存输入输出模块414，包含高速串行接口，所述高速串行接口用于对数据进行解码输入和译码输出，所述串口NAND闪存输入输出模块414与所述输入输出控制模块415、所述缓存控制器413和所述并行接口缓存412互联。本发明实施例的高速串行接口通常要达到400兆字节/秒以上的传输速度。

其中，缓存控制器413用于控制由输入输出进来的指令和数据，并经过解析使之转换为内部操作控制信号；并行接口缓存412用于缓存与NAND存储阵列411交互的数据；NAND存储阵列411用于存储数据。

优选地，所述高速串行接口为G字节/秒量级速度的接口。所述高速串行接口可以为串行器/解串器接口或DDR接口。

本发明通过在串行接口NAND闪存单元中使用包含高速串行接口的串口NAND闪存输入输出模块，能够提高串行接口NAND闪存单元的传输速度。可以达到G字节/秒。

图4b是本发明实施例的优选实施例方式的串行接口NAND闪存单元的高速串行接口的数据传输示意图。

在本发明实施例的一个优选实施方式中，如图4b所示，串行接口NAND闪存单元41还包含：输入输出（IO）控制模块415，输入输出（IO）控制模块415用于接收主控装置42输入的数据，控制所述缓存控制器413，并且所述输入输出控制模块415用于控制所述串行NAND闪存单元的高速模式和普通模式之间的转换。其中，由用户通过主控装置42使用发送指令等方式告知串行接口NAND闪存单元41需要进入的模式，然后由IO控制模块415来切换选择的模式为普通模式还是高速模式。

图5是本发明实施例的优选实施方式的串行接口NAND闪存单元的串行器/解串器接口的结构示意图。如图5所示，串行器/解串器接口包含串行器（SERializer）4141和解串器（DESerializer）4142，其中，所述串行器4141用于将接收到的非全摆幅数据（也称为小摆幅数据，也就是小于全摆幅的数据）进行编码而进行存储，所述解串器4142用于将所述全摆幅数据进行译码而进行输出。

假设高速串行接口为串行器/解串器接口，串行接口NAND闪存单元运行的输入过程和输出过程详细如下：

输入过程：IO控制模块415接收主控装置42发送的小摆幅数据信号，在参考时钟的控制下，消除输入差分信号的抖动误差，并由串行器4141通过输入1_t和输入1_c接收该小摆幅数据信号，并且将该小摆幅数据信号进行解码处理变为全摆幅的数据信号而进行存储，然后通过缓存控制器413将解码处理后的数据进行转换并存入数据缓存中，最后将缓存的数据传输到并行接口缓存412中，并且存入NAND存储阵列411中。

输出过程：当数据需要输出时，从NAND存储阵列411读取数据到并行接口缓存412中，再由高速串行接口的解串器4142通过反向译码，将全摆幅的数据信号变为小摆幅数据信号，从并行接口缓存412中输出到输出端口。

图6是本发明实施例的串行接口NAND闪存单元的端口的信号示意图。如图6所示，所述串行NAND闪存单元可以包含：第一端口、第二端口、第三端口、第四端口、第五端口和第六端口。

在所述串行NAND闪存单元的所述普通模式中，所述第一端口用于片选信号；所述第五端口用作时钟端口；所述第二端口和所述第三端口用作主输出从输入端口；所述第四端口和所述第六端口用作主输入从输出端口。

在所述串行NAND闪存单元的所述高速模式中，所述第一端口，用于清零信号；所述第五端口，用作参考时钟端口；所述第二端口和所述第三端口，用作通道的差分输入对；所述第四端口和所述第六端口，用作所述通道的差分输出对。

其中，具体地，在普通模式下，第一端口为片选信号端口，用于使能芯片；在高速模式下，第一端口为清零信号端口，用于清除目前的数据传输状态。

在普通模式下，第五端口为“时钟”信号输入端口；在高速模式下，第五端口被复用为“参考时钟”输入端口。

在普通模式下，第四端口和第六端口为全摆幅数据信号的主输入/从输出2和主输入/从输出3；在高速模式下，第四端口和第六端口是通道的差分输入对，表示为输入1_c/输入1_t，此差分输入对作为数据输入，摆幅较小。

在普通模式下，第二端口和第三端口为全摆幅数据信号的主输出/从输入1和主输入/从输出1；在高速模式下，第二端口和第三端口是通道的差分输出对，表示为输出1_c/输出1_t，此差分输入对作为数据输出，摆幅较小。

需要注意的是，本发明实施例提出的串行Nand闪存单元，不限于图4a 、 4b 、图5和图6所示，可根据实际灵活选择输入输出的通道个数和位置、端口的个数和所有信号在普通模式和高速模式下的复用形式，也不局限于上述实施例中的连接关系和命名，仅为举例说明使用的具体实施例。

本发明实施例的普通模式的数据传输速度受时钟控制，时钟频率在百兆赫兹（MHz）量级，兼容标准SPI模式，双口（Dual）SPI模式，四口（Quad）SPI等模式。本发明实施例的高速模式的数据传输采用高速串行接口，比如串行器/解串器（serdes）接口，DDR接口等，传输速度在G字节/秒量级。

当主控装置42选择高速模式进行数据输入时，本发明实施例的串行接口NAND闪存单元41通过IO控制模块415来控制内部电路由普通模式切换到高速模式。在高速模式下，经过参考时钟的校正，通过高速串行接口进行高速传输，再通过缓存控制器413，将高速的数据进行转换并存入数据缓存中，最后将缓存的数据传输到并行接口缓存412中，并且存入NAND存储阵列411中。数据需要输出时，从NAND存储阵列411读取数据到并行接口缓存412中，再由高速串行接口进行高速输出，从并行接口缓存412中输出到输出端口。

当主控装置42选择普通模式进行数据输入输出时，可以进行标准SPI模式，双口（Dual）SPI模式，四口（Quad）SPI模式进行输入输出。

本发明实施例通过在串行接口NAND闪存单元中使用高速串行接口，能够提高串行接口NAND闪存单元的传输速度，可以达到G字节/秒量级，而且吞吐率相应提高。本发明实施例还可以实现高速模式和普通模式的切换，而且普通模式还可以兼容传统串口的单口传输，双口传输，四口传输三个模式，不仅大大提高了数据传输速度，而且提高了芯片应用的灵活性。而且，高速串行接口兼容SPI NAND闪存，并且相对于UFS和eMMC来说，节省了开销，降低了成本。

以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种串行接口NAND闪存单元，包含NAND存储阵列、并行接口缓存和缓存控制器，其特征在于，还包括：

串口NAND闪存输入输出模块，包含高速串行接口，所述高速串行接口用于对数据进行解码输入和译码输出，所述串口NAND闪存输入输出模块与所述缓存控制器和所述并行接口缓存互联；

所述高速串行接口为串行器/解串器接口；

所述串行器/解串器接口包含串行器和解串器，其中，所述串行器用于将接收到的非全摆幅数据进行编码而进行输入，所述解串器用于将全摆幅数据进行译码而进行输出；

输入输出控制模块，用于接收主控装置输入的数据，控制所述缓存控制器，并且用于控制所述串行接口NAND闪存单元的高速模式和普通模式之间的转换；

所述串行接口NAND闪存单元包含第一端口、第二端口、第三端口、第四端口、第五端口和第六端口，

在所述串行接口NAND闪存单元的所述普通模式中，

所述第一端口，用于片选信号；

所述第五端口，用作时钟端口；

所述第二端口和所述第三端口，用作主输出从输入端口；

所述第四端口和所述第六端口，用作主输入从输出端口，

在所述串行接口NAND闪存单元的所述高速模式中，

所述第一端口，用于清零信号；

所述第五端口，用作参考时钟端口；

所述第二端口和所述第三端口，用作通道的差分输入对；

所述第四端口和所述第六端口，用作所述通道的差分输出对。

2.根据权利要求1所述的串行接口NAND闪存单元，其特征在于，所述高速串行接口为G字节/秒量级速度的接口。