TW202215254A

TW202215254A - 用於伺服器中央處理單元（ｃｐｕ）的計算快速鏈路（ｃｘｌ）的低延遲光連接

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Publication number: TW202215254A
Application number: TW110132644A
Authority: TW
Inventors: 安雪曼塔庫爾; 帝拉傑蘇巴瑞迪; 梅德胡笙; 安奇瑞迪納拉瑪普; 馬赫什庫瑪什卡
Original assignee: 美商英特爾股份有限公司
Priority date: 2020-10-09
Filing date: 2021-09-02
Publication date: 2022-04-16
Also published as: NL2029099B1; CN116113935A; WO2022076103A1; US20220114125A1; EP4226255A1; NL2029099A

Abstract

一種具有系統單晶片(SOC)架構的處理器包含一或多個中央處理單元(CPU)，該等CPU包含多個核心。結合邏輯光CXL協定堆疊路徑的光計算快速鏈路(CXL)通訊路徑繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流。CXL界面控制器係連接至該一或多個CPU，以賦能該等CPU與該一或多個CXL裝置之間透過該光CXL通訊路徑的通訊。

Description

用於伺服器中央處理單元（ＣＰＵ）的計算快速鏈路（ＣＸＬ）的低延遲光連接

本揭露之實施例係積體電路結構之領域，並且更具體地係用於伺服器CPU的CXL的低延遲光連接。

計算快速鏈路(Compute Express Link; CXL)係一種開放的工業標準互連，其可在主處理器和諸如加速器、記憶體緩衝器、及智慧型I/O裝置的裝置之間提供高頻寬、低延遲的連接。CXL係基於PCI Express® (PCIe®) 5.0實體層基礎設施。其旨在藉由支持異構處理和記憶體系統以及人工智慧、機器學習、通訊系統、及高性能計算中的應用來解決不斷增長的高性能計算工作負荷。

實施為系統單晶片(SOC)之伺服器中央處理單元(CPU)可以實施CXL之完整堆疊以賦能基於標準的通訊通道。CXL連接基於支持32gb/s/lane頻寬的PCIe PHY層來界定電性實體層。從歷史上看，這一速度在每一代規格中都翻倍。在32gb/s和64gb/s速度下，使用不歸零(non-return-to-zero; NRZ)訊號，無需誤差校正即可維持BER (bit-error rate；位元誤差率)。但是，一旦速度超過100 gb/s，誤差率就會增加，需要PAM4(脈衝振幅調製)進行傳輸。反過來，這意味著前向誤差校正計畫(forward-error correction schedule; FEC)可以減少誤差，從而在電性通訊傳輸和接收路徑組合中引入近100ns的延遲。

及

敘述了用於伺服器中央處理單元(CPU)的計算快速鏈路(CXL)的低延遲光連接。在下面的敘述中，闡述了許多具體細節，諸如具體材料和工具方案，以便提供對本揭露之實施例的透徹理解。對本發明所屬領域之具有通常知識者，本揭露的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它實例中，眾所周知的特徵沒有詳細的敘述，是為了避免模糊本發明之實施例。再者，應理解其圖式中所示之各個實施例為說明性表示並且沒必要按比例繪圖。於某些情況下，各種操作將被描述為多個離散操作，其依次以對於理解本揭露最有幫助的方式描述，然而，描述的順序不應被解釋為暗示這些操作必然依賴於順序。特別地，這些操作不需要按照呈現的順序執行。

出於參考的目的某些用語亦可用於下面敘述，因此不旨在進行限制。例如，諸如「上」、「下」、「上方」、「下方」、「底部」及「頂部」的用語是指圖式中所參考的方向。諸如「前方」、「後方」、「後側」、「側方」等用語敘述在一致但任意的參考架構之組件之部分的取向及/或位置，這通過參考敘述所討論的組件的內文和相關附圖而顯而易見。這樣的用語可以包括以上具體提到的詞、其衍生詞以及類似含義的詞。

本揭露的實施例係關於處理器架構，該處理器架構支持光CXL通訊路徑或包含電性CXL通訊路徑和光CXL通訊路徑兩者的雙計算快速鏈路(CXL)通訊路徑。電性通訊路徑結合具有多個層的邏輯CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，用以發送和接收電性訊號或位元流。光CXL通訊路徑結合邏輯CXL協定堆疊路徑，但在該鏈路層之後直接地傳輸和接收光訊號或位元流，從而繞過該CXL協定堆疊之多個層。在雙通訊實施例路徑中，該處理器架構更包括用以引導資料框至電性通訊路徑或光通訊路徑的多工器。

因此，在CPU內嵌入光CXL連接提供高速低延遲傳輸的路徑。由於光傳輸誤差率低很多，因此不需要行內前向誤差校正(Forward error correction; FEC)節省約100ns的延遲。所揭露的實施例敘述支持從處理器/SOC運行CXL協定的光、或電性和光兩者之連接的CXL路徑。過渡至光科技將需要SOC實施的伺服器CPU支持幾代的電性和光鏈路，同時工業正在過渡至全光。用於伺服器CPU的低延遲光CXL連接可適用於高性能高頻寬計算及可擴展架構，以提供高頻寬連接。

圖1A繪示根據一個實施例之具有系統單晶片(SOC)架構的處理器，該系統單晶片(SOC)架構具有低延遲光CXL通訊路徑。處理器/SOC 100包括各包含多個核心102a的一或多個中央處理單元(CPU)102。通常，用於伺服器CPU之SOC架構可包括大約16核心102a，並支持高速、低延遲通訊通道。SOC架構亦可支持相同類型的CPU 102之間的協作計算，以建立適合伺服器應用的多個CPU的叢集。

根據實施例，處理器/SOC 100A具備有光CXL通訊路徑107和CXL界面控制器104A。光CXL通訊路徑107結合邏輯光CXL協定堆疊路徑，其在CXL協定堆疊之鏈路層之後直接地傳輸和接收光訊號或位元流，從而繞過該CXL協定堆疊之多個下層並減少延遲。

CXL界面控制器104A係連接至CPU 102以透過CXL裝置106連接之光CXL通訊路徑107賦能CPU 102與一或多個CXL裝置106之間的通訊。CXL界面控制器104A包含光界面112。光界面112可包含用以控制透過光通訊路徑108B之CPU 102與CXL裝置106之間之通訊的一或多個光收發器116。光收發器116透過一或多個光通道中的每一者傳輸和接收光訊號。光收發器116可包括各自耦接至光偵測器，諸如但不限於p-i-n光二極體及/或耦接至雷射發射器的複數個光波導。光偵測器/雷射又電性耦接至下游積體電路，其例如可進一步包括電壓供應及感測/驅動電路。

CXL裝置106可包含能夠經由CXL協定進行通訊的任何裝置。CXL裝置106可提供任何類型的I/O功能並且可包括記憶體裝置(例如，DRAM)106A、儲存裝置106B、加速器裝置(例如，FPGA和GPU)106C、系統管理控制器106D、及系統啟動裝置106E的任何組合。在一實施例中，一或多個CXL裝置106可包含在處理器/SOC 100內的晶片上組件。在另一實施例中，一或多個CXL裝置106可包含晶片外組件。例如，CXL裝置106可位於處理器/SOC 100之處理器板的背側上或位於伺服器機架中的單獨I/O板上。

圖1B繪示根據另一實施例之具有(SOC)架構的處理器，該(SOC)架構具有雙CXL通訊路徑，其中與圖1A相似的組件具有相似的元件編號。如在圖1A中，處理器/SOC 100B包括各包含多個核心102a的一或多個中央處理單元(CPU)102。

根據實施例，處理器/SOC 100進一步包括雙CXL通訊路徑108和CXL界面控制器104B。雙CXL通訊路徑108包含電性通訊路徑108A和光通訊路徑108B。電性通訊路徑108A結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，邏輯電性CXL協定堆疊用以傳輸和接收電性訊號或位元流，如關於圖2所述。光CXL通訊路徑108B結合邏輯光CXL協定堆疊路徑，其在該鏈路層之後直接地傳輸和接收光訊號或位元流，從而繞過該CXL協定堆疊之多個層。

CXL界面控制器104B係連接至CPU 102以透過CXL裝置106連接之雙CXL通訊路徑108賦能CPU 102與一或多個CXL裝置106之間的通訊。CXL界面控制器104B包括多工器(MUX)118，其用以引導資料框(諸如，鏈路層(LPIF)框)至電性通訊路徑108A或光通訊路徑108B。

在一實施例中，CXL界面控制器104進一步包括連接至多工器118的電性界面110和光界面112。電性界面110可包含電性實體層114並控制透過電性通訊路徑108A之CPU 102與CXL裝置106之間的通訊。在一實施例中，電性界面110和電性通訊路徑108A可包含任何類型的網路，諸如基於乙太網路協定的乙太網路網路界面，但是非乙太網路協定及鏈路結構可以與電性通訊路徑108A一起使用。

光界面112可包含用以控制透過光通訊路徑108B之CPU 102與CXL裝置106之間之通訊的一或多個光收發器116。光收發器116透過一或多個光通道中的每一者傳輸和接收光訊號。光收發器116可包括各自耦接至光偵測器，諸如但不限於p-i-n光二極體及/或耦接至雷射發射器的複數個光波導。光偵測器/雷射又電性耦接至下游積體電路，其例如可進一步包括電壓供應及感測/驅動電路。

因此，多工器118分別透過電性界面110和光界面112多工電性通訊路徑108A與光通訊路徑108B之間的雙CXL通訊路徑108。在實施例中，多工器118直接地多工在CXL協定堆疊之鏈路層之後的通訊。多工器118使用選擇線120在電性界面110和光界面112之間選擇或切換。

根據一個實施例，CXL界面控制器104可基於特定CXL裝置106與CPU之間的實體距離控制由多工器118的選擇。如果資料流必須在CPU 102與CXL裝置106之間傳播的距離為大，則CXL界面控制器104使多工器118賦能光通訊路徑108B。如果資料流必須在CPU 102與CXL裝置106之間傳播的距離相對短及/或需要低頻寬，則CXL界面控制器104使多工器118去能光通訊路徑108B並使用電性通訊路徑108A。在一實施例中，距離可藉由查表判定或動態地判定。

具有光通訊路徑107或雙CXL通訊路徑108的處理器/SOC 100提供若干優點。添加光通訊路徑108B提供低延遲傳輸路徑，為處理器/SOC 100提供對電性和光鏈路兩者上的CXL協定的支持。此外，可以基於鏈路頻寬進行頻寬調整以增加靈活性(即，電性通訊路徑108A具有比光通訊路徑108D更低的頻寬需求)。添加光通訊路徑108B亦為伺服器CPU提供遷移路徑，直到採用/實施全光通訊。

圖2係繪示邏輯電性CXL協定堆疊及邏輯光CXL協定堆疊和其中之協定層的圖。邏輯電性CXL協定堆疊200係結合至電性通訊路徑108A中並且邏輯光CXL協定堆疊202係結合至光通訊路徑108B中。邏輯電性CXL協定堆疊200包括協定層、交易層、鏈路層、MAC層、火層、及實體通道。在協定層和交易層中，連接每一IP塊(例如，CPU核心+L2、圖形、系統代理)的晶粒中界面(In-die Interface; IDI)通訊被轉換為CXL，並且CX被轉換為PCIe。鏈路層形成LPIF資料框，作為鏈路層和由MAC層界定之邏輯實體層之間的界面。實體(PHY)層界定透過實體資料鏈路傳輸原始位元的方式。

如所示，邏輯光CXL協定堆疊202包括明顯少於邏輯電性CXL協定堆疊200的層，因為在鏈路層之後的CXL協定層不需要執行光調變。因此，邏輯光CXL協定堆疊202藉由在鏈路層之後直接傳輸和接收提供光訊號來提供低延遲光CXL路徑。

圖3係繪示CXL界面控制器104與CPU 102之間的上游路徑300和下游路徑302的邏輯圖。在上游路徑300中，資料係由CXL界面控制器104接收並且發送至CPU 102。在下游路徑302中，來自CPU 102的資料係由CXL界面控制器104或由電性PHY層114傳輸，或由光收發器116光地傳輸。在圖1中，CXL界面控制器104的組件係顯示為單一實體。即，顯示為一個多工器118、一個電性PHY層114、及一個光收發器116。然而，在圖3中，CXL界面控制器104之組件在邏輯圖中係分開的，以將上游路徑300的功能與下游路徑302的功能分開顯示。亦顯示由上協定、交易、及鏈路層執行的一些處理步驟。

根據所揭露的實施例，電性通訊路徑108A和光通訊路徑108B共存，並且基於多工器118的選擇，使用一或另一個來傳輸/接收資料。光通訊路徑108B不需要與電性通訊路徑108A一樣多的處理，因此為極高的頻寬提供更低的延遲。

在上游路徑300中，資料流係在PHY界面層處接收。即，電性PHY層114a從電性通訊路徑108A接收LPIF框的資料流。光收發器116A從光通訊路徑108A接收LPIF框的資料流，並進行光電轉換、及光收發器預處理。在資料被發送至CPU之前，鏈路層對LPIF框進行解封包，並執行諸如誤差檢查、框分解、排隊和緩衝及時脈交叉的處理步驟。

在下游路徑300中，接收來自CPU之資料，並執行諸如時脈交叉、排隊、及緩衝、框分解、及誤差檢查的處理步驟，以及鏈路層將資料封裝為LPIF框。

如果多工器118B經由選擇線120選擇電性通訊路徑108A，則LPIF框被引導至電性PHY層114B。如果多工器118B已選擇光通訊路徑108B，則LPIF框被引導至光收發器116B。光收發器116B執行光收發器分解、及電光轉換。

現在將敘述涉及製造具有用於CXL的低延遲光通訊路徑的伺服器CPU的例示性處理方案。根據實施例，用於製造處理器系統單晶片(SOC)的製程流程可以藉由製造包含多個核心的一或多個中央處理單元(CPU)開始。製造雙CXL通訊路徑，其包含：i)電性通訊路徑，其結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，用以傳輸和接收電性位元流；以及ii)光CXL通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑。接著將多工器連接至該CXL資料路徑，其引導資料框選擇該電性通訊路徑或該光通訊路徑。

圖4根據本揭露之一實施方式繪示計算裝置400。計算裝置400容置主機板402。主機板402可包括數個組件，包括但不限制於處理器404和至少一通訊晶片406。處理器404可實體地及電性地耦接至主機板402。在一些實施方式中，至少一通訊晶片406亦實體地和電性地耦接到主機板402。在進一步的實施方式中，通訊晶片406係處理器404的一部分。

根據其應用，計算裝置400可以包括可或不可實體地和電性地耦接到主機板402的其他組件。這些其它組件可包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存裝置(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。

通訊晶片406賦能無線通訊，用於將資料轉移至計算裝置400及從計算裝置400轉移資料。用語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。該用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片406可實施任何數目之無線標準或協定，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置400可包括複數個通訊晶片406。例如，第一通訊晶片406可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片406可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。通訊晶片406包括封裝在通訊晶片406內的積體電路晶粒。

計算裝置400之處理器404包括封裝在處理器404內的積體電路晶粒。在本揭露的一些實施方案中，根據本揭露之實施例之實施方式，處理器404可包含具有用於CXL之低延遲光連接的處理器SOC。術語「處理器」可指處理來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或部分裝置。

在進一步實施方式，根據本揭露之實施例之實施方式，容置在計算裝置400內的另一組件可含有處理器晶片複合體。

在各個實施方式中，計算裝置400可為膝上型電腦、輕省筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施方式中，計算裝置500可為處理資料之任何其他電子裝置。

因此，本文敘述的實施例包括處理器架構，該處理器架構支持光CXL通訊路徑或包含電性CXL通訊路徑和光CXL通訊路徑兩者的雙計算快速鏈路(CXL)通訊路徑。

所示本揭露之實施例之實施方式的上述敘述，包括摘要中敘述的內容，不旨在是窮盡的或將本發明限制於所揭露的精確形式。雖然為了說明的目的在此敘述了本揭露的具體實施方式和範例，但是如本領域具通常知識者將認識到的，在本揭露的範圍內的各種等效修改是可能的。

這些對於本揭露之修改可以根據上述詳細敘述進行。在申請專利範圍中使用的術語不應被解釋為將本揭露限制於說明書和申請專利範圍中公開的具體實施方式。相反，本揭露的範圍完全由申請專利範圍判定，所述申請專利範圍將根據所確立的申請專利範圍解釋的原則來解釋。

實例實施例1：一種具有系統單晶片(SOC)架構的處理器包含一或多個中央處理單元(CPU)，該等CPU包含多個核心。結合邏輯光CXL協定堆疊路徑的光計算快速鏈路(CXL)通訊路徑繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流。CXL界面控制器係連接至該一或多個CPU，以賦能該等CPU與該一或多個CXL裝置之間透過該光CXL通訊路徑的通訊。

實例實施例2：如實施例1之處理器，其中該CXL界面控制器包括用以控制該光CXL通訊路徑的光界面。

實例實施例3：如實施例1或2之處理器，其中該光界面包含光收發器，其用以控制該CPU與該一或多個CXL裝置之間透過該光通訊路徑的通訊。

實例實施例4：如實施例1、2、或3之處理器，更包含電性通訊路徑，其結合具有多個層的邏輯電性協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，用以傳輸和接收電性位元流以提供雙CXL通訊路徑。

實例實施例5：如實施例4之處理器，其中該CXL界面控制器更包括用以控制該電性通訊路徑的電性界面。

實例實施例6：如實施例5之處理器，其中該電性界面及電性通訊路徑包含基於乙太網路協定之乙太網路網路界面。

實例實施例7：如實施例5或6之處理器，其中該CXL界面控制器透過該電性界面與該光多工該電性通訊路徑與該光通訊路徑之間的該雙CXL通訊路徑。

實例實施例8：如實施例4、5、6、或7之處理器，其中該CXL界面控制器更包括用以引導資料框至該電性通訊路徑或該光通訊路徑的多工器。

實例實施例9：如實施例8之處理器，其中該多工器使用選擇線在該電性界面與該光界面之間進行選擇。

實例實施例10：如實施例8或9的處理器，其中該CXL界面控制器基於該至少一CXL裝置與該一或多個CPU之間的該實體距離來控制該多工器的選擇。

實例實施例11：一種處理器系統單晶片(SOC)包含一或多個中央處理單元(CPU)，該等CPU包含多個核心。雙計算快速鏈路(CXL)通訊路徑包含：i)電性通訊路徑，其結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，用以傳輸和接收電性位元流；以及ii)光CXL通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑。多工器引導資料框至該電性通訊路徑或該光通訊路徑。至少CXL裝置係連接至該雙CXL通訊路徑。

實例實施例12：如實施例11之處理器SOC，其中該CXL界面控制器包括用以控制該電性通訊路徑的電性界面以及用以控制該光通訊路徑的光界面。

實例實施例13：如實施例11或12之處理器SOC，其中該CXL界面控制器基於該至少一CXL裝置與該一或多個CPU之間的該實體距離來控制該多工器的選擇

實例實施例14：如實施例13之處理器SOC，其中如果資料流必須在該CPU與該至少一CXL裝置之間傳播的距離為大，則該CXL界面控制器使該多工器賦能該光通訊路徑。

實例實施例15：如實施例13之處理器SOC，其中如果資料流必須在該CPU與該至少一CXL裝置之間傳播的距離相對短或需要低頻寬，則該CXL界面控制器使該多工器去能該光通訊路徑。

實例實施例16：如實施例11、12、13、14、或15之處理器SOC，其中該至少一CXL裝置包含記憶體裝置、儲存裝置、加速器裝置、系統管理控制器、或系統啟動裝置。

實例實施例17：如實施例11、12、13、14、15、或16之處理器SOC，其中該至少CXL裝置包含在該處理器內之晶片上組件。

實例實施例18：如實施例11、12、13、14、15、或16之處理器SOC，其中該至少CXL裝置包含晶片外組件。

實例實施例19：如實施例11、12、13、14、15、16、或17之處理器SOC，其中該至少CXL裝置係位於該處理器SOC之處理器板的背側上。

實例實施例20：如實施例11、12、13、14、15、16、或17之處理器SOC，其中該至少CXL裝置係位於位在伺服器機架中的單獨I/O板上。

實例實施例21：一種製造包含一或多個中央處理單元(CPU)的處理器系統單晶片(SOC)的方法，該等CPU包含多個核心。製造雙計算快速鏈路(CXL)通訊路徑，其包含：i)電性通訊路徑，其結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，用以傳輸和接收電性位元流；以及ii)光CXL通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑。多工器係連接至該CXL資料路徑，其引導資料框選擇該電性通訊路徑或該光通訊路徑。

實例實施例22：如實施例21之方法，更包含具有各自連接至該多工器之電性界面和光界面的CXL界面控制器。

實例實施例23：如實施例22之方法，更包含以電性實體層組態該電性界面，以控制該一或多個CPU與一或多個CXL裝置之間透過該電性通訊路徑的通訊。

實例實施例24：如實施例21、22、或23之方法，更包含以光收發器組態該光界面，以控制該一或多個CPU與該一或多個CXL裝置之間透過該光通訊路徑的通訊。

100A,100B:處理器/SOC 102:中央處理單元(CPU) 102a:核心 104A,104B:CXL界面控制器 106:CXL裝置 106A:記憶體裝置 106B:儲存裝置 106C:加速器裝置 106D:系統管理控制器 106E:系統啟動裝置 107:光CXL通訊路徑 108:雙CXL通訊路徑 108A:電性通訊路徑 108B:光通訊路徑 110:電性界面 112:光界面 114:電性實體層 114A,114B:電性PHY層 116,116A,116B:光收發器 118,118A,118B:多工器 120:選擇線 200:邏輯電性CXL協定堆疊 202:邏輯光CXL協定堆疊 300:上游路徑 302:下游路徑 400:計算裝置 402:主機板 404:處理器 406:通訊晶片

[圖1A]繪示根據一個實施例之具有系統單晶片(SOC)架構的處理器，該系統單晶片(SOC)架構具有低延遲光計算快速鏈路(CXL)通訊路徑。

[圖1B]繪示根據另一實施例之具有(SOC)架構的處理器，該(SOC)架構具有雙CXL通訊路徑。

[圖2]係繪示邏輯電性CXL協定堆疊及邏輯光CXL協定堆疊和其中之協定層的圖。

[圖3]係繪示CXL界面控制器與CPU之間的上游路徑和下游路徑的邏輯圖。

[圖4]根據本揭露之一實施方式繪示計算裝置。

100A:處理器/SOC

102:中央處理單元(CPU)

102a:核心

104A:CXL界面控制器

106:CXL裝置

106A:記憶體裝置

106B:儲存裝置

106C:加速器裝置

106D:系統管理控制器

106E:系統啟動裝置

107:光CXL通訊路徑

112:光界面

116:光收發器

Claims

一種具有系統單晶片(SOC)架構的處理器，其包含：一或多個中央處理單元(CPU)，其包含多個核心；光計算快速鏈路(CXL)通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑；以及 CXL界面控制器，其連接至該一或多個CPU，以透過該光CXL通訊路徑賦能該等CPU與該一或多個CXL裝置之間的通訊。
如請求項1之處理器，其中該CXL界面控制器包括用以控制該光CXL通訊路徑的光界面。
如請求項1或2之處理器，其中該光界面包含光收發器，其用以控制該CPU與該一或多個CXL裝置之間透過該光通訊路徑的通訊。
如請求項1或2之處理器，更包含電性通訊路徑，其結合具有多個層的邏輯電性協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，該邏輯電性協定堆疊用以傳輸和接收電性位元流以提供雙CXL通訊路徑。
如請求項4之處理器，其中該CXL界面控制器更包括用以控制該電性通訊路徑的電性界面。
如請求項5之處理器，其中該電性界面及電性通訊路徑包含基於乙太網路協定之乙太網路網路界面。
如請求項5之處理器，其中該CXL界面控制器透過該電性界面與該光界面多工該電性通訊路徑與該光通訊路徑之間的該雙CXL通訊路徑。
如請求項4之處理器，其中該CXL界面控制器更包括用以引導資料框至該電性通訊路徑或該光通訊路徑的多工器。
如請求項8之處理器，其中該多工器使用選擇線在該電性界面與該光界面之間進行選擇。
如請求項8的處理器，其中該CXL界面控制器基於該至少一CXL裝置與該一或多個CPU之間的該實體距離來控制該多工器的選擇。
一種處理器系統單晶片(SOC)，其包含：一或多個中央處理單元(CPU)，其包含多個核心；雙計算快速鏈路(CXL)通訊路徑，其包含：電性通訊路徑，其結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，邏輯電性CXL協定堆疊用以傳輸和接收電性位元流；以及光CXL通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑；多工器，其引導資料框至該電性通訊路徑或該光通訊路徑；以及至少CXL裝置，其連接至該雙CXL通訊路徑。
如請求項11之處理器SOC，其中該CXL界面控制器包括用以控制該電性通訊路徑的電性界面以及用以控制該光通訊路徑的光界面。
如請求項11或12之處理器SOC，其中該CXL界面控制器基於該至少一CXL裝置與該一或多個CPU之間的該實體距離來控制該多工器的選擇。
如請求項13之處理器SOC，其中如果資料流必須在該CPU與該至少一CXL裝置之間傳播的距離為大，則該CXL界面控制器使該多工器賦能該光通訊路徑。
如請求項13之處理器SOC，其中如果資料流必須在該CPU與該至少一CXL裝置之間傳播的距離相對短或需要低頻寬，則該CXL界面控制器使該多工器去能該光通訊路徑。
如請求項11或12之處理器SOC，其中該至少CXL裝置包含記憶體裝置、儲存裝置、加速器裝置、系統管理控制器、或系統啟動裝置。
如請求項11或12之處理器SOC，其中該至少CXL裝置包含在該處理器內之晶片上組件。
如請求項11或12之處理器SOC，其中該至少CXL裝置包含晶片外組件。
如請求項11或12之處理器SOC，其中該至少CXL裝置係位於該處理器SOC之處理器板的背側上。
如請求項11或12之處理器SOC，其中該至少CXL裝置係位於位在伺服器機架中的單獨I/O板上。
一種製造處理器系統單晶片(SOC)的方法，該方法包含：製造包含多個核心的一或多個中央處理單元(CPU)；製造雙計算快速鏈路(CXL)通訊路徑，其包含：電性通訊路徑，其結合具有多個層的邏輯電性CXL協定堆疊，該多個層包括協定層、交易層、鏈路層、MAC層、PHY層、以及實體通道，邏輯電性CXL協定堆疊用以傳輸和接收電性位元流；以及光CXL通訊路徑，其結合繞過該CXL協定堆疊之多個層在該鏈路層之後直接地傳輸和接收光位元流的邏輯光CXL協定堆疊路徑；將多工器連接至該CXL資料路徑，其引導資料框選擇該電性通訊路徑或該光通訊路徑。
如請求項21之方法，更包含具有各自連接至該多工器之電性界面和光界面的CXL界面控制器。
如請求項22之方法，更包含以電性實體層組態該電性界面，以控制該一或多個CPU與一或多個CXL裝置之間透過該電性通訊路徑的通訊。
如請求項21或22之方法，更包含以光收發器組態該光界面，以控制該一或多個CPU與該一或多個CXL裝置之間透過該光通訊路徑的通訊。