JP2749449B2 - 不揮発性半導体メモリセル - Google Patents

不揮発性半導体メモリセル

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Description

【発明の詳細な説明】 技術分野 この発明は電子メモリデバイスに関する。さらに詳し
くは、この発明は半導体基板上に製造された不揮発性メ
モリデバイスに関するものである。
揮発性メモリデバイスとは対照的に、不揮発性メモリ
デバイスは、電源が遮断された時でも情報内容を保持す
る。不揮発性デバイスを用いた回路の例としては、電気
的にプログラム可能なリードオンリメモリ（EPROM）、
電気的にプログラムの消去および書き込みが可能なリー
ドオンリメモリ（EEPROM）、さらに最近では、コンピュ
ータシステム内でハードディスクの代わりに使われてい
るフラッシュメモリがある。
背景技術 これまでの不揮発性メモリ回路に使われていたメモリ
セルは、チャネルと制御ゲートとの間に電気的に絶縁し
て配置したフローティングゲートを備えたタイプのもの
が一般的であった。制御ゲートに高電圧を印加すると、
制御ゲートとフローティングゲートを容量的に結合さ
せ、フローティングゲートへ電荷を引きつけたり、また
はそこから放出させる事が出来るようになる。電気的に
絶縁して隔離されたフローティングゲートにおける電荷
の蓄積、または、放出は、情報の蓄積の基本となる。こ
のようなメモリセルの例は、リーメンシュナイダー他の
発明“ゲート間の結合を改善した不揮発性メモリー”
（Non−Volatile Memory with Improved Coupling Betw
een Gates）米国特許第5,057,886号（1990年10月15日）
や、コーエンの発明“電解効果トランジスタによるフロ
ーティングゲート構造とそれの製造方法”（Floating G
ate Field Effect Transistor Structure and Method f
or Manufacturing the Same）ヨーロッパ特許第0459319
A2号（1991年11月13日）に記載されている。
前述のメモリセルは、通常、行と列からなるマトリッ
クス状に配置されている。この種のメモリセルのアドレ
ッシングは非常に複雑である。本質的にはアドレッシン
グとは全メモリセルの行あるいは列を選択する事を云
う。行と列で選択されたメモリーセルは個別にアドレス
され、プログラムの書き込み、更新あるいは読み取りが
なされる。ここでは、しばしば精巧なデコード回路が要
求され、それにはしかるべき連続したタイミングパルス
を発生させる事が出来る特別のタイミング回路が必要で
ある。
過去には、一つ以上の制御ゲートで制御するフローテ
ィングゲートを備えた不揮発性メモリセルが開発されて
いる。その例は、グターマンの発明“二重の厚さを持っ
たフローティングゲートを用いたメモリーセル装置”
（Apparatus for a Dual Thickness Floating Gate Mem
ory Cell）米国特許第5,153,691号（1992年10月６日）
や、増岡他の発明“電気的に消去及び電気的にプログラ
ム可能なリードオンリメモリ”（Electrically Erasabl
e and Electrically programmable Read−Only Memor
y）米国特許第4,910,565号（1990年５月20日）がある。
しかしながら、その各制御ゲートには、プログラムの
書き込みか、或いは消去のいずれかの役割が各々に割り
当てられており、その両方が与えられているわけではな
い。従って、メモリセルのアドレッシングは、任意にア
クセスする事が出来ず、やはり複雑である。
発明の開示 この発明によれば、複雑なアドレッシング方式に頼る
事なく、高速かつ任意なアドレッシングが可能な不揮発
性メモリ半導体セルを提供する事が出来る。同様に重要
な事は、この独持かつ独創的な設計によれば、物理的に
大きくなる事が知られている層間バイアス幅を最小にす
ることが出来る事である。その結果、さらに多数のセル
を一つの半導体の中に集積させる事ができる。
この発明では、この目的をメモリセル中の二個の制御
ゲートの間にフローティングゲートを配置することによ
って実現している。フローティングゲートは、二個の制
御ゲートを同時に活性化することによってのみ、電荷蓄
積、あるいは放出のプロセスを開始する。どちらか一つ
の制御ゲートを活性化しただけでは、フローティングゲ
ートを動作させることはできない。
二つの制御ゲートは、半導体基板の最上部に互いに垂
直に配置されている事が好ましい。この発明のメモリセ
ルは、行と列からなるマトリックス状に配置する事が出
来る。マトリックスのどこかのメモリセルへアドレスす
るためには、選択した制御ゲート対を単純に同時活性化
をする事で行える。
異なった利用に対する様々な実施例が、前述の構成に
より実現出来る。制御ゲートとフローティングゲート間
の配置を変えることにより、不揮発性メモリセルの負の
しきい値電圧でのプログラムも可能になる。これによ
り、製造上の許容誤差が緩和され、従って価格の低下に
もつながる。
図面の簡単な説明 図１はこの発明の第１の実施例を示す平面図； 図２と３は図１をそれぞれライン２−２と３−３によ
り切った時のそれぞれの横断面図； 図４は図１−３に示すメモリセルの概念図； 図５は図１−３に示すメモリセルの各種動作時の電位
値表； 図6Aは図１−３に示すメモリセルからなるメモリセル
アレイの上部平面図； 図6B−6Cは図6Aをそれぞれライン6B−6Bと6C−6Cによ
り切った時のそれぞれの横断面図； 図7A−7Hは図6A−6Cに示すメモリアレイを製造する工
程を順を追って示す工程図； 図８は図6Aに示すメモリセルアレイの概念図； 図９は図１−３に示すメモリセルの設計を多少変更し
た場合の横断面図； 図10は図９に示すメモリセルの概念図； 図11は図１−３に示すメモリセルの設計に別の変更を
加えた横断面図； 図12は図11に示すメモリセルの概念図； 図13はこの発明のメモリセルの第２の実施例を示す上
部平面図； 図14と15は図13をそれぞれライン14−14と15−15で切
断したとき時の横断面図； 図16は図13−15に示すメモリセルの概念図； 図17は図13−15に示すメモリセルの各種動作時の電位
値表； 図18は図13−15に示すメモリセルで構成されるメモリ
セルアレイの略図； 図19は図13−15に示すメモリセルの設計を多少変更し
た横断面図； 図20は図19に示すメモリセルの概念図； 図21は図13−15に示すメモリセルの設計に別の変更を
加えた横断面図； 図22は図21に示すメモリセルの概念図； 図23はこの発明の第３の実施例を示す上部平面図； 図24と25は図23のそれぞれライン24−24と25−25で切
断した時の横断面図； 図26は図23−25に示すメモリセルの概念図； 図27は図23−25に示すメモリセルの各種動作時の電位
値表； 図28は図23−25に示すメモリセルからなるメモリセル
アレイの概念図； 図29は図23−25に示すメモリセルの設計を多少変更し
た横断面図； 図30は図29に示すメモリセルの概念図； 図31はこの発明のメモリセルの第４の実施例を示す上
部平面図； 図32−34図は31をそれぞれ32−32と33−33および34−
34で切った時のそれぞれの横断面図； 図35は図31−34に示すメモリセルの概念図； 図36は図31−34に示すメモリセルの各種動作時の電位
値表； 図37は図31−34に示すメモリセルからなるメモリセル
アレイの概念図； 図38は図31−34に示すメモリセルの設計を変更した横
断面図； 図39は図38に示す別のメモリセルの設計に別の変更を
加えた横断面図； 発明の実施例 図１−４を参照するに、図１−４は、参照番号２に示
す通り、この発明の第１実施例を示すものである。図１
は不揮発性メモリセル２の上部平面図であり、一方、図
２と３は図１をそれぞれライン２−２と３−３により切
った横断面図である。この実施例において、例えばＰ型
半導体基板４の中に形成されているのが、Ｎ型ソース６
とドレイン８であり、それらの間隙でチャネル10を形成
している。半導体基板４の中に形成されたソース６、ド
レイン８、およびチャネル10により基本的な金属酸化膜
半導体（MOS）トランジスタを構成している。機能的に
は、チャネル10は、第１部分10Aと第２部分10Bに分かれ
ている。電気的に絶縁されてチャネル10の第１部分10A
の上に重なっているのが、第１制御ゲート12である。ま
た、電気的に絶縁されて第１制御ゲート12の上に配置さ
れているのが第２制御ゲート14である。第１制御線12と
第２制御線14の間に、電気的に絶縁する事により形成さ
れているのが、第１部分16Aと第２部分16Bを備えたフロ
ーティングゲート16である。第１部分16Aは、制御線12
と14の間に形成されており、第２部分16Bはチャネル10
の第２部分10Bの上に電気的に絶縁され、重なる様に形
成されている。種々の絶縁層が、異なったゲートや半導
体基板２を電気的に絶縁している。この実施例におい
て、絶縁層は熱成長させたシリコンダイオキサイド（Si
O2）である。たとえば、第１制御ゲート12とチャネル10
の第１部分10Aの間に形成されているのが絶縁層18Eであ
る。一方、フローティングゲート16の第２部分16Bとチ
ャネル10の第２部分10Bの間にあるのが絶縁層18Eであ
る。フローティングゲート16の第１部分16Aと第１制御
ゲート12の間に配置されているのが絶縁層18Bである。
絶縁層18Cを介在して、フローティングゲート16の上に
第２制御ゲート14が配置されている。この実施例におい
て注目すべきは、第１制御ゲート12と第２制御ゲート14
が、半導体基板４の上部に互いに実質的に直角に、かつ
電気的に絶縁され、細長く配置されている事である。こ
の構成は図１に明確に示されている。ここにはドレイン
８と隣り合って半導体基板２に埋め込まれた絶縁領域20
が形成されており、それはバイアス電位が加えられた金
属線の重なりが原因で起こり得る層の極性反転を防ぐ為
のものである。他に方法としては、絶縁領域20をシリコ
ンダイオキサイドなどの絶縁体によって形成できる。図
４にメモリセル２の概念図を示す。
不揮発性メモリセル２は、３つの動作が行える。すな
わち、プログラムの書き込み、プログラムの消去、及び
それらの読み出しである。この実施例において、プログ
ラム書き込みには、フローティングゲート16への電子の
捕獲プロセスが含まれる。つまり、そこに捕獲された電
子はその下にあるチャネル10の電位を静電誘導により反
転させ、MOSトランジスタ11のしきい値電圧、Vthを5V以
上に上昇させる。逆に、プログラム消去には、フローテ
ィングゲート16からの電子の放出プロセスが含まれる。
つまり、正に帯電したフローティングゲート16が、その
下にあるチャネル10の電子を対として捕獲、蓄積し、MO
Sトランジスタ11のしきい値電圧Vthを２〜3Vの間に低下
させる。読み出しは、MOSトランジスタ11のしきい値電
圧を検出するプロセスにより行われる。
プログラム書き込みとプログラム消去は、トンネル効
果により電荷をフローティングゲート16に注入もしくは
取り出す方法、すなわち、ソースサイド注入方式（SS
I）、ホットエレクトロン注入方式（HEI）、フォウラー
ノルドハイムトンネル（FNT）によっても実現可能であ
る。性能面だけに注目すれば、SSIははるかに最良な候
補と云え、消費電力も比較的少ない。フラッシュメモリ
など、動作速度を最重要視するアプリケーションにおい
て、SSIは理想的といえる。FNTの消費電力は最低である
が動作速度が比較的遅い。この実施例においては、さま
ざまな利用形態に合わせて、SSI、HEI、およびFNT効果
を利用できる。通常、プログラム消去は一つのブロック
単位で同時に行う為、消費電力の低減の目的で、FNT方
式を使用している。
図５は各種の動作時において、制御ゲート12及び14、
ソース６、ドレイン８、並びに基板４に印加されるべき
電位値表である。各方式をここで簡単に説明する。
SSI方法で行うには、まず、第１制御ゲート12と第２
制御ゲート14をそれぞれ2Vと12Vに活性化する。ドレイ
ン８は6Vに保持され、ソース６は0Vに固定されている。
ここではフローティングゲート16と制御ゲート12及び14
の間の結合効率は、それぞれで20％と50％と仮定する。
フローティングゲート16は、従って第１制御ゲート12に
より0.4Vに容量的に結合しており、また、さらには第２
制御ゲート14により容量的に6.0Vで結合している。その
事は、フローティングゲート16は、制御ゲート12と14両
方に対して、合計6.4Vで結合していることになる。これ
はチャネル10の第２部分10Bを導通させるのに充分な大
きさである。その結果、ドレイン８にある6Vの電圧は、
第２部分10Bが導電状態であるため、領域21にあるチャ
ネル10に直接印加される。しかしながら、第１制御ゲー
ト12の電圧は2Vである。この結果、チャネル10の第１部
分10Aも導通し導電状態となる。したがって、ソース６
の0Vもチャネル10の隣接領域21に直接印加される。実際
には、領域21の隣接部分は小さく、非常に急勾配な電界
領域となっている。従って、中にはそれてしまう電流も
あるが、領域21中のソース６からドレイン８に向かう方
向に流れるいくらかの電流により、電子は高エネルギー
状態になり、フローティングゲート16に跳び移る。制御
線12と14に印加していた電圧を取り除くと、フローティ
ングゲート16の中に電子が捕獲される。容量的に捕獲さ
れた電子は、チャネル10の第２部分10Bにある電子を放
出させ、それゆえ、チャネル10の第２部分10Bが極性反
転し、MOSトランジスタのしきい値電圧Vthが＋5V以上に
上昇する。これにより、メモリセル13にプログラムが書
き込まれたことになる。
HEI方式で行うには、制御ゲート12と14両方の電位を
各々12Vにする必要がある。ドレイン８は6Vに設定さ
れ、ソース６は0Vに固定されている。上記の場合に従っ
て述べれば、フローティングゲート16と制御ゲート12お
よび14の結合効率をそれぞれ20％と50％と仮定する。フ
ローティングゲート16は容量的に8.4Vの電圧で結合して
いる。その結果、チャネル10の第１部分10Aと第２部分1
0Bは完全に導通状態となり、ソース６の電位0Vがチャネ
ル10の領域25に直接印加される。その結果、急勾配な電
界領域が領域25の近傍に拡大して、ソース６からドレイ
ン８へ電子が移動できるようになる。高エネルギー電子
のいくつかは、脇へ流れフローティングゲート16へ流入
する。注意すべきは、HEI方式によるトンネル効果電子
は、SSI方式によるものより多くの電力を消費する事で
ある。
FNT効果を得るためには、両方の制御ゲートの電位を2
0Vにする。ドレイン８は電位的に浮いており、ソース６
は0Vに固定してある。フローティングゲート16と制御ゲ
ート12と14間の結合効率がそれぞれ20％と50％なので、
フローティングゲート16は容量的に14Vの電圧で結合さ
れている事になる。この電圧レベルは、電子が絶縁層18
Eを介してフローティングゲート16へ流入している間、F
NT効果を得るのに充分高い。注意すべきは、ドレイン８
は電位的に浮いているので、FNTプロセスの進行中はソ
ース６からドレイン８へ電子が移動しない事である。
メモリセル２に格納されている情報を読み出すには、
制御ゲート12と14両方の電位を5Vにする必要がある。ド
レインは2Vに設定されており、一方、ソースはグランド
電位に接続されている。フローティングゲート16および
制御ゲート12と14の結合効率はそれぞれ20％と50％であ
るから、フローティングゲート16はこれらと容量的に3.
5Vの電圧で結合されている。上に重なって配置されてい
る第１制御線12が5Vにバイアスされているため、チャネ
ル10の第１部分10Aが導通状態となる。メモリセル２がM
OSトランジスタ11であらかじめ＋3V以下のしきい値電圧
により、プログラムが消去されている場合、電流はドレ
インからソースへ流れる（電子の移動と反対方向）。こ
こで、メモリセル２から例えば論理値「０」が読み出さ
れたと表現される。しかしながら、MOSトランジスタ11
があらかじめ＋5V以上のしきい値電圧にプログラムされ
ている場合は、フローティングゲート16は容量的に3.5V
で結合しているので、チャネル10の第２部分10Bを導電
状態にするには不充分である。この時の結果は、ドレイ
ン８からソース６へ電流が流れていない。ここで、メモ
リセル２から例えば論理値「１」が読み出されたと表現
される。
ここで再度強調しなければならないのは、メモリセル
２へのプログラム書き込み、プログラム消去、読み出し
ができるのは、第１と第２制御ゲートを同時に活性化さ
せたときのみである。両方ではなく、一方だけの制御ゲ
ートのみを活性化させただけでは、メモリセル２を活性
化するには不充分である。これはマトリックスアドレッ
シングの基本であり、従来技術の方法より優れている。
説明の一貫性をはかるため、この説明の中と請求の範
囲では、「同時に」または「同時」という用語は、１つ
以上の事象がその時間領域内で重なり合って起こってい
ることを意味する。したがって、この場合、２つの制御
ゲートが同時に活性化すると記載されているときは、お
のおのの制御ゲートの活性化時期は異なっているかもし
れない。しかしながら、両方の制御ゲートが活性化して
いる時期が常に重複している期間がある。
図6Aは３行４列の部分的なマトリックスに配置されて
いるメモリセル２を示す。図6Bと図6Cは図6Aをそれぞれ
ライン6B−6Bと6C−6Cで切った横断面図である。同じ行
のメモリセル２の各第１制御ゲート12は、電気的に接続
され、Ｘ制御線22A−22Cを形成している。同様に、各メ
モリセル２の第２制御ゲート14は、電気的に互いに接続
され、Ｙ制御線24A−24Dを形成している。図に示すよう
に、プログラム書き込み、プログラム消去、読み出しを
するとき、第２行と第３列のメモリセル2Aを識別する必
要があると仮定する。これらの動作をさせるには、図５
に示す電位値表に従いＸ制御線22CとＹ制御線24Cを活性
化させなければならない。他のすべてのメモリセルは、
片方もしくは両方の制御線が非活性化状態になっている
ので、活性化できない。この構成により、マトリックス
中のどのメモリセル２も、プログラム書き込み、プログ
ラム消去、読み出しを高速かつランダムにアドレスでき
る。これは、従来技術によるメモリセルアレイと好対照
をなす。従来のメモリアレイでは、特定のセルにアクセ
スする時、すべての行または列をアクセスし、その後、
選択された行および列に存在する特定のセルを個別に活
性化している。従来技術によりこのタイプのアレイで
は、非常に複雑なアドレッシング回路とタイミング方式
を必要とする。この発明による新たなアドレッシング機
構は、多くの従来技術によるメモリセルアレイで通常用
いられているところの層間バイアスの排除も可能にす
る。バイアスはスペースを取るため、高密度集積の実現
に障害になることは周知の事実である。
図7A−7Hは、この発明のメモリセルアレイの製造工程
を示す工程図である。図7B、7D、7Fおよび7Hは、図7A、
7C、7Eおよび7Eそれぞれの断面図である。最初に、図7A
−7Bに示す如くＰ型半導体基板４を選択して、絶縁酸化
膜18を約500オングストロームの厚さに熱成長させる。
次に、ポリシリコン層が、絶縁酸化膜18の上に約4500オ
ングストロームの厚さに成膜され、さらに、ドーピング
して４Ωの抵抗値をもたせる。従来のマスキングとエッ
チング法を使用して、第１制御ゲート12を形成する。次
に、約100オングストロームの薄い絶縁酸化膜18Bを、第
１制御ゲート12の上に成長させる。ここまでの工程で形
成された構造を図7C−7Dに示す。約2500オングストロー
ムの別のポリシリコン層を半導体基板の上に再び成膜さ
せる。次に、このポリシリコン層をドーピングして７Ω
の抵抗値をもたせる。マスキングとエッチング工程を経
てフローティングゲート16を形成する。絶縁層18の内の
選択した位置をエッチングにより除去し、基板４にイオ
ン注入して、ソース６とドレイン８を形成する。この実
施例において、注入したイオンはヒ素（As）である。こ
こまでの工程で形成された構造を図7E−7Fに示す。その
後、熱成長させた絶縁層をその構造の上に形成する。さ
らに、約4500オングストロームの厚さをもつもう１つの
ポリシリンコン層を絶縁層の上に成膜させる。その後、
ポリシリコンをドーピングして、約４Ωの抵抗値をもた
せる。従来のマスキングとエッチング工程を経て、第２
制御線16を形成する。完成した構造を図7G−7Hに示す。
メモリアレイの周辺回路や相互接続の金属蒸着に関す
るさらなる工程は、この発明の範囲外であるから、ここ
では説明しない。しかしながら、上記の製造工程を異な
る順序で実行する事により、周辺回路の要件にも適合さ
せる事が出来ることに注目するべきである。
図８に図６のメモリアレイの概略図を示す。図１−３
に示す実施例に対して多少の変更を加えたメモリセル26
を図９に示す。メモリセル26においては、フローティン
グゲート28の第２部分28Bはチャネル10に対し、いくぶ
ん垂直になっている。この特徴により、セルサイズが多
少縮小される。図10に図９に示すメモリセル26の概略図
を示す。
図11は図１−３に示すところのメモリセル２に別の変
更を加えたメモリセル30を示す。メモリセル30におい
て、フローティングゲート32はソース６の上に電気的に
絶縁されて配置されている第３部分32Cを含む。フロー
ティングゲート32の第３部分32Cは、ソースに直接トン
ネル電流を流すことにより、プログラム消去プロセスを
より高速化する。この場合、プログラム消去プロセスで
は、制御ゲート12と14両方の部分を−20Vにする必要が
ある。ドレイン８は電位的に浮いているが、ソース６は
0Vに固定される。フローティングゲート32がもつ制御ゲ
ート12と14の間の結合効率をそれぞれ20％と50％と仮定
すると、フローティングゲート32は容量的に14Vで結合
される。その電圧はFNT効果を起こすのに充分な値であ
る。トンネル電流は、ソース６の電位が最も低いため、
主にフローティングゲート32Cの第３部分とソース６の
間で流れる。
前述の実施例に記載されているように、MOSトランジ
スタ11のしきい値電圧Vthは、＋5Vで論理値「１」に、
＋3Vで「０」になる。しきい値が0V以下のトランジスタ
を0V以下に設定することは、導電チャネルが導電状態に
なるため望ましくない。内在的に「導通状態」になって
しまうメモリセルに配置されているメモリセルは、アレ
イの動作に好ましくない効果を与える。メモリセル２の
トランジスタ11のしきい値電圧Vthを正のしきい値電圧
レベル以上に保つためには、厳格な製造許容誤差が課せ
られる。とくに、絶縁層18A−18Eの厚さを正確に監視し
なければならず、さらにフローティングゲートと制御ゲ
ートを作る際のマスクの位置は精密でなければならな
い。このため、本質的に製造コストが高くなる。
次の実施例の独自の設計により、各メモリセルにプロ
グラムを書き込むときのしきい値電圧を0V以下にするこ
とが可能である。その結果、実質的な製造コストの節約
が出来る。
図13−15にこの発明のさらに別の実施例を示す。この
実施例のメモリセルを参照番号34で示す。この実施例の
特徴は、チャネル部分の上に第２制御ゲートが重なって
いることにある。この特徴は下記に説明する特別な目的
を果たす。
前述の実施例のように、半導体基板36の上に形成され
ているのは、ソース38とドレイン40とこの間に配置され
たチャネル48からなる、MOSトランジスタ37である。チ
ャネル48は、第１部分48A、第２部分48B及び第３部分48
Cを含む。チャネル48の第１部分48Aの上には、第１制御
ゲート42がある。第１制御ゲート42の上に電気的に絶縁
されて形成されているのが、第２制御ゲート44である。
第１制御ゲート42と第２制御ゲート44の間にあるのがフ
ローティングゲート46である。フローティングゲート46
は、第１制御ゲート42と第２制御ゲート44の間に電気的
に絶縁配置された第１部分46A、チャネル48の第２部分4
8Bの上に電気的に絶縁して重ねられた第２部分46B、ソ
ース38の上に電気的に絶縁して配置された第３部分46C
からなる。チャネル領域を越えた部分の絶縁は、図13と
15に示す絶縁領域50によりなされる。
前述の実施例のメモリセルのように、メモリセル34
は、プログラム書き込み、プログラム消去、読み出しの
それぞれが可能である。各種動作の電位値表を図17に示
す。動作の詳細に関しては、この実施例と前述の実施例
との間に多くの類似点がある。そのため、ここには相違
点のみを明らかにする。
性能対必要電力に対応して、メモリセル34のプログラ
ム書き込みがSSI、HEI、または、FNTのいずれかの方法
により行うことができる。メモリセル34のプログラム消
去は、FNTにより行われ、電子がフローティングゲート4
6の第３部分46Cを通って、ソース38に流れる。
この実施例の主な特徴は、チャネル48の第３部分48C
の上に重なる第２制御線44の部分にある。この特徴によ
り、実施例にあるようにMOSトランジスタ37を−2Vなど
の負のしきい値電圧でプログラム消去が可能になる。多
くの従来技術のメモリセルアレイの場合では、プログラ
ム消去のしきい値電圧は正の電位に保たなければならな
い。これはしきい値電圧が0V以下になると、導電チャネ
ルを備えたトランジスタが「オン」状態になり、ソース
とドレインが電気的に接続するためである。その結果、
二つの事がおきる。第一に、メモリセルは通常マトリッ
クス状に配置され、各マトリックス行のトランジスタの
ドレインとを互いに接続して、ビットラインを形成し、
一方、トランジスタのソースはグランド電位に短絡す
る。この時、短絡したチャネルを備えた導電状態のトラ
ンジスタがどこかの行にあると、その列に誤った読み出
しを行ってしまう。加えて、その列にあるいずれかのト
ランジスタにより電気的に短絡した一つのチャネルが、
ビットラインをグランド電位に効果的にクランプして、
事実上メモリセルへの書き込みをできなくしてしまう。
このような理由により、多くの従来の技術構成において
は、あらかじめ書き込まれたプログラムを消去するしき
い値電圧を0V以上に保たなければならない。この要求基
準を満たすため、確認とリフレッシュの為に更なる追加
回路を実装する必要がある。新たに課せられた制約は、
さらに設計とコストの複雑化を招いていた。
現在参照している図16は図13−15に示すメモリセル34
の概略図である。理解を容易にするために、メモリセル
34は機能的に３つのトランジスタ34A、34B、34Cに分け
られる。その該当する部分は図14に示され中括弧で識別
している。図14と16に示すようにトランジスタ34Cは、
第２制御ゲート44のみにて制御され、一方トランジスタ
34Aは第１フローティングゲート46で制御される。トラ
ンジスタ34Bは第１制御ゲート42で制御される。この実
施例のプログラム書き込みとプログラム消去の原理は、
前述の実施例とほとんど同じなので、ここでは繰り返し
て説明しない。読み出し動作時、1V、3V、並びに0Vの電
位がドレイン40、第２制御ゲート44、第１制御ゲート42
並びにソース38にそれぞれ印加される。MOSトランジス
タ37が、6Vのしきい値電圧でプログラムされた場合、こ
の実施例では論理値「０」を構成する。第１制御ゲート
42と第２制御ゲート44に加えられている、3Vの電圧がト
ランジスタ34Aと34Bをオンにする。しかしながら、フロ
ーティングゲート46の結合電位は2.1Vのみであり、従っ
て結合効率が20％の第１制御線42の容量性結合から0.6V
が与えられ、結合効率が50％の第２制御線44の容量性結
合から1.5Vが与えられるだけである。したがって、トラ
ンジスタ34Cをオンにすることができない。その結果、
例えばディジタルビット「０」が読み出される。同様の
方法で、MOSトランジスタ37が−2Vでプログラム消去さ
れると想定する。第１制御ゲート42と第２制御ゲート44
を3Vにすることによって、トランジスタ34A、34B、およ
び34Cがすべてオンになる。その結果、例えばディジタ
ルビット「１」が読み出される。
図18は、行と列のアレイに接続した図13−15に示すメ
モリセル34の概略図である。前述の実施例のように、同
じ行の各メモリセル34の第１制御ゲート42は、電気的に
互いに接続されて、Ｙ制御線54A−54Dを形成する。同様
に各メモリセル34の第２制御ゲート44は、電気的に互い
に接続されて、Ｘ制御線52A−52Bを形成する。
メモリセル34を正のしきい値電圧に保持しなければな
らないという制約は、この実施例ではもはや要求されな
い。これはメモリセル34がアドレスされないとき、トラ
ンジスタ34Cがオフになるという、この発明による独自
の設計による。アドレスされていないメモリセルのトラ
ンジスタ34Cがオフであると、読み出し動作時、ビット
ライン電圧はプルダウンされない。更に、他のセルのプ
ログラム書き込みとプログラム消去時、ワードラインは
クランプされない。ここで再度強調すべきは、活性化し
たＸ制御線52とＹ制御線54の両方のもとにあるメモリセ
ル34だけが、プログラム書き込み、プログラム消去、読
み出しのアドレスができる事である。両方でなく、どち
らか１つの制御線を活性化しただけでは、そのもとにあ
るメモリセルのアドレスを行うことはできない。これ
は、制御線52または54のいずれか１つが活性化されてい
ないとき、フローティングゲート46の結合電位は、プロ
グラム書き込み、プログラム消去動作時のトンネル効
果、または、読み出し動作時にトランジスタ34Cをオン
させるのに不充分であるという理由による。
図19と20に、図13−15に示すメモリセルの設計を多少
変更した別のメモリセル56を示す。メモリセル56におい
て、フローティングゲート58は、第１部分58Aと第２部
分58Bからなる。プログラム書き込みとプログラム消去
時の電子のトンネル効果は、フローティングゲート58の
第２部分58Bとチャネル60との間に起こる。その他のメ
モリセル56の特性は、上記に述べたメモリセル34と実質
的に同様である。
図21と22に、第１部分64Aと第２部分64Bを備えたフロ
ーティングゲート64をもつ他のメモリセル62を示す。フ
ローティングゲート64の第２部分64Bは、ソース66に隣
接して配置されている。その他のメモリセル62の特性
は、上記のメモリセル56と実質的に同様である。
メモリセル34の製造工程は、多少の変更点を除いて、
概ね前述したものと同じである。
図23−26に本発明の第３の実施例を示す。この実施例
のメモリセルは参照番号70で示され、チャネル部分に拡
散領域があることに特徴がある。負論理を用いたこの配
置は、メモリセル70に対し、上述したような利点であ
る、負のしきい値電圧におけるプログラムが可能となっ
ている。メモリセル70は、高集積を必要とする応用例に
も理想的である。とくに、図28に示すように、隣接セル
のソースに直列に接続したメモリセルのドレインを備え
たアレイのような場合である。アレイの動作機構は以下
に述べる。
現在参照している図23−26において、上記の実施例の
ように、例えばＰ型半導体基板72の上に形成されている
のが、Ｎ型ソース76とドレイン78である。ソース76とド
レイン78の間にあるのが、Ｎ型の電位的に浮いている拡
散領域74である。チャネル80もまたドレイン78と拡散領
域74の間に形成される。ソース76、ドレイン78、チャネ
ル80は半導体基板72に形成されており、これらはMOSト
ランジスタ82を構成している。電気的に絶縁されて重な
っているＮ型拡散領域74が、第１制御ゲート86である。
そこには、又、第２制御ゲート88が第１制御ゲート86の
上に電気的に絶縁形成されている。第１制御ゲート86と
第２制御ゲート88の間に電気的に絶縁配置されているの
がフローティングゲート90である。フローティングゲー
ト90は、機能的に第１部分90Aと第２部分90Bに分けられ
る。フローティングゲートの第１部分90Aは、制御線86
と88の間に形成され、一方フローティングゲート90の第
２部分90Bが電気的に絶縁されてチャネル80の上に重な
っている。各種絶縁層によって、各種ゲートと半導体基
板を電気的に絶縁している。
メモリセル70の３つの動作は図27に示すところに要約
してある。この実施例と前の実施例の間にはいくつかの
類似点がある。説明を簡略化するため、相違点のみを説
明する。
この実施例において、MOSトランジスタ82のしきい値
電圧Vthを2Vにプログラムしたとき、メモリセル70は論
理値「１」にプログラムされたとする。逆に、MOSトラ
ンジスタ82のしきい値電圧Vthを−2Vにプログラムした
とき、メモリセル70は論理値「０」にプログラムされた
とする。読み出し動作時、0V、3V、5Vと、0Vの電圧値が
第１制御ゲート86、第２制御ゲート88、ドレイン78とソ
ース76にそれぞれ印加される。同時に、5V、0V、5Vと0V
の電圧値が他のアドレスされていない第１制御ゲート、
第２制御ゲート、ドレインとソースにそれぞれ印加され
る。フローティングゲート90と各々の制御ゲート86と88
の間の結合効率はそれぞれ約20％と50％であるから、選
択したメモリセル70のフローティングゲート90は容量的
に約1.5Vの電圧で結合されている。したがって、MOSト
ランジスタ82が以前に＋2Vのしきい値電圧でプログラム
されている場合、フローティングゲート90に結合した1.
5Vは、チャネル80をオンにするには不充分である。よっ
て、電流は流れることができず、例えば論理値「１」が
読み出される。逆に、MOSトランジスタ82がすでに−2V
のしきい値電圧でプログラムされている場合、フローテ
ィングゲート90の1.5Vは、チャネル80をオンするにのに
充分である。よって、ドレイン78からソース76へ電流が
流れ、例えば論理値「０」が読み出される。
図28に行と列からなるマトリックス状に配置された、
メモリセル70のメモリアレイを示す。図に示すように、
隣接した各セルのソース38とドレイン40は互いに接続さ
れている。列の各メモリセル70の第１制御ゲート86は、
電気的に互いに接続されて、Ｘ制御線71A−71Dを形成し
ている。行の各メモリセル70の第１制御ゲート88は、電
気的に互いに接続されて、Ｙ制御線73A−73Dを形成して
いる。アレイの各メモリセルは、選択したＹ制御線とＸ
制御線の同時活性化によりアドレスできる。
図29−30は、図23−25に示すメモリセル70をもとに設
計変更を加えたものを示す。メモリセル92は、第１部分
94A、第２部分94B、第３部分94Cを備えたフローティン
グゲート94から構成される。Ｎ型拡散領域96は、読み出
し動作時に、ソース98とドレイン100の間の電気的ブリ
ッジとしての役割を果たす。
図31−34はこの発明の第４の実施例を示す。この実施
例のメモリセルは、参照番号102で示されており、２つ
の制御ゲートにまたがっている点に特徴がある。前の実
施例にあるように、メモリセル102を負のしきい値電圧
でプログラムすることができ、高集積アレイが要求され
るアプリケーションにも理想的である。
この実施例の図31−36を参照して、Ｐ型半導体基板11
0中に形成されているのが、Ｎ型のソース106とドレイン
108である。ソース106とドレイン108の間にチャネル104
が形成されている（図35）。ソース106、ドレイン108、
チャネル104でMOSトランジスタ112を構成している。フ
ローティングゲート120が電気的に絶縁されてチャネル1
04の上に配置されている。フローティングゲート120
は、第１部分120A、第２部分120B及び第３部分120Cから
なる。フローティングゲート120の第２部分120Bと第３
部分120Cは、図32に示すように、第１制御ゲート114と
第２制御ゲート116の上にそれぞれまたがっている。第
１制御ゲート114と第２制御ゲート116は、電気的に互い
に短絡されている。フローティングゲート120の上にあ
るのが第２制御ゲート118である。セル間絶縁は、Ｐ型
絶縁領域115により達成している。
メモリセル102の３つの動作を図36の表に要約する。
前の場合のように、この実施例と前の実施例との間には
いくつかの類似点がある。説明を簡潔かつ明瞭にするた
め、相違点のみに焦点をあてる。
この実施例において、従来の負論理を用いる。MOSト
ランジスタ112のしきい値電圧Vthを2Vにプログラムした
とき、メモリセル102は、論理値「１」にプログラムさ
れたとする。逆に、MOSトランジスタのしきい値電圧Vth
を−2Vにプログラムしたとき、メモリセル102は、論理
値「０」にプログラムされたとする。読み出し動作時、
0V,0V、5Vと0Vの電圧値が第１制御ゲート114（同時にそ
れは第３制御ゲート116に電気的に接続されている）、
第２制御ゲート118、ドレイン108とソース106にそれぞ
れ印加される。同時に、0V、5V、5Vと0Vの電圧値が、他
のアドレスされていない第１制御ゲート（同時にそれは
第３制御ゲート116に電気的に短絡されている）、第２
制御ゲート、ドレインとソースにそれぞれ印加される。
第１制御ゲート114と第２制御ゲート118を0Vにすると、
選択したメモリセル102のフローティングゲート102が、
0Vに容量的に結合される。したがって、MOSトラジスタ1
12がすでに2Vのしきい値にプログラムされている場合、
フローティングゲート120の電位0Vは、チャネル104をオ
ンにするのに不充分である。このため、電流は流れるこ
とができず、例えば論理値「１」が読み出される。逆
に、MOSトランジスタ112がすでに−2Vのしきい値電圧で
プログラムされている場合、フローティングゲート120
の0Vはチャネル104をオンにするのに充分である。ドレ
イン114からソース106へ電流が流れ、例えば論理値
「０」が読み出される。
図37に行と列からなるマトリックス状に配置された、
メモリセル102のメモリアレイを示す。Ｘ制御線81A−81
Dは、互いに接続された行の各メモリセルの第２制御ゲ
ート118からなる。同様に、Ｙ制御線83A−83Dは、互い
に接続された各メモリセルの第１制御ゲート114と第２
制御ゲート116からなる。アレイの各メモリセルは、選
択したＸ制御線とＹ制御線を同時に活性化することによ
りアドレスできる。
図31−34に示したメモリセル102をもとに、設計変更
を加えたものを図38に示す。メモリセル126の電界形成
酸化膜領域128が、セル間の絶縁としてメモリセル102の
Ｐ型絶縁領域115に置き換っているのと、第１制御線114
と第２制御線116が電界形成酸化膜領域128の上に重なっ
ているのが、主な相違である。構成の残りの部分とメモ
リセル126の動作モードは、メモリセル102と実質的に同
じである。
図38に示すメモリセル126をもとに設計変更を加えた
ものを図39に示す。参照番号130で示したメモリセル
は、一つの制御ゲート116のみにまたがるフローティン
グゲート120で構成される。図38に示すメモリセルのよ
うに、電界形成酸化膜領域128は、セル間の絶縁として
用いられている。メモリセル130の動作は、メモリセル1
02と126と実質的に同じなので、ここでは繰り返し述べ
ない。
メモリセル70と102の製造工程は、小さな変更のみを
除いて前の実施例と実質的に同じである。例えば、メモ
リセル70の製造工程において、第１制御線86の形成の前
に拡散領域74を注入しなければならない。メモリセル10
2の製造において、第１制御線116と第２制御線114を同
時に形成できるようにフォトリソグラフ・マスクをいく
ぶん変更する必要がある。ささいな技術の変更は、従来
の技術において周知なので説明は省略する。
この発明は、好ましい実施例を参照しながら図面及び
説明しているもので、この技術に習熟している者は、形
態と細部の他の変更が、請求の範囲に記載されている発
明の範囲と精神から逸脱する事なく、なされているる事
を理解出来るであろう。
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０２４，２５８ (32)優先日 1993年３月１日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０６２，２３７ (32)優先日 1993年５月17日 (33)優先権主張国 米国（ＵＳ）

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ソース、ソースから間隔を開けて配置した
    ドレイン、前記ドレインとソースの間に配置したチャネ
    ルを備えた、半導体基板に形成された不揮発性半導体メ
    モリセルであって、 チャネルの第１部分の上に電気的に絶縁配置された、第
    １制御ゲートと、 前記第１制御ゲートの上に電気的に絶縁配置された、第
    ２制御ゲートと、 前記第１制御ゲートと第２制御ゲートの間に電気的に絶
    縁配置された第１部分、および、チャネルの第２部分に
    電気的に絶縁配置された第２部分を備えたフローティン
    グゲートとを備え、 前記第１制御ゲートと第２制御ゲートが、実質的に同時
    に活性化して第１セットの電位値になったとき、基板か
    ら電荷が前記フローティングゲートに容量結合的に誘導
    され、前記フォローティングゲートを前記制御ゲートの
    非活性化後、チャネルの導電率が容量結合的に変化する
    こを許容すると、前記第１制御ゲートと第２制御ゲート
    が、実質的に同時に活性化して第２セットの電位値にな
    ったとき、基板から電荷が前記フローティングゲートに
    容量結合的に誘導され、前記フローティングゲートを前
    記制御ゲートの非活性化後、チャネルの導電率を容量結
    合的に変化することを許容する不揮発性半導体メモリセ
    ルにおいて、 前記フローティングゲートが、少なくともソースの一部
    に電気的に絶縁されて重なっている、第３部分をさらに
    備えるとともに、 前記第２制御ゲートが、チャネルの第３部分の上に電気
    的に絶縁配置されている、第２部分をさらに備えること を特徴とする不揮発性半導体メモリセル。
  2. 【請求項２】前記第２制御ゲートが、チャネルの第３部
    分の上に電気的に絶縁配置されている、第２部分をさら
    に備えることを特徴とする請求項１記載の不揮発性半導
    体メモリセル。
  3. 【請求項３】前記第１制御ゲートが、チャネルのドーピ
    ングした半導体領域の上に電気的に絶縁されて形成され
    ていることを特徴とする請求項１記載の不揮発性半導体
    メモリセル。
  4. 【請求項４】前記第１制御ゲートが、チャネルに隣接す
    る半導体基板の絶縁領域の上に配置されていることを特
    徴とする請求項１記載の不揮発性半導体メモリセル。
  5. 【請求項５】前記フローティングゲートが、チャネルの
    第３部分に電気的に絶縁配置されている第３部分をさら
    に備えることを特徴とする請求項３記載の不揮発性半導
    体メモリセル。
  6. 【請求項６】前記第１制御ゲートと第２制御ゲートが活
    性化して前記第１セットの電位値になったとき、電荷が
    ソース側の注入効果により基板から前記フローティング
    ゲートに容量結合的に誘導されることと、前記第１制御
    ゲートと第２制御ゲートが活性化して前記第２セットの
    電位値になったとき、電荷がフォウラーノルドハイムト
    ンネル効果により前記フロティングゲートから基板へ容
    量結合的に誘導されることを特徴とする請求項１乃至５
    のいずれか１項記載の不揮発性半導体メモリセル。
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