JP2023089475A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023089475A
JP2023089475A JP2021203984A JP2021203984A JP2023089475A JP 2023089475 A JP2023089475 A JP 2023089475A JP 2021203984 A JP2021203984 A JP 2021203984A JP 2021203984 A JP2021203984 A JP 2021203984A JP 2023089475 A JP2023089475 A JP 2023089475A
Authority
JP
Japan
Prior art keywords
gate
semiconductor device
drain region
region
assist element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021203984A
Other languages
English (en)
Inventor
博茂 平野
Hiroshige Hirano
寛明 栗山
Hiroaki Kuriyama
淳史 野間
Junji Noma
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tower Semiconductor Ltd
Tower Partners Semiconductor Co Ltd
Original Assignee
Tower Semiconductor Ltd
Tower Partners Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tower Semiconductor Ltd, Tower Partners Semiconductor Co Ltd filed Critical Tower Semiconductor Ltd
Priority to JP2021203984A priority Critical patent/JP2023089475A/ja
Priority to US17/827,589 priority patent/US20230200062A1/en
Publication of JP2023089475A publication Critical patent/JP2023089475A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

Figure 2023089475000001
【課題】半導体装置において動作効率の向上及びメモリセルの面積縮小の少なくとも一方を実現する。
【解決手段】
基板上に、メモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリセル４２を備える。メモリ素子５０は、ソース領域５３及びドレイン領域５４、この間に直列に配置された選択ゲート５１及びフローティングゲート５２を含む。第１のアシスト素子１０は第１の不純物領域１３及び第１のゲート部１１を含む。第２のアシスト素子２０は第２の不純物領域２３及び第２のゲート部２１を含む。第１のゲート部１１及び第２のゲート部２１はフローティングゲート５２と接続される。第２の不純物領域２３は、ドレイン領域５４に接続された信号線又は選択ゲート５１に接続された信号線に接続される。
【選択図】図２

Description

本開示は、半導体装置に関する。
半導体メモリ装置は、様々な電子装置に使用される。例えば、不揮発性メモリ（non-volatile memory：ＮＶＭ）は、携帯機器等に広く使用される。
一般に、ＮＶＭは、再書き込み可能な（multi-time programmable：ＭＴＰ）メモリと、１回だけ書き込み可能な（one-time programmable：ＯＴＰ）メモリとに分類される。ＭＴＰメモリは、複数回の読み出しが可能であると共に、複数回の書き込みが可能である。ＯＴＰでは消去動作は不要であるが、ＭＴＰでは消去動作が必要である。
ＮＶＭの一種として、追加の製造工程を削減できる単一ポリＮＶＭが提案されている。単一ポリＮＶＭでは、ポリシリコンの単一の層を有する電荷蓄積フローティングゲートが形成される。単一ポリＮＶＭは、通常のＣＭＯＳプロセスと互換性があるので、マイクロコントローラ等への組み込みメモリ（embedded memory）として応用される。
国際公開２０１９／１２４３５６
ＭＶＭでは、消去動作を含む書き換えを効率良く行う要求がある。例えば、消去動作、書込動作の低電圧化、短時間化等である。また、メモリセルの面積を縮小する要求がある。
以上から、本開示の目的は、半導体装置において動作効率の向上及びメモリセルの面積縮小の少なくとも一方を実現することである。
本開示の半導体装置は、半導体基板上に、メモリ素子、第１のアシスト素子及び第２のアシスト素子を含むメモリセルを備える。メモリ素子は、ソース領域及びドレイン領域と、ソース領域及びドレイン領域の間に直列に配置された選択ゲート及びフローティングゲートとを含む。第１のアシスト素子は、半導体基板に形成された第１の不純物領域及び第１のゲート部を含み、第１のゲート部は、前記フローティングゲートと電気的に接続されている。第２のアシスト素子は、半導体基板に形成された第２の不純物領域及び第２のゲート部を含み、第２のゲート部は、フローティングゲートと電気的に接続されている。第２の不純物領域は、ドレイン領域に接続された信号又は選択ゲートに接続された信号線に接続されている。
本開示の半導体装置では、第２のアシスト素子を用いて書き込み動作時にフローティングゲートの電位を持ち上げることができるので、消去動作及び書き込み動作を効率良く行うことができる。
図１は、本開示の半導体装置の基本となる回路構成を示す図である。 図２は、第１の実施形態の半導体装置の回路構成を示す図である。 図３Ａは、図２の半導体装置のレイアウトを示す図である。 図３Ｂは、図３ＡのB-B'線による断面を模式的に示す図である。 図４は、第１の実施形態の半導体装置の動作信号タイミング図である。 図５は、第１の実施形態の変形例１の半導体装置の動作信号タイミング図である。 図６は、第１の実施形態の変形例２の半導体装置のレイアウトを示す図である。 図７は、第１の実施形態の変形例３の半導体装置のレイアウトを示す図である。 図８は、第１の実施形態の変形例４の半導体装置のレイアウトを示す図である。 図９は、第１の実施形態の変形例５の半導体装置のレイアウトを示す図である。 図１０は、第１の実施形態の変形例６の半導体装置のレイアウトを示す図である。 図１１は、第１の実施形態の変形例７の半導体装置のレイアウトを示す図である。 図１２は、第１の実施形態の変形例８の半導体装置のレイアウトを示す図である。 図１３は、第２の実施形態の半導体装置の回路構成を示す図である。 図１４は、図１３の半導体装置のレイアウトを示す図である。 図１５は、第３の実施形態の半導体装置の回路構成を示す図である。 図１６は、図１５の半導体装置のレイアウトを示す図である。 図１７は、第３の実施形態の変形例１の半導体装置のレイアウトを示す図である。 図１８は、第３の実施形態の変形例２の半導体装置のレイアウトを示す図である。
以下に、本開示の実施形態について、図面を参照して説明する。本開示の技術内容は、これら実施形態に限定されるものではなく、また、効果を奏する範囲を逸脱しない範囲であれば適宜変更可能である。
（第１の実施形態）
図１は、本開示の半導体装置の基本となる回路構成を示す図である。図２は、図１の回路構成に対し、第１の本実施形態の半導体装置の回路構成を具体的に示す図である。図３Ａは、本開示の半導体装置のレイアウトを例示する平面図である。
まず、基本となる回路構成を説明する。図１には、メモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリセルの回路を示している。
メモリ素子５０は、半導体基板上にそれぞれ不純物領域として形成されたソース領域５３及びドレイン領域５４と、これらの間に直列に配置された選択ゲート５１及びフローティンゲート５２を含む。第１のアシスト素子１０は、半導体基板上に形成れた第１の不純物領域１３と、第１のゲート部１１とを含む。第１のゲート部１１は、フローティンゲート５２と電気的に接続されている。第２のアシスト素子２０は、半導体基板上に形成された第２の不純物領域２３と、第２のゲート部２１とを含む。第２のゲート部２１は、フローティンゲート５２と電気的に接続されている。
また、本実施形態ではゲートを含むトランジスタがＮチャネル型トランジスタである場合を示している。この場合、ソース領域５３は電源線Vssに接続され、ドレイン領域５４はビット線に接続され、選択ゲート５１はワード線に接続されている。
次に、図２に、第２のアシスト素子２０における第２の不純物領域２３と、メモリ素子５０のドレイン領域５４とは電気的に接続されていることを示す。図２は、図１の回路構成に加えて、上記の電気的接続４１を示している。ドレイン領域５４はビット線に接続されているので、第２の不純物領域２３もビット線に接続されていることになる。
この構成により、本実施形態の半導体装置では、第２の不純物領域２３は、ドレイン領域５４を制御する信号によって制御される。
図３Ａに、図２の回路構成に対応する半導体装置のレイアウトの具体例を示す。上記の通り、ソース領域５３とドレイン領域５４との間に選択ゲート５１とフローティンゲート５２とが直列に配置されている。第１のゲート部１１及び第１の不純物領域１３を含む第１のアシスト素子１０が形成されると共に、第２のゲート部２１及び第２の不純物領域２３を含む第２のアシスト素子２０が形成されている。
尚、図３Ａにおいて、間隔の狭い斜線により示した部分が各種ゲート（選択ゲート５１、フローティンゲート５２、第１のゲート部１１、第２のゲート部２１を含む）であり、いずれも半導体基板上にゲート絶縁膜（図示は省略）を介して形成されている。
また、間隔の広い斜線により示した部分は、半導体基板の活性層であり、ここに不純物を導入してソース領域５３、ドレイン領域５４、第１の不純物領域１３、第２の不純物領域２３が設けられている。活性層は、半導体基板に絶縁膜が埋め込まれた分離領域により区分されている。
また、図３Ｂは、図３ＡにおけるB-B'線による断面を模式的に示す。これは、メモリ素子５０に対応する箇所である。半導体基板の活性層４６上に、ゲート絶縁膜４５を介して選択ゲート５１及びフローティンゲート５２が形成されている。活性層４６における選択ゲート５１の側方であって、フローティンゲート５２と反対側に、不純物が導入されたソース領域５３が形成されている。また、活性層４６におけるフローティンゲート５２の側方であって、選択ゲート５１と反対側に、不純物が導入されたドレイン領域５４が形成されている。活性層４６における選択ゲート５１とフローティンゲート５２とに挟まれた部分には、不純物が導入された接続領域が形成されている。
尚、図示は省略するが、第１のゲート部１１及び第２のゲート部２１付近の断面についても、同様に活性層層上にゲート絶縁膜を介して各ゲートが設けられ、その側方の部分の活性層に不純物領域が設けられた構成である。
第１のアシスト素子１０は、ドレイン領域５４とは別に設けられた第１の不純物領域１３を利用して構成されている。
第２のアシスト素子２０は、ドレイン領域５４内に構成されている。このために、ドレイン領域５４と、第２の不純物領域２３とは、基板に形成された同じ不純物領域を用いて構成されている。従って、第２の不純物領域２３は、ドレイン領域５４を制御する信号によって同様に制御される。
また、第２のアシスト素子２０の第２のゲート部２１は、ドレイン領域５４の範囲内においてフローティンゲート５２と接続されている。
尚、本実施形態では、ソース領域５３は２つのメモリセルによって共通化されている。図３Ａの例示では、メモリセル４２と、その左隣（図３Ａにおいて。以下の位置関係も同様）のメモリセルとによってソース領域５３が共通化されている。同様に、ドレイン領域５４は、メモリセル４２とその右隣のメモリセルとによって共通化されている。また、第１のアシスト素子１０については、隣接する４つのメモリセルによって共通化されている。図３Ａでは、メモリセル４２と、その右側、上側及び右上側のメモリセルに共通化されている。但し、これらは例示であって、他の構成であっても良い。
次に、図４は、本実施形態の半導体装置の動作信号タイミング図であり、消去動作、書込動作及び読出動作の３つを示している。
まず、消去動作の際には、選択ゲート５１及びドレイン領域５４は接地電圧とし、第１の不純物領域１３には高電圧を印加する。これにより、フローティンゲート５２に存在する電荷が、その下方のゲート絶縁膜を通過して半導体基板に抜き取られる。これにより、フローティンゲート５２におけるしきい値が低い状態となる。
次に、書込動作の際には、選択ゲート５１をオンとし、ドレイン領域５４にも高電圧を印加して、ドレイン領域５４からソース領域５３に電流を流す。この際にホットキャリアが発生し、その電荷がゲート絶縁膜を通過してフローティンゲート５２に入る。これにより、フローティンゲート５２におけるしきい値が高い状態となる。ドレイン領域５４に高電圧を印加する際には、ドレイン領域５４とゲート５２との間に生じるゲート側面のフリンジ容量を含む容量によって、ゲート５２の電位が持ちあげられる。更にこの際、第１の不純物領域１３にも電圧を印加することにより、フローティンゲート５２における電位の持ち上げをアシストできる。つまり、より電流を流しやすくして、ホットキャリアを発生しやすくすることができる。また、不純物領域２３にも高電圧が印加されるので、フローティングゲート５２の電位はフリンジ容量を含む容量によって更に持ち上げられる。これによっても、より電流を流しやすく、ホットキャリアを発生しやすい状態にできる。
尚、図４の例において、選択ゲート５１、ドレイン領域５４及び第１の不純物領域１３に対して印加する電圧は、いずれも１０Ｖである。
次に、読出動作の際には、選択ゲート５１に５Ｖを印加し、ドレイン領域５４に１Ｖを印加して、流れる電流によって０又は１のデータを認識する。ここで、選択ゲート５１には、通常の動作電源電圧の一例が５Ｖであることから、その５Ｖを印加する。ドレイン領域５４に１Ｖを印加するのは、比較的低い電圧の一例である。仮に、より高い電圧を印加すると、大きな電流が流れ、ホトットキャリアが発生して書込状体と同様になる。これを避けるために電圧は低い値とすることが望ましく、例えば上記のように１Ｖとする。
本実施形態では、ドレイン領域５４を制御する信号によって、第２の不純物領域２３も同時に制御する。このことから、書込動作の際にドレイン領域５４に１０Ｖの高電圧を印加すると、第２の不純物領域２３にも１０Ｖが印加される。これがアシストとなって、フローティンゲート５２の電位をより高くすることができる。この結果、ドレイン領域５４からソース領域５３に流れる電流をより大きくすることができ、ホットキャリアが発生しやすくなる。従って、書込動作を効率的に且つ短時間に行うことが可能となる。
また、第２のアシスト素子２０をドレイン領域５４内に配置することにより、第２のアシスト素子２０を設けることによるレイアウト面積の増大を抑制できる。
以上のように、本実施形態の半導体装置では、第１のアシスト素子１０及び第２のアシスト素子２０を共に利用して、書込動作の際に効率良くホットキャリアを発生させる。
書込動作では、このような高エネルギーの電荷を効率良くフローティンゲート５２に到達させることが重要である。仮に、ホットキャリア発生時のエネルギーが弱く不十分であった場合、電荷がフローティンゲート５２に到達できずにゲート絶縁膜中にトラップされやすくなる。このようなゲート絶縁膜の電荷は消去動作でも消去しにくい。また、高温等によってゲート絶縁膜から電荷が抜けるような状況において、データ保存（リテンション）特性を劣化させる等の影響もある。従って、書込動作の際に効率良くホットキャリアを発生させることが重要であり、本実施形態の半導体装置はそれを実現する。
尚、第２のゲート部２１は、フローティンゲート５２のゲート長方向に延びる部分と、それに直交して延びる部分とを含むＴ字状の形状を有する。これにより、第２のゲート部２１において側面部が大きくなるのでフリンジ容量が大きくなり、アシストの効果を高めることができる。但し、このことは必須ではない。
（第１の実施形態の変形例１）
次に、第１の実施形態の変形例１を説明する。これは、回路構成及びレイアウトは図２及び図３Ａに示した第１の実施形態と同様であるが、動作について差異がある例である。
図５に、動作信号タイミング図を示す。消去動作、書込動作及び読出動作のうち、書込動作について第１の実施形態（図４）とは異なる。具体的には、書込動作の際に、第１の不純物領域１３に印加する電圧を５Ｖとしている。
ホットキャリアは、一般に基板電流が最大となる箇所で発生しやすい。基板電流は、ドレイン電圧に対してゲート電圧が１／２程度の時に大きくなり、結果としてホットキャリアが発生しやすくする。そこで、第１の不純物領域１３からフローティンゲート５２の電位に対するアシストには、望ましい電圧がある。これは、フローティンゲート５２及び第１のゲート部１１のゲート容量比等に依存するが、発明者らは実験的に望ましい電圧を発見した。当該発見によると、第１の不純物領域１３の電圧をドレイン領域５４の電圧よりも低くするのが望ましく、ドレイン領域５４の電圧を基準として、その１／２の±２０％程度（従って、ドレイン領域５４の電圧の４０～６０％）の範囲とすると、ホットキャリアの発生が効率的になる。図５の例では、ドレイン領域５４の電圧１０Ｖに対して第１の不純物領域１３の電圧を５Ｖとしている。
このようにすると、効率良く高エネルギーのホットキャリアが得られるので、書込動作時のゲート絶縁膜に対する電荷のトラップを大幅に抑制できる。この結果、消去時間の劣化も大幅に抑制される。また、書込動作時の第１の不純物領域１３に対する電圧を（第１の実施形態の例よりも）下げることにより、書込動作時のディスターブを抑制する効果も実現する。仮に、書込動作の際、ドレイン領域５４に電圧が印加させるよりも前に第１の不純物領域１３に高電圧が印加されると、消去状態となってしまう。この結果、書込されたセルが消去方向にディスターブされる可能性がある。しかし、本変形例のように第１の不純物領域１３に印加する電圧がドレイン領域５４等に印加する電圧１０Ｖと比べて５Ｖと低い場合、消去がおこる可能性はほとんど無くなる。
このように、書込動作の際、第１の不純物領域１３に印加する電圧を相対的に低くすることにより、書込動作の効率を向上すると共に、書込動作時のディスターブを抑制し、消去時間の劣化も抑制できる。
（第１の実施形態の変形例２）
次に、第１の実施形態の変形例２を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。
図６に、本変形例の半導体装置のレイアウトを示す。図６においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
本変形例においても、第２のアシスト素子２０は、メモリ素子５０のドレイン領域５４内に構成されている。また、第２のアシスト素子２０の第２のゲート部２１は、ドレイン領域５４の範囲内においてフローティンゲート５２と接続されている。但し、このフローティンゲート５２と第２のゲート部２１との接続は、フローティンゲート５２のゲート幅方向（図６では上下方向）の両端付近において行われている。
このようなレイアウトとすると、フローティンゲート５２を含むトランジスタの電流が流れる領域を第２のアシスト素子２０が妨げることが無い。従って、メモリ素子５０に電流を流しやすくし、ひいては書込効率を向上させることができる。また、図３Ａのレイアウトと比較して、第２のアシスト素子２０の領域が大きく、よりアシストの効果を高めている。
また、本変形例では、第１のアシスト素子１０について、同じ選択ゲート５１により選択されるメモリセルによってのみ共通化されるレイアウトとしている。図６では、破線で示すメモリセル４２と、その上隣のメモリセルとによって第１のアシスト素子１０が共通化されている。この構成によると、同じ選択ゲート５１によっては選択されないメモリセルに対するディスターブを起こさない利点がある。
（第１の実施形態の変形例３）
次に、第１の実施形態の変形例３を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。
図７に、本変形例の半導体装置のレイアウトを示す。図７においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
図３Ａのレイアウトでは、第２のアシスト素子２０の第２のゲート部２１は、ドレイン領域５４内においてフローティンゲート５２と接続されている。これに対し、図７に示す本変形例のレイアウトでは、第２のゲート部２１はドレイン領域５４の外においてフローティンゲート５２と接続されている。より詳しくは、第２のゲート部２１の下方には不純物が導入されていない領域があるので、フローティンゲート５２と第２のゲート部２１との間の部分はメモリ素子５０のドレイン領域５４であり、且つ、第２のアシスト素子２０の第２の不純物領域２３の一部である。第２のゲート部２１に対してドレイン領域５４と反対側には、第２の不純物領域２３の他の部分が配置されている。
このようなレイアウトによると、フローティンゲート５２を含むトランジスタの電流が流れる領域を第２のアシスト素子２０が妨げることが無い。従って、書込動作の際にドレイン領域５４に印加する電圧によって、カップリング容量の効果によりフローティンゲート５２の電位を上昇させることができる。これにより、書込効率を向上し、短時間での書込を可能とすることができる。
また、図７の例において、第２のゲート部２１はフローティンゲート５２のゲート幅方向に延びる部分に加えて、フローティンゲート５２の側に延びる突起部分２１ａを備えている。これにより、ゲートの側面部を大きくして、カップリング容量を大きくしている。突起部分２１ａは、図７の場合の１つには限らず、複数も受けても良い。また、第２のゲート部２１に対してフローティンゲート５２とは反対側に設けても良い。
第２のゲート部２１におけるカップリング容量を大きくすると、消去動作及び書込動作のアシストのために第１のアシスト素子１０の第１の不純物領域１３に電圧を印加したとき、フローティンゲート５２の電位の上昇を抑制する効果も得られる。これにより、消去動作の際に第１の不純物領域１３に印加する電圧がより効率良く機能する。結果として、消去時間を短くしたり、印加する消去電圧を低くしたりすることができる。
（第１の実施形態の変形例４）
次に、第１の実施形態の変形例４を説明する。特に、変形例３との差異を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。
図８に、本変形例の半導体装置のレイアウトを示す。図８においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
図７に示す変形例３のレイアウトでは、第１のアシスト素子１０における第１のゲート部１１は１つである（図７において、同じ第１の不純物領域１３に上下から第１のゲート部１１が延びている。しかし、これはメモリセル４２とその上隣のメモリセルとで第１の不純物領域１３を共通化しているからであり、メモリセル４２の第１のアシスト素子１０については第１のゲート部１１は１つである）。
これに対し、図８に示す本変形例のレイアウトでは、２つの独立した突き出し部分として第１のゲート部１１が第１の不純物領域１３に延びている。これにより、ゲートの側面部を効率的に大きくすることができ、フリンジ容量を大きくすることができる。その結果、カップリング容量が大きくなり、消去動作の際にフローティンゲート５２の電荷の引き抜きの効率を向上できる。また、書込動作の際にフローティンゲート５２の電位を上昇させるアシストを行う際にも、フローティンゲート５２の電位をより上昇させやすくなっている。
尚、本変形例では２つの突き出し部分としているが、３つ以上としても良い。また、複数の突き出し部分について、それぞれの形状が異なるようにしても良い。形状とは、例えば幅及び長さであり、望ましい用量に加え、製造時の加工精度等を考慮して設定することができる。また、複数の突き出し部分の間には、ゲート側面部に電界が掛かる程度には間隔を置く必要がある。
尚、図８では、第２のアシスト素子２０における第２のゲート部２１の突起部分２１ａについて、フローティンゲート５２側及びその反対側の両方に設けた例を示している。この効果は、変形例３において説明した通りである。
（第１の実施形態の変形例５）
次に、第１の実施形態の変形例５を説明する。特に、変形例４との差異を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。
図９に、本変形例の半導体装置のレイアウトを示す。図９においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
図９のレイアウトにおいて、メモリ素子５０のフローティンゲート５２は、２つのゲートからなる。各ゲートのゲート長（図９において横方向の寸法）は図８の場合よりも短いので、よりホットキャリアを発生させやすい。この結果、書込時間を短くすることができる。尚、単にゲート長を短くすると、フローティンゲート５２を含むトランジスタのオフ時におけるリーク電流が増加するおそれがある。しかし、図９のレイアウトでは、複数のゲートからなるフローティンゲート５２とすることで、リーク電流の増加を抑制している。
また、図９には同じゲート長の２つのゲートからなる構成を例示するが、３つ以上のゲートを設けて良いし、各ゲートの形状を異なるようにしても良い。例えば、活性領域と分離領域との境界部分にゲートが重なっていると、その部分ではリークが発生しやすくなる傾向がある。そのような部分のゲートを太くすることにより、リークを抑制できる。
（第１の実施形態の変形例６）
次に、第１の実施形態の変形例６を説明する。特に、変形例５との差異を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。
図１０に、本変形例の半導体装置のレイアウトを示す。図１０においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
図１０のレイアウトにおいても、メモリ素子５０のフローティンゲート５２は、２つのゲートからなる。但し、変形例５（図９）の場合は２つのゲートのゲート長が同じであるのに対して、本変形例では、ドレイン領域５４に近い側のゲート長をもう一方よりも短くしている。
このようにすると、ゲート長が短い方のゲートにおいてホットキャリアを発生しやすくすると共に、ゲート長が長い方のゲートにおいてトランジスタがオフ時のリーク電流を抑制することができる。尚、図１０とは逆に、ドレイン領域５４に近い側のゲート長を他方より長くしても良い。電界の掛かり方、トランジスタの特性等に応じて、望ましいように適宜設計することができる。また、本変形例においても、３つ以上のゲートからなるフローティンゲート５２としても良い。
（第１の実施形態の変形例７）
次に、第１の実施形態の変形例７を説明する。特に、変形例４との差異を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。また、制御方法について差異がある。
図１１に、本変形例の半導体装置のレイアウトを示す。図１１においても、図３Ａ等と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられているが、構成要素の平面図における形状が異なっている。
変形例４（図８）と比較すると、本変形例の方がフローティンゲート５２のゲート長が短い。また、変形例４の場合、第２のゲート部２１の両側にそれぞれ位置する不純物領域を第２の不純物領域２３として共通の信号により制御しているが、本変形例では、それぞれを別の信号により制御する。具体的に、不純物領域のうちフローティンゲート５２と第２のゲート部２１との間の部分を第１のドレイン部２３ａ、その反対側の部分を第２のドレイン部２３ｂとする。また、第１のドレイン部２３ａ及び第２のドレイン部２３ｂについて、それぞれ異なる信号線に接続され、別々に制御される。
書込動作の際には、第１のドレイン部２３ａ及び第２のドレイン部２３ｂの両方に高電圧を印加し、フローティンゲート５２の電位を高くしてホットキャリアが発生しやすい常態とする。これにより、書込効率を向上させて、書込時間を短縮している。この動作は、変形例４の場合と同様である。尚、フローティンゲート５２のゲート長を変形例４の場合よりも短くしていることからもホットキャリアは発生しやすくなっている。
この一方で、読出動作の際には、第２のドレイン部２３ｂのみに読出用電圧を印加し、そのときの電流を読み取る。このようにすると、第２のゲート部２１は、フローティンゲート５２と共に並列に形成された２つのフローティングゲートとして機能し、これら２つのゲートを通して電流が流れる。従って、オフ時のリーク電流をより確実に抑制できる状態となる。
以上のように、第１のドレイン部２３ａ及び第２のドレイン部２３ｂを別々の信号によって制御し、より効率的な書込動作を実現すると共に、読出動作のオフ時のリーク電流の効果的な抑制が可能となる。
（第１の実施形態の変形例８）
次に、第１の実施形態の変形例８を説明する。特に、変形例７との差異を説明する。本変形例は、回路構成及び動作については第１の実施形態及び変形例と同様であるが、半導体装置としてのレイアウトが異なる。また、制御方法について差異がある。
図１２に、本変形例の半導体装置のレイアウトを示す。図１２においても、図１１と同様にメモリ素子５０、第１のアシスト素子１０及び第２のアシスト素子２０を含むメモリ素子５０が設けられている。また、不純物領域のうちフローティンゲート５２と第２のゲート部２１との間の部分を第１のドレイン部２３ａ、その反対側の部分を第２のドレイン部２３ｂとして、別の信号により制御する点も変形例７と同様である。
但し、本変形例では、変形例７の場合よりもフローティンゲート５２のゲート長を短くすると共に、第２のゲート部２１のゲート長を長くしている。この結果、フローティンゲート５２のゲート長の方が、第２のゲート部２１のゲート長よりも短くなっている。
制御方法については変形例７と同様である。つまり、書込動作の際には第１のドレイン部２３ａ及び第２のドレイン部２３ｂの両方に高電圧を印加する。上記のようにフローティンゲート５２のゲート長を短くしていることで、ホットキャリアが更に発生しやすくなり、書込動作を短時間で行うことができる。読出動作の際には、第２のドレイン部２３ｂのみに高電圧を印加する。フローティンゲート５２に加えて第２のゲート部２１が並列に形成されたフローティングゲートとして機能し、第２のゲート部２１のゲート長を長くしているので、オフ時のリーク電流を抑制できる。
（第２の実施形態）
次に、本開示の第２の実施形態を説明する。図１３は、本実施形態の半導体装置の回路構成を説明する図である。これは、図１に示す基本的な回路構成において、第２のアシスト素子２０における第２の不純物領域２３と、メモリ素子５０の選択ゲート５１とが電気的に接続された構成である。図１３では、そのような電気的接続４３を示している。選択ゲート５１はワード線に接続されているので、第２の不純物領域２３もワード線に接続されていることになる。
この構成により、本実施形態の半導体装置では、第２の不純物領域２３は、選択ゲート５１を制御する信号によって制御される。
図１４は、図１３の回路構成に対応する半導体装置のレイアウトの具体例を示す。第１の実施形態と同様に、ソース領域５３とドレイン領域５４との間に選択ゲート５１とフローティンゲート５２とが直列に配置されている。また、第１のゲート部１１及び第１の不純物領域１３を含む第１のアシスト素子１０が形成されると共に、第２のゲート部２１及び第２の不純物領域２３を含む第２のアシスト素子２０が形成されている。
第１のアシスト素子１０は、消去動作の際にアシストに使用する。第１のアシスト素子１０は、ドレイン領域５４とは別に設けられた第１の不純物領域１３を利用して構成されている。図１４の例において、第１のゲート部１１は２つの突き出し部を有するが、これは必須ではない。消去効率、レイアウト面積等を考慮して、突き出し部を１つ又は３つ以上にしても良い。
また、本実施形態では、第２のアシスト素子２０についても、ドレイン領域５４とは別に設けられた第２の不純物領域２３を利用して構成されている。このレイアウトにおいて、第２の不純物領域２３は選択ゲート５１を含むトランジスタの付近に設けられ、第２の不純物領域２３に対応するノード４４は選択ゲート５１と接続されている。
尚、図１４のレイアウトでは、ソース領域５３は、メモリセル４２と、これに隣接する（図１４で左隣）のメモリセルとによって共通化されている。また、第１のアシスト素子１０は、隣接する４つのメモリセルによって共通化されている。但し、第１のアシスト素子１０については、同じ選択ゲートによって選択されるメモリセル間においてのみ共通化され、異なる選択ゲートによって選択されるメモリセル間では共通化されないようにしても良い。
以上の構成の半導体装置の動作のタイミングについては、例えば図４に示したものと同様であっても良い。
本実施形態の半導体装置では、第２のアシスト素子２０を、選択ゲート５１を制御する信号によって制御する。これにより、書込動作の際にドレイン領域５４に高電圧（例えば１０Ｖ）を印加すると、第２のアシスト素子２０からフローティンゲート５２にアシストが行われ、フローティンゲート５２の電位をより高くすることができる。この結果、ドレイン領域５４からソース領域５３に流れる電流をより大きくすることができ、ホットキャリアが発生しやすくなる。従って、書込動作が効率的に短時間で行われる。尚、書込動作には、第１のアシスト素子１０の第１の不純物領域１３に電圧を印加することによるフローティンゲート５２の電位上昇のアシスト効果も利用できる。
また、読出動作の際には、選択ゲート５１に電圧を印加し、同時にこの信号によって第２の不純物領域２３にも電圧が印加する。この結果、第２のアシスト素子２０の容量を介してフローティンゲート５２の電位を上昇させるアシストが行われ、読出動作の際に電流を大きくすることができる。つまり、読出動作の判定電流が同じであるとすると、消去時間を短くすることができる。
これに関し、書込状態は、しきい値が高く読出動作により電流が流れない状態である。消去状態は、しきい値が低く読出動作により電流が流れる状態である。更に、消去が不十分であり、アシスト効果が無いと所定の電流が流れない（従って、書込状態と判定される）が、アシスト効果があると所定の電流が流れる（消去状態と判定される）ような状態がある。消去動作の際、アシスト効果が有ると、このような状態になった時点で消去されたと判定される。従って、消去状態と判定されるまでの時間が短くなる。
（第３の実施形態）
次に、本開示の第３の実施形態を説明する。本実施形態は、第１の実施形態及び第２の実施形態を合わせた構成である。
まず、回路構成を説明する。図１５は、本実施形態の半導体装置の回路構成を説明する図である。
図１５において、メモリ素子５０及び第１のアシスト素子１０については、これまでの実施形態と同様である。次に、第１の実施形態の半導体装置は、第２の不純物領域２３がドレイン領域５４を制御する信号によって制御される第２のアシスト素子２０を備えるが、本実施形態の半導体装置も同様のアシスト素子（ここでも第２のアシスト素子２０と呼ぶ）を備える。これに加えて、第２の実施形態の半導体装置は、第２の不純物領域２３が選択ゲート５１を制御する信号によって制御される第２のアシスト素子２０を備えるが、本実施形態の半導体装置も同様のアシスト素子（以下、区別のために第３のアシスト素子３０と呼ぶ）を備える。第３のアシスト素子３０は、半導体基板に形成された第３の不純物領域３３と、第３のゲート電極３１を有する。
次に、図１６は、図１５の回路構成に対応する半導体装置のレイアウトの具体例を示す。
ソース領域５３とドレイン領域５４との間に選択ゲート５１及びフローティンゲート５２が直接に配置されたメモリ素子５０の構成は、図３Ａと同様である。また、ドレイン領域５４と同じ不純物領域を第２の不純物領域２３とし、第２のゲート部２１を備える第２のアシスト素子２０の構成についても、図３Ａと同様である。
また、図１４における第２のアシスト素子２０と同様のアシスト素子として、ドレイン領域５４とは別に設けられた第３の不純物領域３３及び第３のゲート電極３１を含む第３のアシスト素子３０が設けられている。
第１のアシスト素子１０は、ドレイン領域５４とは別に設けられた第１の不純物領域１３及び第１のゲート部１１を備えており、その点では図３Ａ等と同様である。但し、図３Ａでは第１のアシスト素子１０が隣接する４つのメモリセルによって共通化されているのに対し、図１４のレイアウトでは、選択ゲート５１によって同時に選択される隣接する２つのメモリセルのみによって共通化されている例となっている。
本実施形態の第２のアシスト素子２０及び第３のアシスト素子３０は、第１の実施形態及び第２の実施形態でそれぞれ説明したのと同様に機能する。従って、書込動作の際には、第２のアシスト素子２０及び第３のアシスト素子３０の両方からフローティンゲート５２の電位を高くするアシストが行われ、書込効率が向上する。また、読出動作の際には、第３のアシスト素子３０からフローティンゲート５２にアシストが行われ、電流が大きくなる。従って、読出動作の判定電流が同じであれば、第２の実施形態にて説明したのと同様に、消去時間を短くすることができる。
（第３の実施形態の変形例１）
次に、第３の実施形態の変形例１を説明する。本変形例は、回路構成及び動作については第３の実施形態と同様であるが、半導体装置としてのレイアウトが異なる。
図１７に、本変形例の半導体装置のレイアウトを示す。このレイアウトは、図１６に示すレイアウトと比較すると、第２のアシスト素子２０の構成が異なる。本変形例に第２のアシスト素子２０は、第１の実施形態の変形例３（図７）と同様である。つまり、第２のゲート部２１はドレイン領域５４の外においてフローティンゲート５２と接続されている。これにより、第１の実施形態の変形例３にて説明した通り、書込効率を向上し、短時間での書込を可能とすることができる。
第２のアシスト素子２０及び第３のアシスト素子３０を備えることによる書込効率の向上、消去時間の短縮等は、第３の実施形態にて説明したのと同様である。
（第３の実施形態の変形例２）
次に、第３の実施形態の変形例２を説明する。本変形例は、回路構成及び動作については第３の実施形態と同様であるが、半導体装置としてのレイアウトが異なる。
図１８に、本変形例の半導体装置のレイアウトを示す。このレイアウトにおいて、メモリ素子５０及び第２のアシスト素子２０については、第３の実施形態の変形例１（図１７）と同様の構成である。また、第１のアシスト素子１０について、第１の不純物領域１３及び第１のゲート部１１を含む構成は同じであるが、隣接する４つのメモリセル（メモリセル４２と、図１８においてその右隣、上隣、右上隣のメモリセル）によって共通化されている。これにより、本変形例の第１のアシスト素子１０のレイアウト面積は、２つのメモリセルだけに共通化されている第３の実施形態の変形例１の場合に比べて小さい。この結果、レイアウトの面積に余裕ができるので、当該余裕を利用して第３のアシスト素子３０の面積を大きくしている。これにより第３のアシスト素子３０の容量が大きくなり、読出動作の際の電流が大きくなるので、消去時間をより効果的に短縮できる。
以上、各実施形態及びその変形例において、幾つかの構成とその組み合わせを例示したが、更に他の組み合わせを用いても良い。また、いずれも、各活性領域が同一ウェルに形成されているか、又は、各活性領域が形成されたウェル同士が接合された構成を想定して説明した。しかしながら、これらには限定されない。例えば、半導体基板上に絶縁層であるボックス層が形成され、その上に活性層が形成されたＳＯＩ（Silicon on Insulator）構造を用い、その活性層に活性領域を形成する等も可能である。
また、上記では、メモリセルを構成するトランジスタがＮチャネル型であることを想定している。しかし、Ｐチャネル型とすることも可能である。更には、一部をＮチャネル型、一部をＰチャネル型とすることも可能である。例えば、消去部としての第１のゲート部１１だけをＮチャネル型とし、他はＰチャネル型とすることが考えられる。
本開示の半導体装置は、書込、消去等の動作効率が向上しており、メモリ装置として有用である。
１０ 第１のアシスト素子
１１ 第１のゲート部
１３ 第１の不純物領域
２０ 第２のアシスト素子
２１ 第２のゲート部
２１ａ 突起部分
２３ 第２の不純物領域
２３ａ 第１のドレイン部
２３ｂ 第２のドレイン部
３０ 第３のアシスト素子
３１ 第３のゲート電極
３３ 第３の不純物領域
４１ 電気的接続
４２ メモリセル
４３ 電気的接続
４４ ノード
４５ ゲート絶縁膜
４６ 活性層
５０ メモリ素子
５１ 選択ゲート
５２ フローティンゲート
５３ ソース領域
５４ ドレイン領域
５５ 接続領域

Claims (14)

  1. 半導体基板上に、メモリ素子、第１のアシスト素子及び第２のアシスト素子を含むメモリセルを備え、
    前記メモリ素子は、ソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域の間に直列に配置された選択ゲート及びフローティングゲートとを含み、
    前記第１のアシスト素子は、前記半導体基板に形成された第１の不純物領域及び第１のゲート部を含み、前記第１のゲート部は、前記フローティングゲートと電気的に接続されており、
    前記第２のアシスト素子は、前記半導体基板に形成された第２の不純物領域及び第２のゲート部を含み、前記第２のゲート部は、前記フローティングゲートと電気的に接続されており、
    前記第２の不純物領域は、前記ドレイン領域に接続された信号線又は前記選択ゲートに接続された信号線に接続されていることを特徴とする半導体装置。
  2. 請求項１の半導体装置において、
    前記第２の不純物領域は、前記ドレイン領域に接続された信号線に接続されていることを特徴とする半導体装置。
  3. 請求項２の半導体装置において、
    前記第２のアシスト素子は、前記ドレイン領域に形成され、
    前記第２のゲート部と前記フローティングゲートとは、前記ドレイン領域内において接続されていることを特徴とする半導体装置。
  4. 請求項２の半導体装置において、
    前記第２のアシスト素子は、前記ドレイン領域に形成され、
    前記第２のゲート部と前記フローティングゲートとは、前記ドレイン領域外において接続されていることを特徴とする半導体装置。
  5. 請求項１の半導体装置において、
    前記第２の不純物領域は、前記ドレイン領域に接続された信号線に接続され、
    前記フローティングゲートは、直列接続された複数のゲートを含むことを特徴とする半導体装置。
  6. 請求項５の半導体装置において、
    前記複数のゲートの少なくとも１つは、他の前記ゲートとは異なるゲート長を有することを特徴とする半導体装置。
  7. 請求項１の半導体装置において、
    前記第２の不純物領域は、前記第２のゲート部の両側に分離された第１の部分及び第２の部分を有し、
    前記第１の部分は、前記ドレイン領域に接続された信号線に接続され、
    前記第２の部分は、他の信号線に接続されていることを特徴とする半導体装置。
  8. 請求項１の半導体装置において、
    前記第２の不純物領域は、前記選択ゲートに接続された信号線に接続されていることを特徴とする半導体装置。
  9. 請求項１の半導体装置において、
    前記メモリセルは、第３のアシスト素子を備え、
    前記第３のアシスト素子は、前記半導体基板に形成された第３の不純物領域及び第３のゲート部を含み、前記第３のゲート部は、前記フローティングゲートと電気的に接続されており、
    前記第３の不純物領域は、前記ドレイン領域に接続された信号線又は前記選択ゲートに接続された信号線に接続されていることを特徴とする半導体装置。
  10. 請求項９の半導体装置において、
    前記第２の不純物領域は、前記ドレイン領域に接続された信号線に接続され、
    前記第３の不純物領域は、前記選択ゲートに接続された信号線に接続されていることを特徴とする半導体装置。
  11. 請求項９の半導体装置において、
    前記第２のアシスト素子は、前記ドレイン領域に形成され、
    前記第２のゲート部と前記フローティングゲートとは、前記ドレイン領域内において接続されていることを特徴とする半導体装置。
  12. 請求項９の半導体装置において、
    前記第２のアシスト素子は、前記ドレイン領域に形成され、
    前記第２のゲート部と前記フローティングゲートとは、前記ドレイン領域外において接続されていることを特徴とする半導体装置。
  13. 請求項１において、
    書込動作の際に、前記第１の不純物領域に印加する電圧が、前記ドレイン領域に印加する電圧よりも低いことを特徴とする半導体装置。
  14. 請求項１３において、
    前記第１の不純物領域に印加する信号の電圧は、前記ドレイン領域に印加する電圧の４０～６０％の電圧であることを特徴とする半導体装置。
JP2021203984A 2021-12-16 2021-12-16 半導体装置 Pending JP2023089475A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021203984A JP2023089475A (ja) 2021-12-16 2021-12-16 半導体装置
US17/827,589 US20230200062A1 (en) 2021-12-16 2022-05-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021203984A JP2023089475A (ja) 2021-12-16 2021-12-16 半導体装置

Publications (1)

Publication Number Publication Date
JP2023089475A true JP2023089475A (ja) 2023-06-28

Family

ID=86769498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021203984A Pending JP2023089475A (ja) 2021-12-16 2021-12-16 半導体装置

Country Status (2)

Country Link
US (1) US20230200062A1 (ja)
JP (1) JP2023089475A (ja)

Also Published As

Publication number Publication date
US20230200062A1 (en) 2023-06-22

Similar Documents

Publication Publication Date Title
TWI582959B (zh) 具有輔助閘極之非揮發性記憶胞結構及其記憶體陣列
KR100744139B1 (ko) 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법
KR0167874B1 (ko) 반도체 기억장치
US5986931A (en) Low voltage single CMOS electrically erasable read-only memory
JP4068781B2 (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
US7158419B2 (en) Methods of fabricating flash memory devices including multiple dummy cell array regions
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
TW201926580A (zh) 單位元多記憶胞之非揮發性記憶體單元
US6295226B1 (en) Memory device having enhanced programming and/or erase characteristics
JP2011009454A (ja) 半導体装置
US8797797B2 (en) Non-volatile memory device, method for fabricating the same, and method for operating the same
CN107093456B (zh) 单层多晶硅非易失性存储单元
WO2021253717A1 (zh) 存储器及其形成方法、控制方法
JP2007335718A (ja) 不揮発性メモリ及びその製造方法
US8982632B2 (en) Semiconductor memory device and method of driving semiconductor memory device
KR100930074B1 (ko) 비휘발성 기능을 갖는 단일 트랜지스터 플로팅 바디ｄｒａｍ 셀 소자
JP2007149943A (ja) 不揮発性メモリセル及びｅｅｐｒｏｍ
JPS59500342A (ja) 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置
US10797063B2 (en) Single-poly nonvolatile memory unit
JP3474614B2 (ja) 不揮発性半導体メモリ装置及びその動作方法
JP2023089475A (ja) 半導体装置
US7064377B2 (en) Flash memory cell with buried floating gate and method for operating such a flash memory cell
TWI694590B (zh) 單層多晶矽非揮發性記憶體單元
KR20130039795A (ko) 낸드 플래시 메모리 소자
US11101000B2 (en) Semiconductor device and method for operating the same