JP2020052218A - 表示装置及び電子看板 - Google Patents

Abstract

【課題】高精細化を可能とする。【解決手段】各副画素は、副画素データを記憶する第１及び第２メモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、これらメモリブロックと副画素電極との間に設けられるスイッチとを備える。第１及び第２メモリの各々は、浮遊ゲートの電荷に応じて副画素データを記憶する第１及び第２トランジスタを有する。これらトランジスタは、互いのドレインが直列に接続されると共に、当該接続点にノードを有している。スイッチは、副画素電極側の第１ノードと、第１メモリのドレイン直列経路中に設けられる第２ノードとの間に設けられる第１スイッチと、副画素電極側の第１ノードと、第２メモリのドレイン直列経路中に設けられる第３ノードとの間に設けられる第２スイッチと、を備えている。【選択図】図１３

Description

本発明は、表示装置及び電子看板に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。特許文献２には、１ビットのメモリを含む表示素子が記載されている。特許文献３には、不揮発性半導体記憶装置が記載されている。

特開平９−２１２１４０号公報 特開昭５８−１９６５８２号公報 特許第２６８５７７０号公報

特許文献１記載の表示装置では、各画素のメモリには、ＤＲＡＭ（Dynamic Random Access Memory）又はＳＲＡＭ（Static Random Access Memory）が用いられている。ＤＲＡＭは、リフレッシュ動作が必要であり、低消費電力化には向かない。ＳＲＡＭは、回路規模が大きく、高精細化が難しい。

本発明は、高精細化を可能とする表示装置及び電子看板を提供することを目的とする。

本発明の一態様の表示装置は、複数の副画素を備える。各副画素は、副画素データを記憶する第１メモリ及び第２メモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、これらメモリブロックと副画素電極との間に設けられるスイッチとを備える。第１メモリ及び第２メモリの各々は、浮遊ゲートの電荷に応じて副画素データを記憶する第１及び第２トランジスタを有する。これらトランジスタは、互いのドレインが直列に接続されると共に、当該接続点にノードを有する。スイッチは、副画素電極側の第１ノードと、第１メモリのドレイン直列経路中に設けられる第２ノードとの間に設けられる第１スイッチと、副画素電極側の第１ノードと、第２メモリのドレイン直列経路中に設けられる第３ノードとの間に設けられる第２スイッチとを備えている。

本発明の一態様の電子看板は、行方向及び列方向に配列される複数の副画素を備える。各副画素は、副画素データを記憶する第１メモリ及び第２メモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、これらメモリブロックと副画素電極との間に設けられるスイッチとを備える。第１メモリ及び第２メモリの各々は、浮遊ゲートの電荷に応じて副画素データを記憶する第１及び第２トランジスタを有する。これらトランジスタは、互いのドレインが直列に接続されると共に、当該接続点にノードを有する。スイッチは、副画素電極側の第１ノードと、第１メモリのドレイン直列経路中に設けられる第２ノードとの間に設けられる第１スイッチと、副画素電極側の第１ノードと、第２メモリのドレイン直列経路中に設けられる第３ノードとの間に設けられる第２スイッチとを備えている。

図１は、実施の形態の表示装置の全体構成の概要を示す図である。 図２は、実施の形態の表示装置の断面図である。 図３は、実施の形態の表示装置の回路構成を示す図である。 図４は、実施の形態の表示装置のデータ線駆動回路の回路構成を示す図である。 図５は、実施の形態の表示装置のデータ線駆動回路の回路構成を示す図である。 図６は、実施の形態の表示装置のデータ線駆動回路の各部の電位を示す図である。 図７は、実施の形態の表示装置の副画素の回路構成を示す図である。 図８は、実施の形態の表示装置のメモリの等価回路図である。 図９は、実施の形態の表示装置のメモリの真理値表である。 図１０は、実施の形態の表示装置のメモリの動作を示す表である。 図１１は、実施の形態の表示装置のメモリのトランジスタのゲート電位を示す図である。 図１２は、実施の形態の表示装置のメモリのトランジスタの浮遊ゲートへ電子を注入及び引き抜く条件を示す表である。 図１３は、実施の形態の表示装置の副画素の構成を示す図である。 図１４は、実施の形態の表示装置のプラスフィールド期間での動作シーケンスを示す図である。 図１５は、実施の形態の表示装置のマイナスフィールド期間での動作シーケンスを示す図である。 図１６は、実施の形態の表示装置のプラスフィールド期間で第２メモリに書込まれる副画素データを示す図である。 図１７は、実施の形態の表示装置のマイナスフィールド期間で第１メモリに書込まれる副画素データを示す図である。 図１８−１は、実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。 図１８−２は、実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。 図１９−１は、実施の形態の表示装置の副画素の書込み及び読出しの際の各部の電位を示す図である。 図１９−２は、実施の形態の表示装置の副画素の書込み及び読出しの際の各部の電位を示す図である。 図２０は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図２１は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図２２は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図２３は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。 図２４−１は、実施の形態の表示装置の副画素のデータと副画素電極の電位との関係を示す図である。 図２４−２は、実施の形態の表示装置の副画素のデータと副画素電極の電位との関係を示す図である。 図２５は、実施の形態の表示装置の副画素のレイアウトを示す図である。 図２６は、実施の形態の表示装置の副画素の断面図である。 図２７は、実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。

本発明を実施するための形態（実施の形態）につき、図面を参照しつつ詳細に説明する。以下の実施の形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施の形態）
［全体構成］
図１は、実施の形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、実施の形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。額縁領域ＧＤ内には、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、ゲート線駆動回路９と、が、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、データ線駆動回路５と、共通電極駆動回路６と、スイッチ制御回路７と、をＩＣチップに組み込み、ゲート線駆動回路９を第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置１外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。実施の形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

各画素Ｐｉｘが３個の副画素ＳＰｉｘを含むので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。

液晶表示装置の画面の焼き付きを抑制するための駆動方式として、カラム反転駆動、ライン反転駆動、ドット反転駆動、フレーム反転駆動などの駆動方式が知られている。

表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施の形態では、表示装置１は、フレーム反転駆動の一方式であるコモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施の形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラックとする。ノーマリーブラックでは、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。

後述するように、各副画素ＳＰｉｘは、第１メモリと、第２メモリと、を含む。従って、１つの行には、Ｎ×３×２個のメモリが配置されていることになる。また、表示領域ＤＡ内には、Ｍ×Ｎ×３×２個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、第１メモリ及び第２メモリに格納されている副画素データに基づいて、表示を行う。上述したように、表示装置１は、コモン反転駆動方式を採用する。コモン反転駆動方式では、共通電極の電位が反転する。表示装置１は、共通電極の電位が第１の電位の期間（プラスフィールド期間）では、第１メモリに格納されている副画素データに基づいて、表示を行う。表示装置１は、共通電極の電位が第２の電位の期間（マイナスフィールド期間）では、第２メモリに格納されている副画素データに基づいて、表示を行う。

プラスフィールド期間が、本開示の第１フィールド期間に対応する。マイナスフィールド期間が、本開示の第２フィールド期間に対応する。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、データ線駆動回路５及びゲート線駆動回路９を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをデータ線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、ゲート線駆動回路９を制御する。

共通電極駆動回路６には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

後述するように、各副画素ＳＰｉｘは、第１メモリの電位を副画素電極に供給するための第１スイッチ、及び、第２メモリの電位を副画素電極に供給するための第２スイッチを有する。スイッチ制御回路７は、タイミングコントローラ４ｂの制御下で、各副画素ＳＰｉｘの第１スイッチを制御するための第１スイッチ制御信号及び第２スイッチを制御するための第２スイッチ制御信号を出力する。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘのメモリに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、ゲート信号と、ゲート信号を反転した反転ゲート信号と、で選択され、動作する。従って、１つの画素行（副画素行）当たり２本のゲート線及び２本の反転ゲート線が配置される。

１つの画素行当たりに配置されている２本のゲート線及び２本の反転ゲート線が、本開示のゲート線群に対応する。表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×４個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、１つの画素行を選択するためのゲート信号及び反転ゲート信号を、Ｍ×４個の出力端子から順次出力する。

後述するように、各副画素ＳＰｉｘ内の第１メモリ及び第２メモリの各々は、データ信号（ソース信号、副画素データ）と、データ信号を反転した反転データ信号（反転ソース信号、反転副画素データ）と、で動作する。従って、１つの副画素列当たり２本のデータ線及び２本の反転データ線が配置される。

１つの副画素列当たりに配置されている２本のデータ線及び２本の反転データ線が、本開示のデータ線群に対応する。表示装置１は、Ｎ×３列の副画素ＳＰｉｘを有するので、Ｎ×３群のデータ線群が配置されている。

データ線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリにデータ信号及び反転データ信号を夫々出力する。これにより、各メモリに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリ及び第２メモリに格納される。

［断面構造］
図２は、実施の形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の副画素電極（反射電極）１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、副画素電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。副画素電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、副画素電極１５と液晶層３０との間に設けられる。副画素電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。副画素電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、副画素電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。副画素電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の副画素電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。これらにＷ（白色）を加えることも可能である。また、カラーフィルタを用いない構成も採用可能である。この場合、副画素単位で画素を構成する。

液晶層３０は、ネマティック（Nematic）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と副画素電極１５との間の電圧レベル（電位差）が変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光が副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して副画素電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの副画素電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、実施の形態の表示装置の回路構成を示す図である。図３では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、液晶ＬＱ（液晶層３０）と、副画素電極１５（図２参照）と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。

副画素電極１５は、第１ノードＮ１及び第１スイッチＳＷ１を介して、第１メモリ５１に電気的に接続されている。副画素電極１５は、第１ノードＮ１及び第２スイッチＳＷ２を介して、第２メモリ５２に電気的に接続されている。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位Ｖｃｏｍを、基準クロック信号ＣＬＫに同期して反転させ、共通電位線ＦＲＰ１、ＦＲＰ２、・・・を介して、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位Ｖｃｏｍとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位Ｖｃｏｍとして出力しても良い。表示時のコモン電位Ｖｃｏｍとしては、例えば後述するように３Ｖと０Ｖといった一対の電圧が採用される。基準クロック信号ＣＬＫに従って、一方の電圧から他方の電圧に反転し、これを繰り返すことで交流のコモン信号が形成され、共通電位線ＦＲＰ１、ＦＲＰ２、・・・に供給される。

スイッチ制御回路７は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１に基づいて、各副画素ＳＰｉｘに共通する第１スイッチ制御信号ＶＲＳ−１を、第１スイッチ制御信号線ＲＳ−１を介して、第１スイッチＳＷ１のゲートに出力する。

第１スイッチＳＷ１は、第１スイッチ制御信号ＶＲＳ−１がハイレベルの場合に、オン状態になり、第１メモリ５１と第１ノードＮ１との間を電気的に導通する。つまり、第１スイッチＳＷ１は、第１メモリ５１と副画素電極１５との間を電気的に導通する。

また、第１スイッチＳＷ１は、第１スイッチ制御信号ＶＲＳ−１がローレベルの場合に、オフ状態になり、第１メモリ５１と第１ノードＮ１との間を電気的に遮断する。つまり、第１スイッチＳＷ１は、第１メモリ５１と副画素電極１５との間を電気的に遮断する。

スイッチ制御回路７は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１に基づいて、各副画素ＳＰｉｘに共通する第２スイッチ制御信号ＶＲＳ−２を、第２スイッチ制御信号線ＲＳ−２を介して、第２スイッチＳＷ２のゲートに出力する。

第２スイッチＳＷ２は、第２スイッチ制御信号ＶＲＳ−２がハイレベルの場合に、オン状態になり、第２メモリ５２と第１ノードＮ１との間を電気的に導通する。つまり、第２スイッチＳＷ２は、第２メモリ５２と副画素電極１５との間を電気的に導通する。

また、第２スイッチＳＷ２は、第２スイッチ制御信号ＶＲＳ−２がローレベルの場合に、オフ状態になり、第２メモリ５２と第１ノードＮ１との間を電気的に遮断する。つまり、第２スイッチＳＷ２は、第２メモリ５２と副画素電極１５との間を電気的に遮断する。

ゲート線駆動回路９は、Ｍ群のゲート線群に対応して、Ｍ×４個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２に基づいて、１つのメモリ行を選択するためのゲート信号及び反転ゲート信号を、Ｍ×４個の出力端子から出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_２（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_２を復号化し、該制御信号Ｓｉｇ_２で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

第１パネル２上には、Ｍ行の副画素ＳＰｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、表示領域ＤＡ（図２参照）内において、Ｘ方向に沿う。

第１のゲート線群ＧＬ１は、第１の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ１−１及び反転ゲート線ｘＧａｔｅ１−１を含む。更に、第１のゲート線群ＧＬ１は、第１の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ１−２及び反転ゲート線ｘＧａｔｅ１−２を含む。

ゲート線Ｇａｔｅ１−１が、本開示の第１ゲート線に対応する。反転ゲート線ｘＧａｔｅ１−１が、本開示の第１反転ゲート線に対応する。ゲート線Ｇａｔｅ１−２が、本開示の第２ゲート線に対応する。反転ゲート線ｘＧａｔｅ１−２が、本開示の第２反転ゲート線に対応する。

第２のゲート線群ＧＬ２は、第２の副画素行の第１メモリ５１に電気的に接続されたゲート線Ｇａｔｅ２−１及び反転ゲート線ｘＧａｔｅ２−２を含む。更に、第２のゲート線群ＧＬ２は、第２の副画素行の第２メモリ５２に電気的に接続されたゲート線Ｇａｔｅ２−２及び反転ゲート線ｘＧａｔｅ２−２を含む。

ゲート線Ｇａｔｅ２−１が、本開示の第１ゲート線に対応する。反転ゲート線ｘＧａｔｅ２−２が、本開示の第１反転ゲート線に対応する。ゲート線Ｇａｔｅ２−２が、本開示の第２ゲート線に対応する。反転ゲート線ｘＧａｔｅ２−２が、本開示の第２反転ゲート線に対応する。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３群のデータ線群ＤＬ１、ＤＬ２、・・・が配置されている。Ｎ×３群のデータ線群ＤＬ１、ＤＬ２、・・・の各々は、表示領域ＤＡ（図２参照）内において、Ｙ方向に沿う。

第１のデータ線群ＤＬ１は、第１の副画素列の第１メモリ５１に電気的に接続されたデータ線Ｄａｔａ１−１及び反転データ線ｘＤａｔａ１−１を含む。第１のデータ線群ＤＬ１は、第１の副画素列の第２メモリ５２に電気的に接続されたデータ線Ｄａｔａ１−２及び反転データ線ｘＤａｔａ１−２を含む。

データ線Ｄａｔａ１−１が、本開示の第１データ線に対応する。反転データ線ｘＤａｔａ１−１が、本開示の第１反転データ線に対応する。データ線Ｄａｔａ１−２が、本開示の第２データ線に対応する。反転データ線ｘＤａｔａ１−２が、本開示の第２反転データ線に対応する。

第２のデータ線群ＤＬ２は、第２の副画素列の第１メモリ５１に電気的に接続されたデータ線Ｄａｔａ２−１及び反転データ線ｘＤａｔａ２−１を含む。第２のデータ線群ＤＬ２は、第２の副画素列の第２メモリ５２に電気的に接続されたデータ線Ｄａｔａ２−２及び反転データ線ｘＤａｔａ２−２を含む。

データ線Ｄａｔａ２−１が、本開示の第１データ線に対応する。反転データ線ｘＤａｔａ２−１が、本開示の第１反転データ線に対応する。データ線Ｄａｔａ２−２が、本開示の第２データ線に対応する。反転データ線ｘＤａｔａ２−２が、本開示の第２反転データ線に対応する。

データ線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの第１メモリ５１及び第２メモリ５２に対して、データ線群ＤＬ１、ＤＬ２、・・・を介して、データ信号及び反転データ信号を夫々出力する。

図４は、実施の形態の表示装置のデータ線駆動回路の回路構成を示す図である。図４に示す回路２００は、１つのデータ信号を出力する。表示装置１は、Ｎ×３群のデータ線群ＤＬ１、ＤＬ２、・・・を含む。１つのデータ線群ＤＬは、４本の線を含む。従って、データ線駆動回路５は、Ｎ×３×４個の回路２００を含む。

回路２００は、デマルチプレクサ２０１と、インバータ２０２と、レベルシフタ２０３と、を含む。デマルチプレクサ２０１は、コモン電位Ｖｃｏｍが０Ｖ（プラスフィールド期間）の場合は、タイミングコントローラ４ｂ（図１参照）から入力される基本データ信号２１０（論理「０」（３Ｖ）又は論理「１」（０Ｖ））を、レベルシフタ２０３に出力する。デマルチプレクサ２０１は、コモン電位Ｖｃｏｍが３Ｖ（マイナスフィールド期間）の場合は、タイミングコントローラ４ｂから入力される基本データ信号２１０を、インバータ２０２に出力する。インバータ２０２は、入力信号が論理「０」（３Ｖ）の場合は、論理「１」（０Ｖ）の信号をレベルシフタ２０３に出力する。インバータ２０２は、入力信号が論理「１」（０Ｖ）の場合は、論理「０」（３Ｖ）の信号をレベルシフタ２０３に出力する。

レベルシフタ２０３は、入力信号が０Ｖの場合は、０Ｖの信号２１１をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。レベルシフタ２０３は、入力信号が３Ｖの場合は、１０Ｖの信号２１１をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。

図５は、実施の形態の表示装置のデータ線駆動回路の回路構成を示す図である。図５は、図４に示した回路２００の詳細な回路構成を示す図である。

デマルチプレクサ２０１は、トランスファーゲート２０１ａ及び２０１ｂと、インバータ２０１ｃと、を含む。

トランスファーゲート２０１ａの入力端子には、基本データ信号２１０が入力される。トランスファーゲート２０１ａの反転制御端子には、コモン電位Ｖｃｏｍが入力される。トランスファーゲート２０１ａの非反転制御端子には、コモン電位Ｖｃｏｍを反転した信号がインバータ２０１ｃから入力される。トランスファーゲート２０１ａの出力端子は、レベルシフタ２０３の入力端子に電気的に接続されている。

トランスファーゲート２０１ｂの入力端子には、基本データ信号２１０が入力される。トランスファーゲート２０１ｂの反転制御端子には、コモン電位Ｖｃｏｍを反転した信号がインバータ２０１ｃから入力される。トランスファーゲート２０１ｂの非反転制御端子には、コモン電位Ｖｃｏｍが入力される。トランスファーゲート２０１ｂの出力端子は、インバータ２０２の入力端子に電気的に接続されている。インバータ２０２の出力端子は、レベルシフタ２０３の入力端子に電気的に接続されている。

図６は、実施の形態の表示装置のデータ線駆動回路の各部の電位を示す図である。

コモン電位Ｖｃｏｍが０Ｖ且つ基本データ信号２１０が論理「１」（０Ｖ）の場合には、デマルチプレクサ２０１は、論理「１」（０Ｖ）の信号を、レベルシフタ２０３に出力する。レベルシフタ２０３は、０Ｖの信号が入力されるので、０Ｖの信号をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。

コモン電位Ｖｃｏｍが０Ｖ且つ基本データ信号２１０が論理「０」（３Ｖ）の場合には、デマルチプレクサ２０１は、論理「０」（３Ｖ）の信号を、レベルシフタ２０３に出力する。レベルシフタ２０３は、３Ｖの信号が入力されるので、１０Ｖの信号をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。

コモン電位Ｖｃｏｍが３Ｖ且つ基本データ信号２１０が論理「１」（０Ｖ）の場合には、デマルチプレクサ２０１は、論理「０」（３Ｖ）の信号を、レベルシフタ２０３に出力する。レベルシフタ２０３は、３Ｖの信号が入力されるので、１０Ｖの信号をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。

コモン電位Ｖｃｏｍが３Ｖ且つ基本データ信号２１０が論理「０」（３Ｖ）の場合には、デマルチプレクサ２０１は、論理「１」（０Ｖ）の信号を、レベルシフタ２０３に出力する。レベルシフタ２０３は、０Ｖの信号が入力されるので、０Ｖの信号をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに出力する。

再び図３を参照すると、ゲート信号及び反転ゲート信号が供給された副画素行の第１メモリ５１及び第２メモリ５２は、データ線群ＤＬに供給されているデータ信号及び反転データ信号に応じた副画素データを記憶する。

第１メモリ５１及び第２メモリ５２は、記憶している副画素データに応じた電位を、第１ノードＮ１を介して、副画素電極１５に交互に出力する。

図７は、実施の形態の表示装置の副画素の回路構成を示す図である。図７では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、液晶ＬＱと、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。

第１メモリ５１は、Ｐチャネル型のトランジスタＲＷＴｐ１と、Ｎチャネル型のトランジスタＲＷＴｎ１と、を含む。第２メモリ５２は、Ｐチャネル型のトランジスタＲＷＴｐ２と、Ｎチャネル型のトランジスタＲＷＴｎ２と、を含む。トランジスタＲＷＴｐ１、トランジスタＲＷＴｎ１、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２の各々は、フラッシュメモリであり、浮遊ゲートを有する。

トランジスタＲＷＴｐ１及びＲＷＴｐ２の各々が、本開示の第１トランジスタに対応する。トランジスタＲＷＴｎ１及びＲＷＴｎ２の各々が、本開示の第２トランジスタに対応する。

トランジスタＲＷＴｐ１のゲートは、反転ゲート線ｘＧａｔｅ１−１に接続されている。トランジスタＲＷＴｐ１のソースは、電源電位ＶＭＨ−１に接続されている。トランジスタＲＷＴｐ１のボディは、反転データ線ｘＤａｔａ１−１に接続されている。

トランジスタＲＷＴｎ１のゲートは、ゲート線Ｇａｔｅ１−１に接続されている。トランジスタＲＷＴｎ１のソースは、電源電位ＶＭＬ−１に接続されている。トランジスタＲＷＴｎ１のドレインは、トランジスタＲＷＴｐ１のドレインに接続されている。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａ１−１に接続されている。

つまり、トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、ソース−ドレイン経路が直列接続されている。

トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、電子が浮遊ゲートから引き抜かれた状態（正孔が注入された状態）で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｐ１及びトランジスタＲＷＴｎ１は、電子が浮遊ゲートに注入された状態（正孔が引き抜かれた状態）で、副画素データ「１」を記憶する。

トランジスタＲＷＴｐ１とトランジスタＲＷＴｎ１との接続点である第２ノードＮ２は、第１スイッチＳＷ１を介して、第１ノードＮ１に接続されている。実施の形態では、第１スイッチＳＷ１は、Ｎチャネル型のトランジスタとするが、本開示はこれに限定されない。第１ノードＮ１は、副画素電極１５（図３参照）に接続されている。

トランジスタＲＷＴｐ２のゲートは、反転ゲート線ｘＧａｔｅ１−２に接続されている。トランジスタＲＷＴｐ２のソースは、電源電位ＶＭＨ−２に接続されている。トランジスタＲＷＴｐ２のボディは、反転データ線ｘＤａｔａ１−２に接続されている。

トランジスタＲＷＴｎ２のゲートは、ゲート線Ｇａｔｅ１−２に接続されている。トランジスタＲＷＴｎ２のソースは、電源電位ＶＭＬ−２に接続されている。トランジスタＲＷＴｎ２のドレインは、トランジスタＲＷＴｐ２のドレインに接続されている。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａ１−２に接続されている。

つまり、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、ソース−ドレイン経路が直列接続されている。

トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、電子が浮遊ゲートから引き抜かれた状態で、副画素データ「０」を記憶する。一方、トランジスタＲＷＴｐ２及びトランジスタＲＷＴｎ２は、電子が浮遊ゲートに注入された状態で、副画素データ「１」を記憶する。

トランジスタＲＷＴｐ２とトランジスタＲＷＴｎ２との接続点である第３ノードＮ３は、第２スイッチＳＷ２を介して、第１ノードＮ１に接続されている。実施の形態では、第２スイッチＳＷ２は、Ｎチャネル型のトランジスタとするが、本開示はこれに限定されない。

［メモリの動作］
表示装置１の全体動作に先立って、第１メモリ５１及び第２メモリ５２の動作について、説明する。

図８は、実施の形態の表示装置のメモリの等価回路図である。図８に示すメモリ１０１は、図７に示した第１メモリ５１及び第２メモリ５２の各々と等価である。

図９は、実施の形態の表示装置のメモリの真理値表である。詳しくは、図９は、図８に示したメモリ１０１の真理値表である。ここでは、電源電位ＶＭＨ＝３Ｖとし、電源電位ＶＭＬ＝０Ｖとする。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートに注入されている（副画素データ「１」を記憶）状態で、反転ゲート線ｘＧａｔｅの電位を３Ｖとし、且つ、ゲート線Ｇａｔｅの電位を０Ｖとする。この場合、トランジスタＲＷＴｐはオン状態になり、トランジスタＲＷＴｎは、オフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれている（副画素データ「０」を記憶）状態で、反転ゲート線ｘＧａｔｅの電位を３Ｖとし、且つ、ゲート線Ｇａｔｅの電位を０Ｖとする。この場合、トランジスタＲＷＴｐはオフ状態になり、トランジスタＲＷＴｎは、オン状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。

つまり、メモリ１０１が選択された場合に、トランジスタＲＷＴｐとトランジスタＲＷＴｎとは、相補的に（complementarily）動作する。

また、反転ゲート線ｘＧａｔｅの電位を６Ｖとし、且つ、ゲート線Ｇａｔｅの電位を−３Ｖとする。この場合、トランジスタＲＷＴｐ及びトランジスタＲＷＴｎの両方共がオフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。

メモリ１０１が図９の真理値表のように動作する理由を、以下に説明する。

図１０は、メモリ１０１の動作を示す表である。詳しくは、図１０は、（１）電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）、又は、電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれた状態（副画素データ「０」を記憶）と、（２）メモリ１０１選択状態（出力論理発生状態）又はメモリ１０１非選択状態（出力フローティング状態）と、の組み合わせにおいて、トランジスタＲＷＴｐ及びＲＷＴｎのオン又はオフを示す表である。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、１Ｖより低い範囲となる。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、１Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。すなわちＶｔｈ（ｐ）＝１Ｖである。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、２Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、２Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。すなわちＶｔｈ（ｎ）＝２Ｖである。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから引き抜かれた状態（副画素データ「０」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、−２Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、-２Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。すなわちＶｔｈ（ｐ）＝−２Ｖである。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、−１Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、−１Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。すなわちＶｔｈ（ｎ）＝−１Ｖである。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートに注入されている状態（副画素データ「１」を記憶）で、反転ゲート線ｘＧａｔｅの電位を３Ｖに設定し、且つ、ゲート線Ｇａｔｅの電位を０Ｖに設定する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝１Ｖ以下を満たすので、オン状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝２Ｖ以下なので、オフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。

トランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートから電子が引き抜かれている状態（副画素データ「０」を記憶）で、反転ゲート線ｘＧａｔｅの電位を３Ｖに設定し、且つ、ゲート線Ｇａｔｅの電位を０Ｖに設定する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝−２Ｖ以上なので、オフ状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝０ＶでＶｔｈ＝−１Ｖ以上なので、オン状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。

反転ゲート線ｘＧａｔｅの電位が６Ｖ且つゲート線Ｇａｔｅの電位が−３Ｖである（メモリ１０１非選択時）場合を、検討する。この場合、トランジスタＲＷＴｐは、（ゲート−ソース間電圧）＝３Ｖ＞２Ｖであるので、オフ状態になる。また、トランジスタＲＷＴｎは、（ゲート−ソース間電圧）＝−３Ｖ＜−２Ｖであるので、オフ状態になる。従って、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。

メモリ１０１のトランジスタＲＷＴｐ及びＲＷＴｎが図１０の表のように動作する理由を、以下に説明する。

図１１は、図８に示したメモリ１０１のトランジスタＲＷＴｐ及びトランジスタＲＷＴｎのゲート電位を示す図である。先に説明したように、電源電位ＶＭＨ＝３Ｖ、ＶＭＬ＝０Ｖとしている。

図１１において、トランジスタＲＷＴｐ及びトランジスタＲＷＴｎがオン状態になるゲート−ソース間電圧の範囲を、矢印１０２、１０３、１０４及び１０５で示している。電圧Ｖｔｈ（ｐ）は、トランジスタＲＷＴｐがオンする境のゲート−ソース間電圧である。電圧Ｖｔｈ（ｎ）は、トランジスタＲＷＴｎがオンする境のゲート−ソース間電圧である。

トランジスタＲＷＴｐにおいて、矢印１０２で示される、Ｖｔｈ（ｐ）＝１Ｖ以下の範囲は、ゲート電位が４Ｖより低い範囲となる。また、矢印１０３で示される、Ｖｔｈ（ｐ）＝−２Ｖ以下の範囲は、ゲート電位が１Ｖより低い範囲となる。また、トランジスタＲＷＴｎにおいて、矢印１０４で示される、Ｖｔｈ（ｎ）＝２Ｖ以上の範囲は、ゲート電位が２Ｖより高い範囲となる。また、矢印１０５で示される、Ｖｔｈ（ｎ）＝−１Ｖ以上の範囲は、ゲート電位が−１Ｖより高い範囲となる。

電子がトランジスタＲＷＴｐ及びトランジスタＲＷＴｎの浮遊ゲートへ注入された状態（副画素データ「１」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、矢印１０２で示される、１Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、Ｖｔｈ（ｐ）＝１Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、矢印１０４で示される、２Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、Ｖｔｈ（ｎ）＝２Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。

このとき、メモリ１０１が選択されると（ｘＧａｔｅ＝３Ｖ且つＧａｔｅ＝０Ｖ）、トランジスタＲＷＴｐのゲート−ソース間の電圧が０Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が０Ｖとなる。従って、トランジスタＲＷＴｐのゲート−ソース間の電圧０Ｖは、矢印１０２で示される動作範囲内となる。一方、トランジスタＲＷＴｎのゲート−ソース間の電圧０Ｖは、矢印１０４で示される動作範囲内とはならない。

従って、トランジスタＲＷＴｐがオン状態且つトランジスタＲＷＴｎがオフ状態となり、メモリ１０１の出力電位Ｖｏｕｔは、３Ｖ（＝ＶＭＨ）となる。

一方、浮遊ゲートから電子が引き抜かれた状態（副画素データ「０」を記憶）では、トランジスタＲＷＴｐのゲート−ソース間の動作電圧は、矢印１０３で示される、−２Ｖより低い範囲である。つまり、トランジスタＲＷＴｐのゲート−ソース間の電圧が、Ｖｔｈ（ｐ）＝−２Ｖ以下である場合に、トランジスタＲＷＴｐがオン状態になる。また、トランジスタＲＷＴｎのゲート−ソース間の動作電圧は、矢印１０５で示される、−１Ｖより高い範囲である。つまり、トランジスタＲＷＴｎのゲート−ソース間の電圧が、Ｖｔｈ（ｎ）＝−１Ｖ以上である場合に、トランジスタＲＷＴｎがオン状態になる。

このとき、メモリ１０１が選択される（ｘＧａｔｅ＝３Ｖ且つＧａｔｅ＝０Ｖ）と、トランジスタＲＷＴｐのゲート−ソース間の電圧が０Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が０Ｖとなる。従って、トランジスタＲＷＴｐのゲート−ソース間の電圧（０Ｖ）は、矢印１０３で示される動作範囲内とはならない。一方、トランジスタＲＷＴｎのゲート−ソース間の電圧（０Ｖ）は、矢印１０５で示される動作範囲内となる。

従って、トランジスタＲＷＴｐがオフ状態且つトランジスタＲＷＴｎがオン状態となり、メモリ１０１の出力電位Ｖｏｕｔは、０Ｖ（＝ＶＭＬ）となる。

メモリ１０１が非選択の場合（ｘＧａｔｅ＝６Ｖ且つＧａｔｅ＝−３Ｖ）、トランジスタＲＷＴｐのゲート−ソース間の電圧が３Ｖとなり、トランジスタＲＷＴｎのゲート−ソース間の電圧が−３Ｖとなる。

従って、トランジスタＲＷＴｐの浮遊ゲートの電子注入状態又は電子引き抜き状態にかかわらず、トランジスタＲＷＴｐのゲート−ソース間の電圧（３Ｖ）は、矢印１０２及び矢印１０３で示される動作範囲内とはならない。同様に、トランジスタＲＷＴｎの浮遊ゲートの電子注入状態又は電子引き抜き状態にかかわらず、トランジスタＲＷＴｎのゲート−ソース間の電圧（−３Ｖ）は、矢印１０４及び矢印１０５で示される動作範囲内とはならない。

従って、トランジスタＲＷＴｐがオフ状態且つトランジスタＲＷＴｎがオフ状態となり、メモリ１０１の出力電位Ｖｏｕｔは、不定（フローティング状態）となる。

なお、ここでは、トランジスタＲＷＴｐのボディの電位Ｖｂｏｄｙ（ｐ）を電源電位ＶＭＨ＝３Ｖとし、トランジスタＲＷＴｎのボディの電位Ｖｂｏｄｙ（ｎ）の電位を電源電位ＶＭＬ＝０Ｖとしたが、本開示はこれに限定されない。例えば、電源電位ＶＭＨ＝６Ｖとしても良い。この場合には、メモリ１０１の選択時のｘＧａｔｅ＝６Ｖとし、メモリ１０１の非選択時のｘＧａｔｅ＝９Ｖとし、電位Ｖｂｏｄｙ（ｐ）を６Ｖとすれば良い。

図１２は、実施の形態の表示装置のメモリのトランジスタの浮遊ゲートへ電子を注入及び引き抜く条件を示す表である。

トランジスタＲＷＴｐ及びＲＷＴｎのゲートとボディとの間に、例えば２０Ｖを印加することで、浮遊ゲートとボディとの間に高電界を発生させ、浮遊ゲートへ電子を注入し又は電子を引き抜くことができる。例えば、Ｇａｔｅ＝ｘＧａｔｅ＝２０Ｖ且つＶｂｏｄｙ（ｐ）＝Ｖｂｏｄｙ（ｎ）＝０Ｖとすることで、トランジスタＲＷＴｐ及びＲＷＴｎのボディから浮遊ゲートに電子を注入することができる。また、Ｇａｔｅ＝ｘＧａｔｅ＝０Ｖ且つＶｂｏｄｙ（ｐ）＝Ｖｂｏｄｙ（ｎ）＝２０Ｖとすることで、トランジスタＲＷＴｐ及びＲＷＴｎの浮遊ゲートからボディに電子を引き抜くことができる。

トランジスタＲＷＴｐ及びＲＷＴｎの浮遊ゲート内の電子がトンネル効果によってボディ（ポリシリコン）側に抜けるように、或いはボディ（ポリシリコン）内の電子がトンネル効果によって浮遊ゲートに注入されるように、浮遊ゲートとボディ（ポリシリコン）との間のトンネル酸化膜に高電界がかかる条件が定められる。即ち、トンネル酸化膜の膜厚が、ゲートと浮遊ゲートとの間の絶縁膜より薄く、且つ、トンネル酸化膜の誘電率が絶縁膜より低い（低容量側に高電圧がかかるから）条件に、定められる。

図７で示したように、ボディ（ポリシリコン）をデータ線Ｄａｔａ又は反転データ線ｘＤａｔａに接続し、ゲートをゲート線Ｇａｔｅ又は反転ゲート線ｘＧａｔｅに接続することで、ＭＩＰ液晶表示装置を構成することができる。

［全体動作］
図１３は、実施の形態の表示装置の副画素の構成を示す図である。図１３では、Ｍ行×（Ｎ×３）列の副画素ＳＰｉｘの内の、３行×２列の６個の副画素ＳＰｉｘを示している。図１３では、共通電位線ＦＲＰの記載を省略している。

消去（副画素データ「０」を記憶、浮遊ゲートから電子を引き抜き）、書込み（副画素データ「１」を記憶、浮遊ゲートに電子を注入）は、ＮＡＮＤ型フラッシュメモリの消去及び書込み動作の原理を利用する（例えば、特許文献３参照）。

第１メモリ５１は、プラスフィールド期間の表示に使用される副画素データを記憶し、第２メモリ５２は、マイナスフィールド期間の表示に使用される副画素データを記憶する。

表示装置１は、プラスフィールド期間では、第１メモリ５１に記憶されている副画素データに基づいて画像を表示するとともに、第２メモリ５２に副画素データを書込む。

表示装置１は、マイナスフィールド期間では、第２メモリ５２に記憶されている副画素データに基づいて画像を表示するとともに、第１メモリ５１に副画素データを書込む。

図１４は、実施の形態の表示装置のプラスフィールド期間での動作シーケンスを示す図である。

表示装置１は、プラスフィールド期間の第０ステップでは、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、全部の副画素ＳＰｉｘの第２メモリ５２を一括消去する。フラッシュメモリであるトランジスタＲＷＴｐ２及びＲＷＴｎ２は、副画素データの書込みの前に、消去が必要だからである。

表示装置１は、プラスフィールド期間の第１ステップでは、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第１行目の副画素ＳＰｉｘの第２メモリ５２に副画素データを書込む。

表示装置１は、プラスフィールド期間の第２ステップでは、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第２行目の副画素ＳＰｉｘの第２メモリ５２に副画素データを書込む。

表示装置１は、プラスフィールド期間の第３ステップでは、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第３行目の副画素ＳＰｉｘの第２メモリ５２に副画素データを書込む。

以降、表示装置１は、最後の行に達するまで、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示するとともに、各行の副画素ＳＰｉｘの第２メモリ５２に副画素データを書込む。

ゲート線駆動回路９（図３参照）は、プラスフィールド期間では、ゲート線Ｇａｔｅ１−１、Ｇａｔｅ２−１及びＧａｔｅ３−１に０Ｖを供給し、反転ゲート線ｘＧａｔｅ１−１、ｘＧａｔｅ２−１及びｘＧａｔｅ３−１に３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第１メモリ５１が選択される。従って、各副画素ＳＰｉｘは、プラスフィールド期間では、第１メモリ５１に記憶された副画素データに基づく画像を表示する。

図１５は、実施の形態の表示装置のマイナスフィールド期間での動作シーケンスを示す図である。

表示装置１は、マイナスフィールド期間の第０ステップでは、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１を一括消去する。フラッシュメモリであるトランジスタＲＷＴｐ１及びＲＷＴｎ１は、副画素データの書込みの前に、消去が必要だからである。

表示装置１は、マイナスフィールド期間の第１ステップでは、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第１行目の副画素ＳＰｉｘの第１メモリ５１に副画素データを書込む。

表示装置１は、マイナスフィールド期間の第２ステップでは、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第２行目の副画素ＳＰｉｘの第１メモリ５１に副画素データを書込む。

表示装置１は、マイナスフィールド期間の第３ステップでは、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。それとともに、表示装置１は、第３行目の副画素ＳＰｉｘの第１メモリ５１に副画素データを書込む。

以降、表示装置１は、最後の行に達するまで、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示するとともに、各行の副画素ＳＰｉｘの第１メモリ５１に副画素データを書込む。

ゲート線駆動回路９は、マイナスフィールド期間では、ゲート線Ｇａｔｅ１−２、Ｇａｔｅ２−２及びＧａｔｅ３−２に０Ｖを供給し、反転ゲート線ｘＧａｔｅ１−２、ｘＧａｔｅ２−２及びｘＧａｔｅ３−２に３Ｖを供給する。これにより、各副画素ＳＰｉｘ内の第２メモリ５２が選択される。従って、各副画素ＳＰｉｘは、マイナスフィールド期間では、第２メモリ５２に記憶された副画素データに基づく画像を表示する。

図１６は、実施の形態の表示装置のプラスフィールド期間で第２メモリに書込まれる副画素データを示す図である。図１７は、実施の形態の表示装置のマイナスフィールド期間で第１メモリに書込まれる副画素データを示す図である。図１８−１及び図１８−２は、実施の形態の表示装置の副画素の書込み及び読出しの際の動作タイミングを示すタイミング図である。図１９−１及び図１９−２は、実施の形態の表示装置の副画素の書込み及び読出しの際の各部の電位を示す図である。

プラスフィールド期間では、コモン電位Ｖｃｏｍは、０Ｖである。マイナスフィールド期間では、コモン電位Ｖｃｏｍは、３Ｖである。従って、第２メモリ５２に書込まれる副画素データ（図１７参照）は、第１メモリ５１に書込まれる副画素データ（図１６参照）を論理反転したものとなる。

図１６から図１９−２を参照して、表示装置１の動作について説明する。

タイミングｔ_０からタイミングｔ_７までが、プラスフィールド期間である。タイミングｔ_７以降が、マイナスフィールド期間である。

プラスフィールド期間は、タイミングｔ_０からタイミングｔ_１までのステップ０、タイミングｔ_１からタイミングｔ_２までのステップ１、タイミングｔ_２からタイミングｔ_３までのステップ２、タイミングｔ_３からタイミングｔ_４までのステップ３、及び、タイミングｔ_５からタイミングｔ_６までのリードオンリーステップを含む。

マイナスフィールド期間は、タイミングｔ_７からタイミングｔ_８までのステップ０、タイミングｔ_８からタイミングｔ_９までのステップ１、タイミングｔ_９からタイミングｔ_１０までのステップ２、及び、タイミングｔ_１０からタイミングｔ_１１までのステップ３を含む。

プラスフィールド期間及びマイナスフィールド期間は、それぞれ最長で１０秒程度であってもよい。容量に映像データを保持する（ＤＲＡＭ型）透過型パネルでは、電荷漏れに起因する、液晶に印加される電圧の低下により、画面がちらつくフリッカの問題がある。そのため、プラスフィールド期間とマイナスフィールド期間との切り替えはある程度のスピード（６０Ｈｚから１２０Ｈｚ程度が例示される）が必要である。しかしながら、本実施形態の構成では電圧低下の問題がないので、プラスフィールド期間とマイナスフィールド期間との切り替えは、液晶の焼き付きが起きない程度の周期でよい。

図１８−１、図１８−２、図１９−１及び図１９−２を参照すると、プラスフィールド期間のステップ０開始のタイミングｔ_０において、共通電極駆動回路６（図３参照）は、０Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。

データ線駆動回路５（図３参照）は、反転データ線ｘＤａｔａ１−１に３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ１−１に０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２及びデータ線Ｄａｔａ１−２に２０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１に３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ２−１に０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２及びデータ線Ｄａｔａ２−２に２０Ｖのデータ信号を出力する。

ゲート線駆動回路９（図３参照）は、反転ゲート線ｘＧａｔｅ１−１に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１に０Ｖのゲート信号を出力する。これにより、第１行目の各副画素ＳＰｉｘの第１メモリ５１が、選択される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２及びゲート線Ｇａｔｅ１−２に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−１に０Ｖのゲート信号を出力する。これにより、第２行目の各副画素ＳＰｉｘの第１メモリ５１が、選択される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２及びゲート線Ｇａｔｅ２−２に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−１に０Ｖのゲート信号を出力する。これにより、第３行目の各副画素ＳＰｉｘの第１メモリ５１が、選択される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２及びゲート線Ｇａｔｅ３−２に０Ｖのゲート信号を出力する。

全部の副画素ＳＰｉｘの第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに０Ｖが印加され、ボディに２０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートからボディに引き抜かれる。これにより、全部の副画素ＳＰｉｘの第２メモリ５２は、一括消去される。つまり、全部の副画素ＳＰｉｘの第２メモリ５２は、副画素データ「０」を記憶する。

図２０は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図２０は、トランジスタＲＷＴｎ１、ＲＷＴｎ２、ＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜く場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。

図２０において、熱酸化膜である第１ゲート絶縁膜１１１の膜厚は、３５０オングストローム（３５ナノメートル）、誘電率は、３ε（εは、熱酸化膜の誘電率）とする。また、熱酸化膜である第２ゲート絶縁膜（トンネル酸化膜）１１２の膜厚は、２００オングストローム（２０ナノメートル）、誘電率は、εとする。これらの数値は、特許文献３の数値を利用している。

浮遊ゲート内の電子がトンネル効果によってボディ側に抜けるように、第２ゲート絶縁膜１１２に高電界がかかる条件が設定される。即ち、第２ゲート絶縁膜１１２の膜厚が、第１ゲート絶縁膜１１１の膜厚よりも薄く、且つ、第２ゲート絶縁膜１１２の誘電率が第１ゲート絶縁膜１１１の誘電率よりも低い（低容量側に高電圧がかかるため）条件にバランスされている。なお、ゲート−ボディ間の電位差が１０Ｖの場合は、トンネル効果は発生しない。

上記した数値を使用すると、第１ゲート絶縁膜１１１の静電容量Ｃ２は、次の式（１）で表される。
Ｃ２＝３ε／（３５０オングストローム） ・・・（１）

また、第２ゲート絶縁膜１１２の静電容量Ｃ１は、次の式（２）で表される。
Ｃ１＝ε／（２００オングストローム） ・・・（２）

ここで、ε＝１とすると、Ｃ２＝８５７１４２８．５７１（ファラッド）、Ｃ１＝５００００００（ファラッド）となる。

従って、第１ゲート絶縁膜１１１の電圧Ｖ２は、次の式（３）で表される。
Ｖ２＝２０×Ｃ１／（Ｃ１＋Ｃ２）＝７．３６８４２１（ボルト） ・・・（３）

また、第２ゲート絶縁膜１１２の電圧Ｖ１は、次の式（４）で表される。
Ｖ１＝２０×Ｃ２／（Ｃ１＋Ｃ２）＝１２．６３１５８（ボルト） ・・・（４）

図２１は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図２１は、トランジスタＲＷＴｎ１、ＲＷＴｎ２、ＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜いた後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝−１Ｖ（ｎチャネル）となる。なお、トランジスタＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜いた後の、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝−２Ｖ（ｐチャネル）となる。

図２２は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図２２は、電子をボディからトランジスタＲＷＴｎ１、ＲＷＴｎ２、ＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートに注入する場合の、副画素ＳＰｉｘのメモリのエネルギバンド図である。

図２３は、実施の形態の表示装置の副画素のメモリのエネルギバンド図である。詳しくは、図２３は、電子をボディからトランジスタＲＷＴｎ１、ＲＷＴｎ２、ＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートへ注入した後の、副画素ＳＰｉｘのメモリのエネルギバンド図である。このとき、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝２Ｖとなる。なお、トランジスタＲＷＴｐ１及びＲＷＴｐ２の浮遊ゲートからボディへ電子を引き抜いた後の、ゲート−ソース間の閾値電圧Ｖｔｈは、Ｖｔｈ＝１Ｖ（ｐチャネル）となる。

再び図１８−１及び図１８−２を参照すると、タイミングｔ_０から待ち時間が経過した後、スイッチ制御回路７（図３参照）は、第１スイッチ制御信号線ＲＳ−１へ５Ｖの第１スイッチ制御信号ＶＲＳ−１を出力する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オン状態になる。

ステップの切り替えのタイミング（ｔ_１、ｔ_２、ｔ_３、・・・）で、第１スイッチ制御信号線ＲＳ−１の電位を毎回０Ｖにしているのは、次の理由による。書き込み動作に伴うデータ線（ｘＤａｔａ、Ｄａｔａ）、ゲート線（ｘＧａｔｅ、Ｇａｔｅ）電位の変動に伴うノイズ等を、副画素電極１５に伝えないようにするために、毎回第１スイッチＳＷ１をオフするためである。このようなノイズ等が発生しない場合は、第１スイッチ制御信号線ＲＳ−１の電位を５Ｖのままにし、第１スイッチＳＷ１を連続してオンさせたままでもよい。

スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２への０Ｖの第２スイッチ制御信号ＶＲＳ−２の出力を維持する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第１メモリ５１が選択されている。そして、第１スイッチＳＷ１がオン状態になる。従って、第１メモリ５１に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。

図２４−１は、実施の形態の表示装置の副画素のデータと副画素電極の電位との関係を示す図である。詳しくは、プラスフィールド期間の場合の、第１メモリ５１に記憶されている副画素データと、副画素電極１５の電位と、の関係を示す図である。

電子が第１メモリ５１のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートに注入された状態では、第１メモリ５１は副画素データ「１」を記憶する。このとき、副画素電極１５には、３Ｖ（＝ＶＭＨ−１）が印加される。従って、液晶分子ＬＱ（液晶層３０）には、３Ｖの電圧が印加される。これにより、副画素ＳＰｉｘは、白色を表示する。

電子が第１メモリ５１のトランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートから引き抜かれた状態では、第１メモリ５１は副画素データ「０」を記憶する。このとき、副画素電極１５には、０Ｖ（＝ＶＭＬ−１）が印加される。従って、液晶分子ＬＱには、０Ｖの電圧が印加される。これにより、副画素ＳＰｉｘは、黒色を表示する。

図２４−２は、実施の形態の表示装置の副画素のデータと副画素電極の電位との関係を示す図である。詳しくは、マイナスフィールド期間の場合の、第２メモリ５２に記憶されている副画素データと、副画素電極１５の電位と、の関係を示す図である。

電子が第２メモリ５２のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートから引き抜かれた状態では、第２メモリ５２は副画素データ「０」を記憶する。このとき、副画素電極１５には、０Ｖ（＝ＶＭＬ−２）が印加される。従って、液晶分子ＬＱには、３Ｖの電圧が印加される。これにより、副画素ＳＰｉｘは、白色を表示する。

電子が第２メモリ５２のトランジスタＲＷＴｐ２及びＲＷＴｎ２の浮遊ゲートに注入された状態では、第２メモリ５２は副画素データ「１」を記憶する。このとき、副画素電極１５には、３Ｖ（＝ＶＭＨ−２）が印加される。従って、液晶分子ＬＱには、０Ｖの電圧が印加される。これにより、副画素ＳＰｉｘは、黒色を表示する。

再び図１８−１及び図１８−２を参照すると、プラスフィールド期間のステップ１開始のタイミングｔ_１において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２及びデータ線Ｄａｔａ１−２に０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２及びデータ線Ｄａｔａ２−２に１０Ｖのデータ信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２及びゲート線Ｇａｔｅ１−２に２０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−１への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２及びゲート線Ｇａｔｅ２−２に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−１への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２及びゲート線Ｇａｔｅ３−２に１０Ｖのゲート信号を出力する。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ２及びＲＷＴｎ２のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ１−１の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。

なお、第２メモリ５２への副画素データの書込みの際に、電源電位ＶＭＨ−２を０Ｖとし、電源電位ＶＭＬ−２を１０Ｖとする（図１２参照）。その理由は、次の通りである。トランジスタＲＷＴｐ２のボディは、反転データ線ｘＤａｔａに接続され、０Ｖ又は１０Ｖが印加される。トランジスタＲＷＴｎ２のボディは、データ線Ｄａｔａに接続され、０Ｖ又は１０Ｖが印加される。従って、トランジスタＲＷＴｐ２及びＲＷＴｎ２のソース電極側で、ｐｎ接合に順方向バイアスが掛かることを抑制し、過大電流が流れないようにするためである。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−２の第２メモリ５２は、副画素データ「０」（白（反転））の記憶を維持する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ２−１の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−２の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ３−１の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−２の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

タイミングｔ_１から待ち時間が経過した後、スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１へ５Ｖの第１スイッチ制御信号ＶＲＳ−１を出力する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オン状態になる。スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２への０Ｖの第２スイッチ制御信号ＶＲＳ−２の出力を維持する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第１メモリ５１が選択されている。そして、第１スイッチＳＷ１がオン状態になる。従って、第１メモリ５１に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。

次に、プラスフィールド期間のステップ２開始のタイミングｔ_２において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２及びデータ線Ｄａｔａ１−２への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２及びデータ線Ｄａｔａ２−２に０Ｖのデータ信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２及びゲート線Ｇａｔｅ１−２に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−１への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２及びゲート線Ｇａｔｅ２−２に２０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−１への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２及びゲート線Ｇａｔｅ３−２への１０Ｖのゲート信号の出力を維持する。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ１−１の第２メモリ５２は、副画素データ「１」（黒（反転））の記憶を維持する。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ１−２の第２メモリ５２は、副画素データ「０」（白（反転））の記憶を維持する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ２及びＲＷＴｎ２のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ２−１の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ２及びＲＷＴｎ２のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ２−２の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ３−１の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ３−２の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

タイミングｔ_２から待ち時間が経過した後、スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１へ５Ｖの第１スイッチ制御信号ＶＲＳ−１を出力する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オン状態になる。スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２への０Ｖの第２スイッチ制御信号ＶＲＳ−２の出力を維持する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第１メモリ５１が選択されている。そして、第１スイッチＳＷ１がオン状態になる。従って、第１メモリ５１に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。

次に、プラスフィールド期間のステップ３開始のタイミングｔ_３において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２及びデータ線Ｄａｔａ１−２へ１０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−１への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２及びデータ線Ｄａｔａ２−２への０Ｖのデータ信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２及びゲート線Ｇａｔｅ１−２への１０Ｖのゲート信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−１への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２及びゲート線Ｇａｔｅ２−２に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−１への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２及びゲート線Ｇａｔｅ３−２に２０Ｖのゲート信号を出力する。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−１の第２メモリ５２は、副画素データ「１」（黒（反転））の記憶を維持する。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ１−２の第２メモリ５２は、副画素データ「０」（白（反転））の記憶を維持する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−１の第２メモリ５２は、副画素データ「１」（黒（反転））の記憶を維持する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ２−２の第２メモリ５２は、副画素データ「１」（黒（反転））の記憶を維持する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−１の第２メモリ５２は、副画素データ「０」（白（反転））の記憶を維持する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第２メモリ５２では、トランジスタＲＷＴｐ２及びＲＷＴｎ２のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ２及びＲＷＴｎ２のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ３−２の第２メモリ５２は、副画素データ「１」（黒（反転））を記憶する。

タイミングｔ_３から待ち時間が経過した後、スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１へ５Ｖの第１スイッチ制御信号ＶＲＳ−１を出力する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オン状態になる。スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２への０Ｖの第２スイッチ制御信号ＶＲＳ−２の出力を維持する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第１メモリ５１が選択されている。そして、第１スイッチＳＷ１がオン状態になる。従って、第１メモリ５１に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。

ところで、例えば、表示装置１が、４８０行の副画素ＳＰｉｘを有するとした場合、ステップ４８０まで実行し終えると、全部の副画素ＳＰｉｘの第２メモリ５２への副画素データの書込みが終了する。従って、表示装置１は、ステップ４８０より後では、第２メモリ５２への副画素データの書込みを行う必要がない。このとき、表示装置１は、第２メモリ５２への副画素データの書込みを行わず、第１メモリ５１に記憶されている副画素データに基づく画像表示を行う、リードオンリーステップを実行する。

リードオンリーステップ開始のタイミングｔ_５において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１へ３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ１−１へ０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２及びデータ線Ｄａｔａ１−２への０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１へ３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ２−１へ０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２及びデータ線Ｄａｔａ２−２への０Ｖのデータ信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−１への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２及びゲート線Ｇａｔｅ１−２に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−１への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２及びゲート線Ｇａｔｅ２−２に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−１への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第１メモリ５１の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２及びゲート線Ｇａｔｅ３−２に０Ｖのゲート信号を出力する。

スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１へ５Ｖの第１スイッチ制御信号ＶＲＳ−１を出力する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オン状態になる。スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２への０Ｖの第２スイッチ制御信号ＶＲＳ−２の出力を維持する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第１メモリ５１が選択されている。そして、第１スイッチＳＷ１がオン状態になる。従って、第１メモリ５１に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第１メモリ５１に記憶されている副画素データに基づく画像を表示する。

マイナスフィールド期間のステップ０開始のタイミングｔ_７において、共通電極駆動回路６は、３Ｖのコモン電位Ｖｃｏｍを共通電極２３に出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−１及びデータ線Ｄａｔａ１−１に２０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２に３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ１−２に０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１及びデータ線Ｄａｔａ２−１に２０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２に３Ｖのデータ信号を出力する。データ線駆動回路５は、データ線Ｄａｔａ２−２に０Ｖのデータ信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１及びゲート線Ｇａｔｅ１−１に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２に０Ｖのゲート信号を出力する。これにより、第１行目の各副画素ＳＰｉｘの第２メモリ５２が、選択される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１及びゲート線Ｇａｔｅ２−１に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−２に０Ｖのゲート信号を出力する。これにより、第２行目の各副画素ＳＰｉｘの第２メモリ５２が、選択される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１及びゲート線Ｇａｔｅ３−１に０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２に３Ｖのゲート信号を出力する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−２に０Ｖのゲート信号を出力する。これにより、第３行目の各副画素ＳＰｉｘの第２メモリ５２が、選択される。

全部の副画素ＳＰｉｘの第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに０Ｖが印加され、ボディに２０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ１及びＲＷＴｎ１の浮遊ゲートからボディに引き抜かれる。これにより、全部の副画素ＳＰｉｘの第１メモリ５１は、一括消去される。つまり、全部の副画素ＳＰｉｘの第１メモリ５１は、副画素データ「０」（消去）を記憶する。

タイミングｔ_７から待ち時間が経過した後、スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２へ５Ｖの第２スイッチ制御信号ＶＲＳ−２を出力する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オン状態になる。スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１への０Ｖの第１スイッチ制御信号ＶＲＳ−１の出力を維持する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第２メモリ５２が選択されている。そして、第２スイッチＳＷ２がオン状態になる。従って、第２メモリ５２に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。

マイナスフィールド期間のステップ１開始のタイミングｔ_８において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１及びデータ線Ｄａｔａ１−１へ１０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−２への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１及びデータ線Ｄａｔａ２−１に０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−２への０Ｖのデータ信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１及びゲート線Ｇａｔｅ１−１に２０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１及びゲート線Ｇａｔｅ２−１に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−２への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１及びゲート線Ｇａｔｅ３−１に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−２への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

なお、第１メモリ５１への副画素データの書込みの際に、電源電位ＶＭＨ−１を０Ｖとし、電源電位ＶＭＬ−１を１０Ｖとする（図１２参照）。その理由は、次の通りである。トランジスタＲＷＴｐ１のボディは、反転データ線ｘＤａｔａに接続され、０Ｖ又は１０Ｖが印加される。トランジスタＲＷＴｎ１のボディは、データ線Ｄａｔａに接続され、０Ｖ又は１０Ｖが印加される。従って、トランジスタＲＷＴｐ１及びＲＷＴｎ１のソース電極側で、ｐｎ接合に順方向バイアスが掛かることを抑制し、過大電流が流れないようにするためである。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ１及びＲＷＴｎ１のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ１−２の第１メモリ５１は、副画素データ「１」（白）を記憶する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−１の第１メモリ５１は、副画素データ「０」（消去）の記憶を維持する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ２−２の第１メモリ５１は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−１の第１メモリ５１は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ３−２の第１メモリ５１は、副画素データ「０」（消去）の記憶を維持する。

タイミングｔ_８から待ち時間が経過した後、スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２へ５Ｖの第２スイッチ制御信号ＶＲＳ−２を出力する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オン状態になる。スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１への０Ｖの第１スイッチ制御信号ＶＲＳ−１の出力を維持する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第２メモリ５２が選択されている。そして、第２スイッチＳＷ２がオン状態になる。従って、第２メモリ５２に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。

次に、マイナスフィールド期間のステップ２開始のタイミングｔ_９において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１及びデータ線Ｄａｔａ１−１への１０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−２への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１及びデータ線Ｄａｔａ２−１へ１０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−２への０Ｖのデータ信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１及びゲート線Ｇａｔｅ１−１に１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１及びゲート線Ｇａｔｅ２−１に２０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−２への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１及びゲート線Ｇａｔｅ３−１への１０Ｖのゲート信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−２への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−２の第１メモリ５１は、副画素データ「１」（白）の記憶を維持する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−１の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−２の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−１の第１メモリ５１は、副画素データ「０」（消去）の記憶を維持する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−２の第２メモリ５２は、副画素データ「０」（消去）の記憶を維持する。

タイミングｔ_９から待ち時間が経過した後、スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２へ５Ｖの第２スイッチ制御信号ＶＲＳ−２を出力する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オン状態になる。スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１への０Ｖの第１スイッチ制御信号ＶＲＳ−１の出力を維持する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第２メモリ５２が選択されている。そして、第２スイッチＳＷ２がオン状態になる。従って、第２メモリ５２に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。

次に、マイナスフィールド期間のステップ３開始のタイミングｔ_１０において、データ線駆動回路５は、反転データ線ｘＤａｔａ１−１及びデータ線Ｄａｔａ１−１へ０Ｖのデータ信号を出力する。

データ線駆動回路５は、反転データ線ｘＤａｔａ１−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ１−２への０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−１及びデータ線Ｄａｔａ２−１への１０Ｖのデータ信号の出力を維持する。

データ線駆動回路５は、反転データ線ｘＤａｔａ２−２への３Ｖのデータ信号の出力を維持する。データ線駆動回路５は、データ線Ｄａｔａ２−２への０Ｖのデータ信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−１及びゲート線Ｇａｔｅ１−１への１０Ｖのゲート信号の出力を維持する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ１−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ１−２への０Ｖのゲート信号の出力を維持する。これにより、第１行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−１及びゲート線Ｇａｔｅ２−１へ１０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ２−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ２−２への０Ｖのゲート信号の出力を維持する。これにより、第２行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−１及びゲート線Ｇａｔｅ３−１に２０Ｖのゲート信号を出力する。

ゲート線駆動回路９は、反転ゲート線ｘＧａｔｅ３−２への３Ｖのゲート信号の出力を維持する。ゲート線駆動回路９は、ゲート線Ｇａｔｅ３−２への０Ｖのゲート信号の出力を維持する。これにより、第３行目の各副画素ＳＰｉｘの第２メモリ５２の選択が、維持される。

第１行目且つ第１列目の副画素ＳＰｉｘ１−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ１−１の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第１行目且つ第２列目の副画素ＳＰｉｘ１−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ１−２の第１メモリ５１は、副画素データ「１」（白）の記憶を維持する。

第２行目且つ第１列目の副画素ＳＰｉｘ２−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに０Ｖが印加される。従って、副画素ＳＰｉｘ２−１の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第２行目且つ第２列目の副画素ＳＰｉｘ２−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに１０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ２−２の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

第３行目且つ第１列目の副画素ＳＰｉｘ３−１の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに０Ｖが印加される。従って、電子が、トランジスタＲＷＴｐ１及びＲＷＴｎ１のボディから浮遊ゲートへ注入される。これにより、副画素ＳＰｉｘ３−１の第１メモリ５１は、副画素データ「１」（白）を記憶する。

第３行目且つ第２列目の副画素ＳＰｉｘ３−２の第１メモリ５１では、トランジスタＲＷＴｐ１及びＲＷＴｎ１のゲートに２０Ｖが印加され、ボディに１０Ｖが印加される。従って、副画素ＳＰｉｘ３−２の第１メモリ５１は、副画素データ「０」（黒）の記憶を維持する。

タイミングｔ_１０から待ち時間が経過した後、スイッチ制御回路７は、第２スイッチ制御信号線ＲＳ−２へ５Ｖの第２スイッチ制御信号ＶＲＳ−２を出力する。これにより、全部の副画素ＳＰｉｘの第２スイッチＳＷ２が、オン状態になる。スイッチ制御回路７は、第１スイッチ制御信号線ＲＳ−１への０Ｖの第１スイッチ制御信号ＶＲＳ−１の出力を維持する。これにより、全部の副画素ＳＰｉｘの第１スイッチＳＷ１が、オフ状態に維持される。

全部の副画素ＳＰｉｘでは、第２メモリ５２が選択されている。そして、第２スイッチＳＷ２がオン状態になる。従って、第２メモリ５２に記憶されている副画素データに応じた電位が、副画素電極１５に供給される。これにより、表示装置１は、全部の副画素ＳＰｉｘの第２メモリ５２に記憶されている副画素データに基づく画像を表示する。

なお、表示装置１は、マイナスフィールド期間においても、プラスフィールド期間と同様に、全部の副画素ＳＰｉｘの第１メモリ５１への副画素データの書込みが終了した後は、リードオンリーステップを実行すると良い。つまり、表示装置１は、第１メモリ５１への副画素データの書込みを行わず、第２メモリ５２に記憶されている副画素データに基づく画像表示を行うと良い。

［副画素のレイアウト］
図２５は、実施の形態の表示装置の副画素のレイアウトを示す図である。図２５では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、を含む。

第１メモリ５１、第２メモリ５２、第１スイッチＳＷ１及び第２スイッチＳＷ２の各々は、半導体層と、第１配線層の配線と、第２配線層の配線と、で構成されている。

第１配線層の反転ゲート線ｘＧａｔｅ１−１、ゲート線Ｇａｔｅ１−１、反転ゲート線ｘＧａｔｅ１−２、及び、ゲート線Ｇａｔｅ１−２は、Ｘ方向（図中左右方向）に沿って、延びている。

第２配線層の反転データ線ｘＤａｔａ１−１及びｘＤａｔａ１−２、電源電位配線ＶＭＨ−１及びＶＭＨ−２、電源電位配線ＶＭＬ−１及びＶＭＬ−２、データ線Ｄａｔａ１−１及びＤａｔａ１−２、第１スイッチ制御信号線ＲＳ−１、並びに、第２スイッチ制御信号線ＲＳ−２は、Ｙ方向（図中上下方向）に沿って、延びている。

第１メモリ５１及び第２メモリ５２は、電源電位配線ＶＭＨ−２と電源電位配線ＶＭＬ−１との間に、配置されている。第１メモリ５１及び第２メモリ５２は、Ｙ方向に沿って配置されている。

第１メモリ５１は、トランジスタＲＷＴｐ１及びＲＷＴｎ１を含む。トランジスタＲＷＴｐ１は、半導体層（多結晶シリコン（ポリシリコン））５１ａと、浮遊ゲート５１ｂと、を含む。半導体層５１ａは、Ｘ方向に沿って延びている。トランジスタＲＷＴｎ１は、半導体層５１ａと、浮遊ゲート５１ｃと、を含む。トランジスタＲＷＴｐ１及びＲＷＴｎ１は、Ｘ方向に沿って配置されている。

図２６は、実施の形態の表示装置の副画素の断面図である。詳しくは、図２６は、図２５中のＡ−Ｂ線での断面図である。

半導体層５１ａの一端（図中左端）は、電源電位配線ＶＭＨ−１に接続されている。半導体層５１ａの他端（図中右端）は、電源電位配線ＶＭＬ−１に接続されている。半導体層５１ａの一端と他端との間は、配線５７（第２ノードＮ２）に接続されている。

トランジスタＲＷＴｐ１は、電源電位配線ＶＭＨ−２と配線５７（第２ノードＮ２）との間に形成されている。トランジスタＲＷＴｎ１は、配線５７（第２ノードＮ２）と電源電位配線ＶＭＬ−１との間に形成されている。

トランジスタＲＷＴｐ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層（図中上側）に形成された浮遊ゲート５１ｂを含む。トランジスタＲＷＴｐ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｂの上層に形成された反転ゲート線ｘＧａｔｅ１−１を含む。

トランジスタＲＷＴｎ１は、第２ゲート絶縁膜（トンネル酸化膜）１１２を介して半導体層５１ａの上層（図中上側）に形成された浮遊ゲート５１ｃを含む。トランジスタＲＷＴｎ１は、第１ゲート絶縁膜１１１を介して浮遊ゲート５１ｃの上層に形成されたゲート線Ｇａｔｅ１−１を含む。

Ｎチャネル型トランジスタである第１スイッチＳＷ１は、半導体層５８と、絶縁膜を介して半導体層５８の上層に形成された配線５９と、を含む。図２５を参照すると、配線５９は、第１スイッチ制御信号線ＲＳ−１に接続されている。

配線５５（第１ノードＮ１）は、コンタクト５６を介して、副画素電極（反射電極）１５に接続されている。

図２７は、実施の形態の表示装置の副画素のトランジスタ数と、特許文献２の表示素子のトランジスタ数と、を示す図である。

特許文献２の表示素子では、コモン反転駆動方式を、反転スイッチ（トランスファーゲート２０及び２１）で実現している。トランスファーゲート２０及び２１は、４個のトランジスタで構成される。一方、本願の実施の形態の表示装置１では、コモン反転駆動方式を、第１メモリ５１に記憶されている副画素データと第２メモリ５２に記憶されている副画素データとを交互に読出すことで、実現している。従って、本願の実施の形態の表示装置１は、反転スイッチを不要とする。

メモリに関して、本願の実施の形態の表示装置１では、第１メモリ５１及び第２メモリ５２のトランジスタ数は、４個である。一方、特許文献２の表示素子では、メモリのトランジスタ数は、６個（トランジスタ５及び６、並びに、インバータ１４及び１５）である。

また、本願の実施の形態の表示装置１では、第１メモリ５１と副画素電極１５との断続のために、第１スイッチＳＷ１を備え、第２メモリ５２と副画素電極１５との断続のために、第２スイッチＳＷ２を備えている。第１スイッチＳＷ１及び第２スイッチＳＷ２の各々は、１個のトランジスタで構成される。

以上を累計すると、本願の実施の形態の表示装置１は、トランジスタ数が６個である。一方、特許文献２の表示素子は、トランジスタ数が１０個である。

このように、本願の実施の形態の表示装置１は、特許文献２の表示素子と比べて、トランジスタ数を削減することができる。これにより、本願の実施の形態の表示装置１は、回路規模を縮小でき、高精細化が可能である。

また、表示装置１は、トランジスタ密度の低下により、異物等による短絡のリスクが低減され、歩留まりを向上することができる。

また、ＳＲＡＭを利用した従来のＭＩＰ型の表示装置では、副画素データを維持するためには、電源供給を維持する必要があった。一方、表示装置１は、電源供給が絶たれても、副画素データを維持することができる。これにより、表示装置１は、低消費電力化が可能である。

実施の形態の表示装置１は、電子看板又は電子棚札に適用すると好適である。その理由は、次の２点である。

第１に、フラッシュメモリでは、半導体基板と浮遊ゲートとの間に形成された第２ゲート絶縁膜（トンネル酸化膜）１１２は、電子が通過する都度、劣化する。つまり、第２ゲート絶縁膜（トンネル酸化膜）１１２は、副画素データが書込まれる都度、劣化する。従って、フラッシュメモリは、書換え回数に上限がある。

実施の形態の表示装置１をスマートフォンやパーソナルコンピュータに適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が高く、装置寿命が短くなってしまう可能性が高い。従って、実施の形態の表示装置１をスマートフォンやパーソナルコンピュータに適用すると、装置寿命を考慮する必要がある。

一方、電子看板又は電子棚札では、副画素データが副画素ＳＰｉｘに書込まれるのは、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などの場合である。従って、実施の形態の表示装置１を電子看板又は電子棚札に適用すると、副画素データが副画素ＳＰｉｘに書込まれる頻度が低く、装置寿命が短くなってしまう可能性が低い。従って、実施の形態の表示装置１を電子看板又は電子棚札に適用すると、装置寿命を考慮する必要を、実質的に抑制できる。

第２に、電子看板又は電子棚札では、広告内容又は告知内容の変更や、商品価格の変更や、商品入替などがなければ、同じ画像が何日間か繰り返して表示される可能性がある。もし、電子看板又は電子棚札にＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるとすると、たとえ前日までと同じ画像を表示する場合であっても、商品販売店の毎日の開店時刻前に、副画素データをＤＲＡＭやＳＲＡＭなどに書込む必要がある。或いは、電子看板又は電子棚札に記憶保持用のバッテリを備えて、ＤＲＡＭやＳＲＡＭなどに記憶されている、前日までの副画素データを保持する必要がある。

一方、実施の形態の表示装置１を電子看板又は電子棚札に適用すると、副画素ＳＰｉｘが不揮発性のフラッシュメモリを用いているので、前日までと同じ画像を表示する場合は、商品販売店の毎日の開店時刻前に、副画素データを副画素ＳＰｉｘに書込む必要がない。また、電子看板又は電子棚札に記憶保持用のバッテリを備える必要がない。従って、実施の形態の表示装置１を電子看板又は電子棚札に適用すると、商品販売店の利便性を向上させることができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１ 表示装置
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ データ線駆動回路
６ 共通電極駆動回路
７ スイッチ制御回路
９ ゲート線駆動回路
１１ 第１基板
１５ 副画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
５０ メモリブロック
５１ 第１メモリ
５２ 第２メモリ
１１１ 第１ゲート絶縁膜
１１２ 第２ゲート絶縁膜（トンネル酸化膜）
Ｄａｔａ データ線
ＤＬ データ線群
ＦＲＰ 共通電位線
ＧＬ ゲート線群
Ｇａｔｅ ゲート線
Ｐｉｘ 画素
ＲＳ スイッチ制御信号線
ＲＷＴｐ、ＲＷＴｎ トランジスタ
ＳＰｉｘ 副画素
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ｘＧａｔｅ 反転ゲート線
ｘＤａｔａ 反転データ線

Claims (8)

1. 複数の副画素を備え、
   各副画素は、副画素データを記憶する第１メモリ及び第２メモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、これらメモリブロックと副画素電極との間に設けられるスイッチとを備え、
   前記第１メモリ及び前記第２メモリの各々は、
   浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これらトランジスタは、互いのドレインが直列に接続され、
   前記スイッチは、
   副画素電極側の第１ノードと、前記第１メモリのドレイン直列経路中に設けられる第２ノードとの間に設けられる第１スイッチと、
   副画素電極側の第１ノードと、前記第２メモリのドレイン直列経路中に設けられる第３ノードとの間に設けられる第２スイッチと
   を備えている、
   表示装置。
2. 前記第１スイッチは、第１フィールド期間に、第１ノードと、前記第１メモリの前記第１トランジスタと前記第２トランジスタとの接続点である第２ノードと、の間を電気的に導通し、第２フィールド期間に、前記第１ノードと、前記第２ノードと、の間を電気的に遮断し、
   前記第２スイッチは、第１フィールド期間に、前記第１ノードと、前記第２メモリの前記第１トランジスタと前記第２トランジスタとの接続点である第３ノードと、の間を電気的に遮断し、第２フィールド期間に、前記第１ノードと、前記第３ノードと、の間を電気的に導通し、
   前記副画素電極は、前記第１ノードの電位に基づいて、画像を表示する、
   請求項１に記載の表示装置。
3. 前記第１トランジスタは、Ｐチャネル型トランジスタであり、
   前記第２トランジスタは、Ｎチャネル型トランジスタであり、
   前記第１及び第２トランジスタは、前記浮遊ゲートの電荷に応じて、相補的に動作する、
   請求項１又は２に記載の表示装置。
4. 前記第１メモリの前記第１トランジスタのボディに反転データ信号を供給する第１反転データ線と、前記第１メモリの前記第２トランジスタのボディにデータ信号を供給する第１データ線と、前記第２メモリの前記第１トランジスタのボディに反転データ信号を供給する第２反転データ線と、前記第２メモリの前記第２トランジスタのボディにデータ信号を供給する第２データ線と、を各々が含む複数のデータ線群を更に備える、
   請求項１から３のいずれか１項に記載の表示装置。
5. 前記第１メモリの前記第１トランジスタのゲートに反転ゲート信号を供給する第１反転ゲート線と、前記第１メモリの前記第２トランジスタのゲートにゲート信号を供給する第１ゲート線と、前記第２メモリの前記第１トランジスタのゲートに反転ゲート信号を供給する第２反転ゲート線と、前記第２メモリの前記第２トランジスタのゲートにゲート信号を供給する第２ゲート線と、を各々が含む複数のゲート線群を更に備える、
   請求項１から４のいずれか１項に記載の表示装置。
6. 複数の前記副画素電極に対向して設けられる共通電極と、
   当該共通電極にコモン電位を出力する、共通電極駆動回路と、
   第１フィールド期間に、前記第１スイッチを導通させる第１スイッチ制御信号を、全部の副画素の前記第１スイッチに出力し、第２フィールド期間に、前記第２スイッチを導通させる第２スイッチ制御信号を、全部の副画素の前記第２スイッチに出力する、スイッチ制御回路と、
   を更に備える、
   請求項１から５のいずれか１項に記載の表示装置。
7. 各副画素は、
   第１フィールド期間に、前記第１メモリに記憶されている副画素データに基づいて、画像を表示するとともに、副画素データが前記第２メモリに書込まれ、
   第２フィールド期間に、前記第２メモリに記憶されている副画素データに基づいて、画像を表示するとともに、副画素データが前記第１メモリに書込まれる、
   請求項１から６のいずれか１項に記載の表示装置。
8. 複数の副画素を備え、
   各副画素は、副画素データを記憶する第１メモリ及び第２メモリを有するメモリブロックと、該メモリブロックに接続される副画素電極と、これらメモリブロックと副画素電極との間に設けられるスイッチとを備え、
   前記第１メモリ及び前記第２メモリの各々は、
   浮遊ゲートの電荷に応じて前記副画素データを記憶する第１及び第２トランジスタを有し、これらトランジスタは、互いのドレイン経路が直列に接続されると共に、
   前記スイッチは、
   副画素電極側の第１ノードと、前記第１メモリのドレイン直列経路中に設けられる第２ノードとの間に設けられる第１スイッチと、
   副画素電極側の第１ノードと、前記第２メモリのドレイン直列経路中に設けられる第３ノードとの間に設けられる第２スイッチと
   を備えている、
   電子看板。

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