JP2012145925A - 画素アレイ基板構造、画素アレイ基板構造の製造方法、表示装置、及び、電子機器 - Google Patents

Abstract

【課題】画品位に影響を及ぼす、２層目の平坦化膜のコンタクト部を自由にレイアウトできるようにする。
【解決手段】回路部が形成された基板表面を平坦化するための平坦化膜を、基板上に順に積層された第１，第２の平坦化膜７４，７７からなる２層構造とする。そして、第１，第２の平坦化膜７４，７７間に中継配線７６を形成し、この中継配線７６によって、第１の平坦化膜７４に形成され、トランジスタ（ＴＦＴ）７２を含む回路部に接続された第１のコンタクト部７５と、第２の平坦化膜７７の第１のコンタクト部７５と平面視で異なる位置に形成された第２のコンタクト部７５とを電気的に接続する。
【選択図】図１３

Description

本開示は、画素アレイ基板構造、画素アレイ基板構造の製造方法、表示装置、及び、電子機器に関する。

表示装置においては、基板上に薄膜トランジスタ等の回路構成素子が形成され、また配線やコンタクト部が存在するために基板表面が凸凹する。この凸凹を平坦化するために、トランジスタ等を含む回路部を覆うように平坦化膜が形成される。そして、基板表面をより平坦化するために、平坦化膜を２層構造にする技術が提案されている（例えば、特許文献１参照）。

特開２００１−２８４３４２号公報

特許文献１の従来技術では、平坦化膜が２層構造となっているものの、上下２層の平坦化膜の各々に形成されるコンタクト部が１層目、２層目とも平面視で同一箇所となっている。そのため、２層目の平坦化膜のコンタクト部の配設位置が、１層目の平坦化膜のコンタクト部が繋がる回路部の回路パターンによって制約を受けるため、２層目の平坦化膜のコンタクト部を自由にレイアウトすることができない。

因みに、２層目の平坦化膜のコンタクト部は、２層目の平坦化膜上に形成される画素電極に対して電気的に接続されるため画品位に影響を及ぼす、即ち、表示装置の表示品位を左右する一因となる。このように、従来技術では、画品位に影響を及ぼす、２層目の平坦化膜のコンタクト部を自由にレイアウトできなかった。

そこで、本開示は、画品位に影響を及ぼす、２層目の平坦化膜のコンタクト部のレイアウト自由度を向上させた画素アレイ基板構造、当該画素アレイ基板構造の製造方法、当該画素アレイ基板構造を持つ表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。

上記目的を達成するために、本開示の画素アレイ基板構造は、
回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
前記第１，第２の平坦化膜間に形成された中継配線と
を備え、
前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する。

上記構成の画素アレイ基板構造において、回路部が形成された基板上に平坦化を目的として形成する平坦化膜が、第１，第２の平坦化膜が順に積層されてなる２層構造となっていることで、１層構造の平坦化膜の場合に比べて回路の配線の凹凸による表面粗さをより確実に平坦化できる。しかも、第１のコンタクト部と第２のコンタクト部との間に中継配線が介在することで、たとえ第１のコンタクト部が接続される回路部の回路密度が高くなったとしても、その回路パターンによって第２のコンタクト部の配設位置が制約を受けることはない。換言すれば、第２の平坦化膜に形成する、画品位に影響を及ぼす第２のコンタクト部を自由にレイアウトできる。

本開示によれば、回路の配線の凹凸による表面粗さをより確実に平坦化でき、また、画品位に影響を及ぼす、２層目（第２）の平坦化膜のコンタクト部のレイアウト自由度を向上できるため、表示品位の高い表示装置を提供できる。

本開示の一実施形態に係る表示装置のシステム構成の一例を示すブロック図である。 ＴＦＴ回路部の具体的な構成の一例を示すブロック図である。 ＭＩＰの画素の回路構成の一例を示すブロック図である。 ＭＩＰの画素の動作説明に供するタイミングチャートである。 ＭＩＰの画素の具体的な回路構成の一例を示す回路図である。 ドライバＩＣにおける画素データの部分的な書き換えの具体的な処理手順を示すフローチャートである。 面積階調法における画素分割についての説明図である。 ３分割画素構造における３つの副画素電極と２組の駆動回路との対応関係を示す回路図である。 面積階調法を採用した３分割画素の実施例１に係る画素構造について説明図であり、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ´線に沿った矢視断面図である。 実施例１の変形例に係る画素構造について説明図であり、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＹ−Ｙ´線に沿った矢視断面図である。 面積階調法を採用した３分割画素の実施例２に係る画素構造について説明図であり、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＺ−Ｚ´線に沿った矢視断面図である。 画素電極に対して電力を選択的に供給するスイッチ素子についての説明図である。 実施形態に係る画素アレイ基板構造の具体的な構造の一例を示す要部の断面図である。 メモリ内蔵の画素構造を持つＴＦＴ基板上に平坦化膜を形成し、その上に画素電極を形成した後の基板表面の粗さについての、平坦化膜が２層構造の場合（Ａ）と１層構造（Ｂ）との比較図である。 実施形態に係る画素アレイ基板構造の製造方法の処理の流れを示すフローチャートである。 １層目の平坦化膜を形成した状態における画素回路についての説明図であり、（Ａ）は平面パターンを模式的に示す平面パターン図、（Ｂ）は（Ａ）におけるＡ−Ａ´線に沿った断面構造図である。 画素電極を形成後の画素回路についての説明図であり、（Ａ）は平面パターンを模式的に示す平面パターン図、（Ｂ）は（Ａ）におけるＢ−Ｂ´線に沿った断面構造図である。 ２層目の平坦化膜のメルトフロー性についての説明図である。 ２層目の平坦化膜の材料が低メルトフロー性の材料からなる場合についての説明図である。 ２層目の平坦化膜の材料が高メルトフロー性の材料からなる場合についての説明図である。 本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。 本開示が適用されるビデオカメラの外観を示す斜視図である。 本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．実施形態に係る表示装置
１−１．システム構成について
１−２．ＭＩＰの画素構成について
１−３．画素データの書き換えについて
１−４．面積階調法について
１−５．実施形態に係る画素構造について
１−６．鏡面反射について
１−７．実施形態に係る画素アレイ基板構造について
２．変形例
３．電子機器
４．本開示の構成

＜１．実施形態に係る表示装置＞
図１は、本開示の一実施形態に係る表示装置のシステム構成の一例を示すブロック図である。ここでは、一例として、画素毎にデータを記憶可能なメモリを持つ、所謂、ＭＩＰ(Memory In Pixel)方式の反射型液晶表示装置（ＬＣＤ；Liquid Crystal Display）を例に挙げて説明するものとする。

ＭＩＰ方式の反射型液晶表示装置は、データを記憶するメモリを画素内に持つことにより、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、アナログ表示モードとは、画素の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、画素内のメモリに記憶されている２値情報（論理“１”／論理“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。

メモリ表示モードの場合、メモリに保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む、即ち、液晶表示装置の低消費電力化を図ることができる。

ＭＩＰ方式の反射型液晶表示装置は、画素毎に１ビットで２階調しか表現を行うことができない。そのため、本実施形態に係るＭＩＰ方式の反射型液晶表示装置は、階調表現方式として、面積階調法を採用している。ここで、面積階調法とは、画素面積（画素電極の面積）に例えば２：１の重みを付けて２ビットで４階調を表現する階調表現方式である。面積階調法の詳細については後述する。

［１−１．システム構成について］
先ず、本実施形態に係るＭＩＰ方式の反射型液晶表示装置のシステム構成について、図１を用いて説明する。

図１に示すように、本実施形態に係るＭＩＰ方式の反射型液晶表示装置１０は、透明基板（例えば、ガラス基板）１上にＴＦＴ回路部２が形成され、同じ基板１上にドライバＩＣ３がＣＯＧ(Chip On Glass)工法にて実装されたモジュール構成となっている。このモジュール構成の反射型液晶表示装置（ＬＣＤモジュール）１０に対して、外部コントローラ（あるいは、ＣＰＵ等）４０から、各種の命令やデータがＣＰＵインターフェース（Ｉ／Ｆ）を介して供給される。

（ＴＦＴ回路部）
ＬＣＤモジュール１０において、ＴＦＴ回路部２は、画素アレイ部２１、垂直駆動部２２_A，２２_B、及び、水平駆動部２３を有する構成となっている。尚、ここでは、ＴＦＴ回路部２について、当該ＴＦＴ回路部２が持つ必要最低限の機能をブロック図化して示しているに過ぎず、ＴＦＴ回路部２としてはこの構成のものに限られない。

図２に、ＴＦＴ回路部２の具体的な構成の一例を示す。同図に示すように、画素アレイ部２１は、データを記憶可能なメモリを内蔵する画素４が行列状（アレイ状）に２次元配置されて表示部を構成している。メモリ内蔵の画素（ＭＩＰの画素）４の回路構成の詳細については後述する。

画素アレイ部２１には、ｍ行ｎ列の画素配置に対して、画素行毎に行方向（画素行の画素の配列方向）に沿って走査線２４₁〜２４_mが配線されている。走査線２４₁〜２４_mは各両端が、垂直駆動部２２_A，２２_Bの対応する行の各出力端に接続されている。画素アレイ部２１には更に、ｍ行ｎ列の画素配置に対して、画素列毎に列方向（画素列の画素の配列方向）に沿って信号線２５₁〜２５_nが配線されている。信号線２５₁〜２５_nは各一端が、水平駆動部２３の対応する列の出力端に接続されている。

垂直駆動部２２_A，２２_Bは、垂直ドライバ２２１_A，２２１_B及びＶアドレスラッチ２２２_A，２２２_Bを有する構成となっている。垂直ドライバ２２１_A，２２１_Bは、画素アレイ部２１の各画素４を画素行単位で任意に選択可能である。Ｖアドレスラッチ２２２_A，２２２_Bは、ドライバＩＣ３から与えられる行アドレス、即ち、垂直（Ｖ）方向のアドレスの情報を格納する。

垂直ドライバ２２１_A，２２１_Bは、例えば、デコーダによって構成されている。デコーダからなる垂直ドライバ２２１_A，２２１_Bは、Ｖアドレスラッチ２２２_A，２２２_Bに格納されたアドレス情報を基に、当該アドレス情報で指定される画素行に対して当該画素行の各画素４を動作状態にするための走査信号を出力する。

垂直ドライバ２２１_A，２２１_Bは、デコーダ構成であることで、画素行を任意に選択する、即ち、アドレス指定することができる。これにより、画素アレイ部２１の各画素４のデータを書き換えるに当っては、１画面単位でのデータの書き換えは勿論のこと、画素行単位でのアドレス指定によって特定の領域（ウインドウ）についてデータの書き換えを行うことが可能になる。

尚、ここでは、垂直駆動部２２_A，２２_Bを画素アレイ部２１の左右両側に配置する構成を採っているが、これは一例に過ぎない。すなわち、垂直駆動部２２_A／２２_Bを画素アレイ部２１の左右の一方側にのみ配置する構成を採ることもできる。但し、垂直駆動部２２_A／２２_Bから出力される走査信号の伝搬遅延を最小限に抑える観点からすると、垂直駆動部２２_A，２２_Bを画素アレイ部２１の左右両側に配置する方が、一方側にのみ配置するよりも好ましい。

図２に示すように、水平駆動回路２３は、水平ドライバ２３１及びバッファ回路２３２によって構成されており、垂直駆動部２２_A，２２_Bによって選択された画素列の各画素４に対して画素データを書き込む。水平駆動回路２３による画素データの書き込み方式としては、画素データを選択行の各画素４に対して一斉に書き込む線順次方式や、選択行の各画素４に対して画素単位で順番に書き込む点順次方式など、種々の方式を採ることができる。

（ドライバＩＣ）
図１において、ドライバＩＣ３は、デコーダ３１、バッファメモリ（メモリ部）３２、書き換え判別回路３３、エリアメモリ３４、レジスタ３５、制御部３６、及び、出力回路３７を有し、先述したように、ＴＦＴ回路部２と同じ透明基板１上にＣＯＧ実装されている。尚、ここでは、ドライバＩＣ３について、当該ドライバＩＣ３が持つ必要最低限の機能をブロック図化して示しているに過ぎず、ドライバＩＣ３としてはこの構成のものに限られない。

ドライバＩＣ３において、デコーダ３１には、外部コントローラ４０から例えばフレキシブルプリント基板５０（図２参照）を介してデータや命令が供給される。デコーダ３１に供給されるデータは、画素アレイ部２１の各画素４のメモリに保持されているデータを書き換えるためのデータ（画像データ／画素データ）である。

デコーダ３１に供給される命令は、画素アレイ部２１の各画素４のデータの書き換えを指令するための命令である。この命令には、データの書き換えを開始するタイミングや領域に関する情報が含まれている。具体的には、例えば、データの書き換えを行う領域に関する領域情報、即ち、ＸＹ開始アドレス、ＸＹ終了アドレスの情報や、データの書き換えを指令する書き換え指令等の情報が命令に含まれている。

ここで、書き換えるためのデータと、書き換えを指示する命令（例えば、画面リフレッシュコマンド）とは、外部コントローラ４０からデコーダ３１に対してデータ、次いで命令の順に時系列で伝送されるものとする。

デコーダ３１は、外部コントローラ４０から供給されるデータと命令とを分離し、データについてはバッファメモリ３２に供給し、命令については書き換え判別回路３３に供給する。バッファメモリ３２は、画素アレイ部２１の各画素４のデータの書き換えのために外部コントローラ４０からフレキシブルプリント基板５０及びデコーダ３１を介して供給されるデータを一時的に記憶保持する。

バッファメモリ３２として、例えば、画素アレイ部２１の各画素４によって表示される１画面分のデータを記憶可能なフレームメモリを用いることができる。但し、バッファメモリ３２としてはフレームメモリに限られるものではない。バッファメモリ３２がフレームメモリからなる場合には、バッファメモリ３２は、データの書き換えを行う領域の各画素データを、画素アレイ部２１の各画素４のＸＹアドレスに対して例えば１対１の対応関係をもって格納（記憶）することができる。

書き換え判別回路３３は、デコーダ３１から供給される命令を判別（解釈）し、当該命令中に含まれる書き換え領域のＸＹ開始アドレスやＸＹ終了アドレスの情報についてはエリアメモリ３４に与え、データの書き換えの開始タイミングを示す画面リフレッシュコマンドについてはレジスタ３５に与える。エリアメモリ３４は、書き換え判別回路３３から与えられる、データの書き換えを行う領域のＸＹ開始アドレスやＸＹ終了アドレスの各情報を記憶する。レジスタ３５は、書き換え判別回路３３から与えられる画面リフレッシュコマンドを格納する。

制御部３６は、タイミングジェネレータ（ＴＧ）を含んでいる。タイミングジェネレータは、制御部３６による制御の下に、バッファメモリ３２に対するデータの書き込みタイミングや読み出しタイミング、更には、垂直駆動部２２_A，２２_Bや水平駆動部２３の駆動タイミングを決める各種のタイミング信号を生成する。

制御部３６は、例えば、画素アレイ部２１の各画素４のデータ書き換えを行う際には、レジスタ３５に格納されている画面リフレッシュコマンドを基にデータの書き換えのための動作を開始する。そして、制御部３６は、エリアメモリ３４に格納されているデータの書き換えを行う領域のＸＹ開始アドレスやＸＹ終了アドレスの各情報を基に、タイミングジェネレータで生成する各種のタイミング信号のタイミング制御を行う。

出力回路３７は、制御部３６から与えられる各種のタイミング信号を基に、バッファメモリ３２に記憶されているデータを読み出してＴＦＴ回路部２、具体的には、ＴＦＴ回路部２内の水平駆動部２３に対して出力する。出力回路３７は更に、制御部３６から与えられる各種のタイミング信号を基に、垂直駆動部２２_A，２２_Bや水平駆動部２３を駆動する駆動信号をＴＦＴ回路部２に対して出力する。

［１−２．ＭＩＰの画素構成について］
続いて、メモリ内蔵の画素（ＭＩＰの画素）４の回路構成の詳細について説明する。図３は、ＭＩＰの画素４の回路構成の一例を示すブロック図である。

図３に示すように、画素４は、３つのスイッチ素子４１〜４３、ラッチ部４４、及び、液晶セル４５を有するＳＲＡＭ機能付きの画素構成となっている。ここで、液晶セル４５は、画素電極とこれに対向して配される対向電極との間で発生する液晶容量を意味している。図４に、ＭＩＰの画素４の動作説明に供するタイミングチャートを示す。

スイッチ素子４１は、信号線２５（２５₁〜２５_n）に一端が接続されており、垂直駆動部２２_A，２２_Bから走査信号φＶ（φＶ₁〜φＶ_m）が与えられることによってオン（閉）状態となり、信号線２５（２５₁〜２５_n）を介して供給されるデータＳＩＧを取り込む。ラッチ部４４は、互いに逆向きに並列接続されたインバータ４４１，４４２によって構成されており、スイッチ素子４１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。

スイッチ素子４２，４３は、ラッチ部４４の保持電位の極性に応じていずれか一方がオン状態となり、対向電極にコモン電位Ｖ_COMが印加されている液晶セル４５に対して、当該コモン電位Ｖ_COMと同相の制御パルスＦＲＰまたは逆相の制御パルスＸＦＲＰを画素電極に与える。スイッチ素子４２，４３の各一方の端子が共通に接続されたノードが、本画素回路の出力ノードＮ_outとなる。

図４から明らかなように、ラッチ部４４の保持電位が負側極性のときは、液晶セル４５の画素電位がコモン電位Ｖ_COMと同相になるため黒表示となり、ラッチ部４４の保持電位が正側極性のときは、液晶セル４５の画素電位がコモン電位Ｖ_COMと逆相になるため白表示となる。

図５は、画素４の具体的な回路構成の一例を示す回路図であり、図中、図３と対応する部分には同一符号を付して示している。

図５において、スイッチ素子４１は、例えばＮｃｈＭＯＳトランジスタＱ_n10からなる。ＮｃｈＭＯＳトランジスタＱ_n10は、ソース／ドレインが信号線２５（２５₁〜２５_n）に接続され、ゲートが走査線２４（２４₁〜２４_m）に接続されている。

スイッチ素子４２，４３は共に、例えば、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタが並列に接続されてなるトランスファスイッチからなる。具体的には、スイッチ素子４２は、ＮｃｈＭＯＳトランジスタＱ_n11及びＰｃｈＭＯＳトランジスタＱ_p11が互いに並列に接続された構成となっている。スイッチ素子４３は、ＮｃｈＭＯＳトランジスタＱ_n12及びＰｃｈＭＯＳトランジスタＱ_p12が互いに並列に接続された構成となっている。

スイッチ素子４２，４３は、必ずしも、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタを並列接続してなるトランスファスイッチである必要はない。スイッチ素子４２，４３を、単一導電型のＭＯＳトランジスタ、即ち、ＮｃｈＭＯＳトランジスタあるいはＰｃｈＭＯＳトランジスタを用いて構成することも可能である。スイッチ素子４２，４３の共通接続ノードが、本画素回路の出力ノードＮ_outとなる。

インバータ４４１，４４２は共に、例えばＣＭＯＳインバータからなる。具体的には、インバータ４４１は、ＮｃｈＭＯＳトランジスタＱ_n13及びＰｃｈＭＯＳトランジスタＱ_p13のゲート同士及びドレイン同士が共通に接続された構成となっている。インバータ４４２は、ＮｃｈＭＯＳトランジスタＱ_n14及びＰｃｈＭＯＳトランジスタＱ_p14のゲート同士及びドレイン同士が共通に接続された構成となっている。

上記の回路構成を基本とする画素４が、水平方向および垂直方向に展開されて行列状に配置されることになる。この画素４の行列状配列に対して、行毎の走査線２４（２４₁〜２４_m）及び列毎の信号線２５（２５₁〜２５_n）に加えて、制御パルスＦＲＰ，ＸＦＲＰを伝送する制御線２６，２７、及び、正側電源電圧Ｖ_DD、負側電源電圧Ｖ_SSの電源線２８，２９が列毎に配線されている。

上述したように、本実施形態に係るアクティブマトリクス型液晶表示装置１０は、表示データに応じた電位を保持するラッチ部４４を有するＳＲＡＭ機能付き画素（ＭＩＰ）４が行列状に配置された構成となっている。尚、本実施形態では、画素内蔵のメモリとしてＳＲＡＭを用いる場合を例に挙げたが、ＳＲＡＭは一例に過ぎず、他の構成のメモリ、例えばＤＲＡＭを用いる構成であっても良い。

このＭＩＰ方式のアクティブマトリクス型液晶表示装置１０は、画素４毎にメモリを持つことで、前にも述べたように、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。そして、メモリ表示モードの場合、メモリに保持されている画素データを用いて表示を行うことから、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がないため、液晶表示装置の消費電力の低減を図ることができる、という利点がある。

また、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。この場合、部分的に画素データを書き換えれば良いことになる。表示画面を部分的に書き換える、即ち、画素データを部分的に書き換えると、書き換えを行わない画素についてはデータを転送する必要がなくなる。従って、データ転送量を減らすことができるため、液晶表示装置の省電力化を図ることができる、という利点もある。

［１−３．画素データの書き換えについて］
ところで、ＭＩＰ方式のアクティブマトリクス型液晶表示装置１０を搭載した電子機器において、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。これに対し、従来のシステムでは、垂直同期信号Ｖ_sync 等の同期信号（以下、単に「垂直同期信号Ｖ_sync」と記述する）に同期させた形で定期的に（例えば、６０Ｈｚの周期毎に）ドライバＩＣ３から画素４のデータを書き換える構成が採られていた。

すなわち、従来のシステムでは、画素データの書き換えが垂直同期信号Ｖ_syncに同期した形で行われるようになっていた。そのため、外部コントローラ４０から書き換えるべき表示データをドライバＩＣ３に入力する場合、外部コントローラ４０側で作成した垂直同期信号Ｖ_syncに同期させて１画面分入力することになる。あるいは、ドライバＩＣ３側で垂直同期信号Ｖ_syncを作成して外部コントローラ４０側へ送るようにし、外部コントローラ４０側では次の垂直同期信号Ｖ_syncが到来するまでの間に１画面分の表示データを入力することになる。

その理由は、画素データの書き換えタイミングと、外部コントローラ４０からバッファメモリ３２に表示データを書き込むタイミングとのタイミング関係にある。すなわち、単純にドライバＩＣ３側のタイミングで表示データを画素４に書き込んでしまうと、前者のタイミングと後者のタイミングとが重なったり、前者のタイミングを後者のタイミングが追い越したりする状態が発生する懸念があるからである。

後者のタイミングが前者のタイミングを追い越す状態が発生するのは次の理由による。すなわち、外部コントローラ４０とドライバＩＣ３との間でのデータ転送を垂直同期信号Ｖ_syncに同期させていることからもわかるように、ＴＦＴ回路部２とドライバＩＣ３との間の通信速度に比べて、外部コントローラ４０とドライバＩＣ３との間の通信速度が速いからである。後者のタイミングが前者のタイミングを追い越してしまうと、表示の切り換えが１フレームずれてしまい、スジなどの表示不良が発生する可能性がある。

このように、従来のシステムでは、外部から入力する表示データは垂直同期信号Ｖ_syncに同期していなければならないため、事前に外部でこれから新たに表示する１画面分の表示データを作成して、その表示データをドライバＩＣ３に転送しなければならない。しかし、実際には、表示画面の一部分を書き換えたいとき等が頻繁にある場合、垂直同期信号Ｖ_syncに同期させて１画面分の表示データを転送することは非効率的である。

そこで、本実施形態に係るＭＩＰ方式の液晶表示装置１０は、垂直同期信号Ｖ_syncに同期させた画素データの書き換えではなく、顧客側、即ち、外部コントローラ４０側から画素データの書き換え要求をもらうことによって任意のタイミングで書き換え処理を行う構成を採るようにしている。

具体的には、先ず、顧客（外部コントローラ４０）側からもらう表示データは１画面分ではなく、書き換えを行う領域に属する画素４についてのデータとし、この部分的な表示データをバッファメモリ３２に一旦保持する。バッファメモリ３２に保持する表示データが１画面分でないために、バッファメモリ３２としては必ずしもフレームメモリ、即ち、１画面分の表示データを記憶可能なメモリである必要はない。

書き換えるべき領域の部分的な表示データは、外部コントローラ４０から書き換えを指示する命令と時系列でドライバＩＣ３に対して送られる。例えば、外部コントローラ４０からドライバＩＣ３に対して先ず表示データが送られ、一定時間経過後に書き換えを指示する命令（画面リフレッシュコマンド）が送られる。外部コントローラ４０から画面リフレッシュコマンドを受けることで、ドライバＩＣ３は、外部コントローラ４０との間におけるデータ伝送に垂直同期信号Ｖ_syncが介在しなくても、バッファメモリ３２に格納された表示データを基に画素データの書き換え処理を行う。

以下に、ドライバＩＣ３における画素データの部分的な書き換え処理の具体的な処理手順について、図６のフローチャートを用いて説明する。この書き換え処理は、基本的に、ドライバＩＣ３の処理である。ドライバＩＣ３には、外部コントローラ４０からデータ及び命令が時系列で入力される。

ドライバＩＣ３は先ず、書き換えるべき表示データを受信すると（ステップＳ１１）、当該表示データをバッファメモリ３２に一時的に保持すべく、当該バッファメモリ３２に対して書き込む（ステップＳ１２）。次いで、書き換えを指示する命令を受信すると（ステップＳ１３）、ドライバＩＣ３は当該命令については書き換え判別回路３３に供給し、当該書き換え判別回路３３で判別（解釈）する（ステップＳ１４）。

そして、命令中に含まれる書き換え領域のＸＹ開始アドレス及びＸＹ終了アドレスの情報についてはエリアメモリ３４に格納する（ステップＳ１５）。また、データの書き換え指令である画面リフレッシュコマンドについてはレジスタ３５に格納する（ステップＳ１６）。

次に、制御部３６は、レジスタ３５に画面リフレッシュコマンドが格納されると、これを受けてデータ書き換えのためのタイミング制御を開始する（ステップＳ１７）。具体的には、制御部３６は、エリアメモリ３４に格納されているＸＹ開始アドレスやＸＹ終了アドレスの各情報を基に、タイミングジェネレータ（ＴＧ）のタイミング制御を行う。

尚、データをバッファメモリ３２に一時的に保持する際に、バッファメモリ３２がフレームメモリである場合には、ＸＹ開始アドレスやＸＹ終了アドレスの各情報に基づく制御部３６による制御の下に、データの格納領域の制御を行うようにすれば良い。

次に、制御部３６による制御の下に、バッファメモリ３２に記憶されているデータを読み出してＴＦＴ回路部２に対して出力するとともに、垂直駆動部２２_A，２２_Bや水平駆動部２３に対して駆動信号を出力する（ステップＳ１８）。そして、垂直駆動部２２_A，２２_B及び水平駆動部２３による駆動の下に、画素行単位で画素データの書き換えを行う（ステップＳ１９）。

具体的には、垂直駆動部２２_A，２２_Bは、ＸＹ開始アドレス及びＸＹ終了アドレスの各情報によって指定される領域（ウインドウ）に属する画素行（ライン）を例えば順番に選択する。一方、水平駆動部２３は、垂直駆動部２２_A，２２_Bによる画素行の選択に同期して、バッファメモリ３２から出力回路３７を介して供給される表示データを、選択行の各画素４に書き込む。

以上の一連の処理により、垂直同期信号Ｖ_syncに同期させた画素データの書き換え処理ではなく、顧客側から書き換え要求をもらうことにより、その書き換え要求のタイミングで書き換え処理を行うことができる。これにより、外部から入力する表示データを垂直同期信号Ｖ_syncに同期させなくても、１画面分ではなく部分的にドライバＩＣ３に入力することができるとともに、任意のタイミングで画素データの書き換え処理を行うことができる。

垂直同期信号Ｖ_syncに同期させなくても良いと、外部でのデータ作成の際に、高速な処理により垂直同期信号Ｖ_syncの期間内に、書き換えるべき表示データを作る必要が無い、または、バッファメモリ３２として１画面分のフレームメモリを用いてデータ転送を行う必要が無い。そして、任意のタイミングで、書き換えるべき表示データを作成してドライバＩＣ３に転送し、画面リフレッシュ指示後の画素データの書き換えは一瞬で行うことができる。その結果、１表示画面において書き換える領域が重なった場合、例えば、複数のウインドウの書き換え等の場合に、それぞれの書き換えが一瞬見えて表示がまたたく（ちらつく）等の現象を回避することができる。

上述した画素データの書き換え処理の動作説明から明らかなように、表示画面の書き換えは画面単位ではなく、表示画面の一部についてウインドウ（矩形領域）として画素行単位で行われることになる。表示画面の書き換えを部分的に行えるのは、垂直ドライバ２２１_A，２２１_Bがデコーダ構成であり、画素アレイ部２１の各画素行（ライン）を任意に選択できるからである。水平ドライバ２３１についても、デコーダ構成とすることで、表示画面の書き換えを部分的に画素単位で行うようにすることも可能である。

尚、画素データの書き換え処理ついての上記の例では、入力される命令を判別して当該命令に含まれる書き込み指令（例えば、画面リフレッシュコマンド）をレジスタ３５に格納し、これを受けて制御部３６が画素データの書き換え処理を行うとしたが、これは一例に過ぎない。他の構成例としては、例えば、制御部３６が外部コントローラ４０から書き換え判別回路３３及びレジスタ３５を介さずに直接に書き込み指令を受け取るようにすることも可能である。

かかる構成を採ることにより、書き換え判別回路３３及びレジスタ３５が不要になるため、ドライバＩＣ３の回路構成の簡略化を図ることができる。すなわち、書き換え判別回路３３及びレジスタ３５は、ドライバＩＣ３の必須の構成要件ではない。

また、上記の例では、反射型液晶表示装置を前提として、画素データの書き換え処理について説明したが、当該書き換え処理については、透過型液晶表示装置や半透過型液晶表示装置に対しても反射型液晶表示装置と同様に適用することができる。

［１−４．面積階調法について］
ところで、本実施形態に係る液晶表示装置１０は、画素メモリの多ビットカラー化を実現するために面積階調法を採用している。具体的には、画素４の表示領域となる画素電極を、面積的に重み付けした複数の副画素（サブピクセル）電極に分割する面積階調法を用いている。そして、ラッチ部４４の保持電位によって選択された画素電位を面積的に重み付けした副画素電極に通電し、重み付けした面積の組み合わせによって階調表示を行うようにする。

ここで、本実施形態に係る液晶表示装置１０は反射型液晶表示装置であることから、面積的に重み付けした副画素電極は反射板に相当する。因みに、透過型液晶表示装置では、面積的に重み付けした副画素電極は透過窓に相当する。

以下に、面積階調法について具体的に説明する。面積階調法は、面積比を２⁰ ,２¹ ，２² ，・・・，２^N-1 、という具合に重み付けしたＮ個の副画素電極で２^N 個の階調を表現する階調表現方式であり、例えば、ＴＦＴ特性のばらつきによる画質の不均一性を改善する等の目的で採用される。本実施形態に係る液晶表示装置１０にあっては、画素電極である反射電極の面積（画素面積）に２：１の重みを付けることによって２ビットで４階調を表現する面積階調法を採るものとする。

画素面積に２：１の重みを付ける構造としては、図７（Ａ）に示すように、画素４の画素電極を面積１の副画素電極４１と、当該副画素電極４１の２倍の面積（面積２）の副画素電極４２とに分割する構造が一般的である。しかし、図７（Ａ）の構造の場合には、１画素の重心に対する各階調の重心が揃わない（一致しない）ため、階調表現の点で好ましくない。

１画素の重心に対する各階調の重心を揃える構造としては、図７（Ｂ）に示すように、面積２の副画素電極４４の中心部を矩形形状にくり抜き、そのくり抜いた矩形領域の中心部に面積１の副画素電極４３を配置する構造がある。しかし、図７（Ｂ）の構造の場合には、副画素電極４３の両側に位置する、副画素電極４４の連結部４４_A，４４_Bの幅が狭いため、副画素電極４４全体の反射面積が小さくなるとともに、連結部４４_A，４４_Bの辺りの液晶配向が難しい。

上述したように、面積階調で、無電界時に液晶分子が基板に対してほぼ垂直になるＶＡ（Vertical Aligned；垂直配向）モードにしようとすると、液晶分子に対する電圧のかかり方が、電極形状や電極サイズ等によって変わるため、良好に液晶配向させることが難しい。また、反射電極間の面積比が反射率比になるとは限らないので階調設計が難しい。反射率は、反射電極の面積や液晶配向などによって決まる。図７（Ａ）の構造の場合、面積比が１：２であっても電極周辺の間の長さの比が１：２とはならない。従って、反射電極の面積比が反射率比になるとは限らない。

このような観点からすると、面積階調法において、階調の表現性と反射面積の有効活用を考えると、図７（Ｃ）に示すように、画素電極を同じ面積（大きさ）の３つの副画素電極４５，４６_A，４６_Bに分割する３分割画素にするのが望ましい。この３分割画素の場合、真ん中の副画素電極４５を挟む上下２つの副画素電極４６_A，４６_Bを組とし、当該組となる２つの副画素電極４６_A，４６_Bを同時に駆動することで、真ん中の副画素電極４５との間で画素面積に２：１の重みを付けることができる。また、１画素の重心に対する各階調の重心を揃えることができる。

しかし、３つの副画素電極４５，４６_A，４６_Bの各々について駆動回路と電気的にコンタクトを取るとすると、図７（Ａ），（Ｂ）の構造に比べて金属配線のコンタクト数が増えるため、画素サイズが大きくなり、高精細化の阻害要因となる。特に、画素４毎にメモリを有するＭＩＰの画素構成の場合には、図５から明らかなように、１つの画素４内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がないために、コンタクト部１個が画素サイズに大きく影響を及ぼす。

コンタクト数を減らすには、１個の副画素電極４５を挟むことによって互いの距離が離れた２つの副画素電極４６_A，４６_B同士を電気的に結合する（接続する）画素構造とすれば良い。そして、図８に示すように、１組の駆動回路４７_Aで１個の副画素電極４５を駆動し、他の１組の駆動回路４７_Bで残りの２つの副画素電極４６_A，４６_Bを同時に駆動するようにする。ここで、駆動回路４７_A，４７_Bは、図５に示した画素回路に相当する。

このように、面積階調法を用い、１画素の重心に対して各階調の重心を揃えた画素構造にする場合、コンタクト数を減らすには、距離の離れた２つの副画素電極４６_A，４６_B同士を電気的に結合する画素構造を採ることになる。そして、２つの副画素電極４６_A，４６_Bを電気的に結合する手法としては、次の２つの手法が考えられる。

その一つの手法は、平坦化膜上の２つの副画素電極４６_A，４６_B同士を、平坦化膜の下に形成する金属配線により、平坦化膜に形成するコンタクト部を介して繋ぐという手法である。もう一つの手法は、平坦化膜上の２つの副画素電極４６_A，４６_B同士を同一面内で電気的に接続するという手法である。

ここで、平坦化膜による平坦化の作用、効果をより確実に得るには平坦化膜の膜厚をある程度厚くしなければならないことから、平坦化膜にコンタクトホールを含むコンタクト部を形成するには、ある一定の大きさのコンタクト台座を形成する必要がある。そのため、前者の手法を採る場合には、ある一定の大きさのコンタクト台座を形成する必要があり、画素サイズが大きくなるために高精細化の阻害要因となる。

一方、後者の手法を採る場合には、ＩＴＯ(Indium Tin Oxide；酸化インジウム錫）、その他の導電体で２つの副画素電極４６_A，４６_B同士を繋ぐ必要があるため、表示有効面積（反射型液晶表示装置にあっては反射面積）を減らすことになる。更に、ＶＡモードにする場合、配向制御が難しく、また、反射電極の面積比が反射率比になるとは限らないので階調設計が難しい。

［１−５．実施形態に係る画素構造について］
そこで、本実施形態では、面積階調法を採用した画素４を、例えば、３分割画素構造にするに当って、以下のような画素構造とする。

一般的に、回路部（即ち、図２に示すＴＦＴ回路部２）が形成された基板上には、平坦化を図るために平坦化膜を形成する。本実施形態ではこの平坦化膜を、第１，第２の平坦化膜を順に積層した２層構造とする。更に、２層構造の平坦化膜間、即ち、第１，第２の平坦化膜間に金属配線を形成する。そして、この金属配線により、第２の平坦化膜上に分離して設けられた２つの電極（副画素電極４６_A，４６_B）を電気的に接続する画素構造とする。

上記構成の画素構造において、平坦化膜を２層構造とすることで、第１，第２の平坦化膜の個々の膜厚を１層構造の平坦化膜の膜厚に比べて薄く形成することが可能になる。そして、第１，第２の平坦化膜間の金属配線により、第２の平坦化膜を介して、当該第２の平坦化膜上に分離して設けられた２つの電極（副画素電極４６_A，４６_B）を電気的に接続することになる。

このとき、第２の平坦化膜の膜厚が薄いために、当該第２の平坦化膜に電気的接続のためのコンタクト部を形成する際のコンタクト台座を、１層構造の平坦化膜にコンタクト部を形成する場合に比べて小さくできる。これにより、２層構造の平坦化膜間に金属配線を形成し、当該金属配線によって第２の平坦化膜を介して２つの電極を電気的に接続する構造を採っても、１層構造の平坦化膜にコンタクト部を形成する場合に比べて画素サイズを小さくできる。

従って、当該画素構造を採ることにより、表示装置の高精細化の妨げとならない画素構造を提供できる。しかも、２つの電極（副画素電極４６_A，４６_B）を繋ぐ金属配線が２層構造の２つの平坦化膜間に設けられているため、反射型液晶表示装置にあっては、２つの電極と同一平面内に金属配線を設ける場合のように、表示有効面積（反射面積）を減らすようなこともない

以下に、実施形態に係る画素構造、即ち、表示装置の高精細化の妨げとならない、面積階調法を採用した例えば３分割画素の画素構造の具体的な実施例について説明する。

（実施例１）
図９は、面積階調法を採用した３分割画素の実施例１に係る画素構造についての説明図であり、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＸ−Ｘ´線に沿った矢視断面図である。図９において、図７及び図８と同等部位には同一符号を付して示している。ここでは、ＴＦＴ回路部２の基板及び当該基板上に形成されるＴＦＴ回路については図示を省略している。

図９において、ＴＦＴ回路が形成された基板（図示せず）上に、基板全体の平坦化を図るために、第１の平坦化膜５１及び第２の平坦化膜５２を順に積層することにより、平坦化膜を２層構造としている。平坦化膜が２層構造であることにより、第１，第２の平坦化膜５１，５２の個々の膜厚を、１層構造の平坦化膜の膜厚に比べて薄く形成することが可能になる。

この２層構造の平坦化膜間、即ち、第１，第２の平坦化膜５１，５２間に、ＩＴＯ（酸化インジウム錫）、あるいは、その他の導電材料によって金属配線５３を形成する。その他の導電材料としては、アルミニウム（Ａｌ）、銀（Ａｇ）、モリブデン（Ｍｏ）等を用いることができる。

ここで、金属配線５３に用いられる種々の配線材料のうち、反射率の高い銀（Ａｇ）とオーミックコンタクトがとれるＩＴＯを用いたが、画素電極として用いられる金属の種類等によってＩＴＯ以外の金属を選択しても良い。

そして、第２の平坦化膜５２上に、３つの副画素電極４５，４６_A，４６_Bを、銀（Ａｇ）やアルミニウム（Ａｌ）等の電極材料によって反射電極として形成する。ここで、３つの副画素電極４５，４６_A，４６_Bの各大きさ（反射面積）は等しい。そして、真ん中の副画素電極４５を挟む上下２つの副画素電極４６_A，４６_Bを組とし、当該組となる２つの副画素電極４６_A，４６_Bを同時に駆動することで、副画素電極４５との間で画素面積に２：１の重みを付けることができる。

第１の平坦化膜５１は、当該平坦化膜５１に形成されたコンタクトホール５５_Aを含むコンタクト部５５を有している。コンタクト部５５は、副画素電極４６_Aの中心位置からずれた位置に形成されている。

金属配線５３の配線材料は、コンタクトホール５５_A中に導電層が形成されることにより、当該コンタクトホール５５_Aと共にコンタクト部５５を形成する。そして、金属配線５３は、コンタクト部５５を介してＴＦＴ回路部２、具体的には、図８に示す駆動回路４７_Bと電気的に接続される。

第２の平坦化膜５２は、当該平坦化膜５２上の副画素電極４６_A，４６_Bの例えば中心位置に対応する部位に形成されたコンタクトホール５６_A，５７_Aをそれぞれ含むコンタクト部５６，５７を有している。ここで、コンタクト部５６，５７を第１の平坦化膜５１のコンタクト部５５とずらして配置しているため、第２の平坦化膜５２の膜厚が１層構造の平坦化膜の膜厚に比べて薄いことで、コンタクトホール５６_A，５７_Aの径を１層構造の平坦化膜に形成するコンタクトホールの径よりも小さくできる。

副画素電極４６_A，４６_Bの電極材料は、コンタクトホール５６_A，５７_A中に導電層を形成することにより、当該コンタクトホール５６_A，５７_Aと共にコンタクト部５６，５７を形成する。そして、副画素電極４６_A，４６_Bは、コンタクト部５６，５７を介して金属配線５３と電気的に接続される。

２層構造の第１，第２の平坦化膜５１，５２において、副画素電極４６_A側のコンタクト部５６が副画素電極４６_Aの中心位置に対応する部位に形成される一方、第１の平坦化膜５１側のコンタクト部５５が副画素電極４６_Aの中心位置からずれた位置に形成されている。すなわち、下層の第１の平坦化膜５１のコンタクト部５５と、上層の第２の平坦化膜５２のコンタクト部５６とは、平面視で異なる位置に設けられている。

このことは、コンタクト部５５とコンタクト部５６との間に金属配線５３が介在することで、第２の平坦化膜５２側のコンタクト部５６の位置に関係なく、第１の平坦化膜５１側のコンタクト部５５を配置できることを意味する。これにより、コンタクト部５５に接続される回路部、具体的には、図８に示す駆動回路４７_Bの副画素電極４６_A，４６_Bに対するレイアウトの自由度が増す。副画素電極４５側のコンタクト部５９とコンタクト部６０との関係においても同様である。

上記構成の実施例１に係る画素構造では、金属配線５３により、副画素電極４６_A，４６_B同士がコンタクト部５６，５７を介して電気的に接続されるとともに、これら副画素電極４６_A，４６_Bがコンタクト部５５を介して駆動回路４７_Bと電気的に接続されることになる。

ここでは、副画素電極４６_A，４６_Bについて説明したが、副画素電極４５側については、以下の通りである。すなわち、図９（Ａ）に示すように、２層構造の平坦化膜５１，５２間に形成される金属配線５８により、第１，第２の平坦化膜５１，５２に形成されるコンタクト部５９，６０を介して、副画素電極４５と図８に示す駆動回路４７_Aとが電気的に接続されることになる。

上述したように、実施例１に係る画素構造によれば、平坦化膜を２層構造とすることにより、第１，第２の平坦化膜５１，５２の個々の膜厚を、１層構造の平坦化膜の膜厚に比べて薄く形成できる。そして、第２の平坦化膜５２上の２つの副画素電極４６_A，４６_Bを、平坦化膜５１，５２間の金属配線５３によって電気的に接続することができる。

ここで、コンタクト部５６，５７を第１の平坦化膜５１のコンタクト部５５とずらして配置しているため、コンタクト部の膜厚を薄くできる。従って、金属配線５３による電気的な接続に当たって、第２の平坦化膜５２にコンタクト部５６，５７を形成する際のコンタクトホール５６_A，５７_Aの径を小さくできる。これにより、コンタクト部５６，５７のコンタクト台座を小さくできるため、画素サイズが大きくなることがない。

本実施例１に係る画素構造では、１つの画素４の画素電極を同じ大きさの３つの副画素電極４５，４６_A，４６_Bに分割し、上下２つの副画素電極４６_A，４６_Bを組として同時に駆動し、画素面積に２：１の重みを付けることにより、２ビットで４階調を表現している。この面積階調法を採用した３分割画素の画素構造においては、上位、下位の各ビットの重心の位置、即ち、副画素電極４６_A，４６_Bによる表示の重心の位置と、副画素電極４５による表示の重心の位置とが揃う（一致する）ことになる。

このように、面積階調法を採る画素構造において、各ビットの重心の位置が揃っていると、揃っていない画素構造の場合に比べて良好な階調表示を実現できる。ここでは、３分割画素の画素構造を例に挙げて説明しているが、３分割画素の画素構造に限られるものではない。すなわち、４以上の分割画素の画素構造であっても、各ビットの重心の位置が揃っていると、より良好な階調表示を実現できる。

（実施例１の変形例）
図１０は、実施例１の変形例に係る画素構造についての説明図であり、図９と同等部位には同一符号を付して示している。図１０において、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＹ−Ｙ´線に沿った矢視断面図である。

実施例１の変形例に係る画素構造は、副画素電極４６_Aと副画素電極４６_Bとの間を１本の金属配線５３によって電気的に接続する構成となっている。これに対し、本変形例に画素構造は、図１０（Ａ），（Ｂ）から明らかなように、副画素電極４６_A，４６_B間、即ち、これら副画素電極４６_A，４６_Bの各コンタクト部５６，５７間を複数本の金属配線、本例の場合、２本の金属配線５３_A，５３_Bによって電気的に接続する構成となっている。

このように、副画素電極４６_A，４６_B間（即ち、コンタクト部５６，５７間）を電気的に接続する金属配線５３を複数本レイアウト（配線）することにより、画素アレイ基板構造、ひいては、当該画素アレイ基板構造を用いる表示装置の歩留まりの向上を図ることができる。

具体的には、第１，第２の平坦化膜５１，５２が変形したり、上から異物などによって押され、歪んだりすることによって複数本の金属配線のうちの１本が断線したとしても、残りの金属配線で副画素電極４６_A，４６_B間の電気的な接続状態を確保することができる。従って、金属配線５３（５３_A，５３_B）の断線に対して冗長性を持たせることができるため、画素アレイ基板構造、ひいては、当該画素アレイ基板構造を用いる表示装置の歩留まりを向上できることになる。

（実施例２）
前にも述べたように、面積階調でＶＡ（垂直配向）モードにしようとすると、液晶分子に対する電圧のかかり方が、電極形状や電極サイズなどによって変わるため、良好に液晶配向させることが難しい。また、副画素電極（反射電極）の面積比が反射率比になるとは限らないので階調設計が難しい。これらの点に鑑みて為されたのが、以下に説明する実施例２に係る画素構造である。

図１１は、面積階調法を採用した３分割画素の実施例２に係る画素構造についての説明図であり、図９と同等部位には同一符号を付して示している。図１１において、（Ａ）は３つの副画素電極を示す平面図であり、（Ｂ）は（Ａ）のＺ−Ｚ´線に沿った矢視断面図である。

実施例２に係る画素構造は、２つの副画素電極４６_A，４６_Bを電気的に接続する構成については、基本的に実施例１に係る画素構造と同じである。すなわち、実施例２に係る画素構造は、平坦化膜を２層構造とし、当該２層構造の第１，第２の平坦化膜５１，５２間に金属配線５３を形成し、当該金属配線５３によって第２の平坦化膜５２上の２つの副画素電極４６_A，４６_Bを電気的に接続する構成となっている。

この構成に加えて、実施例２に係る画素構造は、垂直配向を制御するための配向因子６１，６２，６３を有する構成となっている。配向因子６１，６２，６３は、所謂、ＶＡＰ(Vertical Alignment Protrusion)と呼ばれる配向制御部の一つであり、電界を加えたときに液晶分子の倒れる方向を規定する、即ち、ある決められた方向に液晶分子が倒れるきっかけを与える作用を為す。

配向因子６１，６２，６３、即ち、ＶＡＰ６１，６２，６３は、真ん中の副画素電極４５及び２つの副画素電極４６_A，４６_Bの各中心部に設けられている。一方、第２の平坦化膜５２は、真ん中の副画素電極４５の中心位置に対応する部位にコンタクト部６０を有するとともに、２つの副画素電極４６_A，４６_Bの各中心位置に対応する部位にコンタクト部５６，５７を有している。

すなわち、ＶＡＰ６１，６２，６３の各配設位置とコンタクト部６０，５６，５７の各配設位置とが一致している。換言すれば、本実施例２に係る画素構造においては、第２の平坦化膜５２に設けられたコンタクト部６０，５６，５７をＶＡＰ６１，６２，６３として用いた（兼用した）構成を採っている。

上述したように、本実施例２に係る画素構造は、面積階調でＶＡモードを採用するに当って、真ん中の副画素電極４５及びこれを挟む２つの副画素電極４６_A，４６_Bの各中心部にＶＡＰ６１，６２，６３を有する構成を採っている。かかる構成を採ることにより、実施例１に係る画素構造の作用、効果に加えて、次のような作用、効果を得ることができる。

３分割の副画素電極４５，４６_A，４６_Bの各電極形状が等しく、電界分布が各副画素電極４５，４６_A，４６_Bで一様であるため、電界を加えたときに、ＶＡＰ６１，６２，６３の作用により、液晶分子に対してある決められた方向に倒れるきっかけを与えることができる。その結果、良好に液晶配向させることができる。また、コンタクト部６０，５６，５７をＶＡＰ６１，６２，６３として兼用することで、ＶＡＰ６１，６２，６３を別に設けなくて済むという利点がある。

但し、ＶＡＰ６１，６２，６３としては、コンタクト部６０，５６，５７を兼用した構成のものに限られるものではなく、他の構成のもの、例えば、金属配線５３，５８に穴を形成し、当該穴をＶＡＰ６１，６２，６３として用いる構成であっても良い。更に、突起を設けてＶＡＰ６１，６２，６３とする構成なども考えられる。いずれの場合にも、ＶＡＰ６１，６２，６３は、３つの副画素電極４５，４６_A，４６_Bの各中心部に位置するのが好ましい。

以上説明した実施形態に係る画素構造では、画素がメモリ内蔵の画素（ＭＩＰの画素）である液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではない。すなわち、画素がＭＩＰの画素構造であるか否かは問わない。但し、ＭＩＰの画素構造の場合には、１つの画素内にトランジスタ等の多くの回路構成素子やコンタクト部が存在し、回路密度が高いため、レイアウト面積的に余裕がない。従って、高精細化を図る観点からすると、実施形態に係る画素構造は、コンタクト数や配線数が増えたりすることがないために、ＭＩＰの画素構造の表示装置に適用することにより、その作用、効果を十全に発揮できる。

また、平坦化膜を２層構造とし、当該２層構造の２つ平坦化膜間に金属配線を形成し、当該金属配線によって上層の平坦化膜上に配された２つの電極同士を電気的に接続する、という技術的事項については、適用される液晶表示装置が面積階調法を採る画素構造であるか否かを問わない。すなわち、本開示は、平坦化膜上に配された２つの電極同士を電気的に接続する構成を採る液晶表示装置全般に対して適用可能である。

［１−６．鏡面反射について］
ところで、反射型液晶表示装置、好ましくは、前方散乱フィルム（調光フィルム）を用いた反射型液晶表示装置において、反射板（反射電極）である副画素電極４５，４６_A，４６_Bは鏡面反射を理想とする。しかしながら、一般的な液晶表示装置では、駆動回路として形成される配線、即ち、図２のＴＦＴ回路部２の特に画素アレイ部２１の配線の凹凸上に平坦化膜を形成し、その上に反射電極を形成することになる。

そのため、
・回路の配線の凹凸による残留表面粗さ。
・反射電極直下の配線による凹凸。
・画素電極とのコンタクト部とその周りのテーパー領域。
などが散乱要因となって反射率、コントラストを劣化させることになる。

また、面積階調を適用するに当たり、無制限に副画素を配置するためには、図１２に示すように、画素電極に対して電力を選択的に供給するスイッチ素子ＳＷが全ての画素に必要になる。スイッチ素子ＳＷとしてはトランジスタ、例えば薄膜トランジスタ（ＴＦＴ）を用いることができる。そして、画素４毎にスイッチ素子ＳＷが増えることで、その分だけ画素アレイ部２１の回路密度が高くなる。

［１−７．実施形態に係る画素アレイ基板構造について］
そこで、本実施形態では、反射型液晶表示装置において、面積階調を適用するに当たって、画素アレイ基板（ＴＦＴアレイ基板）構造について以下のような構造とする。

すなわち、先ず、回路部、即ち、ＴＦＴ回路部２が形成された基板上に、画素アレイ基板構造の平坦化を目的として形成する平坦化膜を、第１，第２の平坦化膜（図９の平坦化膜５１，５２に相当）を順に積層した２層構造とする。また、この２層構造の第１，第２の平坦化膜間に中継配線を形成する。そして、この中継配線により、第１の平坦化膜に形成され、ＴＦＴ回路部２に接続された第１のコンタクト部と、第２の平坦化膜の第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する構造とする。

上記構成の画素アレイ基板構造において、基板上に形成する平坦化膜が２層構造となっていることで、１層構造の平坦化膜の場合に比べて回路の配線の凹凸による表面粗さをより確実に平坦化できる。しかも、第１のコンタクト部と第２のコンタクト部との間に中継配線が介在することで、たとえ第１のコンタクト部が接続されるＴＦＴ回路部２の回路密度が高くなったとしても、その回路パターンによって第２のコンタクト部の配設位置が制約を受けることはない。換言すれば、第２の平坦化膜に形成する第２のコンタクト部を自由にレイアウトできる、即ち、第２のコンタクト部の配設位置を、第１のコンタクト部の配設位置に対して任意に設定できる。

このように、回路の配線の凹凸による表面粗さをより確実に平坦化でき、しかも、第２の平坦化膜に形成する第２のコンタクト部を、画品位に影響を及ぼさないように自由にレイアウトできるため、表示品位の高い反射型液晶表示装置を提供できる。以下に、実施形態に係る画素アレイ基板構造の一例について図面を用いて具体的に説明する。

（基板構造）
図１３は、実施形態に係る画素アレイ基板構造の具体的な構造の一例を示す要部の断面図である。

図１３において、透明基板（基材）７１の表面上に、トランジスタ７２を含む回路部が形成される。透明基板７１として、例えばガラス基板が用いられる。トランジスタ７２として、例えばＴＦＴ（薄膜トランジスタ）が用いられる。すなわち、トランジスタ７２を含む回路部は、図１及び図２のＴＦＴ回路部２に相当する。透明基板７１には、アレイ状に多数の画素領域が設けられ、トランジスタ７２は画素４の各々に対応して形成されている。

ここで例示したトランジスタ７２は、画素４毎に設けられる画素電極への電力の供給を制御するスイッチ素子として機能する。すなわち、トランジスタ７２は、図１２のスイッチ素子ＳＷに対応している。図１３には図示を省略しているが、図５に示したメモリ機能を持つ画素回路（駆動回路）を構成するトランジスタ等も、透明基板７１上に形成されるＴＦＴ回路部２に含まれる。

トランジスタ（ＴＦＴ）７２は、透明基板７１上にゲート電極７２１が形成され、その上に能動層を構成する半導体層７２２が形成された構成となっている。半導体層７２２は中央部がチャネル領域となり、その両端がソース／ドレイン領域となっている。半導体層７２２の両端のソース／ドレイン領域には、Ａｌ（アルミニウム）やＴｉ（チタン）等の導電性の材料からなるソース／ドレイン電極７２３，７２４が絶縁膜７３を介して電気的に接続されている。

このトランジスタ７２を含むＴＦＴ回路部２が形成された透明基板７１は、ソース／ドレイン電極７２３，７２４を含む金属配線が存在することによってその上面が凸凹している。この凸凹を平坦化するために、トランジスタ７２を含むＴＦＴ回路部２を覆うようにして第１の平坦化膜７４が形成されている。この第１の平坦化膜７４は、図９の第１の平坦化膜５１に相当する。第１の平坦化膜７４には、コンタクトホール７５_Aが形成されている。

第１の平坦化膜７４の上には、例えばＩＴＯのような導電性の薄膜を成膜し、フォトリソグラフィなどにより所望の回路パターンとすることによって中継配線７６が形成されている。中継配線７６を形成するＩＴＯは、第１の平坦化膜７４に形成されたコンタクトホール７５_Aの内壁にも成膜されることにより、中継配線７６とトランジスタ７２とを電気的に接続する第１のコンタクト部７５を形成している。

第１の平坦化膜７４の上には、回路パターンである中継配線７６を覆うようにして第２の平坦化膜７７が形成されている。この第２の平坦化膜７７は、図９の第２の平坦化膜５２に相当する。第２の平坦化膜７７には、コンタクトホール７８_Aが形成されている。このコンタクトホール７８_Aは、第１の平坦化膜７４に形成されたコンタクトホール７５_Aと平面視で異なる位置にレイアウトされている。

第２の平坦化膜７７の上には、Ａｇ（銀）やＡｌ（アルミニウム）などのような反射率が高い導電性の薄膜を成膜し、フォトリソグラフィなどにより所望の画素電極パターンとすることによって画素電極７９が反射電極として形成されている。この画素電極７９は、図９の副画素電極４５、副画素電極４６_A，４６_Bに相当する。

画素電極７９を形成する例えばＡｇは、第２の平坦化膜７７に形成されたコンタクトホール７８_Aの内壁にも成膜されることにより、中継配線７６と画素電極７９とを電気的に接続する第２のコンタクト部７８を形成している。コンタクトホール７８_Aがコンタクトホール７５_Aと平面視で異なる位置にレイアウトされていることで、当然のことながら、第２のコンタクト部７８も第１のコンタクト部７５と平面視で異なる位置にレイアウトされることになる。

ここで、第２の平坦化膜７７に形成される第２のコンタクト部７８は、散乱反射領域、即ち、光学的無効領域となるために画品位に影響を及ぼす。従って、液晶表示装置の高表示品位化を図る上で、第２のコンタクト部７８の大きさ及びレイアウト位置が重要になってくる。

上述したように、実施形態に係る画素アレイ基板構造は、基板表面を平坦化する目的で透明基板７１上に形成される平坦化膜が、第１，第２の平坦化膜７４，７７が順に積層された２層構造となっている。この２層構造によれば、１層構造の平坦化膜の場合に比べて回路の粗さ、即ち、配線の凹凸による表面粗さをより確実に平坦化できるとともに、中継配線７６の段差についても第２の平坦化膜７７によって平坦化できる。

ここで、基板表面をより平坦化できるということは、反射電極として、より高い平坦性を有する画素電極７９を形成できることを意味する。そして、より高い平坦性を有する画素電極７９を形成できることで、１層構造の平坦化膜を用いた従来構造に比べて、反射型液晶表示装置として高い反射率とコントラストを得ることができる。

図１４に、メモリ内蔵の画素構造を持つＴＦＴ基板上に平坦化膜を形成し、その上に画素電極を形成した後の基板表面の粗さについて、平坦化膜が２層構造の場合（Ａ）と１層構造（Ｂ）との比較図として示す。ここでは、平坦化効果の比較のためコンタクトホールは形成せず、原子間力顕微鏡(Atomic Force Microscope；ＡＦＭ）にて表面粗さを測定した測定結果を示している。

図１４（Ａ），（Ｂ）において、Ｒ_aはばらつき（表面の表面度）を表わし、Ｒ_pvは最大高低差（山−谷の高低差）を表わしている。図１４（Ａ）に示すように、平坦化膜が２層構造の場合は、基板表面が見た目はほぼ鏡面である。これに対して、図１４（Ｂ）に示すように、平坦化膜が１層構造の場合は、基板表面にざらつきがある。

また、第１，第２のコンタクト部７５，７８を異なる位置にレイアウトし、両者間を中継配線７６で接続するようにしていることで、コンタクト部７５，７８のレイアウト位置の関係で中継配線７６を引き回したとしてもＴＦＴ回路部２の複雑化を招くことはない。これに対して、平坦化膜が１層の場合には、画素電極に繋がるコンタクト部のレイアウト位置の関係で平坦化膜下の配線を引き回すと、当該配線はＴＦＴ回路部２の配線であることから、ＴＦＴ回路部２の複雑化を招くことになる。

しかも、第１，第２のコンタクト部７５，７８間を中継配線７６で接続するようにしていることで、たとえＴＦＴ回路部２の回路密度が高くなったとしても、その回路パターンによって第２のコンタクト部７８のレイアウト位置が制約を受けることはない。換言すれば、第２の平坦化膜７７に形成する、画品位に影響を及ぼす第２のコンタクト部７８を、画品位に及ぼす影響が小さくなるように自由にレイアウトできる、即ち、第２のコンタクト部７８の配設位置を、第１のコンタクト部７５の配設位置に対して任意に設定できる。

更に、平坦化膜が２層構造であることにより、第１，第２の平坦化膜７４，７７個々の膜厚を、１層構造の平坦化膜の場合に比べて薄くできる。これにより、第１，第２の平坦化膜７４，７７に形成するコンタクトホール７５_A，７８_Aの径を小さく形成することができる。特に、第２の平坦化膜７７に形成するコンタクトホール７８_Aの径を小さくできることで、画品位に及ぼす影響を最小限に抑えることができるともに、中継配線７６による作用、効果と相俟って、第２の平坦化膜７７に１つ以上の小さなサイズのコンタクト部を自由にレイアウトできる。

このように、実施形態に係る画素アレイ基板構造によれば、回路の配線の凹凸による表面粗さをより確実に平坦化でき、また、第２の平坦化膜７７に形成する第２のコンタクト部７８を小さなサイズで、しかも、画品位に影響を及ぼさないように自由にレイアウトできる。結果として、実施形態に係る画素アレイ基板構造によれば、表示品位の高い反射型液晶表示装置を提供できる。

因みに、平坦化膜が２層構造であるものの、上下２層の平坦化膜に対してコンタクト部が平面視で１層目、２層目とも同一箇所に形成されている従来技術（特許文献１）にあっては、２層の平坦化膜７４，７７間に中継配線７６が設けられていないことで、次のような問題がある。

すなわち、平面視で同一箇所に２つのコンタクト部７５，７８を形成するため、両コンタクト部７５，７８の位置合わせのズレによって画素の開口率が低下する。また、第２のコンタクト部７８の配設位置が、第１のコンタクト部７５が繋がるＴＦＴ回路部２の回路パターンによって制約を受けるため、第２のコンタクト部７８を自由にレイアウトすることができない。

これに対し、実施形態に係る画素アレイ基板構造によれば、２つのコンタクト部７５，７８を、平坦化膜７４，７７間に設けた中継配線７６で電気的に接続しているため、両コンタクト部７５，７８の位置合わせのズレによって画素の開口率が低下することがない。また、中継配線７６の介在によって第１，第２のコンタクト部７５，７８の位置を、ＴＦＴ回路部２の回路パターンによって制約を受けることなく自由に設定できるため、面積階調法のように画素電極が分割された場合でも、ＴＦＴ回路部２の回路密度を下げることができる。

（製造方法）
続いて、実施形態に係る画素アレイ基板構造の製造方法について、図１５のフローチャートを用いて説明する。

先ず、透明基板（基材）７１の上にトランジスタ（ＴＦＴ）７２を含むＴＦＴ回路部２を形成する（ステップＳ２１）。次に、第１の平坦化膜７４の材料を塗布し、露光し、現像し、焼成することによって第１の平坦化膜７４を形成する（ステップＳ２２）。

図１６に、１層目の平坦化膜（第１の平坦化膜）７４を形成した状態における画素回路の平面パターンを模式的に示す平面パターン図（Ａ）、及び、平面パターン図（Ａ）におけるＡ−Ａ´線に沿った断面構造図（Ｂ）をそれぞれ示す。

図１６（Ａ）の平面パターン図は、図５に示すメモリ内蔵の画素回路（駆動回路）を、図８に示すように、３つの副画素電極４５，４６_A，４６_Bに対して２つ（４７_A，４７_B）用いる回路構成に対応するパターン図である。図５の回路構成との関係において、メモリ内蔵の画素４は、スイッチ素子４１〜４３及びラッチ部４４を、トランジスタ、具体的には、ＴＦＴを用いて構成されている。ここでは、スイッチ素子４２，４３が単一導電型のＭＯＳトランジスタからなる構成の場合を例示している。

１層目の平坦化膜（第１の平坦化膜）７４においては、図５の出力ノードＮ_outに対応する部位にコンタクト部が形成される。このコンタクト部は、図９（Ａ），（Ｂ）におけるコンタクト部５５，５９に相当する。すなわち、特に図１６（Ａ）の平面パターン図から明らかなように、１層目の平坦化膜７４が形成された状態では、コンタクト部が２つ（５５，５９）存在することになる。

次の処理として、第１の平坦化膜７４上に例えばＩＴＯのような導電性の薄膜を成膜し（ステップＳ２３）、次いで、フォトリソグラフィなどにより所望の回路パターンにパターニングすることによって中継配線７６を形成する（ステップＳ２４）。次に、第１の平坦化膜７４の上に中継配線７６を覆うように、第２の平坦化膜７７の材料を塗布し、露光し、現像し、焼成することにより第２の平坦化膜７７を形成する（ステップＳ２５）。

続いて、第２の平坦化膜７７の上に、Ａｇ／Ａｌ等の反射率が高い導電性の薄膜を成膜し（ステップＳ２６）、次いで、フォトリソグラフィなどにより所望の画素電極パターンにパターニングすることによって反射電極である画素電極７９を形成する（ステップＳ２７）。以上の一連の処理により、実施形態に係る画素アレイ基板構造が形成される。それ以降、セル工程に進む。

図１７に、画素電極７９を形成した状態における画素回路の平面パターンを模式的に示す平面パターン図（Ａ）、及び、平面パターン図（Ａ）におけるＢ−Ｂ´線に沿った断面構造図（Ｂ）をそれぞれ示す。

図１７（Ａ）から明らかなように、画素電極７９を形成した状態においては、コンタクト部が画素電極４５の中心部に１つ、画素電極４６_A，４６_Bの各中心部に１つずつの計３つ（６０，５６，５７）が存在することになる。

（平坦化膜の材料）
次に、第１，第２の平坦化膜７４（５１），７７（５２）の材料、より詳しくは、２層構造に適した平坦化膜７４，７７の材料について説明する。

高い平坦性を１層構造の平坦化膜で得るためには、高メルトフロー性の材料を用いることが非常に効果的であることが知られている。しかしながら、高メルトフロー性の材料を用いると、平坦化膜に形成するコンタクトホールが高温焼成時のメルトフローによって広がってしまう。そして、コンタクトホールの広がった領域は、散乱反射領域、即ち、光学的無効領域となる。ここで、メルトフローとは、溶液状態にあるポリマーの流動性や加工性を示す尺度の一つである。

そこで、１層目にはメルトフロー性の高い材料で第１の平坦化膜７４を形成し、当該平坦化膜７４の上に中継配線７６を形成し、しかる後、２層目には１層目とは逆にメルトフロー性の低い材料で第２の平坦化膜７７を形成する。このとき、２層目の平坦化膜７７のガラス転移点Ｔ_gを、２層目の平坦化膜７７の現像後以降の焼成工程における焼成温度Ｔよりも高くする。

ここでは、ガラス転移点Ｔ_gが焼成温度Ｔよりも高い（Ｔ_g＞Ｔ）材料を低メルトフロー性の材料とし、ガラス転移点Ｔ_gが焼成温度Ｔ以下（Ｔ_g≦Ｔ）の材料を高メルトフロー性の材料としている。ここで、ガラス転移点Ｔ_gとは、温度を変えたときに、熱力学的微分量が結晶的な値から液体的な値へと多少急激に変化する温度である。

このメルトフロー性については、先述した製造工程（図１５参照）におけるステップＳ２５の処理、即ち、２層目の平坦化膜７７の材料を塗布し、露光し、現像し、焼成する処理で問題となる。すなわち、図１８に示すように、１層目の平坦化膜７４の上に塗布した２層目の平坦化膜７７を露光／現像し（Ａ）、しかる後、焼成温度Ｔにて焼成を行う訳であるが、その材料のメルトフロー性によって散乱反射領域となる光学的無効領域に関して大きな差が生じる。

具体的には、２層目の平坦化膜７７の材料が低メルトフロー性の材料、即ち、ガラス転移点Ｔ_gが焼成温度Ｔよりも高い材料の場合（Ｂ）には、平坦化膜７７に形成するコンタクトホール（図１３のコンタクトホール７８_Aに相当）の高温焼成による広がりを抑えることができる。これに対して、２層目の平坦化膜７７の材料が高メルトフロー性の材料、即ち、ガラス転移点Ｔ_gが焼成温度Ｔ以下の材料の場合（Ｃ）には、コンタクトホールが高温焼成時のメルトフローによって広がってしまう。

図１９に、２層目の平坦化膜７７の材料が低メルトフロー性の材料の場合のコンタクトホールの状態を示す。図１９において、（Ａ）はサンプルに反射させて光を拡大して観察する落射照明でのコンタクトホールの表面顕微鏡像を示し、（Ｂ）はコンタクトホールの断面を示している。２層目の平坦化膜７７の材料として低メルトフロー性の材料を用いることで、コンタクトホールの高温焼成による広がりを抑えることができるため、散乱反射領域となる光学的無効領域が小さいことがわかる。

図２０に、２層目の平坦化膜７７の材料が高メルトフロー性の材料の場合のコンタクトホールの状態を示す。図２０において、（Ａ）は落射照明でのコンタクトホールの表面顕微鏡像を示し、（Ｂ）はコンタクトホールの断面を示している。２層目の平坦化膜７７の材料として高メルトフロー性を用いることで、コンタクトホールが高温焼成時のメルトフローによって広がってしまうため、低メルトフロー性の材料を用いる場合に比べて光学的無効領域が大きくなってしまう。

このように、２層目の平坦化膜７７として、ガラス転移点Ｔ_gが焼成温度Ｔよりも高い低メルトフロー性の材料を用いることにより、平坦化膜７７に形成するコンタクトホールの高温焼成による広がりを抑制できるため、コンタクトホールの広がり領域を小さくできる。これにより、画品位に影響を及ぼす散乱反射領域となる光学的無効領域を小さくできるために、表示装置の表示品位の向上に大きく寄与できる。

ここで、２層目の平坦化膜７７に形成するコンタクトホール、即ち、図９の副画素電極４５，４６Ａ，４６Ｂのコンタクト部６０，５６，５７の各コンタクトホールの形状としては、円形形状よりも矩形形状の方が好ましい。その理由は、円形形状では、コンタクト部の光学的無効領域に加え、その周りに広がっているテーパー領域が散乱要因となり、実効的な反射面積を著しく低下せしめるためである。

また、２層目の平坦化膜７７に形成するコンタクトホールにおいて、図２０（Ｂ）に示す傾斜角度３°以上の領域がコンタクトのボトム端から１μｍ以内であるのが望ましい。その理由は、傾斜角度３°以上の反射領域は、鏡面反射を理想とした反射型方式において散乱による反射率低下の要因となるためであり、可能な限り正反射領域の面積を増やすことによって、反射率の高いディスプレイが実現できる。

以上説明した実施形態に係る画素アレイ基板構造では、画素がＭＩＰの画素構造である液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではない、即ち、画素がＭＩＰの画素構造であるか否かは問わない。但し、ＭＩＰの画素構造の液晶表示装置に実施形態に係る画素アレイ基板構造を適用することで、次のような特有の作用、効果を得ることができる。

ＭＩＰの画素構造は、１つの画素内にトランジスタ等の多くの回路構成素子やコンタクト部が存在するために、回路密度が高く、ＴＦＴアレイ基板上のレイアウト構造が複雑である。かかるＴＦＴアレイ基板上に画素電極を反射電極として形成するに当たり、実施形態に係る画素アレイ基板構造を採用することで、画品位に影響を及ぼすコンタクト部のレイアウトを１層目の平坦化膜７４上に形成した中継配線７６にデザインで自由に決めることができる。その結果、回路密度を下げることができるとともに、画素メモリ及び画素スイッチ（図１２のスイッチ素子ＳＷに相当）側に特化した設計が可能になる。

＜２．変形例＞
上記実施形態では、液晶表示装置に適用した場合を例に挙げて説明したが、本開示は、副画素電極の各中心部にＶＡＰ（配向因子）を設ける、という技術的事項以外の技術的事項については、ＶＡ方式の液晶表示装置、さらには、一般の液晶表示装置への適用に限られるものではない。すなわち、本開示は、液晶表示装置全般のみならず、画素の電気光学素子（発光素子）として、有機ＥＬ(electro luminescence)素子、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子などを用いた表示装置全般に対して適用可能である。

このとき、画素がメモリ内蔵の画素（ＭＩＰの画素）であるか否かは問わない。但し、ＭＩＰの画素構造の場合には、１つの画素４内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がない。従って、高精細化を図る観点からすると、本開示は、コンタクト数や配線数が増えたりすることがないために、ＭＩＰの画素構造の表示装置に適用することにより、その作用、効果を十全に発揮できる。また、その場合において、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子などとＭＩＰを組み合わせた表示装置においても、適用可能なことは、言うまでもない。

また、平坦化膜を２層構造とし、当該２層構造の２つ平坦化膜間に金属配線を形成し、当該金属配線によって上層の平坦化膜上に配された２つの電極同士を電気的に接続する、という技術的事項については、適用される表示装置が面積階調法を採る画素構造であるか否かを問わない。すなわち、本開示は、平坦化膜上に配された２つの電極同士を電気的に接続する構成を採る表示装置全般に対して適用可能である。

更に、上記実施形態においては、反射型液晶表示装置に適用した場合を例に挙げて説明したが、本開示は、反射型液晶表示装置への適用に限られるものではない。すなわち、本開示は、画素データの書き換え、画素構造、及び、画素アレイ基板構造の各技術的事項について、透過型液晶表示装置や半透過型液晶表示装置に対しても反射型液晶表示装置と同様に適用可能である。但し、画素アレイ基板構造の技術的事項については、反射型表示装置に適用した方が、反射電極である副画素電極をより鏡面反射化できるためにその作用、効果を十全に発揮できる。

＜３．電子機器＞
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置として用いることが可能である。一例として、図２１〜図２３に示す様々な電子機器、例えば、デジタルカメラやビデオカメラの表示装置、携帯電話機、ＰＤＡ（Personal Digital Assistant）、電子書籍等の携帯端末装置などの表示装置として用いることが可能である。

本開示の表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタや保護膜などが設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。

以下に、本開示が適用される電子機器の具体例について説明する。

図２１は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示の表示装置を用いることにより作製される。

図２２は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示の表示装置を用いることにより作製される。

図２３は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示の表示装置を用いることにより本適用例に係る携帯電話機が作製される。

ここでは、携帯端末装置として、携帯電話機を例に挙げたが、前にも述べたように、ＰＤＡや電子書籍等、種々の携帯端末装置の表示装置への適用が可能である。そして、本開示の表示装置が特に反射型液晶表示装置である場合には、内部で発光するための電力を必要としないため、屋外での使用頻度が高い携帯端末装置の表示装置に用いることで、携帯端末装置の消費電力を大幅に低減できる利点がある。この点については、屋外での使用頻度が高いデジタルカメラやビデオカメラについても同様のことが言える。

＜４．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
前記第１，第２の平坦化膜間に形成された中継配線と
を備え、
前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
画素アレイ基板構造。
（２）前記第２のコンタクト部の配設位置は、前記第１のコンタクト部の配設位置に対して任意に設定可能である
前記（１）に記載の画素アレイ基板構造。
（３）前記回路部は、データを保持するメモリを画素毎に有する
前記（１）または前記（２）に記載の画素アレイ基板構造。
（４）前記第２のコンタクト部は、前記第２の平坦化膜上に形成された画素電極と電気的に接続されており、
前記画素電極は、反射電極である
前記（１）から前記（３）のいずれか１項に記載の画素アレイ基板構造。
（５）前記回路部は、前記第１のコンタクト部、前記中継配線、及び、前記第２のコンタクト部を介して前記画素電極を駆動する駆動回路を含む
前記（４）に記載の画素アレイ基板構造。
（６）前記画素電極は、複数の電極に分割されている
前記（４）に記載の画素アレイ基板構造。
（７）前記複数の電極は、電極面積の組み合わせによって階調を表示する
前記（６）に記載の画素アレイ基板構造。
（８）前記第２のコンタクト部のコンタクトホールが矩形形状である
前記（１）に記載の画素アレイ基板構造。
（９）前記第２のコンタクト部のコンタクトホールにおいて、傾斜角度３°以上の領域がコンタクトホールのボトム端から１μｍ以内である
前記（１）に記載の画素アレイ基板構造。
（１０）前記第２の平坦化膜の材料のガラス転移点は、当該第２の平坦化膜の現像後以降にかけられる焼成温度よりも高い
前記（１）に記載の画素アレイ基板構造。
（１１）前記第２の平坦化膜の材料は、前記第１の平坦化膜の材料よりもガラス転移点が高い
前記（１０）に記載の画素アレイ基板構造。
（１２）回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
前記第１，第２の平坦化膜間に形成された中継配線と
を備え、
前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
画素アレイ基板構造の製造に当って、
前記第２の平坦化膜の材料のガラス転移点を、当該第２の平坦化膜の現像後以降にかけられる焼成温度よりも高く設定する
画素アレイ基板構造の製造方法。
（１３）前記第２の平坦化膜の材料に、前記第１の平坦化膜の材料よりもガラス転移点が高い材料を用いる
前記（１２）に記載の画素アレイ基板構造の製造方法。
（１４）回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
前記第１，第２の平坦化膜間に形成された中継配線と
を備え、
前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
画素アレイ基板構造を持つ表示装置。
（１５）回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
前記第１，第２の平坦化膜間に形成された中継配線と
を備え、
前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
画素アレイ基板構造を持つ表示装置を有する電子機器。

１，７１…透明基板、２…ＴＦＴ回路部、３…ドライバＩＣ、４…画素、１０…ＭＩＰ方式の反射型液晶表示装置（ＬＣＤモジュール）、２１…画素アレイ部、２２_A，２２_B…垂直駆動部、２３…水平駆動部、３１…デコーダ、３２…バッファメモリ、３３…書き換え判別回路、３４…エリアメモリ、３５…レジスタ、３６…制御部、３７…出力回路、４０…外部コントローラ、４５，４６_A，４６_B…副画素電極、５０…フレキシブルプリント基板、５１，７４…第１の平坦化膜、５２，７７…第２の平坦化膜、５３，５３_A，５３_B，５８…金属配線、５５，５６，５７，５９，６０…コンタクト部、６１，６２，６３…ＶＡＰ（配向因子）、７６…中継配線

Claims (15)

1. 回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
   前記第１，第２の平坦化膜間に形成された中継配線と
   を備え、
   前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
   画素アレイ基板構造。
2. 前記第２のコンタクト部の配設位置は、前記第１のコンタクト部の配設位置に対して任意に設定可能である
   請求項１に記載の画素アレイ基板構造。
3. 前記回路部は、データを保持するメモリを画素毎に有する
   請求項１に記載の画素アレイ基板構造。
4. 前記第２のコンタクト部は、前記第２の平坦化膜上に形成された画素電極と電気的に接続されており、
   前記画素電極は、反射電極である
   請求項１に記載の画素アレイ基板構造。
5. 前記回路部は、前記第１のコンタクト部、前記中継配線、及び、前記第２のコンタクト部を介して前記画素電極を駆動する駆動回路を含む
   請求項４に記載の画素アレイ基板構造。
6. 前記画素電極は、複数の電極に分割されている
   請求項４に記載の画素アレイ基板構造。
7. 前記複数の電極は、電極面積の組み合わせによって階調を表示する
   請求項６に記載の画素アレイ基板構造。
8. 前記第２のコンタクト部のコンタクトホールが矩形形状である
   請求項１に記載の画素アレイ基板構造。
9. 前記第２のコンタクト部のコンタクトホールにおいて、傾斜角度３°以上の領域がコンタクトホールのボトム端から１μｍ以内である
   請求項１に記載の画素アレイ基板構造。
10. 前記第２の平坦化膜の材料のガラス転移点は、当該第２の平坦化膜の現像後以降にかけられる焼成温度よりも高い
    請求項１に記載の画素アレイ基板構造。
11. 前記第２の平坦化膜の材料は、前記第１の平坦化膜の材料よりもガラス転移点が高い
    請求項１０に記載の画素アレイ基板構造。
12. 回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
    前記第１，第２の平坦化膜間に形成された中継配線と
    を備え、
    前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
    画素アレイ基板構造の製造に当って、
    前記第２の平坦化膜の材料のガラス転移点を、当該第２の平坦化膜の現像後以降にかけられる焼成温度よりも高く設定する
    画素アレイ基板構造の製造方法。
13. 前記第２の平坦化膜の材料に、前記第１の平坦化膜の材料よりもガラス転移点が高い材料を用いる
    請求項１２に記載の画素アレイ基板構造の製造方法。
14. 回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
    前記第１，第２の平坦化膜間に形成された中継配線と
    を備え、
    前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
    画素アレイ基板構造を持つ表示装置。
15. 回路部が形成された基板上に順に積層された第１，第２の平坦化膜と、
    前記第１，第２の平坦化膜間に形成された中継配線と
    を備え、
    前記中継配線は、前記第１の平坦化膜に形成され、前記回路部に接続された第１のコンタクト部と、前記第２の平坦化膜の前記第１のコンタクト部と平面視で異なる位置に形成された第２のコンタクト部とを電気的に接続する
    画素アレイ基板構造を持つ表示装置を有する電子機器。