CN105789224A - 像素结构 - Google Patents

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Abstract

提供了一种像素结构，包括至少三个电极以及至少两个驱动电路。所述至少三个电极被部署为在第二平面化膜上彼此分开，所述至少三个电极包括：第一电极，它们是所述至少三个电极中的两个电极；及第二电极，其是三个电极中除了所述第一电极之外的一个电极。其中，所述第一电极电连接至作为所述至少两个驱动电路之一的第一驱动电路，并且所述第一驱动电路驱动所述第一电极；并且，所述第二电极电连接至作为所述驱动电路中除了所述第一驱动电路之外的一个驱动电路的第二驱动电路，并且所述第二驱动电路驱动所述第二电极。

Description

像素结构
本申请是申请日为2011年12月20日、申请号为201110428133.5、发明名称为“像素阵列基底结构、其制造方法、显示设备和电子装置”的发明专利申请的分案申请。
技术领域
本公开涉及像素阵列基底结构、制造像素阵列基底结构的方法、显示设备和电子装置。
背景技术
在显示设备中，在基底上形成如薄膜晶体管的电路组件，并且存在配线或接触部分，使得基底表面不平坦。形成覆盖包括晶体管等的电路单元的平面化膜(planarizingfilm)以便移除不平坦。此外，已经提出形成两层的平面化膜以便进一步使基底表面平面化的技术(例如，见日本未审专利申请公开No.2001-284342)。
在日本未审专利申请公开No.2001-284342的现有技术中，尽管形成两层平面化膜，但是当从上面观看时，在处于上下两层的平面化膜中形成的接触部分处于第一层和第二层中的相同位置。因此，第二层平面化膜的接触部分的安排位置受电路单元的电路图案的限制，在该电路单元中连接第一层平面化膜的接触部分，使得难以自由布置第二层平面化膜的接触部分。
此外，因为第二层平面化膜的接触部分电连接到在第二层平面化膜上形成的像素电极，所以它们影响图像等级，也就是说，它们变为确定显示器的显示等级的因素。如上所述，在现有技术中难以自由布置第二次平面化膜的接触部分，其影响图像等级。
希望提供一种像素阵列基底结构、制造该像素阵列基底结构的方法、具有该像素阵列基底结构的显示设备、以及包括该显示设备的电子装置，该像素阵列基底结构在影响图像等级的第二层平面化膜的接触部分的布置中具有改进的自由度。
发明内容
根据本公开实施例的一种像素阵列基底结构，包括：顺序堆叠在基底上的第一和第二平面化膜，在基底上形成电路单元；以及在第一和第二平面化膜之间形成的中继配线，其中中继配线将第一接触部分电连接到第二接触部分，第一接触部分形成在第一平面化膜上并且连接到电路单元，第二接触部分形成在第二平面化膜上、当从上面观看时不同于第一接触部分的位置。
在具有该配置的像素阵列基底结构中，为了在形成电路单元的基底上的平面化的目的形成的平面化膜具有通过顺序堆叠第一和第二平面化膜实现的两层结构，使得与具有单层结构的平面化膜相比，可能更可靠地移除由于电路的配线的不平坦导致的表面粗糙。此外，因为中继配线布置在第一接触部分和第二接触部分之间，所以即使连接第一接触部分的电路单元的电路密度增加，第二接触部分的布置位置也不受电路图案限制。换句话说，可能实现在第二平面化膜上形成的、影响图像等级的第二接触部分的自由布置。
根据本公开的另一实施例的一种像素结构，包括至少三个电极以及至少两个驱动电路。所述至少三个电极被部署为在第二平面化膜上彼此分开，所述至少三个电极包括：第一电极，它们是所述至少三个电极中的两个电极；及第二电极，其是三个电极中除了所述第一电极之外的一个电极。其中，所述第一电极电连接至作为所述至少两个驱动电路之一的第一驱动电路，并且所述第一驱动电路驱动所述第一电极；并且，所述第二电极电连接至作为所述驱动电路中除了所述第一驱动电路之外的一个驱动电路的第二驱动电路，并且所述第二驱动电路驱动所述第二电极。
根据本公开的实施例，因为可能更可靠地移除由于电路的配线的不平坦导致的表面粗糙，并且可能改进第二层(第二)平面化膜的布置中的自由度，所以可能提供具有高显示等级的显示设备。
附图说明
图1是示出根据本公开实施例的显示设备的系统配置示例的框图。
图2是示出TFT电路单元的详细配置示例的框图。
图3是示出MIP型像素的电路配置示例的框图。
图4是提供来图示MIP型像素的操作的时序图。
图5是示出MIP型像素的详细电路配置示例的电路图。
图6是示出驱动器IC中的像素数据的部分重写的详细处理顺序的流程图。
图7A到7C是面积灰度方法(areagradationmethod)中像素划分的说明图。
图8是示出三分像素结构中的子像素电极和两组驱动电路之间的对应关系的电路图。
图9A、9B和9C是根据采用面积灰度方法的三分像素的第一实施例的像素结构的说明图，其中图9A或9C是示出三个子像素电极的平面图，而图9B是沿着图9A或9C的线IXB-IXB取得的截面图。
图10A、10B和10C是根据采用面积灰度方法的三分像素的第二实施例的像素结构的说明图，其中图10A或10C是示出三个子像素电极的平面图，而图10B是沿着图10A或10C的线XB-XB取得的截面图。
图11是选择性地为像素电极供电的开关元件的说明图。
图12是示出根据实施例的像素阵列基底结构的详细结构示例的主要部分的截面图。
图13A和13B是当在具有含有内建存储器的像素结构的TFT基底上形成平面化膜、然后在其上形成像素电极时，对于基底表面的粗糙度，具有两层的平面化膜的图13A的情况和具有一层的平面化膜的图13B的情况的比较视图。
图14是示出根据实施例的制造像素阵列基底结构的方法的处理的流程的流程图。
图15A和15B是当形成第一层平面化膜时的像素电路的说明图，其中图15A是示意性示出平面图案的平面图案视图，并且图15B是示出沿着图15A中的线XVB-XVB取得的截面图。
图16A和16B是形成像素电极之后的像素电路的说明图，其中图16A是示意性示出平面图案的平面图案视图，并且图16B是沿着图16A中的线XVIB-XVIB取得的截面图。
图17A到17C是第二层平面化膜的熔融流动性的说明图。
图18A和18B是当第二层平面化膜的材料是具有低熔融流动性的材料时的说明图。
图19A和19B是当第二层平面化膜的材料是具有高熔融流动性的材料时的说明图。
图20A和20B是示出使用本公开的实施例的数字相机的外观的透视图，其中图20A是从前侧观看的透视图，并且图20B是从后侧观看的透视图。
图21是示出使用本公开的实施例的摄像机的外观的透视图。
图22A到22G是示出使用本公开的实施例的移动电话的外部视图，其中图22A是前视图，图22B是侧视图，图22C是电话关闭的前视图，图22D是左视图，图22E是右视图，图22F是平面图，并且图22G是底视图。
具体实施方式
以下参照附图详细描述用于实施本公开(下文中称为“实施例”)的配置。此外，假设以以下顺序提供描述。
1.根据实施例的显示设备
1-1.系统配置
1-2.MIP型像素配置
1-3.像素数据的重写
1-4.面积灰度方法
1-5.根据实施例的像素结构
1-6.镜面反射
1-7.根据实施例的像素阵列基底结构
2.修改示例
3.电子装置
<1.根据实施例的显示设备>
图1是示出根据本公开实施例的显示设备的系统配置示例的框图。在该实施例中，示例所谓MIP(像素中存储器，MemoryInPixel)型反射液晶显示器(LCD)，其具有可以为每个像素存储数据的存储器。
MIP型反射液晶显示器可以实现模拟显示模式的显示，以及作为具有存储像素中数据的存储器的结果的存储器显示模式的显示。模拟显示模式是其中以模拟方式显示像素的灰度的显示模式。
此外，存储器显示模式是其中基于像素中存储器中存储的二进制信息(逻辑“1”/逻辑“0”)、以数字方式显示像素的灰度的显示模式。
因为在存储器显示模式中使用存储器中保持的信息，所以不需要在帧时段中执行反映灰度的信号电平的写入。因此，可以实现低功耗，也就是说，与需要在帧时段中执行反映像素的灰度的信号电势的写入的模拟显示模式相比，在存储器显示模式中可能减少由液晶显示器消耗的功率。
MIP型反射液晶显示器可以为每个像素仅显示一位的两个灰度。因此，根据实施例的MIP型反射液晶显示器采用面积灰度(areagradation)方法作为表示灰度的方法。面积灰度方法是这样的灰度表示，其中通过提供具有例如2:1的权重的像素面积(像素电极的面积)表示两位的四个灰度。
下面详细描述面积灰度方法。
[1-1.系统配置]
首先参照图1描述根据实施例的MIP型反射液晶显示器的系统配置。
如图1所示，根据实施例的MIP型反射液晶显示器10具有模块化配置，具有在透明基底1(例如，玻璃基底)上形成的TFT电路单元2和通过COG(玻璃基板芯片)方法安装在基底1上的驱动器IC3。在具有模块化配置(LCD模块)的MIP型反射液晶显示器10中，通过CPU接口(I/F)从外部控制器40(或CPU)提供各种命令。
(TFT电路单元)
在LCD模块10中，TFT电路单元2包括像素阵列单元21、垂直驱动单元22A和22B、以及水平驱动单元23。此外，在TFT电路单元2的配置中，在框图中仅示出TFT电路单元2的最小必需功能，并且TFT电路单元2不限于该配置。
图2示出TFT电路单元2的详细配置示例。如图所示，在像素阵列单元21中，以矩阵模式(阵列模式)二位排列可以像素4，每个像素4包括可以存储数据的内建存储器，从而实现显示单元。下面详细描述具有内建存储器的像素4(MIP型像素)的电路配置。
在像素阵列单元21中，在m行×n列安排中在每行的行方向(像素行中像素的安排方向)布置扫描线241到24m。扫描线241到24m每条的两端连接到垂直驱动单元22A和22B的相应行中的输出端。此外，在像素阵列单元21中，在m行×n列安排中在每列的列方向(像素列中像素的安排方向)布置信号线251到25n。信号线251到25n每条的一端连接到水平驱动单元23的相应列中的输出端。
垂直驱动单元22A和22B包括垂直驱动器221A和221B以及V地址锁存器222A和222B。垂直驱动器221A和221B可以对于每个像素列任意选择像素阵列单元21的像素4。V地址锁存器222A和222B存储关于从驱动器IC3发送的列地址(也就是说，垂直(V)地址)的信息。
例如，使用解码器实现垂直驱动器221A和221B。基于V地址锁存器222A和222B中存储的地址信息，使用解码器实现的垂直驱动器221A和221B输出扫描信号，用于激活由地址信息指定的像素列的像素4。
由于使用解码器实现垂直驱动器221A和221B，它们可以适当地选择像素列，也就是说，指定地址。因此，除了用于一屏的数据外，当重写像素阵列单元21中像素4的数据时，可能用为每像素列指定的地址重写特定区域(窗口)中的数据。
此外，在该配置中，尽管在像素阵列单元21的左侧和右侧布置垂直驱动单元22A和22B，但是这仅仅是示例。也就是说，垂直驱动单元22A和22B可以布置在像素阵列单元21的左侧和右侧之一。然而，从将自垂直驱动单元22A和22B输出的扫描信号的传播延迟抑制到最小的观点看，与将垂直驱动单元22A和22B布置在一侧相比，优选的是将垂直驱动单元22A和22B布置在像素阵列单元21的左右两侧。
如图2所示，垂直驱动电路23由水平驱动器231和缓冲电路232构成，并且将用于像素4的像素数据写入由垂直驱动单元22A和22B选择的像素列。作为由水平驱动电路23采用的写入像素数据的方法，可以采用诸如线顺序方法或点顺序方法的各种方法，在线顺序方法中共同写入用于选择的列中像素4的像素数据，在点顺序方法中顺序写入用于选择的列中像素4的每个像素的像素数据。
(驱动器IC)
在图1中，驱动器IC3包括解码器31、缓冲器存储器(存储器单元)32、重写确定电路33、面积存储器34、寄存器35、控制单元36和输出电路37，并且与如上所述的TFT电路单元2一样通过COG安装在透明基底1上。此外，在驱动器IC3的配置中，在框图中仅示出驱动器IC3的最小必需功能，并且驱动器IC3不限于该配置。
在驱动器IC3中，例如通过柔性印刷板50将数据或命令从外部控制器40提供到解码器31(见图2)。提供到解码器31的数据时用于重写像素阵列单元21中像素4的存储器中保持的数据的数据(图像数据/图像数据)。
提供到解码器31的命令是用于指令像素阵列单元21中像素4的数据的重写的命令。关于开始数据重写的时序或区域的信息包括在命令中。例如，具体地，关于要重写数据的区域的信息(也就是说，关于XY-开始地址和XY-结束地址的信息)或诸如指令数据的重写的指令的信息包括在命令中。
在该配置中，用于重写的数据和指令重写的命令(例如，屏幕刷新命令)是来自外部控制器40的用于解码器31的数据，然后在时间上以命令顺序连续发送。
解码器31将从外部控制器40提供的数据和命令分离，并且将数据提供到缓冲存储器32，而将命令提供到重写确定电路33。缓冲存储器32临时存储和保持通过柔性印刷板50和解码器31从外部控制器40提供的数据，以便像素阵列单元21中像素4的数据。
作为缓冲存储器32，例如可能使用帧存储器，帧存储器可以存储用于由像素阵列单元21中的像素4显示的一屏的数据。然而，缓冲存储器32不限于帧存储器。当通过帧存储器实现缓冲存储器32时，缓冲存储器32例如可以用像素阵列单元21中像素4的XY地址的一对一对应关系，存储要重写数据的区域的像素数据。
重写确定电路33进行关于从解码器31提供的命令的确定(分析)，并且将命令中包括的关于重写区域的XY开始地址或XY结束地址的信息发送到面积存储器34，并且将示出数据的重写开始时序的屏幕刷新命令发送到寄存器35。面积存储器34存储从重写确定电路33发送的、关于要重写数据的区域的XY开始地址或XY结束地址的信息。寄存器35存储从重写确定电路33发送的屏幕刷新命令。
控制单元36包括时序发生器(TG)。时序发生器在控制单元的控制下生成各种时序，用于确定对于缓冲存储器32的写入或读取数据的时序，或者驱动垂直驱动单元22A和22B或水平驱动单元23的时序。
当重写像素阵列单元21中像素4的数据时，控制单元36基于寄存器35中存储的屏幕刷新命令开始用于重写数据的操作。此外，控制器36基于关于要重写面积存储器34中存储的数据的区域的XY开始地址或XY结束地址的信息，执行对于从时序发生器生成的各种时序信号的时序控制。
输出电路37基于从控制单元36发送的各种时序信号，读取缓冲存储器32中存储的数据，并且将数据输出到TFT电路单元2，具体地，TFT电路单元2中的水平驱动单元23。此外，输出电路37基于从控制单元36发送的各种时序信号，输出用于驱动垂直驱动单元22A和22B或水平驱动单元23的驱动信号到TFT电路单元2。
[1-2.MIP型像素配置]
接下来，将详细描述具有内建存储器的像素4(MIP型像素)的电路配置。
图3是示出MIP型像素4的配置示例的框图。
如图3所示，像素4具有这样的像素配置，其具有包括三个开关元件41到43、锁存器单元44和液晶单元45的SRAM功能。在该配置中，液晶单元45意味着在像素电极和与像素电极相对布置的相对电极之间生成的液晶电容。在图4中，提供用于说明MIP型像素4的操作的时序图。
开关元件41在一端连接到信号线25(251到25n)，并且响应于从垂直驱动单元22A和22B发送的扫描信号接通(关闭)，并且接收通过信号线25(251到25n)提供的数据SIG。锁存器单元44由反相器441和442构成，反相器441和442相互并联连接并且朝向相反方向，锁存器单元44根据由开关元件41接收的数据SIG保持(锁存)电势。
开关元件42和43之一根据锁存器单元44的保持电势接通，并且发送具有与公共电势Vcom相同相位的控制脉冲FRP或具有与像素电极的相位相反相位的控制脉冲XFRP，用于公共电势Vcom施加到相对电极的液晶单元45。开关单元42和43的每个的一端连接到公共电极的节点是像素电路的输出节点Nout。
如图4所见，当锁存器单元44的保持电势的极性是负时，液晶单元45显示暗，因为像素电势具有与公共电势Vcom相同相位，而当锁存器单元44的保持电势的极性是正时，液晶单元45显示白，因为像素电势具有与公共电势Vcom的电势相反的电势。
图5是示出像素4的详细电路配置示例的电路图，其中与图3的那些组件相应的组件给出相同的参考标号。
在图5中，例如通过NchMOS晶体管Qn10实现开关元件41。在NchMOS晶体管Qn10中，源极/漏极连接到信号线25(251到25n)，并且栅极连接到扫描线24(扫描线241到24m)。
开关元件42和43例如通过其中NchMOS晶体管和PchMOS晶体管连接的传送开关实现。具体地，开关元件42具有其中NchMOS晶体管Qn11和PchMOS晶体管Qp11并联连接的配置。开关元件43具有其中NchMOS晶体管Qn12和PchMOS晶体管Qp12并联连接的配置。
开关元件42和43不必是其中NchMOS晶体管和PchMOS晶体管并联连接的传送开关。可以通过单个导通MOS晶体管(即，NchMOS晶体管或PchMOS晶体管)实现开关元件42和43。开关元件42和43的公共连接节点可以是像素电路的输出节点Nout。
反相器441和442两者例如通过CMOS反相器实现。具体地，反相器441具有这样的配置，其中NchMOS晶体管Qn13和PchMOS晶体管Qp13的栅极和漏极分别相互连接。反相器442具有这样的配置，其中NchMOS晶体管Qn14和PchMOS晶体管Qp14的栅极和漏极分别相互连接。
基于电路配置的像素4以矩阵模式水平和垂直展开和布置。在像素4的矩阵模式安排中，除了每行中的扫描线24(241到24m)和每列中的信号线25(251到25n)之外，在每列中布置发送控制脉冲FRP和XFRP的控制线26和27以及正功率电压VDD和负功率电压VSS的电力线28和29。
如上所述，根据实施例的有源矩阵型液晶显示器10具有这样的配置，其中以矩阵模式布置具有SRAM功能的像素(MIP)4，其具有根据显示数据保持电势的锁存器单元44。此外，尽管在SRAM用作具有内建像素的存储器时的实施例中示例，但是SRAM仅仅是示例，并且可以使用具有其它配置的存储(例如，DRAM)。
如上所述，通过在每个像素4中具有存储器，MIP型有源矩阵型液晶显示器10可以实现模拟显示模式的显示和存储器显示模式的显示。此外，对于存储器显示模式，不必通过使用存储器中保持的像素数据执行显示，写入在帧时段中反映灰度的信号电势，使得存在优点在于可能减少液晶显示器的功耗。
此外，需要部分重写显示的屏幕，也就是说，仅重写一部分显示的屏幕。在此情况下，希望部分重写像素数据。当部分重写显示的屏幕时，也就是说，部分重写像素数据，不必为不重写的像素发送数据。因此，存在优点在于可能为液晶显示器节约功率，因为可能减少发送的数据量。
[1-3.像素数据的重写]
在装配有MIP型有源矩阵型液晶显示器10的电子装置中，需要部分重写显示的屏幕，也就是说，重写一部分显示的屏幕。对于该需要，在现有技术中，已经采用与如垂直同步信号Vsync的同步信号(下文中，简称为“垂直同步信号Vsync”)同步，从驱动器IC3周期性重写像素4的数据(例如，具有60Hz的周期)的配置。
也就是说，在现有技术的系统中，与垂直同步信号Vsync同步重写像素数据。因此，当用于重写的显示数据从外部控制器40输入到驱动器IC3时，与由外部控制器40生成的垂直同步信号Vsync同步输入一个屏幕。可替代地，由驱动器IC3生成垂直同步信号Vsync并且发送到外部控制器40，使得外部控制器40输入用于一个屏幕的显示数据直到下一个垂直同步信号Vsync到达。
这样做的原因连接到重写像素数据时序和从外部控制器40到缓冲存储器32写入显示数据的时序之间的时序关系。也就是说，当在驱动器IC3侧的时序将显示数据简单写入到像素4时，担心可能出现之前时序和之后时序重叠或之后时序覆盖赶上之前时序的状态。
由以下原因导致由之后时序赶上之前时序。
也就是说，如从在外部控制器40和驱动器IC3数据发送之间与垂直同步信号Vsync同步的事实可见，因为外部控制器40和驱动器IC3之间的通信速度大于TFT电路单元2和驱动器IC3之间的通信速度。当之后时序赶上之前时序时，显示切换偏离一帧，使得可能生成诸如条纹的显示缺陷。
如上所述，因为在现有技术的系统中，从外部输入的显示数据必须与垂直同步信号Vsync同步，所以需要预先在外部准备用于从现在起要新显示的一个屏幕的显示数据，并且将该显示数据发送到驱动器IC3。然而，实际上，当频繁需要重写一部分显示屏幕时，与垂直同步信号Vsync同步发送用于一个屏幕的显示数据是低效的。
根据实施例的MIP型液晶显示器10采用这样的配置，其中作为从客户端(即，外部控制器40)接收对于重写像素数据的请求的结果，在特定时序执行重写，而不是像素数据的重写与垂直同步信号Vsync同步。
具体地，首先，从客户端(外部控制器40)接收的显示数据不是设置用于一个屏幕的数据，而是用于包括在要重写的区域中的像素4，并且部分显示数据临时存储和保持在缓冲存储器32中。因为保持在缓冲存储器32中的显示数据不是用于一个屏幕，所以缓冲存储器32不必是帧存储器(即，可以存储用于一个屏幕的显示数据的存储器)。
用来自外部控制器40的用于指令重写的命令发送要重写的区域的部分显示数据，时间上顺序用于驱动器IC3。例如，从外部控制器40首先发送显示数据用于驱动器IC3，并且在预定时间经过之后发送用于重写的命令(屏幕刷新命令)。随着从外部控制器40接收屏幕刷新命令，驱动器IC3基于缓冲存储器32中存储的显示数据执行重写像素数据的处理，即使当没有从外部控制器40提供用于数据发送的垂直同步信号Vsync。
下文中参照图6的流程图描述驱动IC3中像素数据的部分重写处理的详细处理顺序。重写处理基本是由驱动器IC3执行的处理。驱动器IC3从外部控制器40在时间上顺序接收数据和命令。
当接收要用于重写的显示数据时(步骤S11)，驱动器IC3首先临时将显示数据保持在缓冲存储器32中，并且对缓冲存储器32执行写入(步骤S12)。接下来，在接收指令重写的命令时(步骤S13)，驱动器IC3提供该命令到重写确定电路33，并且重写确定电路33执行确定(分析)(步骤S14)。
此外，包括在命令中的、关于要重写区域的XY开始地址和XY结束地址的信息存储在面积存储器34中(步骤S15)。此外，作为指令数据的重写的命令的屏幕刷新命令存储在寄存器35中(步骤S16)。
接下来，当屏幕刷新命令存储在寄存器35中时，控制单元36接收命令并且开始用于重写数据的时序控制(步骤S17)。具体地，控制单元36基于关于面积存储器34中存储的XY开始地址或XY结束地址的信息，执行时序发生器(TG)的时序控制。
此外，当数据临时保持在缓冲存储器32中时，如果缓冲存储器32是帧存储器，则可能基于XY开始地址或XY结束地址，在控制单元36的控制下控制存储数据的区域。
接下来，在控制单元36的控制下将缓冲存储器32中存储的数据读取并输出到TFT电路单元2的同时，输出驱动信号用于垂直驱动单元22A和22B或水平驱动单元23(步骤S18)。此外，在由垂直驱动单元22A和22B或水平驱动单元23执行的驱动下，为每个像素行重写像素数据(步骤S19)。
具体地，例如，垂直驱动单元22A和22B顺序选择由关于XY开始地址和XY结束地址的信息指定的区域(窗口)中包括的像素行(线)。同时，与通过垂直驱动单元22A和22B的像素行的选择同步，水平驱动单元23将通过输出电路37从缓冲存储器32提供的显示数据写入到选择的行中的像素4。
通过这一系列处理，可能通过从客户端接收用于重写的请求，在用于重写的请求的时序执行重写处理，而不是与垂直同步信号Vsync同步执行重写像素数据的处理。因此，即使从外部输入的显示数据与垂直同步信号Vsync同步，也可能部分地输入屏幕而不是输入整个屏幕到驱动器IC3，并且可能在特定时序执行重写像素数据的处理。
由于不必与垂直同步信号Vsync执行同步，所以当外部地生成数据时，不必通过高速处理生成用于在垂直同步信号Vsync的时段内重写的显示数据，并且不必使用用于一个屏幕的帧存储器作为缓冲存储器32来发送数据。此外，可能通过在特定时序生成用于重写的显示数据并且将该显示数据发送到驱动器IC3，在屏幕刷新指令之后立即执行像素数据的重写。结果，当要重写的区域在一个显示屏幕中重叠时，例如，当要重写多个窗口时，可能避免瞬时地看到重写并且显示闪动(闪烁)的现象。
如从上述重写像素数据的处理的操作的描述可见，不为每个屏幕而是为作为用于一部分显示屏幕的窗口(矩形区域)的每个像素行执行显示屏幕的重写。执行部分执行显示屏幕的重写，因为使用解码器实现垂直驱动器221A和221B，并且可能适当地选择像素阵列单元21的像素行(线)。因为也通过解码器实现水平驱动器231，所以可能部分地执行用于每个像素的显示屏幕的重写。
此外，在重写显示数据的处理示例中，尽管确定输入命令并且包括命令(例如，屏幕刷新命令)的写入指令存储在寄存器35中，并且然后控制器36接收指令并且执行重写像素数据的处理，但是这仅仅是示例。作为另一配置，例如，控制单元36可以直接通过重写确定电路33和寄存器35从外部控制器40接收写入指令。
重写确定电路33和寄存器35不是必须的，因为采用该配置，并且因此可能简化驱动器IC3的电路配置。也就是说，重写确定电路33和寄存器35不是驱动器IC3的必要组件。
此外，尽管以上在反射液晶显示器的假设下描述重写像素数据的处理，但是透射液晶显示器或半透射液晶显示器可以以与反射液晶显示器相同的方式应用于重写处理。
[1-4.面积灰度方法]
根据实施例的液晶显示器10采用面积灰度方法来实现像素存储器的多位着色。具体地，使用面积灰度方法，其将作为像素4的显示面积的像素电极分为多个子像素电极，子像素电极提供有根据面积的权重。此外，通过将由锁存器单元24的保持电势选择的像素电势发送到提供有根据面积的权重的子像素电极，通过组合提供有权重的面积执行灰度显示。
因为根据实施例的液晶显示器10是反射液晶显示器，所以面积中提供有权重的子像素电极对应于反射板。此外，提供有根据面积的权重的子像素电极对应于透射窗。
下文中详细描述面积灰度方法。面积灰度方法是在提供有权重的N个子像素电极中表示2N个灰度的灰度表示法，其中有20、21、22、…2N-1的面积比，并且例如为了减少由于TFT特性的差别导致的图像质量中的不均匀性的目的采用该面积灰度方法。在根据实施例的液晶显示器10中，采用这样的面积灰度方法，其通过以2：1为作为像素电极的反射电极的面积(像素面积)提供权重，表示2位的4个灰度。
作为提供有2:1的权重的像素面积的结构，如图7A所示，典型的是这样的结构，其中像素4的像素电极划分为具有面积1的子像素电极41和具有为子像素电极41的面积两倍的面积(面积2)的子像素电极42。然而，在图7A所示的结构中，灰度的中心不对准一个像素的中心(与一个像素的中心吻合)，这在灰度表示的方面是不利的。
其中灰度的中心与一个像素的中心对准的结构，如图7B所示，存在这样的结构，其中以矩形形状切割具有面积2的子像素电极44的中心部分，并且面积1的子像素电极43布置在矩形切割部分。然而，在图7B的结构中，因为位于子像素电极43的两端的子像素电极44的连接部分44A和44B的宽度小，所以减小了子像素电极44的整个反射面积，并且由此难以围绕连接部分44A和44B对准液晶。
如上所述，为了在面积灰度中在没有电场的情况下实现具有基本垂直于基底安排的液晶分子的VA(垂直对准)模式，通过电极的形状或尺寸改变施加到液晶分子的电压，使得难以很好对准液晶。此外，因为反射电极的面积比典型地不是反射率比，使得难以设计灰度。通过反射电极的面积或液晶对准确定反射率。在图7A的结构中，即使面积比是1:2，围绕电极的长度比也不变为1:2。因此，反射电极的面积比典型地不是反射率比。
从该观点看，优选的是在面积灰度方法中实现具有三分像素的像素电极，在三分像素中像素电极分为具有相同面积的三个子像素电极45、46A和46B，如图7C所示。在三分像素中，通过使得中间像素电极45上下的两个子像素电极46A和46B为一组，并且同时驱动该组两个子像素电极46A和46B，可能在中间子像素电极45和其他子像素电极之间提供2:1的权重。此外，可能将灰度的中心与一个像素的中心对准。
然而，当将三个子像素电极45、45A和45B分别与驱动电路电连接时，金属配线的接触数与图7A和7B的结构相比增加，使得像素尺寸增加，这干扰实现高精度。具体地，在其中具有存储器的每个像素4的MIP像素配置中，如图5所示，在一个像素4中存在许多电路组件(如晶体管或接触部分)，使得在布局面积中没有空间，并且一个接触部分极大地影响像素尺寸。
电组合(连接)以预定距离布置的两个子像素电极46A和46B的像素结构是优选的用于减少接触数，其中一个子像素电极45在两个子像素电极46A和46B之间。此外，如图8所示，驱动一组驱动电路47A中的一个子像素电极45，并且同时驱动另一组驱动电路47B中的两个子像素电极46A和46B。驱动电路47A和47B对应于图5所示的像素电路。
如上所述，在其中通过使用面积灰度方法相对于一个像素的中心对准灰度的中心的像素结构中，采用其中电连接空间分开的两个子像素电极46A和46B的像素结构来减少接触数。此外，可以考虑以下两种方法作为电组合两个子像素电极46A和46B的方法。
一种方法是通过使用在平面化膜下形成的金属配线，通过在平面化膜中形成的接触部分连接平面化膜上的两个子像素电极46A和46B方法。另一种方法是在相同平面上的平面化膜上电连接两个子像素电极46A和46B的方法。
在这些方法中，因为需要使得平面化膜的膜厚度更大以便进一步确保平面化膜的平面化的操作和效果，所以需要以预定尺寸形成接触座，以便在平面化膜中形成包括接触孔的接触部分。因此，在前一方法中需要以预定尺寸形成接触座，但是像素尺寸增加，使得其变为劣化高精度的因素。
同时，在后一方法中需要将两个子像素电极46A和46B与ITO(氧化铟锡)和另一导体连接，使得可用显示面积(反射液晶显示器中的反射面积)减小。此外，在VA模式中，因为对准控制困难，并且反射电极的面积比不典型地是反射率比，所以灰度设计困难。
[1-5.根据实施例的像素结构]
在实施例中，当例如以三分像素结构实现采用面积灰度方法的像素时，示例以下像素结构。
通常，在形成电路单元(即，图2所示的TFT电路单元2)的基底上形成用于平面化的平面化膜。平面化膜在该实施例中具有包括顺序构造的第一和第二平面化膜的两层结构。此外，在两层平面化膜中(即，在第一和第二平面化膜之间)形成金属配线。此外，采用其中在第二平面化膜上空间分开的两个电极(子像素电极46A和46B)通过金属配线电连接的像素结构。
在具有该配置的像素结构中，可能使得第一和第二平面化膜的膜厚度相对小于通过在两层结构中实现平面化膜的单层平面化膜的膜厚度。此外，在第二平面化膜上空间分开的两个平面化电极(子像素电极46A和46B)由第一和第二平面化膜之间的金属配线通过第二平面化膜电连接。
在该配置中，因为第二平面化膜的膜厚度小，所以可能使得当在第二平面化膜中形成用于电连接的接触部分时的接触座小于当在单层平面化膜中形成接触部分时。因此，可能使得像素尺寸小于当在具有单层结构的平面化膜中形成接触部分时，即使采用其中在两层平面化膜中形成金属配线并且两个电极由金属线通过第二平面化膜电连接的结构。
因此，可能提供这样的像素结构，其不干扰为通过采用该像素结构的显示实现高精度。此外，因为电连接两个电极(子像素电极46A和46B)的金属配线布置在两层结构的两个平面化膜之间，所以反射液晶显示器中的可用显示面积(反射面积)不减小，不像在与两个电极相同的平面中布置金属配线时。
下文中描述根据该实施例的像素结构的详细实施例，即，例如具有采用面积灰度方法的三分像素而不干扰显示的高精度的像素结构。
(实施例1)
图9A和9B是根据采用面积灰度方法的三分像素的第一实施例的像素结构的说明图，其中图9A是示出三个子像素电极的平面图，并且图9B是沿着图9A的线IXB-IXB取得的截面图。在图9A和9B中，与图7和8中那些部分相同的部分给予相同的参考标号。在该实施例中，未示出TFT电路单元2的基底和在基底上形成的TFT电路。
在图9A和9B中，通过在形成TFT电路的基底(未示出)上形成用于使整个基底平面化的第一平面化膜51和第二平面化膜52，以两层结构形成平面化膜。通过以两层结构形成平面化膜，可能使得第一和第二平面化膜51和52的膜厚度相对小于单层平面化膜的膜厚度。
在两层平面化膜中(即，在第一和第二平面化膜51和52之间)，通过ITO(氧化铟锡)或另一导体材料形成金属配线53。作为另一导体材料，可以使用铝(Al)、银(Ag)、钼(Mo)等。
在该配置中，尽管在用于金属配线53的各种配线材料中使用取具有高反射率并且欧姆接触的银(Ag)的ITO，但是可以根据用于像素电极的金属的种类选择不同于ITO的金属。
此外，在第二平面化膜52上通过银(Ag)或铝(Al)形成三个子像素电极45、46A和46B作为反射电极。三个子像素电极45、46A和46B尺寸(反射面积)上相同。此外，可能通过使得在中间子像素电极45上下的两个子像素电极46A和46B为一组，并且同时驱动该组两个子像素电极46A和46B，提供中间子像素电极45和其它子像素电极之间2：1的权重。
第一平面化膜51具有包括在平面化膜51中形成的接触孔55A的接触部分55。接触部分55形成在与子像素电极46A的中心位置偏离的位置。
金属配线53的配线材料通过在接触孔55A中形成导电层，与接触孔55A一起形成接触部分55。此外，如图8所示，金属配线53通过接触部分55与TFT电路单元2(具体地，驱动电路47B)电连接。
第二平面化膜52具有接触部分56和57，接触部分56和57分别包括在例如对应于平面化膜52的子像素电极46A和46B的中心位置的位置形成的接触孔56A和57A。在该配置中，因为接触部分56和57布置为偏离第一平面化膜51的接触孔55，所以第二平面化膜52的膜厚度小于具有单层结构的平面化膜的膜厚度，使得接触孔56A和57A的直径可能小于在具有单层结构的平面化膜中形成的接触孔的直径。
子像素电极46A和46B的电极材料通过接触孔56A和57A中的导电层与接触孔56A和57A一起形成接触部分56和57。此外，子像素电极46A和46B通过接触部分56和57与金属配线53电连接。
在两层结构的第一和第二平面化膜51和52中，子像素电极46A的接触部分56形成在对应于子像素电极46A的中心位置的部分，而第一平面化膜51的接触部分55形成在偏离子像素电极46A的中心位置的位置。也就是说，当从上面看时，下部的第一平面化膜51的接触部分55和上部的第二平面化膜52的接触部分56布置在不同位置。
这意味着可能布置第一平面化膜51的接触部分55而不管第二平面化膜52的接触部分56的位置，因为金属配线53存在于接触部分55和接触部分56之间。因此，对于连接到接触部分55的电路单元(具体地，图8所示的驱动电路47B的子像素电极46A和46B)的自由度增加。这在子像素电极45的接触部分59和接触部分60之间的关系中也是同样的。
在根据具有该配置的第一实施例的像素结构中，子像素电极46A和46B通过接触部分56和57电连接，而子像素电极46A和46B由金属配线53通过接触部分55与驱动电路47B电连接。
尽管描述了子像素电极46A和46B，但是子像素电极45如下。也就是说，如图9A所示，图8所示的子像素电极45和驱动电路47A由在具有两层结构的平面化膜51和52之间形成的金属配线58，通过在第一和第二平面化膜51和52中形成的接触部分59和60电连接。
如上所述，根据第一实施例的像素结构，通过以两层结构制造平面化膜，可能使得第一和第二平面化膜51和52的膜厚度小于具有单层结构的平面化膜的膜厚度。此外，可能将在第二平面化膜52上的两个子像素电极46A和46B电连接到平面化膜51和52之间的金属配线53。
如图9C所示，子像素电极46A和46B还可以与超过两条配线连接。在该布置中，两个子像素电极46A和46B在放置在接触部分59和60的两侧的两条路线中电连接。该布置可以减少由于金属配线53的破损的像素的缺陷，金属配线53的破损例如很可能由平面化膜51和52的加工或拉伸期间混合的不纯灰尘导致。这意味即使配线的一侧破损，子像素电极46A和46B仍通过配线53的另一侧相互电接触。
在该配置中，因为接触部分56和57布置为偏离第一平面化膜51的接触孔55，所以可以使得接触部分的厚度大。因此，在通过金属配线53的电接触中，当在第二平面化膜52中形成接触部分56和57时，可能使得接触孔56A和57A的直径小。因此，使得接触部分56和57的尺寸小，使得像素尺寸不增加。
在根据第一实施例的像素结构中，随着一个像素4的像素电极分为三个子像素电极45、46A和46B，通过同时驱动一组上下两个子像素电极46A和46B，通过提供2：1的权重到像素面积，以2位表示四个灰度。在采用面积灰度方法的三分像素的像素结构中，使较高和较低位的中心的位置(即，根据子像素电极46A和46B的显示中心的位置和根据子像素电极45的显示中心的位置)对准(汇合)。
如上所述，在采用面积灰度方法的像素结构中，当对准各位的中心位置时，可能比它们未对准的像素结构更好表示灰度。在该实施例中，尽管描述具有三分像素的像素电极作为示例，但是不限于具有三分像素的像素电极。也就是说，即使在具有四分像素的像素结构中，当对准各位的中心位置时，也可能更好实现灰度。
(实施例2)
如上所述，因为当通过面积灰度方法实现VA(垂直对准)模式时，通过电极形状或电极尺寸改变施加到液晶分子的电压，所以难以很好对准液晶。此外，因为子像素电极(反射电极)的面积比不是反射率比，使得难以设计灰度。考虑该事实制造根据下文中描述的第二实施例的像素电极。
图10A和10B是根据采用面积灰度方法的三分像素的第二实施例的像素结构的说明图，其中与图9A和9B的那些部分相同的部分给出相同的参考标号。图10A是示出三个子像素电极的平面图，而图10B是沿着图10A的线XB-XB取得的截面图。
根据第二实施例的像素结构基于与根据第一实施例的像素结构相同，在该配置中两个子像素电极46A和46B电连接。也就是说，根据第二实施例的像素结构具有这样的配置，其中以两层结构形成平面化膜，在两层结构的第一和第二平面化膜51和52之间形成金属配线53，并且在第二平面化膜52上的两个子像素电极46A和46B通过金属配线53电连接。
除了该配置外，根据第二实施例的像素结构包括用于控制垂直对准的对准因子61、62和63。对准因子61、62和63是统称为VAP(垂直对准突出体)的对准控制单元之一，并且确定当施加电场(也就是说，使得液晶分子在预定方向下降)时液晶分子下降的方向。
对准因子61、62和63(即，VAP61、62和63)分别布置在中间子像素电极45和两个子像素电极46A和46B的中心位置。同时，第二平面化膜52具有位于对应于中间子像素电极45的中心位置的部分的接触部分60，同时具有位于对应于两个子像素电极46A和46B的中心位置的部分的接触部分56和57。
也就是说，VAP61、62和63的布置位置和接触部分60、56和57的布置位置相互吻合。换句话说，在根据第二实施例的像素结构中，布置在第二平面化膜52中的接触部分60、56和57用作(也用作)VAP61、62和63。
如上所述，在根据第二实施例的像素结构中，当通过面积灰度方法实现VA模式时，VAP61、62和63布置在其间的中间子像素电极45和两个子像素电极46A和46B的中心位置。通过采用该配置，除了根据第一实施例的像素结构的操作和效果外，可以获得以下操作和效果。
因为三分子像素电极45、46A和46B的电极形状相同，并且子像素电极45、46A和46B中电场的分布均匀，所以当施加电场时，可以通过VAP61、62和63的操作使得液晶分子在预定方向下降。结果，可能很好地对准液晶。此外，因为接触部分60、56和57也用作VAP61、62和63，所以存在的优点在于不必特别地提供VAP61、62和63。
然而，VAP61、62和63不限于其中VAP61、62和63也用作接触部分60、56和57的配置，并且可能是其它配置，例如，其中在金属配线53和58中形成孔并且孔用作VAP61、62和63的配置。此外，可以考虑其中突出体布置为VAP61、62和63的考虑。优选的是在任何情况下VAP61、62和63分别位于三个子像素电极45、46A和46B的中心部分。
在第二实施例中，如图10C所示，子像素电极46A和46B还与超过两条配线连接，如在第一实施例中所述。
在根据上述实施例的像素电极中，尽管示例了应用于其中像素是具有内建存储器的像素(MIP像素)的液晶显示器，但是可能不限于该应用示例。也就是说，像素是否具有MIP像素结构没有关系。然而，在MIP像素结构中，因为如晶体管或接触孔的多个电路组件在一个像素中，所以电路密度高，使得在面积上没有用于布局的空间。因此，考虑高精度，根据该实施例的像素结构可以通过应用于具有MIP像素结构的液晶显示器来实现充分的操作和效果，因为接触数目或配线的数目不增加。
此外，应用的液晶显示器是否是具有采用面积灰度方法的像素结构在以两层结构形成平面化膜、在两层结构的两个平面化膜之间形成金属配线、并且在上部平面化膜上布置的两个电极通过金属配线电连接的技术项目的方面没有关系。也就是说，本公开可以一般地应用于采用其中在平面化膜上布置的两个电极电连接的配置的液晶显示器。
[1-6.镜面反射]
作为反射板(反射电极)的子像素电极45、46A和46B在反射液晶显示器(优选地，使用前方散射膜(光致变色膜)的反射液晶显示器)中实现镜面反射。然而，在普通的液晶显示器中，在作为驱动电路形成的配线的不平坦表面(即，尤其是图2的TFT电路单元2的像素阵列单元21)上形成平面化膜，并且在其上形成反射电极。
因此，下述因素等变为散射因素并且劣化反射率和对比度：
·由于电路配线不平坦所引起的残余表面粗糙。
·在反射电极下面的配线所引起的不平坦。
·像素电极和接触部分周围的锥形区域。
此外，当应用面积灰度时，需要选择性地为像素电极供电的开关元件SW，以便没有限制地布置子像素，如图11所示。晶体管(例如，薄膜晶体管)可以用作开关元件SW。此外，随着每个像素4中的开关元件增加，像素阵列单元21的电路密度成比例地增加。
[1-7.根据实施例的像素阵列基底结构]
在实施例中，在反射液晶显示器中，当应用面积灰度时，通过以下结构实现像素阵列基底(TFT阵列基底)的结构。
也就是说，首先，在其上形成作为TFT电路单元2的电路单元的基底上，通过顺序层叠第一和第二平面化膜(对应于图9A和9B的平面化膜51和52)，以两层结构形成用于平面化像素阵列基底结构的平面化膜。此外，在两层结构的第一和第二平面化膜之间形成中继配线。此外，在第一平面化膜中形成的连接到TFT电路单元2的第一接触部分以及在第二平面化膜的这样的位置形成的第二接触部分通过中继配线电连接，当从上面看时该第二平面化膜的位置不同于第一接触部分。
在具有该配置的像素阵列基底中，因为在基底中形成的平面化膜具有两层结构，所以与具有单层结构的平面化膜相比，可能更可靠地减小由于电路的配线的不平坦所引起的表面粗糙。此外，因为中继配线布置在第一接触部分和第二接触部分之间，所以即使连接第一接触部分的TFT电路单元2的电路密度增加，第二接触部分的布置位置也不受电路图案限制。换句话说，可能实现在第二平面化膜中形成的第二接触部分的自由布局，也就是说，可能相对于第一接触部分的布置位置适当地设置第二接触部分的布置位置。
如上所述，因为可能更可靠地移除由于电路的配线的不平坦所引起的表面粗糙，并且可能在不影响图像等级的情况下实现在第二平面化膜中形成的第二接触部分的自由布局，所以可能提供具有高显示质量的反射液晶显示器。下文中参照附图详细描述根据实施例的像素阵列基底结构的示例。
(基底结构)
图12是示出根据实施例的像素阵列基底结构的详细结构示例的主要部分的横截面图。
在图12中，在透明基底(基部材料)71的表面上形成包括晶体管72的电路单元。例如，玻璃基底用作透明基底71。例如，TFT(薄膜晶体管)用作晶体管72。也就是说，包括晶体管72的电路单元对应于图1和2的TFT电路单元2。在透明基底71中，布置多个阵列形状的像素区域并且在每个像素4中形成晶体管72。
在实施例中示例的晶体管72用作开关元件，其控制对每个像素4中布置的像素电极供电。也就是说，晶体管72对应于图11的开关元件SW。尽管图12中未示出，但是图5所示的具有存储器功能的像素电路(驱动电路)的晶体管也包括在透明基底71上形成的TFT电路单元2中。
晶体管(TFT)72具有这样的配置，其中栅极电极721形成在透明基底71上，并且在其上形成具有有源层(activelayer)配置的半导体层72。在半导体层722中，中心部分是沟道区域，而两端是源极/漏极区域。在半导体层722的源极/漏极区域中，由导电材料(如铝(Al)或钛(Ti))制成的源极/漏极电极723和724通过绝缘膜电连接。
在其中形成包括晶体管72的TFT电路单元2的透明基底71中，上表面由于包括源极/漏极电极723和724的金属配线而不平坦。形成覆盖包括晶体管72的TFT电路单元2的第一平面化膜74，以便移除不平坦。第一平面化膜74对应于图9A和9B的第一平面化膜51。在第一平面化膜74中形成接触孔75A。
在第一平面化膜74上形成例如由ITO制成的导电薄膜，并且通过实现希望的电路图案形成中继配线76。用于制造中继配线76的ITO也形成在第一平面化膜74中形成的接触孔75A的内壁上，使得形成将中继配线76与晶体管72电连接的第一接触部分75。
在第一平面化膜74上形成第二平面化膜77，其覆盖作为电路图案的中继配线76。第二平面化膜77对应于图9A和9B的第二平面化膜52。在第二平面化膜77中形成接触孔78A。在从上面看时，在布局中在与第一平面化膜74中形成的接触孔75A不同的位置布置接触孔78A。
在第二平面化膜77上形成由银(Ag)或铝(Al)制成的具有高反射率的薄导电膜，并且在第二平面化膜77上通过由光刻法实现希望的像素电极图案形成作为反射电极的像素电极79。像素电极79对应于图9A和9B的子像素电极45和子像素电极46A和46B。
例如，用于制造像素电极79的Ag也形成在第二平面化膜77中形成的接触孔78A的内壁，使得形成将中继配线76与像素电极79电连接的第二接触部分78。因为接触孔78A在布局中布置在从上面看时与接触孔75A不同的位置，所以显然第二接触部分78在布局中也布置在从上面看时与第一接触部分75不同的位置。
在该配置中，在第二平面化膜77中形成的第二接触部分78变为散射反射区域，也就是说，光学不可用区域，从而影响图像等级。因此，在为液晶显示器实现高显示等级时，第二接触部分78的布局位置和尺寸变得重要。
如上所述，在根据实施例的像素阵列基底结构中，通过顺序层叠第一和第二平面化膜74和77，以两层结构形成用于使基底表面平面化目的的在透明基底71上形成的平面化膜。根据两层结构，与具有单层结构的平面化膜相比，可能更可靠地移除电路的粗糙(即，由于配线的不平坦引起的表面粗糙)，并且还可能通过使用第二平面化膜77移除中继配线76的步骤。
在该配置中，可能进一步使基底表面平面化的事实意味着可能形成具有更高平坦性的像素电极79作为反射电极。此外，因为可能形成具有更高平坦性的像素电极79作为反射电极，所以与使用具有单层结构的平面化膜的现有技术相比，可能实现高反射率和对比度作为反射液晶显示器。
图13A和13B是当在具有含有内建存储器的像素结构的TFT基底上形成平面化膜然后在其上形成像素电极时，对于基底表面的粗糙度的图13A的情况和图13B的情况的比较视图，图13A的情况具有两层的平面化膜，图13B的情况具有一层的平面化膜。为了与平面化效果比较，示出了在没有形成接触孔的情况下用AFM(原子力显微镜)测量表面粗糙的结果。
在图13A和13B中，Ra是变量(表面的平面度)并且Rpv是高度差(尖端和谷底的高度差)。如图13A所示，当平面化膜具有两层结构时，基底表面的外部形状基本是亮面。另一方面，如图13B所示，当平面化膜具有单层结构时，基底表面是粗糙的。
此外，因为第一和第二接触部分75和78在布局中布置在不同位置并且通过中继配线76连接，所以即使中继配线76依赖于接触部分75和78的位置关系，TFT电路单元2也不复杂。
另一方面，当以单层形成平面化膜时，当平面化膜下面的配线依赖于连接到像素电极的接触部分的布局的位置关系时，因为配线是TFT电路单元2的配线，所以TFT电路单元2复杂。
此外，因为第一和第二接触部分75和78通过中继配线76连接，所以布局中第二接触部分78的位置不受电路图案限制，即使TFT电路2的电路密度增加。换句话说，可能实现在第二平面化膜77中形成并且影响图像等级的第二接触部分78的自由布局，使得对于图像等级的影响小，即，可能相对于第一接触部分75的布置位置适当地设置第二接触部分78的布置位置。
此外，通过以两层结构形成平面化膜，可能使得第一和第二平面化膜74和77的膜厚度相对小于以单层结构形成的平面化膜。因此，可能减小在第一和第二平面化膜74和77中形成的接触孔75A和78A的直径。特别地，因为可能减小在第二平面化膜77中形成的接触孔78A的直径，所以可能尽可能小地抑制对图像等级的影响，同时可能增加中继配线76的操作和效果，并且实现第二平面化膜77中一个或多个小尺寸接触部分的自由布局。
如上所述，根据实施例的像素阵列基底结构，可能可靠地移除由于电路的配线的不平坦引起的表面粗糙，同时可能使得自由布局中的第二平面化膜77中的第二接触部分78小尺寸而不影响图像等级。结果，根据实施例的像素阵列基底结构，可能提供具有高显示等级的反射液晶显示器。
此外，尽管平面化膜具有两层结构，但是因为现有技术(日本未审专利申请公开No.2001-284342)中的中继配线76不布置在两层平面化膜74和77之间，在该现有技术中在具有上下两层的平面化膜中当从上面看时接触部分形成在第一层和第二层的相同位置，所以存在以下问题。
也就是说，因为当从上面看时两个接触部分75和78形成在相同位置，所以由接触部分75和78的对准偏差减小像素的孔径比。此外，因为第二接触部分78的布置位置受其中连接第一接触部分75的TFT电路单元2的电路图案限制，所以难以用自由布局实现第二接触部分78。
另一方面，根据实施例的像素阵列基底结构，因为两个接触部分75和78通过布置在平面化膜74和77之间的中继配线76电连接，所以像素的孔径比不由接触部分75和78的对准偏差而减小。
此外，因为可能通过插入中继配线76自由设置第一和第二接触部分75和78，而不受TFT电路单元2的电路图案的影响，所以可能减小TFT电路单元2的电路密度，即使通过面积灰度方法划分像素电极。
(制造的方法)
接下来，参照图14的流程图描述制造根据实施例的像素阵列基底结构的方法。
首先，在透明基底(基部材料)71上形成包括晶体管(TFT)72的TFT电路单元2(步骤S21)。接下来，通过涂覆、曝光、显影和以高温烘烤(burn)第一平面化膜74的材料形成第一平面化膜74(步骤S22)。
图15A是示意性示出当形成第一层平面化膜(第一平面化膜)74时像素电路的平面图案的平面图案视图，而图15B是沿着图15A的平面图案视图的线XVB-XVB取得的截面图。
图15A的平面图案视图是用于如图8所示的三个子像素电极45、46A和46B的图案视图，其对应于具有图5所示的内建存储器的使用两个像素电路(驱动电路)(47A和47B)的电路配置。在具有图5的电路配置的关系中，在具有内建存储器的像素4中，通过使用晶体管(具体地，TFT)实现开关元件41到43和锁存器单元44。这示例了当通过单导电MOS晶体管实现开关元件42和43时。
在第一层平面化膜(第一平面化膜)74中，在对应于图5的输出节点Nout的部分形成接触部分。接触部分对应于图9A和9B中的接触部分55和59。也就是说，具体地，如从图15A的平面图案视图所见，当形成第一层平面化膜74时，存在两个接触部分55和59。
作为接下来的处理，例如在第一平面化膜74上由ITO制造导电薄膜(步骤S23)，然后通过由光刻法以希望的电路图案形成图案来形成中继配线76(步骤S24)。接下来，在第一平面化膜74上通过涂覆、曝光、显影和烘烤第二平面化膜77的材料形成第二平面化膜77以覆盖中继配线76(步骤S25)。
接下来，在第二平面化膜77上由Ag/Al制造具有高反射率的导电薄膜(步骤S26)，然后通过由光刻法以希望的像素电极图案形成图案来形成作为反射电极的像素电极79(步骤S27)。通过一系列以下处理形成根据实施例的像素阵列基底结构。下文中，进到单元处理。
图16A是示意性示出当形成像素电极79时像素电路的平面图案的平面图案视图，并且图16B是沿着图16A的平面图案视图的线XVIB-XVIB取得的截面图。
如从图16A所见，当形成像素电极79时，在像素电极45的中心部分和像素电极46A和46B的中心部分分别存在一个接触部分，即，存在三个接触部分60、56和57。
(平面化膜的材料)
接下来，描述第一和第二平面化膜74(51)和77(52)的材料，更具体地，应用于两层结构的平面化膜74和77的材料。
有效地使用具有高熔融流动性的材料，以便在具有单层结构的平面化膜中实现高平坦性。然而，当使用具有高熔融流动性的材料时，在平面化膜中形成的接触孔被高温烘烤时的熔融流膨胀。进一步，接触孔的变宽区域变为散射(dispersion)反射区域，也就是说，光学不可用区域。熔融流是显示熔融聚合物的流动性或可加工性的指标之一。
在第一层由具有高熔融流动性的材料制造第一平面化膜74，在平面化膜74上形成中继配线76，然后，与第一层相反，在第二层由具有低熔融流动性的材料制造第二平面化膜77。在该配置中，第二平面化膜77的玻璃转变点Tg设为高于显影第二平面化膜77之后的烘烤处理中的烘烤温度T。
在该配置中，具有高于烘烤温度T的玻璃转变点Tg(Tg>T)的材料是低熔融流动性材料，而具有等于或小于烘烤温度T的玻璃转变点Tg(Tg≤T)的材料是高熔融流动性材料。在该配置中，玻璃转变点Tg是当温度改变时，热力学微分量从晶体值迅速变为流体值的温度。
在熔融流动性中，在上述制造处理中的步骤S25的处理(见图14)中(也就是说，在涂覆、曝光、显影和烘烤第二平面化膜77的材料的处理中)存在问题。也就是说，如图17A到17C所示，涂覆在第一层平面化膜75上的第二层平面化膜77在图17A中曝光/显影，然后在烘烤温度T执行烘烤，但是根据材料的熔融流动性，在作为散射反射区域的光学不可用区域中存在大差别。
具体地，当第二层平面化膜77的材料是低熔融流动性材料(即，图17B中具有高于烘烤温度T的玻璃转变点Tg的材料)时，可能抑制由于高温烘烤导致的在平面化膜77中形成的接触孔(对应于图12的接触孔78A)的膨胀。另一方面，当第二层平面化膜77的材料是高熔融流动性材料(即，图17C中具有等于或低于的烘烤温度T的玻璃转变点Tg的材料)时，接触孔由于高温烘烤时的熔融流而膨胀。
图18A和18B示出当第二层平面化膜77的材料是低熔融流动性材料时接触孔的状态。图18A示出通过来自样品的反射光的EPI照明以及放大和测量样品的接触孔的微观表面图像，并且图18B示出接触孔的横截面。因为低熔融流动性材料用作第二层平面化膜77的材料，所以可能抑制由于高温烘烤引起的接触孔的膨胀，使得可见作为散射反射区域的光学不可用区域小。
图19A和19B示出当第二层平面化膜77的材料是高熔融流动性材料时接触孔的状态。图19A示出通过EPI照明的接触孔的微观表面图像，并且图19B示出接触孔的横截面。因为高熔融流动性材料用作第二层平面化膜77的材料，所以接触孔根据高温烘烤时的熔融流体膨胀，使得光学不可用区域与使用低熔融流动性材料相比增加。
如上所述，可能通过使用具有高于烘烤温度T的玻璃转变点Tg的低熔融流动性材料作为第二层平面化膜77，抑制由于高温烘烤导致的在平面化膜77中形成的接触孔的膨胀，使得可能减小接触孔的膨胀区域。因此，可能减小作为影响图像等级的散射反射区域的光学不可用区域，使得可能大大有助于改进显示设备的显示等级。
在该配置中，作为在第二层平面化膜77中形成的接触孔(即，图9A和9B的子像素电极45、46A和46B的接触部分60、56和57的接触孔)，矩形形状比圆形形状更优选。原因是对于圆形形状，除了接触部分的光学不可用区域外，围绕它的锥形区域变为散射因素，使得实际反射区域显著减小。
此外，优选的是图19B中所示的3°或更大的倾角的面积距第二层平面化膜77中形成的接触孔中的接触的底部端1μm内。原因是因为3°或更大的倾角的反射区域变为减小反射率的因素，由于理想地实现镜面反射的反射类型中的散射，使得可能通过尽可能增加矩阵反射区域的面积实现具有高反射率的显示器。
在根据上述实施例的像素阵列基底结构中，尽管当示例应用具有MIP像素结构的像素的液晶显示器，但是应用示例不限于此，也就是说，像素是否具有MIP像素结构没有关系。然而，通过应用根据实施例的像素阵列基底结构到具有MIP像素结构的液晶显示器，可能实现下述具体操作和效果。
根据MIP像素结构，电路密度高，并且TFT阵列基底上的布局结构复杂，因为在一个像素中存在如晶体管和接触部分的许多电路组件。当在TFT阵列基底上形成作为反射电极的像素电极时，可能通过采用根据实施例的像素阵列基底结构，在第一层平面化膜74上形成的中继配线76上在设计上自由地确定影响图像等级的接触部分的布局。结果，可能减小电路密度，并且实现用于像素存储器和像素开关(对应于图11的开关元件SW)的具体设计。
<2.修改示例>
尽管在上面的实施例中示例本公开应用于液晶显示器时，但是在技术方面本公开不限于VA型液晶显示器或普通液晶显示器，除了在子像素电极的中心布置VAP(对准因素)的技术项。也就是说，本公开可以一般地应用于除了一般液晶显示器层外，使用有机EL(电致发光)元件、无机EL元件和LED元件、以及半导体晶体管元件作为像素的光学元件(发光元件)的液晶显示器。
在此情况下，像素是否是包括内建存储器的像素(MIP像素)没有关系。然而，在MIP像素结构中，因为在一个像素中存在如晶体管或接触孔的多个电路元件，所以在面积上不存在用于布局的空间。因此，从实现高精度的观点看，通过应用于具有MIP像素结构的液晶显示设备，本公开可以实现充分的操作和效果，因为接触数目或布线的数目不增加。此外，在此情况下，显而易见的是本公开可以应用于其中MIP与有机EL(电致发光)元件、无机EL元件和LED元件、以及半导体晶体管元件组合的显示设备。
此外，应用的显示设备是否是具有采用面积灰度方法的像素结构在以两层结构形成平面化膜、在两层结构的两个平面化膜之间形成金属配线、并且在上部平面化膜上布置的两个电极通过金属配线电连接的技术项目的方面没有关系。也就是说，本公开可以一般地应用于采用其中在平面化膜上布置的两个电极电连接的配置的显示设备。
此外，在上述实施例中，尽管示例本公开应用于反射液晶显示器，但是本公开不限于反射液晶显示器。也就是说，本公开可以应用于在重写像素数据、像素结构和像素阵列基底结构的技术项目方面类似于反射液晶显示器的透射液晶显示器或半透射液晶显示器。然而，因为在像素阵列基底结构的技术项目方面，通过应用本公开到反射显示设备，可能实现作为反射电极的子像素电极的更高镜面反射，所以可能充分地实现操作和效果。
<3.电子装置>
根据上述本公开实施例的电子装置可以用作用于任何领域中的电子装置的显示设备，其将输入电子装置的视频信号或在电子装置中生成的视频信号显示为图像或视频。例如，本公开可以用作用于图20到22所示的各种电子装置的显示设备，例如，用于数字相机或摄像机的显示设备，以及用于如移动电话、PDA(个人数字助理)或电子书的便携式终端设备的显示设备。
根据本公开实施例的显示设备包括具有密封配置的模块成形产品。可以示例通过将如透明玻璃的相对部分粘合到像素阵列所形成的显示模块。滤光镜或保护膜可以布置在透明的相对部分。此外，用于将来自外部的信号输出到像素阵列单元的电路单元或FPC(柔性印刷电路)可以布置在显示模块中。
下文中描述对其应用本公开的电子装置的详细示例。
图20A和20B是示出使用本公开实施例的数字相机的外观的透视图，其中图20A是从前侧观看的透视图，并且图20B是从后侧观看的透视图。根据应用示例的数字相机包括用于闪光的发光部分111、显示单元112、菜单开关113和快门按钮114，其中根据本公开实施例的显示设备用作显示单元112。
图21是示出使用本公开的摄像机的外观的透视图。根据应用示例的摄像机包括主体131、在前侧的用于记录对象的镜头32、用于记录的开始/停止开关133、以及显示单元134，其中根据本公开实施例的显示设备用作显示单元134。
图22A到22G是示出使用本公开的便携式终端设备(例如，移动电话)的外部视图，其中图22A是前视图，图22B是侧视图，图22C是电话关闭的前视图，图22D是左视图，图22E是右视图，图22F是平面图，并且图22G是底视图。根据应用示例的移动电话包括上部外壳141、下部外壳142、连接部分143(在示例中的铰链部分)、显示器144、子显示器145、画面灯145和相机147。此外通过使用根据本公开实施例的显示设备作为显示器144或子显示器145，制造根据应用示例的移动电话。
在该示例中，移动电话示例为便携式终端设备，但是如上所述，本公开可以应用于各种便携式终端设备，如PDA或电子书。此外，特别地，当根据本公开实施例的显示设备是反射液晶显示器时，因为其中不需要用于发光的功率，所以可能通过使用该显示设备用于频繁在外使用的便携式终端设备的显示设备，显著减少便携式终端设备的功耗。这些特征在频繁在外使用的数字相机或摄像机中相同。
本公开包含涉及于2010年12月20日向日本专利局提交的日本优先权专利申请JP2010-283487中公开的主题，在此通过引用并入其全部内容。
本领域技术人员应当理解，依赖于设计需求和其他因素可以出现各种修改、组合、子组合和更改，只要它们在权利要求或其等效物的范围内。

Claims (14)

1.一种像素结构，包括：
至少三个电极，被部署为在第二平面化膜上彼此分开，所述至少三个电极包括：
第一电极，它们是所述至少三个电极中的两个电极；及
第二电极，其是三个电极中除了所述第一电极之外的一个电极；以及
至少两个驱动电路，
其中
所述第一电极电连接至作为所述至少两个驱动电路之一的第一驱动电路，并且所述第一驱动电路驱动所述第一电极；并且，所述第二电极电连接至作为所述驱动电路中除了所述第一驱动电路之外的一个驱动电路的第二驱动电路，并且所述第二驱动电路驱动所述第二电极。
2.如权利要求1所述的像素结构，还包括：
顺序层压在形成电路部分的基底上的第一平面化膜和第二平面化膜，所述第一平面化膜和所述第二平面化膜，比包括所述电路部分的层距基底更远；以及
金属配线，用于电连接所述第一电极，
其中
所述金属配线形成在所述第一平面化膜与所述第二平面化膜之间，
所述电路部分包括第一驱动电路以及第二驱动电路。
3.如权利要求1所述的像素结构，
其中所述第一驱动电路和所述第二驱动电路被部署为在平面视图中重叠所述第一电极和所述第二电极。
4.如权利要求1所述的像素结构，
其中所述第一电极通过与所述第二电极的面积组合，进行显示灰度的面积比灰度级。
5.如权利要求4所述的像素结构，
其中在所述面积比灰度级上，各个比特的重心的位置相同。
6.如权利要求4所述的像素结构，
其中所述第一电极通过与所述第二电极的面积组合，进行2:1的面积比灰度级。
7.如权利要求6所述的像素结构，
其中所述第一电极和所述第二电极的各自尺寸彼此相等。
8.如权利要求7所述的像素结构，
其中以将所述第二电极插入在所述第一电极之间的方式部署所述第一电极。
9.如权利要求7所述的像素结构，
其中所述像素结构采用使得液晶分子在没有电场时基本垂直于所述基底的垂直对准模式，并且
所述第一电极和所述第二电极的各自中心部分具有用于控制垂直对准的对准因子。
10.如权利要求9所述的像素结构，还包括：
顺序层压在形成电路部分的基底上的第一平面化膜和第二平面化膜，所述第一平面化膜和所述第二平面化膜，比包括所述电路部分的层距基底更远，
其中所述第二平面化膜在对应于所述第一电极的中心位置的部分、以及对应于所述第二电极的中心位置的部分的每个中，具有接触部分。
11.如权利要求10所述的像素结构，
其中所述接触部分用作所述对准因子。
12.如权利要求2所述的像素结构，
其中所述电路部分具有用于保持每个像素中的数据的存储器。
13.如权利要求12所述的像素结构，还包括：
第一控制线，用于向所述电路部分提供第一控制脉冲；以及
第二控制线，用于向所述电路部分提供第二控制脉冲，其中
所述电路部分被部署为重叠所述第一电极和所述第二电极的区域，并且
所述第一驱动电路和所述第二驱动电路的每个包括锁存电路。
14.如权利要求2所述的像素结构，其中所述金属配线包括至少两条在所述第一接触部分与所述第二接触部分之间连接的配线。
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