JP2017015855A

JP2017015855A - 表示装置

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Publication number: JP2017015855A
Application number: JP2015130847A
Authority: JP
Inventors: 綱島　貴徳; Takanori Tsunashima; 貴徳綱島
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2015-06-30
Filing date: 2015-06-30
Publication date: 2017-01-19
Also published as: US10002579B2; US20170004786A1

Abstract

【課題】この実施形態では、各画素内のデジタルメモリの動作を安定なものとすることができる、表示装置及び表示装置の駆動方法を提供すること。
【解決手段】表示エリアにおいて、複数のゲート線と前記複数のソース線とが交差する各近傍にそれぞれ画素が配列されている。各画素ＰＸは、次のように構成されている。第１と第２のスイッチが直列接続されている。前記第１と第２のスイッチは、対応する共通のゲート線が一方の電位のときオンとオフの関係、他方の電位のときオフとオンの関係となる。メモリ回路は、前記第１のスイッチがオンしそして前記対応するソース線から所定電位の入力信号が入力したとき、第１電位線の第１電位又は第２電位線の第２電位のいずれかをデータとして保持する。ここで、第１の画素の第１のメモリ回路と隣の第２の画素の第２のメモリ回路とは、それぞれの第１のスイッチがオンし、かつそれぞれのソース線に異なる電位の入力信号が与えられた場合に同じ極性のデータを保持する。
【選択図】図２

Description

この実施形態は、表示装置に関する。

液晶表示装置においては、複数の画素が行方向（Ｘ方向）と列方向（Ｙ方向）とに配列されている。行方向（Ｘ方向）は、列方向（Ｙ方向）と交差する方向である。例えばＸ方向に平行な複数本のゲート線が、Ｙ方向に一定間隔をおいて配置される。また、Ｙ方向に平行な複数のソース線が、Ｘ方向に一定間隔をおいて配置される。上記の各画素は、複数のゲート線と複数のソース線との各交差部付近に配置される。
ところで、液晶表示装置には、各画素にデジタルメモリを持つものがある。各画素がデジタルメモリを持つ液晶表示装置は、例えば装置の表示領域の全体に静止した画像を長期間表示する場合、全てのソース線に対して頻繁に電圧を供給する（画素信号の書き換えを行う）必要がない。このため、装置の低消費電力化が得られる。また、表示領域の一部に静止した画像が表示され、残りの一部の領域に動画が表示される場合も、全てのソース線に対して頻繁に電圧を供給する必要がない。この場合は、前記一部の領域のソース線に電圧（動画用の画素信号）を供給すればよいために、装置の低消費電力化が得られる。

特開２０１２−１４５９２５号公報

しかしながら上記の液晶表示装置において、行単位で複数のデジタルメモリの内容が同時に書き換えられる場合がある。このような場合、例えば同じ行のすべてのメモリがハイレベルからローレベルに同時に書き換えられる場合があったり、逆に同じ行のすべてのメモリがローレベルからハイレベルに同時に書き換えられる場合があったりする。

このような動作においては、書き込み用のデジタル映像信号を出力する多数のソース線が同時に同じ極性となったとき、デジタル映像信号を出力する出力回路内で大きな電圧降下が発生する。この結果、データエラーが発生することがある。
そこで、この実施形態では、各画素内のデジタルメモリの動作を安定なものとすることができる、表示装置及び表示装置の駆動方法を提供することを目的とする。

実施形態によれば、平行な複数のゲート線と、前記複数のゲート線と交差して配列される平行な複数のソース線と、前記各ゲート線に対して、平行に配列されてデータを出力するための第１電位線及び第２電位線と、前記複数のゲート線と前記複数のソース線とが交差する各近傍に配列される複数の画素と、を有する表示装置であって、
前記画素は、対応するソース線が入力電極に接続され、対応するゲート線が一方の電位のときオンし他方の電位のときオフする第１のスイッチと、
前記第１のスイッチの出力電極に入力電極が直列接続され、前記対応するゲート線が一方の電位のときオフし他方の電位のときオンする第２のスイッチと、
前記第１のスイッチがオンしかつ前記対応するソース線からハイレベル又はローレベルのいずれかの入力信号が入力したとき、前記第１電位線の第１の論理データ又は前記第２電位線の第２の論理データのいずれかをデータとして保持するメモリ回路とを有し、
ここで、第１の画素の第１のメモリ回路とこの第１の画素の隣の第２の画素の第２のメモリ回路第１のスイッチがオンした状態で、各ソース線に異なるレベルの入力信号が与えられた場合に同じ論理データを保持するように、前記第１電位線と前記第２電位線に接続されている。

図１は、一実施形態である表示装置の構成例を概略的に示す図である。図２は、図１の画素ＰＸ１１，ＰＸ１２の構成を代表して示す図である。図３は、図２の画素ＰＸ１１，ＰＸ１２の動作例を説明するために示した各部の電圧変化と信号の例を示す波形図である。図４は、図２の画素ＰＸ１１，ＰＸ１２にハイレベルのデータが書き込まれるときの動作例を説明するために示した回路図である。図５は、図２の画素ＰＸ１１，ＰＸ１２にローレベルのデータが書き込まれるときの動作例を説明するために示した回路図である。図６は、図１及び図２に示した基本構成が、カラー表示装置に適用された他の実施形態を示す図である。図７Ａは、諧調を可変可能な諧調可変画素の原理を説明するために示した図である。図７Ｂは、図７Ａの諧調可変画素が諧調を可変可能な範囲を説明するために示した図である。図８は、さらに他の実施形態であり、諧調可変画素が表示領域に配列される例を示す図である。

以下、実施の形態について図面を参照して説明する。図１は、本実施形態に係る表示装置１００の概略構成を示している。表示装置１００は、アレイ基板（第１基板と称してもよい）ＳＵＢ１と、対向基板（第２基板と称してもよい）ＳＵＢ２と、マトリクス状に配置された複数の画素ＰＸ（ＰＸ１１、ＰＸ１２，・・・・、ＰＸ２１、ＰＸ２２，・・・・、ＰＸ３１、ＰＸ３２、・・・）からなる表示エリアＤＡと、を備えている。図１は、多数の画素の中の一部の画素ＰＸ１１−ＰＸ３４を示している。アレイ基板ＳＢ１及び対向基板ＳＢ２は、互いに対向するように配置された一対の透明な絶縁基板である。アレイ基板ＳＢ１と対向基板ＳＢ２との間には液晶層ＬＱが挟持されている。

第１基板ＳＵＢ１は、表示エリアＤＡにおいて、第１方向Ｘに沿って延出した複数のゲート線Ｇ（Ｇ１〜Ｇｎ）、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース線Ｓ（Ｓ１〜Ｓｍ）を備えている。図１では、ゲート線Ｇ１、Ｇ２、Ｇ３と、ソース線Ｓ１、Ｓ２、Ｓ３、Ｓ４が示されている。

また各画素ＰＸ（ＰＸ１１−ＰＸ３４）は、後で説明するように、具体的には図２に示すように構成されている。
各ゲート配線Ｇ（Ｇ１〜Ｇｎ）は、表示エリアＤＡの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓ（Ｓ１〜Ｓｍ）は、表示エリアＤＡの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部が第１基板ＳＵＢ１上に形成され、デバイス駆動集積回路（液晶ドライバと称される場合もある）ＤＤ＿ＩＣと接続されている。

デバイス駆動集積回路（デバイス駆動ＩＣ）ＤＤ＿ＩＣは、接続端子５００を介してフレキシブル配線基板の一端に接続されている。フレキシブル配線基板の他端は、ホストデバイス（図示せず）に接続されている。ホストデバイス（コントローラと称してもよい）は、デバイス駆動ＩＣＤＤ＿ＩＣと相互通信を行い、画像データや同期パルスなどを出力することができる。

図２を参照して、各画素ＰＸの構成例を説明する。図２は、画素ＰＸ１１，ＰＸ１２を代表して示している。まず、画素ＰＸ１１の構成に着目する。スイッチＳＷ１、ＳＷ２は、例えば薄膜トランジスタ（Thin Film Transistor: TFT）で構成され、直列接続されている。スイッチＳＷ１は、Ｐチャンネルトランジスタであり、スイッチＳＷ２はＮチャンネルトランジスタである。スイッチＳＷ１、ＳＷ２のゲート電極は、ゲート線Ｇ１に接続されている、スイッチＳＷ１のソース電極（入力電極）は、ソース線Ｓ１に接続され、ドレイン電極（出力電極）は、スイッチＳＷ２のソース電極（入力電極）に接続されるとともに、メモリ回路Ｍを構成するインバータＩＮ１の入力電極に接続されている。スイッチＳＷ２のドレイン電極（出力電極）は、スイッチＳＷ３１とＳＷ４１のゲート電極に接続されている。

一方、前記インバータＩＮ１の出力電極は、インバータＩＮ２の入力電極に接続されるとともに、スイッチＳＷ３２とスイッチＳＷ４２のゲート電極に接続されている。そして前記インバータＩＮ２の出力電極は、前記スイッチＳＷ２のドレイン電極（出力電極）に接続されている。スイッチＳＷ３１は負論理動作し、スイッチＳＷ３２は正論理動作する。一方、ＳＷ４２は負論理動作し、スイッチＳＷ４１は正論理動作する。
スイッチＳＷ３１とスイッチＳＷ３２の共通接続された入力側電極（論理データ入力部と称してもよい）は、例えば電源ライン（データ“０”と称してもよい）としての第２電位線ＰＯＬＢに接続され、共通接続された出力側電極は、画素電極Ｐに接続されている。またスイッチＳＷ４１とスイッチＳＷ４２の共通接続された入力側電極（論理データ入力部と称してもよい）は、例えば電源ライン（データ“１”と称してもよい）としての第１電位線ＰＯＬＡに接続され、共通接続された出力側電極は、画素電極Ｐに接続されている。画素電極Ｐと共通電極ＣＥとの間に液晶層ＬＱが存在する。例えば、画素電極Ｐは、画素の位置に対応するように第１基板ＳＵＢ１に形成され、共通電極ＣＥは、第２基板ＳＵＢ２に形成されている。
上記した画素ＰＸ１１の隣の画素ＰＸ１２の基本的構成は、画素ＰＸ１１と同じ構成である。しかし、画素ＰＸ１２のメモリ回路Ｍと第２電位線ＰＯＬＢ及び第１電位線ＰＯＬＡとの接続フォームと、画素ＰＸ１１のメモリ回路Ｍと第２電位線ＰＯＬＢ及び第１電位線ＰＯＬＡとの接続フォームとが異なる。即ち、画素ＰＸ１１のメモリ回路ＭのスイッチＳＷ３１とＳＷ３２の入力側電極（論理データ入力部）は、第２電位線ＰＯＬＢに接続され、スイッチＳＷ４１とＳＷ４２の入力側電極（論理データ入力部）は、第１電位線ＰＯＬＡに接続されているが、画素ＰＸ１２のメモリ回路ＭのスイッチＳＷ３１とＳＷ３２の入力側電極（論理データ入力部）は、第１電位線ＰＯＬＡに接続され、スイッチＳＷ４１とＳＷ４２の入力側電極（論理データ入力部）は、第１電位線ＰＯＬＡに接続されている。
図３と図４は、上記した画素ＰＸ１１，ＰＸ１２の動作例を説明するために示した図である。図３には第１電位線ＰＯＬＡの電位変化と、第２電位線ＰＯＬＢの電位変化を示している。共通電極ＣＥの電位Ｖｃｏｍは一定電位である。この一定電位Ｖｃｏｍを基準にして、第１電位線ＰＯＬＡの電位は、ハイレベルＨ１とローレベルＬ１の範囲で周期的に変化する。一方、第２電位線ＰＯＬＢの電位は、一定電位Ｖｃｏｍを基準にして、ハイレベルＨ２とローレベルＬ２の範囲で変化する。この場合、第２電位線ＰＯＬＢの電位の振幅は、第１電位線ＰＯＬＡの電位の振幅よりも小さい。また第１電位線ＰＯＬＡと第２電位線ＰＯＬＢの電位変化方向は、逆極性方向へ同期して変化する。ハイレベルＨ２は、メモリ回路内のインバータの高電位電源レベルと同じであり、ローレベルＬ２は、前記メモリ回路内のインバータの低電位電源レベルと同じである。
今、ゲート線Ｇ１にハイレベルのゲートパルスが与えられ、メモリ書き換え期間になったとする。そして、ソース線Ｓ１にハイレベルの信号、ソース線Ｓ２にローレベルの信号が入力されるものとする。このときは、画素ＰＸ１１では、スイッチＳＷ１がオン、スイッチＳＷ２がオフする。このために、インバータＩＮ１の出力は、ローレベルとなり、インバータＩＮ２の出力はハイレベルとなる。このために、スイッチＳＷ３１、ＳＷ３２はオフ、スイッチＳＷ４１，ＳＷ４２はオンとなり、第１電位線ＰＯＬＡの電圧が１ビットデータとして保持され、このデータがスイッチＳＷ４１，ＳＷ４２の共通電極から画素電極Ｐに与えられる。

一方、画素ＰＸ１２では、ゲートパルスに応答してスイッチＳＷ１がオン、スイッチＳＷ２がオフである。しかしソース線Ｓ２にローレベルの信号が入力されているので、スイッチＳＷ１の出力は、ローレベルである。このために、インバータＩＮ１の出力は、ハイレベルとなり、インバータＩＮ２の出力はローレベルとなる。このために、スイッチＳＷ３１、ＳＷ３２はオン、スイッチＳＷ４１，ＳＷ４２はオフとなり、第２電位線ＰＯＬＢの電圧が１ビットデータとして保持され、このデータがスイッチＳＷ３１，ＳＷ３２の共通電極から画素電極Ｐに与えられる。

つまり、上記した回路によると、画素ＰＸ１１のメモリ回路と画素ＰＸ１２のメモリ回路は、同じ１ビットの論理データを保持するために、画素ＰＸ１１のソース線にはハイレベルの信号、画素ＰＸ１２のソース線にはローレベルの信号を与える必要がある。このように本実施形態においては、画素ＰＸ１１と画素ＰＸ１２とに例えば白のデータが書き込まれる場合、画素ＰＸ１１のソース線Ｓ１にはハイレベル，画素ＰＸ１２のソース線Ｓ２にはローレベルの信号が与えられる。これは、第１の画素の第１のメモリ回路とこの第１の画素の隣の第２の画素の第２のメモリ回路とは、それぞれの第１のスイッチがオンし、かつそれぞれのソース線に異なる電位の入力信号が与えられた場合に同じ極性のデータを保持するように、第１のメモリ回路と第２のメモリ回路とは、前記第１電位線ＰＯＬＡと前記第２電位線ＰＯＬＢに接続した接続パターンが異なるからである。
図３では、第１電位線ＰＯＬＡの電位振幅は第２電位線ＰＯＬＢの電位振幅よりも大きい。しかしこの変化振幅の関係は、第１電位線ＰＯＬＡの電位振幅が第２電位線ＰＯＬＢの電位振幅より小さくてもよい。また両電位の変化位相は逆相の関係にある。さらに変化周波数は、画素電極をプラス、マイナス、プラス、マイナス、・・・・と切り替える速度に対応するものであり、液晶駆動効率を向上するために、設定されている。
図５は、図４で説明したように第１のメモリ回路Ｍと第２のメモリ回路Ｍにそれぞれデータ“１”が書き込まれたあと、このデータ“１”がデータ“０”に書きかえられるときの動作を説明するために示している。今、ゲート線Ｇ１にハイレベルのパルスが与えられ、メモリ書き換え期間になったとする。この場合は、ソース線Ｓ１にローレベルの信号、ソース線Ｓ２にハイレベルの信号が入力される。
このときは、画素ＰＸ１１では、スイッチＳＷ１がオフ、スイッチＳＷ２がオンである。このために、インバータＩＮ１の出力は、ハイレベルとなり、インバータＩＮ２の出力はローレベルとなる。このために、スイッチＳＷ３１、ＳＷ３２はオン、スイッチＳＷ４１，ＳＷ４２はオフとなり、第２電位線ＰＯＬＢの電圧がデータ“０”として保持され、このデータがスイッチＳＷ３１，ＳＷ３２の共通電極から画素電極Ｐに与えられる。

一方、画素ＰＸ１２では、ゲートパルスにより、スイッチＳＷ１がオン、スイッチＳＷ２がオフとなる。ソース線Ｓ２にハイレベルの信号が入力されているので、スイッチＳＷ１の出力は、ハイレベルである。このために、インバータＩＮ１の出力は、ローレベル（反転出力）となり、インバータＩＮ２の出力はハイレベルとなる。このために、スイッチＳＷ３１、ＳＷ３２はオフ、スイッチＳＷ４１，ＳＷ４２はオンとなり、第２電位線ＰＯＬＢの電圧がデータ“０”として保持され、このデータがスイッチＳＷ４１，ＳＷ４２の共通出力電極から画素電極Ｐに与えられる。

図２、図４及び図５は、画素ＰＸ１１と画素ＰＸ１２の構成を代表して示した。本実施形態では、画素ＰＸ１１と画素ＰＸ１２組と第１電位線ＰＯＬＡ及び第２電位線ＰＯＬＡとの接続パターンと同じ接続パターンが、他の画素ＰＸ１３，ＰＸ１４の組、画素ＰＸ１５，ＰＸ１６の組、画素ＰＸ１７，ＰＸ１８の組、・・・・において繰り替えされている。他の行においても同様な接続パターンである。

すなわち、実施形態は、基本的には、平行な複数のゲート線と、前記複数のゲート線と交差して配列される平行な複数のソース線と、前記各ゲート線に対して、平行に配列された第１電位線及び第２電位線と、前記複数のゲート線と前記複数のソース線とが交差する各近傍に配列される複数の画素と、を有する表示装置である。
そして前記画素は、対応するソース線が入力電極に接続され、対応するゲート線が一方の電位のときオンし他方の電位のときオフする第１のスイッチと、前記第１のスイッチの出力電極に入力電極が直列接続され、前記対応するゲート線が一方の電位のときオフし他方の電位のときオンする第２のスイッチと、前記第１のスイッチがオンしそして前記対応するソース線から所定電位の入力信号が入力したとき、前記第１電位線の第１電位又は前記第２電位線の第２電位のいずれかをデータとして保持するメモリ回路とを有する。
ここで、第１の画素の第１のメモリ回路とこの第１の画素の隣の第２の画素の第２のメモリ回路とは、それぞれの第１のスイッチがオンし、かつそれぞれのソース線に異なる電位の入力信号が与えられた場合に同じ極性のデータを保持するように、前記第１電位線と前記第２電位線に接続した接続パターンが異なる。
そして、駆動方法は、隣り合うソース線に対しては、同じ信号が書き込まれる場合、異なる極性（電位）の書き込み信号が供給される方法である。また上記の装置によると、同一ソース線に接続された画素は、同一ロジックである。このために同時にデータ書き換えが行われるメモリ回路がハイレベルからローレベル又はローレベルからハイレベルに一斉に揃うような事態は、極めてまれとなる。このために実質的な動作マージンを広げることができる。つまり多様な入力データに対応可能となる。また多発するラスター状の表示が行われた場合、隣同時のソース線が異なる極性の電位となるので、多くのソース線の充電あるいは放電を一斉に発生することがない。この結果、装置としては消費電力の軽減効果を得ることができる。

なお、液晶層の液晶分子は、共通電極ＣＥと画素電極Ｐとの間に発生する電界により駆動される。第１基板ＳＵＢ１と、第２基板ＳＵＢ２の間の液晶層ＬＱは、第１基板ＳＵＢ１の画素電極と、第２基板ＳＵＢ２に形成された共通電極との間に発生する電界により駆動される。しかしこの駆動方法に限定されるものではなく、第１基板ＳＵＢ１に画素電極と、共通電極が絶縁層を介して設けられ、ＦＦＳ（ＦｒｉｎｇｅＦｉｅｌｄＳｗｉｔｃｈｉｇ）モードで動作するタイプでもよい。

上記の実施形態は、カラーフィルタに関しては説明していない。しかし表示装置は、カラー表示が可能であり、次に、カラーフィルタが第２基板ＳＵＢ２に設けられている実施形態について説明する。
図６は、３つの画素を１単位（１つの複合画素あるいは階調可変画素）とし、この複合画素あるいは諧調可変画素に対して、１つのカラーフィルタが対応している表示装置の実施形態を示している。この例では、例えば第１行において、画素ＰＸ１１，ＰＸ１２，ＰＸ１３に対して、赤（Ｒ）フィルタ、画素ＰＸ１４，ＰＸ１５，ＰＸ１６に緑（Ｇ）フィルタ、画素ＰＸ１７，ＰＸ１８，ＰＸ１９に青（Ｂ）フィルタ、が対応している。そしてこのＲ，Ｇ、Ｂフィルタの配列が行に沿って繰り返し配列されている。また第２行において、画素ＰＸ２１，ＰＸ２２，ＰＸ２３にＲフィルタ、画素ＰＸ１４，ＰＸ１５，ＰＸ１６にＧフィルタ、画素ＰＸ１７，ＰＸ１８，ＰＸ１９にＢフィルタ、が対応している。そしてこのＲ，Ｇ、Ｂフィルタの配列が行に沿って繰り返し配列されている。

上記したようにカラーフィルタを備えるカラー表示装置においても、基本的には図２から図５で説明したような接続と、駆動方法が実施される。各ソース線Ｓ（Ｓ１，Ｓ２、・・・）に対しては、ソース駆動回路ＳＤが極性を制御したソース信号を出力する。このカラー表示装置は、バックライトを有する透過型の液晶表示装置として構成することもできるし、また、カラーフィルタを有する反射型の液晶表示装置として構成することもできる。透過型の液晶表示装置の場合、第１の基板ＳＵＢ１の外側にバックライト装置を有し、バックライト装置からの光が、第１の基板ＳＵＢ１，液晶層、第２の基板ＳＵＢ２を透過することができる。

図７Ａ、図７Ｂは、１つのカラーフィルタに対応する１つの複合画素あるいは諧調可変画素が諧調を変化できることの原理を説明する図である。
例えば３つの画素を第１の画素ＰＡ、第２の画素ＰＢ、第３の画素ＰＣとし、第１の画素ＡＰの画素電極面積に対して第２の画素ＰＢの画素電極面積は３倍であり、第３の画素ＰＣの画素電極面積は５倍であるとする。また、第１の画素ＰＡの画素電極形状を正方形とし、第２の画素ＰＢの形状、第３の画素ＰＣの画素電極形状をそれぞれＬ字形状とする。Ｌ字は対称であるとする。
すると、第１の画素ＰＡの２つの辺（第１と第２の辺ａ１，ａ２）を第２の画素ＰＢにより囲むことができる。そして、第１の画素ＰＡの残りの２つの辺（第３と第３の辺ａ３，ａ４）と第２の画素ＰＢの２つの辺ｂ１，ｂ２とを第３の画素ＣＰにより囲むことができる。この諧調可変画素によると、図７Ｂに示すように、第１の画素ＰＡ、第２の画素ＰＢ、第３の画素ＰＣのオン、オフの組み合わせにより、８種類の諧調を表現することができる。即ち、画素電極から反射される光量を、各画素のオンオフ（液晶層の透過、非透過状態）を組み合わせことにより、８諧調に制御することができる。

図８は、図７Ｂに示したカラー諧調可変画素が、表示領域に２次元に配列された状態を示している。
ゲート線Ｇ１は、画素ＰＸ１１，ＰＸ１４，ＰＸ１７・・・の各スイッチの制御電極に接続されている。これらの画素ＰＸ１１，ＰＸ１４，ＰＸ１７・・・は、図７Ａで示した第２の画素ＰＢに対応する。ゲート線Ｇ２は、画素ＰＸ１２，ＰＸ１５，ＰＸ１８・・・の各スイッチの制御電極に接続されている。これらの画素ＰＸ１２，ＰＸ１５，ＰＸ１８・・・は、図７Ａで示した第１の画素ＰＡに対応する。ゲート線Ｇ３は、画素ＰＸ１３，ＰＸ１６，ＰＸ１９・・・の各スイッチの制御電極に接続されている。これらの画素ＰＸ１２，ＰＸ１５，ＰＸ１８・・・は、図７Ａで示した第３の画素ＰＣに対応する。

上記の画素ＰＸ１１，画素ＰＸ１２，画素ＰＸ１３は、赤（Ｒ）のカラーフィルタに対応している。上記の画素ＰＸ１４，画素ＰＸ１５，画素ＰＸ１６は、緑（Ｇ）のカラーフィルタに対応している。そして上記の画素ＰＸ１７，画素ＰＸ１８，画素ＰＸ１９は、緑（Ｇ）のカラーフィルタに対応している。

そして、画素ＰＸ１１にソース線Ｓ１，画素ＰＸ１２にソース線Ｓ２，画素ＰＸ１３にソース線Ｓ３，画素ＰＸ１４にソース線Ｓ４，画素ＰＸ１５にソース線Ｓ５，画素ＰＸ１６にソース線Ｓ６，画素ＰＸ１７にソース線Ｓ７，画素ＰＸ１８にソース線Ｓ８，画素ＰＸ１９には、ソース線Ｓ９が対応している。ソース線と画素との接続構成は、図２、図４、図５で示した通りである。

上記のように、ゲート線Ｇ１，Ｇ２，Ｇ３と、各画素ＰＸ１１、ＰＸ１２、・・・ＰＸ１９、・・・・・の組み合わせにより、Ｒ，Ｇ，Ｂのカラー諧調可変画素の配列が構築されている。図８では、Ｒ，Ｇ，Ｂのカラー諧調可変画素の配列が１グループしか示されていないが、ゲート線の延在方向へ、同様なＲ，Ｇ，Ｂのカラー諧調可変画素の配列が繰り返されている。

また、ソース線の延在方向には、上記した行（Ｒ，Ｇ，Ｂのカラー諧調可変画素の行）と同じ構造の行が繰り返されている。なお図８は、諧調表現を実現する画素配列を主眼として説明したので、各画素の回路構成は概略的に示している。各画素の回路構成は、図２で説明した構成が基本的に採用されている。

上記したように本実施形態は、平行な複数のゲート線Ｇと、前記複数のゲート線と交差して配列される平行な複数のソース線Ｓと、前記各ゲート線Ｇに対して、平行に配列された第１電位線及び第２電位線と、前記複数のゲート線と前記複数のソース線とが交差する各近傍に配列される複数の画素ＰＸと、を有する表示装置である。
そして前記画素ＰＸは、対応するソース線が入力電極に接続され、対応するゲート線が一方の電位のときオンし他方の電位のときオフする第１のスイッチと、前記第１のスイッチの出力電極に入力電極が直列接続され、前記対応するゲート線が一方の電位のときオフし他方の電位のときオンする第２のスイッチと、前記第１のスイッチがオンしそして前記対応するソース線から所定電位の入力信号が入力したとき、前記第１電位線の第１電位又は前記第２電位線の第２電位のいずれかをデータとして保持するメモリ回路とを有する。ここで、第１の画素（例えばＰＸ１１又はＰＸ１２）の第１のメモリ回路とこの第１の画素（ＰＸ１１）の隣の第２の画素（ＰＣ１２又はＰＸ１３）の第２のメモリ回路とは、それぞれの第１のスイッチがオンし、かつそれぞれのソース線に異なる電位の入力信号が与えられた場合に同じ極性のデータを保持するように、前記第１電位線と前記第２電位線に接続した接続パターンが異なる。

したがって、前記第１の画素と第２の画素の画素面積（実際には画素電極の面積）が異なる。また、第１、第２、第３の画素が同一色のカラーフィルタに対抗している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＳＵＢ１・・・第１基板、ＳＵＢ２・・・第２基板、ＣＥ・・・共通電極、Ｓ（Ｓ１，Ｓ２，Ｓ３・・・）・・・ソース線、Ｇ（Ｇ１，Ｇ２，Ｇ３・・・）・・・ゲート線、ＧＤ・・・ゲート線駆動回路、ＳＤ・・・ソース線駆動回路、ＤＤ＿ＩＣ１・・・デバイス駆動集積回路、ＰＸ１１，ＰＸ１２，ＰＸ１３，・・・・画素、ＬＱ・・・液晶層、ＰＯＬＡ・・・第１電位線、ＰＯＬＢ・・・第２電位線、５００・・・接続部、ＳＷ１，ＳＷ２，ＳＷ３１，ＳＷ３２，ＳＷ４１，ＳＷ４２・・・スイッチ、ＩＮ１，ＩＮ２・・・インバータ、Ｍ・・・メモリ、Ｐ・・・画素電極、Ｒ・・・赤フィルタ、Ｇ・・・緑フィルタ、Ｂ・・・青フィルタ。

Claims

平行な複数のゲート線と、前記複数のゲート線と交差して配列される平行な複数のソース線と、前記各ゲート線に対して、平行に配列されてデータを出力するための第１電位線及び第２電位線と、前記複数のゲート線と前記複数のソース線とが交差する各近傍に配列される複数の画素と、を有する表示装置であって、
前記画素は、
対応するソース線が入力電極に接続され、対応するゲート線が一方の電位のときオンし他方の電位のときオフする第１のスイッチと、
前記第１のスイッチの出力電極に入力電極が直列接続され、前記対応するゲート線が一方の電位のときオフし他方の電位のときオンする第２のスイッチと、
前記第１のスイッチがオンしかつ前記対応するソース線からハイレベル又はローレベルのいずれかの入力信号が入力したとき、前記第１電位線の第１の論理データ又は前記第２電位線の第２の論理データのいずれかをデータとして保持するメモリ回路とを有し、
ここで、第１の画素の第１のメモリ回路とこの第１の画素の隣の第２の画素の第２のメモリ回路の各論理データ入力部は、各第１のスイッチがオンした状態で、各ソース線に異なるレベルの入力信号が与えられた場合に同じ論理データを保持するように、前記第１電位線と前記第２電位線に接続されている、ことを特徴とする表示装置。
前記第１の画素と第２の画素は、同一カラーのカラーフィルタに対応している請求項１記載の表示装置。
前記第１の画素と第２の画素は、同一カラーのカラーフィルタに対応し、それぞれの画素電極は面積が異なる請求項１記載の表示装置。
さらに第３の画素を備え、前記第１の画素と第２の画素と第３の画素のそれぞれの画素電極の面積が異なる請求項１記載の表示装置。
さらに第３の画素を備え、前記第１の画素と第２の画素と第３の画素のそれぞれの画素電極の面積は同じである請求項１記載の表示装置。