JP2004341217A - 液晶駆動装置 - Google Patents

Abstract

【課題】２重マトリクス型等の液晶表示パネルにおける電力消費の低減を可能とする液晶駆動装置等を提供する。
【解決手段】液晶駆動回路１０１には、セグメント駆動回路１１１、コモン駆動回路１１２、タイミング制御回路１１４、電源回路１１５等と共に、画素データを保持するＲＡＭ１１３が設けられる。セグメント駆動回路１１１は、各画素列毎に、画素データ信号の第１段階振分を行うラッチ回路５０１及び５０２、画素データ信号の同期を行うラッチ回路５０３及び５０４、画素データ信号の第２段階振分を行うデマルチプレクサ５０５及び５０６等を有する。液晶駆動回路１０１は、２重マトリクスの液晶表示の際、ＲＡＭから画素データを画素データ信号として取り出し、対応するセグメント電極毎に振り分け、当該セグメント電極にセグメント駆動電圧を印加する。
【選択図】 図５

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示パネルの液晶駆動装置に関する。より詳細には、２重マトリクス液晶表示パネルにおける液晶駆動装置に関する。
【従来の技術】
従来、液晶表示装置において、表示データは、液晶表示タイミングに合わせてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）側から、モジュールコントローラを介して、ＬＣＤモジュール（液晶表示パネル、セグメント電極、コモン電極等より構成される。）へと転送される。
この場合、液晶駆動の度毎に、表示データの選択、ＶＲＡＭ（ビデオＲＡＭ）からの読み出し、転送等を行うので、ＶＲＡＭ、モジュールコントローラ、液晶駆動装置（液晶ドライバ）を高周波クロックで常時動作させる必要があり、その分、電力消費が増大する。
【０００２】
そこで、セグメント電極駆動回路（セグメントドライバ）に表示データを保持するメモリを設け、駆動回路自体が階調表示を制御する液晶駆動装置が提案されている（例えば、［特許文献１］参照。）。
【０００３】
【特許文献１】
特開平１１−１４９２７８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の表示データを保持するメモリを内蔵する液晶駆動装置は、パッシブマトリクス型の液晶駆動に関しては、単純マトリクス型の液晶表示パネルの液晶駆動に対応可能なものであるが、同一ライン表示を低デューティで行うための２重マトリクス型、反転２重マトリクス型等の液晶表示パネルにおける液晶駆動には対応できないという問題点がある。
【０００５】
尚、パッシブマトリクス型の液晶表示パネルは、格子状に配列された画素に対して縦方向の電極（セグメント電極、信号電極）、横方向の電極（コモン電極、走査電極）が配される液晶表示パネルであり、単純マトリクス型の液晶表示パネルは、列数と同数のセグメント電極、行数と同数のコモン電極が配される液晶表示パネルである。
【０００６】
また、表示データを保持するメモリを液晶表示装置に設けず、液晶駆動の度毎に、表示データの選択、ＶＲＡＭ（ビデオＲＡＭ）からの読み出し、転送等を行う場合、ＶＲＡＭ、モジュールコントローラ、液晶駆動装置（液晶ドライバ）を高周波クロックで常時動作させる必要があり、その分、電力消費が増大するという問題点がある。
【０００７】
近年、液晶表示パネルの表示容量が増大するに伴い、液晶駆動用のドライバＩＣにおける消費電流が増加する傾向にある。しかしながら、表示容量が大きくなっても消費電力の増加は許容されず、逆にさらなる低消費電力化が要求される状況である。この低消費電力化の要求は、特に、携帯電話、携帯情報端末等の携帯機器において顕著である。
【０００８】
本発明は、以上の問題点に鑑みてなされたものであり、２重マトリクス型等の液晶表示パネルにおける電力消費の低減を可能とする液晶駆動装置等を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前述した目的を達成するために第１の発明は、１本の走査電極に２行の画素が対応し２本の信号電極に１列の画素が対応する液晶表示パネルにおける前記画素に係る液晶を駆動する液晶駆動装置であって、前記画素毎の表示データである画素データを保持する画素データ保持手段と、列の画素データ信号を当該列に対応する前記２本の信号電極毎に振り分ける振分手段と、前記振り分けられた画素データ信号に基づいて印加電圧を前記信号電極に出力する出力手段と、を具備することを特徴とする液晶駆動装置である。
【００１０】
前記画素データ保持手段は、少なくとも１フレーム分の画素データを保持するようにしてもよい。
前記画素データ保持手段は、読み書き可能な半導体メモリ等であり、液晶駆動回路に内蔵される。
【００１１】
また、列毎に、２つのラッチ回路を設け、それぞれのラッチ回路に交互にラッチパルスを入力することにより、画素データ信号から交互に画素データを取り出してラッチして振り分けるようにしてもよい。
また、列毎に、２つのデマルチプレクサを設け、同一のセレクト信号値に対して取り出した画素データ信号を互いに異なる信号電極に振り分けるようにしてもよい。
【００１２】
また、記列毎に、互いに並列配置されるラッチ回路を設け、それぞれのラッチ回路に同一のラッチパルスを入力し、画素データ信号を同期させるようにしてもよい。
また、ラッチパルスのパルス間間隔に関しては、画素データ信号の転送間隔の２倍とすることが望ましい。
【００１３】
第１の発明では、液晶駆動装置は、２重マトリクス型等の液晶表示パネルの液晶駆動において、画素毎の表示データ（画素データ）をメモリに保持し、列についての画素データ信号を当該画素列に対応する２本の信号電極毎に振り分け、振り分けられた画素データ信号に基づいて印加電圧を信号電極に出力する。
【００１４】
第１の発明では、液晶駆動回路は、ＲＡＭ等に保持する列の画素データを、当該画素列に対応する２本のセグメント電極へ振り分けて電圧を印加するので、２重マトリクス型等の液晶表示パネルの液晶駆動に対応することができる。
【００１５】
また、液晶駆動回路は、画素データを保持するＲＡＭを内蔵するので、液晶表示パネルにおける画像表示の際、液晶駆動の度毎にＣＰＵ、モジュールコントローラから画素データを送る必要がない。すなわち、一旦ＲＡＭに画素データを保持させれば、液晶駆動回路は、画像表示の際、ＲＡＭに保持する画素データに基づいて液晶駆動を行うので、液晶駆動の度毎にＣＰＵを動作させる必要がない。従って、電力消費を軽減することができる。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明に係る液晶駆動装置等の好適な実施形態について詳細に説明する。なお、以下の説明及び添付図面において、略同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略することにする。
【００１７】
最初に、図１を参照しながら、本発明の実施の形態に係る液晶表示装置の概略構成を説明する。
図１は、液晶駆動ＩＣを基板上に備える液晶表示装置１００の概略構成図である。
液晶表示装置１００は、液晶駆動回路１０１、液晶表示パネル１０２、ＣＰＵ１０３等により構成される。
【００１８】
液晶駆動回路１０１は、液晶表示パネル１０２の画素（液晶表示素子）を駆動し、ビットマップ表示を行うＩＣ等のデバイスである。液晶駆動回路１０１には、セグメント駆動回路１１１、コモン駆動回路１１２、ＲＡＭ１１３、タイミング制御回路１１４、電源回路１１５等が組み込まれる。
【００１９】
液晶表示パネル１０２は、表示装置であり、例えば、画素がマトリクス上に配列されて構成されるＬＣＤディスプレイ等である。
この場合、格子状に配列された画素に対して、縦方向の電極（セグメント電極、信号電極）、横方向の電極（コモン電極、走査電極）が配される。液晶駆動装置（液晶駆動回路）により電極を選択して電圧を印加し、縦横の電極が共に選択され所定の電圧が印加されると、対応する画素が駆動する。
【００２０】
ＣＰＵ１０３は、液晶駆動装置１００全体の動作を制御し、液晶駆動回路１０１に対して、動作に必要な制御情報、表示データ等を入力する。
【００２１】
液晶駆動回路１０１及び液晶表示パネル１０２は、ガラス基板、フィルム基板等の液晶基板上に配置され、液晶駆動回路１０１の端子（セグメント駆動出力端子、コモン駆動出力端子等）と液晶表示パネル１０２の電極（セグメント電極、コモン電極）とは、液晶基板上にパターン形成されるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明配線により接続される。
【００２２】
セグメント駆動回路１１１は、ＲＡＭ１１３から入力される画素毎の表示データ（画素データ）、タイミング制御回路１１４から入力される制御信号等に基づいて、液晶表示パネル１０２のセグメント電極（ＳＥＧ０、ＳＥＧ１、…）への印加電圧を出力する。
コモン駆動回路１１２は、タイミング制御回路１１４から入力される制御信号等に基づいて、液晶表示パネル１０２のコモン電極（ＣＯＭ０、ＣＯＭ１、…）への印加電圧を出力する。
【００２３】
ＲＡＭ１１３は、ＣＰＵ１０３を介して入力された画素毎の表示データを一時的に保持する。ＲＡＭ１１３は、少なくとも１フレーム分の表示データを保持するフレームメモリ等である。
タイミング制御回路１１４は、セグメント駆動回路１１１、コモン駆動回路１１２等の動作を制御するための制御信号を出力する。
【００２４】
電源回路１１５は、セグメント駆動回路１１１及びコモン駆動回路１１２に駆動電圧を供給する。電源回路１１５は、昇圧回路（ＶＣ）、電圧レギュレータ回路（ＶＲ）、電圧フォロア回路（ＶＲ）等から構成される。
【００２５】
次に、図２及び図３を参照しながら、液晶表示パネル１０２の概略構成について説明する。
図２は、液晶表示パネル１０２の画素配列を示す図である。
図３は、液晶表示パネル３００（反転２重マトリクス）の電極構造を示す図である。
【００２６】
図２を参照すると、液晶表示パネル１０２の各画素（ドット）２０１がマトリクス状に配列され、例えば、液晶表示パネル１０２の第０列第０行の位置には、画素（０，０）が配置され、液晶表示パネル１０２の第ｍ列第ｎ行の位置には、画素（ｍ，ｎ）が配置される。
尚、各画素は、３の液晶表示素子（ＲＥＤ、ＢＬＵＥ、ＧＲＥＥＮ）により構成されるものとしてもよい。
【００２７】
図３に示す液晶表示パネル３００の電極構造では、セグメント電極３０１、コモン電極３０２により、各画素３０３に電圧が印加される。
【００２８】
１列の画素３０３には、２本のセグメント電極３０１が対応する。また、２行の画素３０３は、１本のコモン電極３０２に対応する。すなわち、１列の画素は、２本のセグメント電極に接続され、２行の画素は、１本のコモン電極に接続される。
【００２９】
セグメント電極３０１における一塊の画素領域は、セグメント電極３０１の端部の画素を除き、２画素分の領域を占め、これが２本のコモン電極３０２に半分ずつまたがって対向する。図３に示すように、例えば、セグメント電極ＳＥＧ１の画素（０，１）、画素（０，２）は、一塊の画素領域をなし、そのうち画素（０，１）は、コモン電極ＣＯＭ０と対向し、画素（０，２）は、コモン電極ＣＯＭ１と対向する。
【００３０】
これらの画素により画像を表示する場合、コモン電極３０２を上から下に向かって順次１本ずつ（２行づつ）選択状態にすると共に、セグメント電極３０１に対して、第０行、第１行、第２行、第３行、…の画素について、（ＳＥＧ０、ＳＥＧ２、ＳＥＧ４、…（第０行））、（ＳＥＧ１、ＳＥＧ３、…（第１行））、（ＳＥＧ１、ＳＥＧ３、…（第２行））、（ＳＥＧ０、ＳＥＧ２、ＳＥＧ４、…（第３行））、…のように、選択行（２行分）についてセグメント駆動電圧を印加し、これらの印加電圧をコモン電極１本分（２行分）の選択時間に渡って保持する。
【００３１】
このように、組となる２本のセグメント電極３０１への画素の対応順序が１行毎に反転するので、液晶表示パネル３００は、反転２重マトリクス液晶表示素子という。
【００３２】
次に、図４及を参照しながら、ＲＡＭ１１３における表示データの保持について説明する。
図４は、ＲＡＭ１１３が保持する表示データを示す図である。
【００３３】
ＲＡＭ１１３は、少なくとも１フレーム分の表示データを保持することができる。画素データ４０１は、１フレームにおける画素毎の表示データである。
図４に示すように、例えば、画素データｄ（１，０）は、画素（１，０）の表示データであり、２値データ（１ビットデータ）の「Ｌ（ロー）」であり、また、画素データｄ（ｍ，ｎ）は、画素（ｍ，ｎ）の表示データであり、２値データ（１ビットデータ）の「Ｈ（ハイ）」である。
尚、画素列データ４０２の信号は、各列毎にパラレルにセグメント駆動回路１１１に送出される。画素列データ４０２は、１列分の画素データ４０１である。
【００３４】
次に、図５を参照しながら、本発明の実施の形態に係る液晶駆動回路１０１の構成について説明する。
図５は、本発明の実施の形態に係る液晶駆動回路１０１の回路構成を示す図である。
【００３５】
液晶駆動回路１０１には、セグメント駆動回路１１１、コモン駆動回路１１２、タイミング制御回路１１４、電源回路１１５等と共に、画素データを保持するＲＡＭ１１３が設けられる。
【００３６】
セグメント駆動回路１１１は、各画素列毎にラッチ回路５０１〜５０４、デマルチプレクサ５０５、５０６、レベルシフト回路５０７等を有する。
ラッチ回路５０１及びラッチ回路５０２は、画素データ信号の第１段階振分を行う。
ラッチ回路５０３及びラッチ回路５０４は、画素データ信号の同期を行う。
【００３７】
デマルチプレクサ５０５及びデマルチプレクサ５０６は、画素データ信号の第２段階振分を行う。デマルチプレクサ５０５及びデマルチプレクサ５０６は、セレクト信号に応じて、入力データを出力先Ａあるいは出力先Ｂから出力する。
【００３８】
尚、デマルチプレクサ５０５の出力先Ａとデマルチプレクサ５０６の出力先Ｂとは、組をなす一方のセグメント電極に接続され、デマルチプレクサ５０５の出力先Ｂとデマルチプレクサ５０６の出力先Ａとは、組をなす他方のセグメント電極に接続される。
【００３９】
例えば、デマルチプレクサ５０５−０の出力先Ａ及びデマルチプレクサ５０６−０の出力先Ｂは、レベルシフト回路を介して、セグメント電極ＳＥＧ０に接続され、デマルチプレクサ５０５−０の出力先Ｂ及びデマルチプレクサ５０６−０の出力先Ａは、レベルシフト回路を介して、セグメント電極ＳＥＧ１に接続される。
レベルシフト回路５０７は、画素データ信号を所定の電圧値（セグメント駆動電圧）にレベルシフトしてセグメント電極に出力する。
【００４０】
タイミング制御回路１１４は、制御信号（ラッチパルス、セレクト信号）を用いて、ラッチ回路５０１〜５０４、デマルチプレクサ５０５、５０６の動作を制御する。
【００４１】
次に、図５及び図６を参照しながら、本発明の実施の形態に係る液晶駆動回路１０１の動作について説明する。
図６は、液晶駆動回路１０１の動作に係るタイミングチャートを示す図である。
【００４２】
尚、図６は、主として第０列の画素データにおける、液晶駆動回路１０１の動作に係るタイミングチャートを示すものであるが、他の列の画素データについても同様である。
【００４３】
以下、主として第０列の画素データについて、液晶駆動回路１０１の動作について説明する。
すなわち、ラッチ回路の動作については、ラッチ回路５０１−０、５０２−０、５０３−０、５０４−０について説明を行い、デマルチプレクサの動作については、デマルチプレクサ５０５−０、デマルチプレクサ５０６−０について説明を行う。
【００４４】
液晶駆動回路１０１は、ＣＰＵ１０３から画素の表示データ（画素データ）１フレーム分が入力されると、ＲＡＭ１１３に各画素毎に２値データ（１ビットデータ）等として保持する。
【００４５】
液晶駆動回路１０１は、第０列〜第ｍ列の画素データについて、各列毎に画素データ信号（Ｄ_０〜Ｄｍ）をＲＡＭ１１３からセグメント駆動回路１１１に送る。すなわち、液晶駆動回路１０１は、画素データ信号（Ｄ_０〜Ｄ_ｍ）により、各列毎（第０列〜第ｍ列）にパラレルに第０行目〜第ｎ行の順に、画素データをＲＡＭ１１３からセグメント駆動回路１１１に送る。
【００４６】
画素データ信号６０１（Ｄ_０）は、画素列データ４０２（第０列）の信号であり、第０行目〜第ｎ行の順に（ｄ（０，０）〜ｄ（０，ｎ）の順に）、画素データがＲＡＭ１１３からセグメント駆動回路１１１に送られる。
【００４７】
ラッチパルス６０２（ＬＰ_Ｘ）は、タイミング制御回路１１４からラッチ回路５０１−０〜５０１−ｍに入力され、ラッチパルス６０３（ＬＰ_Ｙ）は、タイミング制御回路１１４からラッチ回路５０２−０〜５０２−ｍに入力さる。
ラッチパルス６０２（ＬＰ_Ｘ）、６０３（ＬＰ_Ｙ）のパルス間間隔は、共に、画素データ転送間隔６２０の２倍であり、交互にパルスが送出される。
【００４８】
ラッチ回路５０１−０、５０２−０は、画素データ信号６０１（Ｄ_０）が入力されると、それぞれ、ラッチパルス６０２（ＬＰ_Ｘ）、６０３（ＬＰ_Ｙ）により、画素データ信号６０１（Ｄ_０）から交互に画素データを取り出してラッチし、画素データ信号６０４（Ｄ_０Ｘ）、画素データ信号６０５（Ｄ_０Ｙ）を出力する。
【００４９】
ラッチパルス６０６（ＬＰ_Ｓ）は、タイミング制御回路１１４からラッチ回路５０３−０〜５０３−ｍ、ラッチ回路５０４−０〜５０４−ｍに入力される。
ラッチパルス６０６（ＬＰ_Ｓ）のパルス間間隔は、共に、画素データ転送間隔６２０の２倍であり、ラッチ回路５０３−０〜５０３−ｍ、ラッチ回路５０４−０〜５０４−ｍに同一タイミングでパルスが送出される。
【００５０】
ラッチ回路５０３−０、５０４−０は、画素データ信号６０４（Ｄ_０Ｘ）、画素データ信号６０５（Ｄ_０Ｙ）が入力されると、それぞれ、ラッチパルス６０６（ＬＰ_Ｓ）によりラッチして両信号を同期させ、画素データ信号６０７（Ｄ_０ＸＳ）、画素データ信号６０８（Ｄ_０ＹＳ）を出力する。
【００５１】
セレクト信号６０９（ＳＬ）は、タイミング制御回路１１４からデマルチプレクサ５０５−０〜５０５−ｍ、デマルチプレクサ５０６−０〜５０６−ｍに入力される。尚、デマルチプレクサ５０５−０〜５０５−ｍ、デマルチプレクサ５０６−０〜５０６−ｍには、同一のセレクト信号が入力される。
セレクト信号６０９（ＳＬ）は、画素データ転送間隔６２０の２倍の間隔で、出力先（出力先Ａまたは出力先Ｂ）を示す信号値の切替を行う。
【００５２】
デマルチプレクサ５０５−０、５０６−０は、画素データ信号６０７（Ｄ_０ＸＳ）、画素データ信号６０８（Ｄ_０ＹＳ）が入力されると、それぞれ、セレクト信号６０９（ＳＬ）により、出力先の選択を行い、デマルチプレクサ５０５−０の出力先Ａからの出力信号とデマルチプレクサ５０６−０の出力先Ｂからの出力信号とを合わせて画素データ信号６１０（Ｄ_ＳＥＧ０）を出力し、デマルチプレクサ５０５−０の出力先Ｂからの出力信号とデマルチプレクサ５０６−０の出力先Ａからの出力信号とを合わせて画素データ信号６１１（Ｄ_ＳＥＧ１）を出力する。
【００５３】
レベルシフト回路５０７は、画素データ信号Ｄ_ＳＥＧ０、Ｄ_ＳＥＧ１をそれぞれ所定の電圧値（セグメント駆動電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１）にレベルシフトして、それぞれ、セグメント電極ＳＥＧ０、ＳＥＧ１に電圧を出力する。
【００５４】
すなわち、液晶駆動回路１０１は、ｄ（０，０）、ｄ（０，３）、ｄ（０，４）、ｄ（０，７）、…の順に、当該画素データに基づくセグメント駆動電圧をセグメント電極ＳＥＧ０に印加し、ｄ（０，１）、ｄ（０，２）、ｄ（０，５）、ｄ（０，６）、…の順に、当該画素データに基づくセグメント駆動電圧をセグメント電極ＳＥＧ１に印加する。
【００５５】
尚、コモン駆動回路１１２は、コモン電極３０２を選択して所定の電圧を印加するが、２行の画素に１本のコモン電極が対応するので、選択期間を画素データ転送間隔６２０の２倍として、この選択期間の間隔で選択コモン電極をシフトする。
また、セグメント電極３０１、コモン電極３０２に印加する電圧は、電源回路により生成される種々の段階の電圧を用いて、レベルシフト回路等により液晶駆動のための所定の電圧値（駆動電圧）とされる。
【００５６】
上記では、主として第０列の画素データをセグメント電極ＳＥＧ０及びセグメント電極ＳＥＧ１に振り分けることについて説明したが、これに限られない。
【００５７】
液晶駆動回路１０１は、画素データ信号（Ｄ_０〜Ｄ_ｍ）により、各列毎（第０列〜第ｍ列）にパラレルに第０行目〜第ｎ行の順に、画素データをＲＡＭ１１３からセグメント駆動回路１１１に送る。
【００５８】
また、ラッチ回路５０１〜５０４、デマルチプレクサ５０５、５０６は、各列毎にパラレルに接続され、ラッチ回路５０１−０〜５０１−ｍには同一のラッチパルスＬＰ_Ｘが入力され、ラッチ回路５０２−０〜５０２−ｍには同一のラッチパルスＬＰ_Ｙが入力され、ラッチ回路５０３−０〜５０３−ｍ、５０４−０〜５０４−ｍ、には同一のラッチパルスＬＰ_Ｓが入力され、デマルチプレクサ５０５−０〜５０５−ｍには、同一のセレクト信号ＳＬが入力される。
【００５９】
従って、上記では主として第０列の画素データをセグメント電極ＳＥＧ０及びセグメント電極ＳＥＧ１に振り分けることについて説明したが、液晶駆動回路１０１は、他の列の画素データに対しても同様に動作する。すなわち、液晶駆動回路１０１は、セグメント電極ＳＥＧ０〜ＳＥＧ２ｍ＋１に対して、行毎に同期させて画素データに基づく印加電圧（セグメント駆動電圧Ｖ_ＳＥＧ０〜Ｖ_{ＳＥＧ２ ｍ＋１}）を出力することができる。
【００６０】
以上の過程を経て、液晶駆動回路１０１は、１フレーム分の画素データが入力されると、これをＲＡＭに保持し、液晶表示パネルに表示を行う際に、ＲＡＭに保持する画素データをセグメント電極毎に振り分け、当該画素データに基づいて所定の電圧（セグメント駆動電圧）をセグメント電極に印加する。
【００６１】
例えば、第０列の画素データ（ｄ（０，０）、…、ｄ（０，ｎ））の場合、液晶駆動回路１０１は、セグメント電極ＳＥＧ０に対して、画素データ信号６１０（Ｄ_ＳＥＧ０）により、ｄ（０，０）、ｄ（０，３）、ｄ（０，４）、ｄ（０，７）、…の順に、画素データを転送してセグメント駆動電圧にレベルシフトして電圧出力を行い、セグメント電極ＳＥＧ１に対して、画素データ信号６１１（Ｄ_ＳＥＧ１）により、ｄ（０，１）、ｄ（０，２）、ｄ（０，５）、ｄ（０，６）、…の順に、画素データを転送し、セグメント駆動電圧にレベルシフトして電圧出力を行う。
【００６２】
このように、液晶駆動回路１０１は、組となる２本のセグメント電極への画素データの対応順序を１行毎に反転させることができるので、反転２重マトリクス構造の液晶表示パネルにおいて、液晶駆動を行い画像表示を行うことができる。
【００６３】
また、液晶駆動回路１０１は、画素データを保持するＲＡＭを内蔵するので、液晶表示パネルにおける画像表示の際、液晶駆動の度毎にＣＰＵ、モジュールコントローラから画素データを送る必要がない。すなわち、一旦ＲＡＭに画素データを保持させれば、液晶駆動回路１０１は、画像表示の際、ＲＡＭに保持する画素データに基づいて液晶駆動を行うので、液晶駆動の度毎にＣＰＵを動作させる必要がない。従って、電力消費を軽減することができる。
【００６４】
尚、図５に示す液晶駆動回路１０１は、液晶表示パネル１０２とは独立しているが、これらを一体として構成してもよい。すなわち、液晶駆動回路１０１を液晶表示パネル１０２の基板上に組み込んでもよい。
【００６５】
次に、図７〜図９を参照しながら、本発明の他の実施の形態に係る液晶駆動回路について説明する。
【００６６】
図５に示すＲＡＭ内蔵液晶駆動回路１０１は、反転２重マトリクス構造（図３参照）を採る液晶表示パネルの液晶駆動を行うものであるが、ＲＡＭ内蔵液晶駆動回路は、他の形態の２重マトリクス構造を採る液晶表示パネルの液晶駆動にも対応可能である。
以下、図７に示す２重マトリクス構造の液晶表示パネルの液晶駆動を行うＲＡＭ内蔵液晶駆動回路の構成、動作等について説明する。
【００６７】
図７は、液晶表示パネル７００（２重マトリクス）の電極構造を示す図である。
図７に示す液晶表示パネル７００の電極構造では、セグメント電極７０１、コモン電極７０２により、各画素７０３に電圧が印加される。
【００６８】
１列の画素７０３には、２本のセグメント電極７０１が対応する。また、２行の画素７０３は、１本のコモン電極７０２に対応する。すなわち、１列の画素は、２本のセグメント電極に接続され、２行の画素は、１本のコモン電極に接続される。
【００６９】
先述したように、液晶表示パネル３００の電極構造（図３参照）では、セグメント電極３０１における一塊の画素領域は、セグメント電極３０１の端部の画素を除き、２画素分の領域を占め、これが２本のコモン電極３０２に半分ずつまたがって対向する。
【００７０】
一方、液晶表示パネル７００（図７参照）の電極構造では、セグメント電極７０１における一塊の画素領域は、１画素分の領域を占め、１列中の画素は、１つおきに異なるセグメント電極に接続される。
【００７１】
これらの画素により画像を表示する場合、コモン電極７０２を上から下に向かって順次１本ずつ（２行づつ）選択状態にすると共に、セグメント電極７０１に対して、第０行、第１行、第２行、第３行、…の画素について、（ＳＥＧ０、ＳＥＧ２、ＳＥＧ４、…（第０行））、（ＳＥＧ１、ＳＥＧ３、…（第１行））、（ＳＥＧ０、ＳＥＧ２、ＳＥＧ４、…（第２行））、（ＳＥＧ１、ＳＥＧ３、…（第３行））、…のように、選択行（２行分）についてセグメント駆動電圧を印加し、これらの印加電圧をコモン電極１本分（２行分）の選択時間に渡って保持する。
【００７２】
液晶表示パネル３００の電極構造（図３参照）では、組となる２本のセグメント電極３０１への画素の対応順序が１行毎に反転するが、液晶表示パネル７００の電極構造（図７参照）では、組となる２本のセグメント電極７０１への画素の対応順序は、反転しない。
【００７３】
図８は、本発明の他の実施の形態における液晶駆動回路８００の回路構成を示す図である。
【００７４】
セグメント駆動回路８１１は、各画素列毎にラッチ回路８０１〜８０４、レベルシフト回路８０７等を有する。
ラッチ回路８０１及びラッチ回路８０２は、画素データ信号の第１段階振分を行う。
【００７５】
ラッチ回路８０３及びラッチ回路８０４は、画素データ信号の同期を行う。
レベルシフト回路８０７は、画素データ信号を所定の電圧値（セグメント駆動電圧）にレベルシフトしてセグメント電極に出力する。
タイミング制御回路１１４は、制御信号（ラッチパルス）を用いて、ラッチ回路８０１〜８０４の動作を制御する。
【００７６】
すなわち、液晶駆動回路８００のセグメント駆動回路８１１は、液晶駆動回路１０１のセグメント駆動回路１１１（図５）と比較して、デマルチプレクサを有しない構成となる。
【００７７】
図９は、液晶駆動回路８００の動作に係るタイミングチャートを示す図である。
尚、図９は、主として第０列の画素データにおける、液晶駆動回路８００の動作に係るタイミングチャートを示すものであるが、他の列の画素データについても同様である。
【００７８】
以下、主として第０列の画素データについて、液晶駆動回路８００の動作について説明する。
【００７９】
液晶駆動回路８００は、ＣＰＵ１０３から画素の表示データ（画素データ）１フレーム分が入力されると、ＲＡＭ１１３に各画素毎に２値データ（１ビットデータ）等として保持する。
【００８０】
液晶駆動回路８００は、第０列〜第ｍ列の画素データについて、各列毎に画素データ信号（Ｄ_０〜Ｄｍ）をＲＡＭ１１３からセグメント駆動回路８１１に送る。すなわち、液晶駆動回路８００は、画素データ信号（Ｄ_０〜Ｄ_ｍ）により、各列毎（第０列〜第ｍ列）にパラレルに第０行目〜第ｎ行の順に、画素データをＲＡＭ１１３からセグメント駆動回路８１１に送る。
【００８１】
画素データ信号９０１（Ｄ_０）は、画素列データ４０２（第０列）の信号であり、第０行目〜第ｎ行の順に（ｄ（０，０）〜ｄ（０，ｎ）の順に）、画素データがＲＡＭ１１３からセグメント駆動回路８１１に送られる。
【００８２】
ラッチパルス９０２（ＬＰ_Ｘ）は、タイミング制御回路１１４からラッチ回路８０１−０〜８０１−ｍに入力され、ラッチパルス９０３（ＬＰ_Ｙ）は、タイミング制御回路１１４からラッチ回路８０２−０〜８０２−ｍに入力さる。
ラッチパルス９０２（ＬＰ_Ｘ）、９０３（ＬＰ_Ｙ）のパルス間間隔は、共に、画素データ転送間隔９２０の２倍であり、交互にパルスが送出される。
【００８３】
ラッチ回路８０１−０、８０２−０は、画素データ信号９０１（Ｄ_０）が入力されると、それぞれ、ラッチパルス９０２（ＬＰ_Ｘ）、９０３（ＬＰ_Ｙ）により、画素データ信号９０１（Ｄ_０）から交互に画素データを取り出してラッチし、画素データ信号９０４（Ｄ_０Ｘ）、画素データ信号９０５（Ｄ_０Ｙ）を出力する。
【００８４】
ラッチパルス９０６（ＬＰ_Ｓ）は、タイミング制御回路１１４からラッチ回路８０３−０〜８０３−ｍ、ラッチ回路８０４−０〜８０４−ｍに入力される。
ラッチパルス９０６（ＬＰ_Ｓ）のパルス間間隔は、共に、画素データ転送間隔９２０の２倍であり、ラッチ回路８０３−０〜８０３−ｍ、ラッチ回路８０４−０〜８０４−ｍに同一タイミングでパルスが送出される。
【００８５】
ラッチ回路８０３−０、８０４−０は、画素データ信号９０４（Ｄ_０Ｘ）、画素データ信号９０５（Ｄ_０Ｙ）が入力されると、それぞれ、ラッチパルス９０６（ＬＰ_Ｓ）によりラッチして両信号を同期させ、画素データ信号９０７（Ｄ_０ＸＳ、Ｄ_ＳＥＧ０）、画素データ信号９０８（Ｄ_０ＹＳ、Ｄ_ＳＥＧ１）を出力する。
【００８６】
レベルシフト回路８０７は、画素データ信号Ｄ_ＳＥＧ０、Ｄ_ＳＥＧ１を所定の電圧値（セグメント駆動電圧Ｖ_ＳＥＧ０、Ｖ_ＳＥＧ１）にレベルシフトして、それぞれ、セグメント電極ＳＥＧ０、ＳＥＧ１に電圧を出力する。
【００８７】
すなわち、液晶駆動回路８００は、ｄ（０，０）、ｄ（０，２）、ｄ（０，４）、ｄ（０，６）、…の順に、当該画素データに基づくセグメント駆動電圧をセグメント電極ＳＥＧ０に印加し、ｄ（０，１）、ｄ（０，３）、ｄ（０，５）、ｄ（０，７）、…の順に、当該画素データに基づくセグメント駆動電圧をセグメント電極ＳＥＧ１に印加する。
【００８８】
尚、コモン駆動回路１１２は、コモン電極７０２を選択して所定の電圧を印加するが、２行の画素に１本のコモン電極が対応するので、選択期間を画素データ転送間隔９２０の２倍として、この選択期間の間隔で選択コモン電極をシフトする。
また、セグメント電極７０１、コモン電極７０２に印加する電圧は、電源回路により生成される種々の段階の電圧を用いて、レベルシフト回路等により液晶駆動のための所定の電圧値（駆動電圧）とされる。
【００８９】
上記では、主として第０列の画素データをセグメント電極ＳＥＧ０及びセグメント電極ＳＥＧ１に振り分けることについて説明したが、これに限られない。
【００９０】
以上の過程を経て、液晶駆動回路８００は、１フレーム分の画素データが入力されると、これをＲＡＭに保持し、液晶表示パネルに表示を行う際に、ＲＡＭに保持する画素データをセグメント電極毎に振り分け、当該画素データに基づいて所定の電圧（セグメント駆動電圧）をセグメント電極に印加する。
【００９１】
例えば、第０列の画素データ（ｄ（０，０）、…、ｄ（０，ｎ））の場合、液晶駆動回路８００は、セグメント電極ＳＥＧ０に対して、画素データ信号９０７（Ｄ_ＳＥＧ０）により、ｄ（０，０）、ｄ（０，２）、ｄ（０，４）、…の順に、画素データを転送してセグメント駆動電圧にレベルシフトして電圧出力を行い、セグメント電極ＳＥＧ１に対して、画素データ信号９０８（Ｄ_ＳＥＧ１）により、ｄ（０，１）、ｄ（０，３）、ｄ（０，５）、…の順に、画素データを転送し、セグメント駆動電圧にレベルシフトして電圧出力を行う。
【００９２】
このように、液晶駆動回路８００は、図７に示す２重マトリクス構造の液晶表示パネルにおいて、液晶駆動を行い画像表示を行うことができる。
また、液晶駆動回路８００は、画素データを保持するＲＡＭを内蔵するので、液晶表示パネルにおける画像表示の際、液晶駆動の度毎にＣＰＵ、モジュールコントローラから画素データを送る必要がない。すなわち、一旦ＲＡＭに画素データを保持させれば、液晶駆動回路８００は、画像表示の際、ＲＡＭに保持する画素データに基づいて液晶駆動を行うので、液晶駆動の度毎にＣＰＵを動作させる必要がない。従って、電力消費を軽減することができる。
【００９３】
尚、図８に示す液晶駆動回路８００は、液晶表示パネル１０２とは独立しているが、これらを一体として構成してもよい。すなわち、液晶駆動回路８００を液晶表示パネル１０２の基板上に組み込んでもよい。
【００９４】
以上、添付図面を参照しながら、本発明にかかる液晶駆動回路等の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、本願で開示した技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９５】
【発明の効果】
以上、詳細に説明したように本発明によれば、２重マトリクス型等の液晶表示パネルにおける電力消費の低減を可能とする液晶駆動装置等を提供することができる。
【図面の簡単な説明】
【図１】液晶表示装置１００の概略構成図
【図２】液晶表示パネル１０２の画素配列を示す図
【図３】液晶表示パネル３００（反転２重マトリクス）の電極構造を示す図
【図４】ＲＡＭ１１３が保持する表示データを示す図
【図５】本発明の実施の形態に係る液晶駆動回路１０１の回路構成を示す図
【図６】液晶駆動回路１０１の動作に係るタイミングチャートを示す図
【図７】液晶表示パネル７００（２重マトリクス）の電極構造を示す図
【図８】本発明の他の実施の形態における液晶駆動回路８００の回路構成を示す図
【図９】液晶駆動回路８００の動作に係るタイミングチャートを示す図
【符号の説明】
１００………液晶表示装置
１０１………液晶駆動回路
１０２………液晶表示パネル
１０３………ＣＰＵ
１１１………セグメント駆動回路
１１２………コモン駆動回路
１１３………ＲＡＭ
１１４………タイミング制御回路
１１５………電源回路
２０１、３０３………画素
３００………液晶表示パネル（反転２重マトリクス）
３０１………セグメント電極
３０２………コモン電極
４０１………画素データ
４０２………画素列データ
５０１、５０２、５０３、５０４………ラッチ回路
５０５、５０６………デマルチプレクサ
５０７………レベルシフト回路
６０１、６０４、６０５、６０７、６０８、６１０、６１１………画素データ信号
６０２、６０３、６０６………ラッチパルス
６０９………セレクト信号
７００………液晶表示パネル（２重マトリクス）
７０１………セグメント電極
７０２………コモン電極
８００………液晶駆動回路
８１１………セグメント駆動回路
９０１、９０４、９０５、９０７、６０８………画素データ信号
９０２、９０３、９０６………ラッチパルス

Claims (10)

1. １本の走査電極に２行の画素が対応し２本の信号電極に１列の画素が対応する液晶表示パネルにおける前記画素に係る液晶を駆動する液晶駆動装置であって、
   前記画素毎の表示データである画素データを保持する画素データ保持手段と、
   列の画素データ信号を当該列に対応する前記２本の信号電極毎に振り分ける振分手段と、
   前記振り分けられた画素データ信号に基づいて印加電圧を前記信号電極に出力する出力手段と、
   を具備することを特徴とする液晶駆動装置。
2. 前記画素データ保持手段は、少なくとも１フレーム分の前記画素データを保持することを特徴とする請求項１に記載の液晶駆動装置。
3. 前記画素データ保持手段は、読み書き可能な半導体メモリを含むことを特徴とする請求項１に記載の液晶駆動装置。
4. 前記振分手段は、前記列毎に、２つのラッチ回路を有することを特徴とする請求項１に記載の液晶駆動装置。
5. 前記振分手段は、前記列毎に、互いに並列配置される２つのラッチ回路を有し、それぞれのラッチ回路に交互にラッチパルスを入力することを特徴とする請求項１に記載の液晶駆動装置。
6. 前記振分手段は、前記列毎に、２つのラッチ回路及び２つのデマルチプレクサを有することを特徴とする請求項１に記載の液晶駆動装置。
7. 前記振分手段は、前記列毎に、互いに並列配置され、同一のセレクト信号値に対して取り出した画素データ信号を互いに異なる信号電極に振り分ける、２つのデマルチプレクサを有し、それぞれのデマルチプレクサに同一のセレクト信号を入力することを特徴とする請求項１に記載の液晶駆動装置。
8. 前記画素データ信号を同期させる同期手段を具備することを特徴とする請求項１に記載の液晶駆動装置。
9. 前記同期手段は、前記列毎に、互いに並列配置されるラッチ回路を有し、それぞれのラッチ回路に同一のラッチパルスを入力することを特徴とする請求項１に記載の液晶駆動装置。
10. 前記ラッチパルスのパルス間間隔は、前記画素毎の画素データ信号の転送間隔の２倍であることを特徴とする請求項５または請求項９に記載の液晶駆動装置。

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