JPH11109891A - ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子 - Google Patents
２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子Info
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- JPH11109891A JPH11109891A JP26448197A JP26448197A JPH11109891A JP H11109891 A JPH11109891 A JP H11109891A JP 26448197 A JP26448197 A JP 26448197A JP 26448197 A JP26448197 A JP 26448197A JP H11109891 A JPH11109891 A JP H11109891A
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Abstract
(57)【要約】
【課題】 １画素当たりの素子数が少なく、メモリー機
能を有し、また、高速書込みを可能なしめる、アクティ
ブマトリクス型の光変調素子並びに発光素子を構成す
る。 【解決手段】 ２次元マトリクス構成の複数の画素から
なる光変調素子の１画素を構成する画素回路において、
光変調層PMを駆動する駆動回路DRを強誘電体ゲートＦＥ
Ｔ（Tr）により構成するものとし、各画素の画素電極１
を強誘電体ゲートＦＥＴ（Tr）のドレインに接続し、対
向電極２には電圧Vcomを印加する。そして、マトリクス
を構成する同じ列のソース電極とサブストレート電極を
共に接続し、列単位でデータ信号Vbを入力する。また、
同じ行のゲート電極を共に接続し、、行単位で行選択信
号Vgを入力する。
能を有し、また、高速書込みを可能なしめる、アクティ
ブマトリクス型の光変調素子並びに発光素子を構成す
る。 【解決手段】 ２次元マトリクス構成の複数の画素から
なる光変調素子の１画素を構成する画素回路において、
光変調層PMを駆動する駆動回路DRを強誘電体ゲートＦＥ
Ｔ（Tr）により構成するものとし、各画素の画素電極１
を強誘電体ゲートＦＥＴ（Tr）のドレインに接続し、対
向電極２には電圧Vcomを印加する。そして、マトリクス
を構成する同じ列のソース電極とサブストレート電極を
共に接続し、列単位でデータ信号Vbを入力する。また、
同じ行のゲート電極を共に接続し、、行単位で行選択信
号Vgを入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラットディスプ
レイ，ビデオプロジェクター等の表示装置、或いは感光
材料への露光装置等に用いられる液晶，ＤＭＤ（デジタ
ルミラーデバイス）光アドレス型空間光変調素子、並び
に、薄膜ＥＬ、有機ＥＬ、ＬＥＤ、ＦＥＤ（フィールド
エミッションディスプレイ）等の２次元アクティブマト
リクス型発光素子に関するものである。
レイ，ビデオプロジェクター等の表示装置、或いは感光
材料への露光装置等に用いられる液晶，ＤＭＤ（デジタ
ルミラーデバイス）光アドレス型空間光変調素子、並び
に、薄膜ＥＬ、有機ＥＬ、ＬＥＤ、ＦＥＤ（フィールド
エミッションディスプレイ）等の２次元アクティブマト
リクス型発光素子に関するものである。
【０００２】
【従来の技術】従来より、上記のフラットディスプレイ
等を構成するために、液晶、ＤＭＤ、薄膜ＥＬ、有機Ｅ
Ｌ、ＬＥＤ、ＦＥＤなどの２次元マトリクス型の光変調
素子や発光素子が用いられている。
等を構成するために、液晶、ＤＭＤ、薄膜ＥＬ、有機Ｅ
Ｌ、ＬＥＤ、ＦＥＤなどの２次元マトリクス型の光変調
素子や発光素子が用いられている。
【０００３】この２次元マトリクス型光変調素子の基本
的な構成は、行と列からなる２次元マトリクス状に配置
された複数の画素電極と、これらの画素電極との間に間
隙を置いて配置された対向電極と、入射した光を、これ
ら両電極間の印加電圧に応じて変調する光変調層とを備
えている。この光変調素子は、基板上にマトリクス状に
形成された半導体の画素回路により画像データの書き込
みと各種光機能素子の駆動を画素毎に独立に行うアクテ
ィブマトリクス型が有効な方式である（この種の光変調
素子を特に「２次元アクティブマトリクス型光変調素
子」と称す。）。
的な構成は、行と列からなる２次元マトリクス状に配置
された複数の画素電極と、これらの画素電極との間に間
隙を置いて配置された対向電極と、入射した光を、これ
ら両電極間の印加電圧に応じて変調する光変調層とを備
えている。この光変調素子は、基板上にマトリクス状に
形成された半導体の画素回路により画像データの書き込
みと各種光機能素子の駆動を画素毎に独立に行うアクテ
ィブマトリクス型が有効な方式である（この種の光変調
素子を特に「２次元アクティブマトリクス型光変調素
子」と称す。）。
【０００４】また、２次元マトリクス型発光素子は、上
述の光変調素子における光変調層を、両電極間に流れる
電流に応じて発光する発光層に置き換えたたものであ
る。
述の光変調素子における光変調層を、両電極間に流れる
電流に応じて発光する発光層に置き換えたたものであ
る。
【０００５】以下、２次元マトリクス型光変調素子につ
いて詳しく説明する。
いて詳しく説明する。
【０００６】図１は、強誘電性液晶を光変調層に用い
た、基本的な２次元アクティブマトリクス型光変調素子
の１画素の等価回路を示す。ここに示されているよう
に、２次元アクティブマトリクス型発光素子の画素回路
は、画素電極１と対向電極２との間に両電極間の印加電
圧に応じて変調する光変調層PMが備えられている。対向
電極２には全画素共通の電圧（共通電極電位）Vcomが印
加され、画素電極１にはＭＯＳ−ＦＥＴのソース（又は
ドレイン）が接続され、ドレイン（又はソース）はデー
タ信号（列選択信号）線に接続され電圧Vdが印加され
る。一方、ＭＯＳ−ＦＥＴのゲートは行選択信号線に接
続され電圧Vgが印加される。また、画素電極１とＭＯＳ
−ＦＥＴの接続点には蓄積容量が接続されている。
た、基本的な２次元アクティブマトリクス型光変調素子
の１画素の等価回路を示す。ここに示されているよう
に、２次元アクティブマトリクス型発光素子の画素回路
は、画素電極１と対向電極２との間に両電極間の印加電
圧に応じて変調する光変調層PMが備えられている。対向
電極２には全画素共通の電圧（共通電極電位）Vcomが印
加され、画素電極１にはＭＯＳ−ＦＥＴのソース（又は
ドレイン）が接続され、ドレイン（又はソース）はデー
タ信号（列選択信号）線に接続され電圧Vdが印加され
る。一方、ＭＯＳ−ＦＥＴのゲートは行選択信号線に接
続され電圧Vgが印加される。また、画素電極１とＭＯＳ
−ＦＥＴの接続点には蓄積容量が接続されている。
【０００７】強誘電性液晶などの高速応答２次元アクテ
ィブマトリクス型光変調素子で感光材料などに高速露光
する場合、図１に示されるような、ＭＯＳ−ＦＥＴ（又
はＭＩＳ−ＦＥＴ）と蓄積容量C1による従来のアクティ
ブ回路では、データ書き込み時に必要な電荷をチャージ
する時間や、液晶の安定応答を確保する時間が必要なた
め、データ書き込み時間が長くなってしまう。このた
め、短時間でデータを書き込むためにはマトリクスのア
クティブ回路としてはメモリー回路が使用されるのが一
般的である。
ィブマトリクス型光変調素子で感光材料などに高速露光
する場合、図１に示されるような、ＭＯＳ−ＦＥＴ（又
はＭＩＳ−ＦＥＴ）と蓄積容量C1による従来のアクティ
ブ回路では、データ書き込み時に必要な電荷をチャージ
する時間や、液晶の安定応答を確保する時間が必要なた
め、データ書き込み時間が長くなってしまう。このた
め、短時間でデータを書き込むためにはマトリクスのア
クティブ回路としてはメモリー回路が使用されるのが一
般的である。
【０００８】また、従来の液晶（特に強誘電性液晶など
の有限な安定状態をとる液晶）、ＤＭＤ、薄膜ＥＬ、Ｆ
ＥＤ等の光変調素子または光発光素子は有限な安定状態
を有しているか、又は急峻な階調特性を有しているた
め、連続階調制御が困難である。このため、これらの２
次元アクティブマトリクス型光変調素子では、時間変調
による階調制御が一般的に行われている。
の有限な安定状態をとる液晶）、ＤＭＤ、薄膜ＥＬ、Ｆ
ＥＤ等の光変調素子または光発光素子は有限な安定状態
を有しているか、又は急峻な階調特性を有しているた
め、連続階調制御が困難である。このため、これらの２
次元アクティブマトリクス型光変調素子では、時間変調
による階調制御が一般的に行われている。
【０００９】具体例としては、図２に示すような階調制
御が行われる。すなわち、期間Twで全画素に２値のデー
タを書き込み、その後書き込まれたデータに従って一定
時間表示する。１フィールド内にこのシーケンスを複数
回行い、各々の表示時間を変えることにより多階調表示
を行うことができる。この場合、書き込まれたデータは
安定に記憶される必要があり、また高速に書き込まれる
必要がある。このような目的を達成するために、マトリ
クスのアクティブ回路としては、一般にメモリー回路が
使用されることが多い。
御が行われる。すなわち、期間Twで全画素に２値のデー
タを書き込み、その後書き込まれたデータに従って一定
時間表示する。１フィールド内にこのシーケンスを複数
回行い、各々の表示時間を変えることにより多階調表示
を行うことができる。この場合、書き込まれたデータは
安定に記憶される必要があり、また高速に書き込まれる
必要がある。このような目的を達成するために、マトリ
クスのアクティブ回路としては、一般にメモリー回路が
使用されることが多い。
【００１０】図３はメモリー回路で構成されたアクティ
ブ回路を示すものである。このような構成では、アクテ
ィブ回路としてメモリー性を有するＳＲＡＭ回路を使用
し、２値のデータを書き込む。書き込み時間はＳＲＡＭ
回路のアクセス時間となり高速の書き込みが可能であ
る。出力Ｖoutは２値の安定した電位であり、共通電極
電位Ｖcomとの電圧が光変調層PMに印加され、変調する
ことができる。
ブ回路を示すものである。このような構成では、アクテ
ィブ回路としてメモリー性を有するＳＲＡＭ回路を使用
し、２値のデータを書き込む。書き込み時間はＳＲＡＭ
回路のアクセス時間となり高速の書き込みが可能であ
る。出力Ｖoutは２値の安定した電位であり、共通電極
電位Ｖcomとの電圧が光変調層PMに印加され、変調する
ことができる。
【００１１】
【発明が解決しようとする課題】しかし、図３に示すよ
うなＳＲＡＭ回路では、一般にＭＯＳ−ＦＥＴが６個〜
８個は必要であり、数十万から百万画素を越えるような
高精細な２次元マトリクスのアクティブ回路に使用する
には、素子の面積が大きくなりコストが高くなる。ま
た、画素サイズをより小さくしたい場合にもトランジス
タの数が多く限界がある。
うなＳＲＡＭ回路では、一般にＭＯＳ−ＦＥＴが６個〜
８個は必要であり、数十万から百万画素を越えるような
高精細な２次元マトリクスのアクティブ回路に使用する
には、素子の面積が大きくなりコストが高くなる。ま
た、画素サイズをより小さくしたい場合にもトランジス
タの数が多く限界がある。
【００１２】本発明は上記事情に鑑みてなされたもので
あり、１画素当たりのトランジスタ数が少ない構成でメ
モリー機能を有し、また、高速書込みを可能なしめる２
次元アクティブマトリクス型の光変調素子並びに発光素
子を提供することを目的とするものである。
あり、１画素当たりのトランジスタ数が少ない構成でメ
モリー機能を有し、また、高速書込みを可能なしめる２
次元アクティブマトリクス型の光変調素子並びに発光素
子を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】本発明による２次元アク
ティブマトリクス型の光変調素子並びに発光素子は、２
次元マトリクスのアクティブ回路として、強誘電体ゲー
トＦＥＴを使用し、特に行順次で画像データを高速に書
き込む基本構成とアドレッシング方法により、１画素当
たり１個（或いは２個）のトランジスタの構成でメモリ
ー機能を有し、高速書込みを可能とするものである。
ティブマトリクス型の光変調素子並びに発光素子は、２
次元マトリクスのアクティブ回路として、強誘電体ゲー
トＦＥＴを使用し、特に行順次で画像データを高速に書
き込む基本構成とアドレッシング方法により、１画素当
たり１個（或いは２個）のトランジスタの構成でメモリ
ー機能を有し、高速書込みを可能とするものである。
【００１４】すなわち、本発明による２次元アクティブ
マトリクス型光変調素子は、行と列からなる２次元マト
リクス状に配置された複数の画素電極と、これらの各画
素電極との間に光変調層を介して配置された複数の対向
電極とからなり、前記光変調層が、該光変調層に入射し
た光を、これら両電極間の印加電圧に応じて変調するも
のである２次元アクティブマトリクスマトリクス型光変
調素子であって、前記画素電極の各々に接続された強誘
電体ゲートＦＥＴにより構成された駆動回路を備えてい
ることを特徴とするものである。
マトリクス型光変調素子は、行と列からなる２次元マト
リクス状に配置された複数の画素電極と、これらの各画
素電極との間に光変調層を介して配置された複数の対向
電極とからなり、前記光変調層が、該光変調層に入射し
た光を、これら両電極間の印加電圧に応じて変調するも
のである２次元アクティブマトリクスマトリクス型光変
調素子であって、前記画素電極の各々に接続された強誘
電体ゲートＦＥＴにより構成された駆動回路を備えてい
ることを特徴とするものである。
【００１５】このような２次元アクティブマトリクスマ
トリクス型光変調素子においては、前記駆動回路が、前
記強誘電体ゲートＦＥＴへのデータの書き込みを行順次
で行うものであることが好ましい。
トリクス型光変調素子においては、前記駆動回路が、前
記強誘電体ゲートＦＥＴへのデータの書き込みを行順次
で行うものであることが好ましい。
【００１６】また、前記駆動回路は、全画素分のデータ
を書き込んだ後に、前記光変調層を駆動する電圧を、全
画素共通に、前記対向電極と前記画素電極との間に印加
するもの、或いは、前記強誘電体ゲートＦＥＴの強誘電
体ゲートを一方の分極状態に変化させた後に、データの
入力に応じて前記分極状態を他方の分極状態に変化させ
るか、もしくは前記一方の状態を維持させるように、デ
ータの書込みを行うもの、更には、前記強誘電体ゲート
ＦＥＴのゲート電極で行選択を行い、ソース，ドレイ
ン，サブストレート電極又はバックゲート電極でデータ
を書込むものであってもよい。
を書き込んだ後に、前記光変調層を駆動する電圧を、全
画素共通に、前記対向電極と前記画素電極との間に印加
するもの、或いは、前記強誘電体ゲートＦＥＴの強誘電
体ゲートを一方の分極状態に変化させた後に、データの
入力に応じて前記分極状態を他方の分極状態に変化させ
るか、もしくは前記一方の状態を維持させるように、デ
ータの書込みを行うもの、更には、前記強誘電体ゲート
ＦＥＴのゲート電極で行選択を行い、ソース，ドレイ
ン，サブストレート電極又はバックゲート電極でデータ
を書込むものであってもよい。
【００１７】さらに、前記駆動回路は、２値のスタチッ
ク駆動により変調するものであってもよい。
ク駆動により変調するものであってもよい。
【００１８】一方、本発明による２次元アクティブマト
リクス型発光素子は、行と列からなる２次元マトリクス
状に配置された複数の画素電極と、これらの画素電極と
の間に発光層を介して配置された複数の対向電極とから
なり、前記発光層が、これら両電極間に流れる電流に応
じて発光するものである２次元アクティブマトリクスマ
トリクス型発光素子であって、前記画素電極の各々に接
続された強誘電体ゲートＦＥＴにより構成された駆動回
路を備えていることを特徴とするものである。
リクス型発光素子は、行と列からなる２次元マトリクス
状に配置された複数の画素電極と、これらの画素電極と
の間に発光層を介して配置された複数の対向電極とから
なり、前記発光層が、これら両電極間に流れる電流に応
じて発光するものである２次元アクティブマトリクスマ
トリクス型発光素子であって、前記画素電極の各々に接
続された強誘電体ゲートＦＥＴにより構成された駆動回
路を備えていることを特徴とするものである。
【００１９】このような２次元アクティブマトリクスマ
トリクス型発光素子においては、前記駆動回路は、前記
強誘電体ゲートＦＥＴへのデータの書き込みを行順次で
行うものであることが好ましい。
トリクス型発光素子においては、前記駆動回路は、前記
強誘電体ゲートＦＥＴへのデータの書き込みを行順次で
行うものであることが好ましい。
【００２０】また、前記駆動回路は、全画素分のデータ
を書き込んだ後に、前記発光層を駆動する電流を、全画
素共通に、前記対向電極と前記画素電極との間に流すも
の、或いは、前記強誘電体ゲートＦＥＴの強誘電体ゲー
トを一方の分極状態に変化させた後に、データの入力に
応じて前記分極状態を他方の分極状態に変化させるか、
もしくは前記一方の状態を維持させるように、データの
書込みを行うもの、更には、前記強誘電体ゲートＦＥＴ
のゲート電極で行選択を行い、ソース，ドレイン，サブ
ストレート電極又はバックゲート電極でデータを書込む
ものであってもよい。
を書き込んだ後に、前記発光層を駆動する電流を、全画
素共通に、前記対向電極と前記画素電極との間に流すも
の、或いは、前記強誘電体ゲートＦＥＴの強誘電体ゲー
トを一方の分極状態に変化させた後に、データの入力に
応じて前記分極状態を他方の分極状態に変化させるか、
もしくは前記一方の状態を維持させるように、データの
書込みを行うもの、更には、前記強誘電体ゲートＦＥＴ
のゲート電極で行選択を行い、ソース，ドレイン，サブ
ストレート電極又はバックゲート電極でデータを書込む
ものであってもよい。
【００２１】なお、上記「強誘電体ゲートＦＥＴ」とあ
るのは、従来のＭＩＳ−ＦＥＴのゲート電極と半導体の
間にＰＺＴ（チタンジルコン酸鉛、Pb(Zr,Ti)03） 等の
強誘電体を形成したトランジスタ（ＦＥＴ）であり、高
速アクセスが可能（〜100ns）で１bit 当たり１個のＦ
ＥＴで不揮発性ＲＡＭが構成できるものである。この強
誘電体ゲートＦＥＴは、ゲート部の構成により幾つかの
種類があり、代表的なものではＭＦＳ（金属／強誘電体
／半導体）構造の強誘電体ゲートＦＥＴ、ＭＦＭＩＳ
（金属／強誘電体／金属／絶縁体／半導体）構造の強誘
電体ゲートＦＥＴなどが知られている（参考：NAKAJIMA
et al. 1995 IEEE Int. Solid-State Circuits Conf.,
Digest of Technical Papers,pp.68-69(1995)）。
るのは、従来のＭＩＳ−ＦＥＴのゲート電極と半導体の
間にＰＺＴ（チタンジルコン酸鉛、Pb(Zr,Ti)03） 等の
強誘電体を形成したトランジスタ（ＦＥＴ）であり、高
速アクセスが可能（〜100ns）で１bit 当たり１個のＦ
ＥＴで不揮発性ＲＡＭが構成できるものである。この強
誘電体ゲートＦＥＴは、ゲート部の構成により幾つかの
種類があり、代表的なものではＭＦＳ（金属／強誘電体
／半導体）構造の強誘電体ゲートＦＥＴ、ＭＦＭＩＳ
（金属／強誘電体／金属／絶縁体／半導体）構造の強誘
電体ゲートＦＥＴなどが知られている（参考：NAKAJIMA
et al. 1995 IEEE Int. Solid-State Circuits Conf.,
Digest of Technical Papers,pp.68-69(1995)）。
【００２２】
【発明の効果】本発明による２次元アクティブマトリク
ス型の光変調素子並びに発光素子は、２次元マトリクス
のアクティブ回路として、メモリー性のある強誘電体ゲ
ートＦＥＴを使用して構成したものであり、強誘電体ゲ
ートＦＥＴ１個がメモリーとして作用し得るものである
から、従来のようにトランジスタを６〜８個使用してＳ
ＲＡＭを構成していたのに対してトランジスタ数を少な
くすることが可能である。 また、行順次で画像データ
を高速に書き込むこともできるから、高速書込みに対応
した２次元アクティブマトリクス型の光変調素子並びに
発光素子を構成することも可能となる。
ス型の光変調素子並びに発光素子は、２次元マトリクス
のアクティブ回路として、メモリー性のある強誘電体ゲ
ートＦＥＴを使用して構成したものであり、強誘電体ゲ
ートＦＥＴ１個がメモリーとして作用し得るものである
から、従来のようにトランジスタを６〜８個使用してＳ
ＲＡＭを構成していたのに対してトランジスタ数を少な
くすることが可能である。 また、行順次で画像データ
を高速に書き込むこともできるから、高速書込みに対応
した２次元アクティブマトリクス型の光変調素子並びに
発光素子を構成することも可能となる。
【００２３】
【発明の実施の形態】以下図面を参照して、本発明に係
る２次元アクティブマトリクス型の光変調素子並びに発
光素子の実施の形態について詳細に説明する。
る２次元アクティブマトリクス型の光変調素子並びに発
光素子の実施の形態について詳細に説明する。
【００２４】最初に図４〜図６を参照して、本発明に用
いられる強誘電体ゲートＦＥＴについて簡単に説明す
る。
いられる強誘電体ゲートＦＥＴについて簡単に説明す
る。
【００２５】図４（Ａ）はｎチャネル型−ＭＦＭＩＳ構
造の強誘電体ゲートＦＥＴ（ｎch−MFMIS型FET）の縦断
面図である。図示されているように、単結晶のｐ- 型シ
リコン半導体基板10上には、n-ＭＯＳ−ＦＥＴが形成さ
れている。n-ＭＯＳ−ＦＥＴは夫々ｎ+ 型のドレイン領
域13並びにソース領域14と、ゲート絶縁膜15，第１導電
膜16，強誘電体膜17，第２導電膜18の順にｐ- 型シリコ
ン半導体基板10上に積層されたゲート領域で構成されて
いる。なお、ドレイン領域13はドレイン電極13ａに、ソ
ース領域14はソース電極14ａに、第２導電膜18はゲート
電極18ａに、ｐ- 型シリコン半導体基板10はサブストレ
ート電極10ａに夫々接続されており、これら電極には電
圧Vd，Vs，Vg，Vbが夫々印加されるようになっている。
図４（Ｂ）はこのような構成の強誘電体ゲートＦＥＴの
回路記号を示す。
造の強誘電体ゲートＦＥＴ（ｎch−MFMIS型FET）の縦断
面図である。図示されているように、単結晶のｐ- 型シ
リコン半導体基板10上には、n-ＭＯＳ−ＦＥＴが形成さ
れている。n-ＭＯＳ−ＦＥＴは夫々ｎ+ 型のドレイン領
域13並びにソース領域14と、ゲート絶縁膜15，第１導電
膜16，強誘電体膜17，第２導電膜18の順にｐ- 型シリコ
ン半導体基板10上に積層されたゲート領域で構成されて
いる。なお、ドレイン領域13はドレイン電極13ａに、ソ
ース領域14はソース電極14ａに、第２導電膜18はゲート
電極18ａに、ｐ- 型シリコン半導体基板10はサブストレ
ート電極10ａに夫々接続されており、これら電極には電
圧Vd，Vs，Vg，Vbが夫々印加されるようになっている。
図４（Ｂ）はこのような構成の強誘電体ゲートＦＥＴの
回路記号を示す。
【００２６】なお、本発明に用いられる強誘電体ゲート
ＦＥＴとしては、上述のＭＦＭＩＳ構造のものに限ら
ず、ＭＦＳ構造のものやＭＦＩＳ構造のもの等も使用す
ることができる。
ＦＥＴとしては、上述のＭＦＭＩＳ構造のものに限ら
ず、ＭＦＳ構造のものやＭＦＩＳ構造のもの等も使用す
ることができる。
【００２７】以下、図５および図６を参照して、上述の
ＭＦＭＩＳ構造の強誘電体ゲートＦＥＴ（MFMIS型FET）
の基本特性について説明する。図５（Ａ）はＦＥＴのソ
ース電極に対するゲート電極の電圧（ゲート・ソース間
電圧）をＶgsとし、ゲート・ソース間電圧Ｖgsが正のと
きの強誘電体膜17の分極方向を示し、同図（Ｂ）は負の
ときの強誘電体膜17の分極方向を示す。また、同図
（Ｃ）は各電極に印加される電圧Vd，Vs，Vg，Vbを含め
た強誘電体ゲートＦＥＴの電気的特性を測定する回路を
示す。なお、Idはドレイン電流を示す。図５（Ｃ）の等
価回路で示される強誘電体ゲートＦＥＴのドレイン電流
対ゲート電圧の特性（Id−Ｖgs特性）は図６のようにな
る。
ＭＦＭＩＳ構造の強誘電体ゲートＦＥＴ（MFMIS型FET）
の基本特性について説明する。図５（Ａ）はＦＥＴのソ
ース電極に対するゲート電極の電圧（ゲート・ソース間
電圧）をＶgsとし、ゲート・ソース間電圧Ｖgsが正のと
きの強誘電体膜17の分極方向を示し、同図（Ｂ）は負の
ときの強誘電体膜17の分極方向を示す。また、同図
（Ｃ）は各電極に印加される電圧Vd，Vs，Vg，Vbを含め
た強誘電体ゲートＦＥＴの電気的特性を測定する回路を
示す。なお、Idはドレイン電流を示す。図５（Ｃ）の等
価回路で示される強誘電体ゲートＦＥＴのドレイン電流
対ゲート電圧の特性（Id−Ｖgs特性）は図６のようにな
る。
【００２８】図６から明らかなように、Id−Ｖgs特性は
いわゆるヒステリシス特性を有するので、ゲート電圧Vg
を制御することにより、強誘電体膜17の分極方向（極
性）を変化させることができる。これにより、ＦＥＴの
ゲート電圧の閾値が変化し、ゲート・ソース間電圧Ｖgs
が所定の範囲内であればＶgsの履歴により２つの導通状
態を得ることができる。したがって、ゲート・ソース間
電圧Ｖgsが同じであっても、図６のａからａ’に移行し
た場合はドレイン・ソース間が導通状態となり、ｂから
ｂ’に移行した場合は非導通状態となる。この状態は新
たに分極状態を変えない限り半永久的に記憶される。す
なわち、強誘電体ゲートＦＥＴは、ゲート電圧の極性を
制御することにより強誘電体の自発分極が反転し、ＦＥ
Ｔの閾値電圧が変化するので、あるゲート電圧範囲で
は、強誘電体の分極状態でドレイン−ソース間が導通／
非導通となり、この状態は半永久的に保持されるとい
う、メモリー性のあるトランジスタとして機能するもの
である。
いわゆるヒステリシス特性を有するので、ゲート電圧Vg
を制御することにより、強誘電体膜17の分極方向（極
性）を変化させることができる。これにより、ＦＥＴの
ゲート電圧の閾値が変化し、ゲート・ソース間電圧Ｖgs
が所定の範囲内であればＶgsの履歴により２つの導通状
態を得ることができる。したがって、ゲート・ソース間
電圧Ｖgsが同じであっても、図６のａからａ’に移行し
た場合はドレイン・ソース間が導通状態となり、ｂから
ｂ’に移行した場合は非導通状態となる。この状態は新
たに分極状態を変えない限り半永久的に記憶される。す
なわち、強誘電体ゲートＦＥＴは、ゲート電圧の極性を
制御することにより強誘電体の自発分極が反転し、ＦＥ
Ｔの閾値電圧が変化するので、あるゲート電圧範囲で
は、強誘電体の分極状態でドレイン−ソース間が導通／
非導通となり、この状態は半永久的に保持されるとい
う、メモリー性のあるトランジスタとして機能するもの
である。
【００２９】次に、本発明による強誘電体ゲートＦＥＴ
を１個用いた２次元アクティブマトリクス型の光変調素
子並びに発光素子の２次元マトリクスの構成と駆動方法
について詳細に説明する。図７は、本発明による２次元
アクティブマトリクス型光変調素子のマトリクスの一部
の等価回路を示したものである。この図は、２次元マト
リクス構成の複数の画素からなる光変調素子の、ｍ列お
よびｍ＋１列、並びにｎ行およびｎ＋１行の画素回路を
示しており、強誘電体ゲートＦＥＴ（Tr）と光変調層PM
等からなる各画素回路の同じ列のソース電極とサブスト
レート電極が共に接続され、列単位でデータ信号Vb(m)
またはVb(m+1) が入力され、また、同じ行のゲート電極
が共に接続され、行単位で行選択信号Vg(n)またはVg(n+
1) が入力される。各画素の画素電極１は強誘電体ゲー
トＦＥＴ（Tr）のドレインに接続され、対向電極２には
電圧Vcomが印加される。以下、この構成における駆動方
法について説明する。
を１個用いた２次元アクティブマトリクス型の光変調素
子並びに発光素子の２次元マトリクスの構成と駆動方法
について詳細に説明する。図７は、本発明による２次元
アクティブマトリクス型光変調素子のマトリクスの一部
の等価回路を示したものである。この図は、２次元マト
リクス構成の複数の画素からなる光変調素子の、ｍ列お
よびｍ＋１列、並びにｎ行およびｎ＋１行の画素回路を
示しており、強誘電体ゲートＦＥＴ（Tr）と光変調層PM
等からなる各画素回路の同じ列のソース電極とサブスト
レート電極が共に接続され、列単位でデータ信号Vb(m)
またはVb(m+1) が入力され、また、同じ行のゲート電極
が共に接続され、行単位で行選択信号Vg(n)またはVg(n+
1) が入力される。各画素の画素電極１は強誘電体ゲー
トＦＥＴ（Tr）のドレインに接続され、対向電極２には
電圧Vcomが印加される。以下、この構成における駆動方
法について説明する。
【００３０】行選択信号を同一行ＦＥＴのゲート電極に
接続し、書き込みのための行選択を行う。また、データ
信号を同一列ＦＥＴのソース電極に接続し、行選択と同
期させてＦＥＴの導電性を変化（導通／非導通）させる
ためのデータ（電圧）を印加する。これによりデータ書
込みが行われる。
接続し、書き込みのための行選択を行う。また、データ
信号を同一列ＦＥＴのソース電極に接続し、行選択と同
期させてＦＥＴの導電性を変化（導通／非導通）させる
ためのデータ（電圧）を印加する。これによりデータ書
込みが行われる。
【００３１】但し、この時、非選択行のＦＥＴの導通状
態を変化させない（維持させる）ように、各々の行選択
信号、データ信号の電圧を印加する必要性がある。
態を変化させない（維持させる）ように、各々の行選択
信号、データ信号の電圧を印加する必要性がある。
【００３２】ここで、ＯＮが書き込まれると、ＦＥＴの
強誘電体層の分極状態は図５（Ａ）に示す状態となり、
所定の電極条件でＦＥＴは導通状態となり、ドレイン電
極電圧Ｖdはソース電極電圧Ｖsに略等しくなる。一方、
ＯＦＦが書き込まれると、強誘電体の分極状態は図５
（Ｂ）に示す状態となり、所定の電極条件でＦＥＴは非
導通状態となる。
強誘電体層の分極状態は図５（Ａ）に示す状態となり、
所定の電極条件でＦＥＴは導通状態となり、ドレイン電
極電圧Ｖdはソース電極電圧Ｖsに略等しくなる。一方、
ＯＦＦが書き込まれると、強誘電体の分極状態は図５
（Ｂ）に示す状態となり、所定の電極条件でＦＥＴは非
導通状態となる。
【００３３】次に、行順次にデータを書き込み、全ＦＥ
Ｔにデータを書き込んだ後、ソース電極電圧Vdと、共通
電極電位Vcomとして光変調層PMを駆動するのに十分な電
圧を印加する。電圧Vs−VcomをＶopとすると、ＯＮのＦ
ＥＴに接続された光変調層の電圧Vmod(ON)は、略Ｖopと
なり、光変調層PMは変調状態となる。一方、ＯＦＦのト
ランジスタに接続された光変調層PMの電圧Vmod(OFF)
は、略ゼロとなり、光変調層PMは非変調状態となる。こ
れは、光変調層PMの容量Cmod、ソース電極の寄生容量Cs
とした場合、Cmod>>Csであれば、Vmod(OFF) ゼロとなる
からである。
Ｔにデータを書き込んだ後、ソース電極電圧Vdと、共通
電極電位Vcomとして光変調層PMを駆動するのに十分な電
圧を印加する。電圧Vs−VcomをＶopとすると、ＯＮのＦ
ＥＴに接続された光変調層の電圧Vmod(ON)は、略Ｖopと
なり、光変調層PMは変調状態となる。一方、ＯＦＦのト
ランジスタに接続された光変調層PMの電圧Vmod(OFF)
は、略ゼロとなり、光変調層PMは非変調状態となる。こ
れは、光変調層PMの容量Cmod、ソース電極の寄生容量Cs
とした場合、Cmod>>Csであれば、Vmod(OFF) ゼロとなる
からである。
【００３４】次に、図８〜図12および表１を参照して、
より具体的に説明する。
より具体的に説明する。
【００３５】最初に、ＯＦＦの分極状態にする。この時
のＶgsをＶgs(off) 、ＯＮ状態からＯＦＦ状態に変化さ
せるために必要なソース−ゲート間電圧Ｖgs（すなわ
ち、ＯＦＦ飽和電圧）をVs(H) とすると、 Ｖgs(off) ≦ Vs(H) のとき、以前の状態に拘わらず、分極状態は必ずＯＦＦ
となる（図８参照）。
のＶgsをＶgs(off) 、ＯＮ状態からＯＦＦ状態に変化さ
せるために必要なソース−ゲート間電圧Ｖgs（すなわ
ち、ＯＦＦ飽和電圧）をVs(H) とすると、 Ｖgs(off) ≦ Vs(H) のとき、以前の状態に拘わらず、分極状態は必ずＯＦＦ
となる（図８参照）。
【００３６】次に、行順次で選択を行い、データを書き
込む。選択された行の画素の場合であって、データ線が
ＯＮの場合、分極状態をＯＮにする。この時のＶgsをＶ
gs(s-on)、ＯＦＦ状態からＯＮ状態に変化させるために
必要なソース−ゲート間電圧Ｖgs（すなわち、ＯＮ飽和
電圧）をVs(L) とすると、 Ｖgs(s-on) ≧ Vs(L) のとき、以前の状態に拘わらず、分極状態は必ずＯＮと
なる（図９参照）。
込む。選択された行の画素の場合であって、データ線が
ＯＮの場合、分極状態をＯＮにする。この時のＶgsをＶ
gs(s-on)、ＯＦＦ状態からＯＮ状態に変化させるために
必要なソース−ゲート間電圧Ｖgs（すなわち、ＯＮ飽和
電圧）をVs(L) とすると、 Ｖgs(s-on) ≧ Vs(L) のとき、以前の状態に拘わらず、分極状態は必ずＯＮと
なる（図９参照）。
【００３７】また、選択された行の画素の場合であっ
て、データ線がＯＦＦの場合、分極状態をＯＦＦ状態に
維持する。この時のＶgsをＶgs(s-off) 、ＯＦＦ状態が
ＯＮ状態に向かって変化する直前のソース−ゲート間電
圧Ｖgs（すなわち、ＯＮ閾値電圧）をＶth(L) とする
と、 Ｖgs(s-off) ≦ Ｖth(L) のとき、以前のＯＦＦ状態を維持する（図10参照）。
て、データ線がＯＦＦの場合、分極状態をＯＦＦ状態に
維持する。この時のＶgsをＶgs(s-off) 、ＯＦＦ状態が
ＯＮ状態に向かって変化する直前のソース−ゲート間電
圧Ｖgs（すなわち、ＯＮ閾値電圧）をＶth(L) とする
と、 Ｖgs(s-off) ≦ Ｖth(L) のとき、以前のＯＦＦ状態を維持する（図10参照）。
【００３８】一方、非選択（選択されていない）行の画
素の場合であって、データ線がＯＮの場合、分極状態を
維持する。この時のＶgsをＶgs(ns-on) 、ＯＮ状態がＯ
ＦＦ状態に向かって変化する直前のソース−ゲート間電
圧Ｖgs（すなわち、ＯＦＦ閾値電圧）をＶth(H) とする
と、 Ｖth(H) ≦Ｖgs(ns-on) ≦ Ｖth(L) のとき、以前の状態に拘わらず、分極状態は以前の状態
を維持する（図11参照）。
素の場合であって、データ線がＯＮの場合、分極状態を
維持する。この時のＶgsをＶgs(ns-on) 、ＯＮ状態がＯ
ＦＦ状態に向かって変化する直前のソース−ゲート間電
圧Ｖgs（すなわち、ＯＦＦ閾値電圧）をＶth(H) とする
と、 Ｖth(H) ≦Ｖgs(ns-on) ≦ Ｖth(L) のとき、以前の状態に拘わらず、分極状態は以前の状態
を維持する（図11参照）。
【００３９】また、非選択行の画素の場合であって、デ
ータ線がＯＦＦの場合、分極状態を維持する。この時の
ＶgsをＶgs(ns-off)とすると、 Ｖth(H) ≦Ｖgs(ns-off) ≦ Ｖth(L) のとき、以前の状態に拘わらず、分極状態は以前の状態
を維持する（図12参照）。
ータ線がＯＦＦの場合、分極状態を維持する。この時の
ＶgsをＶgs(ns-off)とすると、 Ｖth(H) ≦Ｖgs(ns-off) ≦ Ｖth(L) のとき、以前の状態に拘わらず、分極状態は以前の状態
を維持する（図12参照）。
【００４０】行選択信号電圧Vgと、データ信号電圧Vbの
組み合わせ、およびそれらの合成電圧Ｖgs（＝Vg−Vb）
との関係を表１に示す。
組み合わせ、およびそれらの合成電圧Ｖgs（＝Vg−Vb）
との関係を表１に示す。
【００４１】
【表１】
【００４２】前記の各電圧の組み合わせと条件より、以
下のような関係式が求められる。
下のような関係式が求められる。
【００４３】 Ｖgs(r-on) ＝Vg(r) −Vb(on) ≦Vs(H) (1) Ｖgs(r-off) ＝Vg(r) −Vb(off) ≦Vs(H) (2) Ｖgs(s-on) ＝Vg(s) −Vb(on) ≧Vs(L) (3) Ｖgs(s-off) ＝Vg(s) −Vb(off) ≦Ｖth(L) (4) Ｖgs(ns-on) ＝Vg(ns)−Vb(on) ≦Ｖth(L) (5) Ｖgs(ns-off)＝Vg(ns)−Vb(off) ≧Ｖth(H)
（６） ここで、Ｖｂ（ｏｆｆ） − Vb(on) ＞ 0とし、Vg、Vb
の電圧条件を整理すると、 (1),(2)より Vg(r) −Vb(on)≦Vs(H) (7) (3),(4)より Vb(off)−Vb(on)≧Vs(L) −Ｖth(L) (8) (5),(6)より Vb(off)−Vb(on)≦Ｖth(L)−Ｖth(H) (9) (3),(5)より Vg(s) −Vg(ns)≧Ｖs(L) −Ｖth(L) (10) (4),(6)より Vg(s) −Vg(ns)≦Ｖth(L)−Ｖth(H) (11) ここで、 Vb(off-on)＝Vb(off)−Vb(on) Vg(s-ns) ＝Vg(s) −Vg(ns) とすると、(8)〜(9)より次の条件が求められる。
（６） ここで、Ｖｂ（ｏｆｆ） − Vb(on) ＞ 0とし、Vg、Vb
の電圧条件を整理すると、 (1),(2)より Vg(r) −Vb(on)≦Vs(H) (7) (3),(4)より Vb(off)−Vb(on)≧Vs(L) −Ｖth(L) (8) (5),(6)より Vb(off)−Vb(on)≦Ｖth(L)−Ｖth(H) (9) (3),(5)より Vg(s) −Vg(ns)≧Ｖs(L) −Ｖth(L) (10) (4),(6)より Vg(s) −Vg(ns)≦Ｖth(L)−Ｖth(H) (11) ここで、 Vb(off-on)＝Vb(off)−Vb(on) Vg(s-ns) ＝Vg(s) −Vg(ns) とすると、(8)〜(9)より次の条件が求められる。
【００４４】 Vs(L)−Ｖth(L)≦Vb(off-on)≦Ｖth(L)−Ｖth(H) (12) Vs(L)−Ｖth(L)≦Vg(s-ns) ≦Ｖth(L)−Ｖth(H) (13) 以上の条件をまとめると、次の条件で、行順次のデータ
書き込みが可能となる。
書き込みが可能となる。
【００４５】（ａ）ＯＦＦ書き込み（リセット）のため
には、 Vg(r)−Vb(on)≦Vs(H) （ｂ）行順次のデータ書き込みのためには、 Vs(L)−Ｖth(L)≦Vb(off-on)≦Ｖth(L)−Ｖth(H) Vs(L)−Ｖth(L)≦Vg(s-ns) ≦Ｖth(L)−Ｖth(H) 次に、図13および図14を参照して、データ書込み方法に
ついて説明する。図13に示されるような、２行×２列の
マトリクス回路において、次のデータを書き込むものと
する。
には、 Vg(r)−Vb(on)≦Vs(H) （ｂ）行順次のデータ書き込みのためには、 Vs(L)−Ｖth(L)≦Vb(off-on)≦Ｖth(L)−Ｖth(H) Vs(L)−Ｖth(L)≦Vg(s-ns) ≦Ｖth(L)−Ｖth(H) 次に、図13および図14を参照して、データ書込み方法に
ついて説明する。図13に示されるような、２行×２列の
マトリクス回路において、次のデータを書き込むものと
する。
【００４６】 Tr(1,1)→ＯＮ Tr(1,2)→ＯＦＦ Tr(2,1)→ＯＦＦ Tr(2,2)→ＯＮ 図13に示される構成において、図14に示すような電圧波
形となるように所定の電圧を夫々のＦＥＴ（Tr(1,1)〜T
r(2,2)）に印加すると、各ＦＥＴに所望のデータが行順
次で書き込まれ、ＦＥＴの分極状態はメモリーされる。
形となるように所定の電圧を夫々のＦＥＴ（Tr(1,1)〜T
r(2,2)）に印加すると、各ＦＥＴに所望のデータが行順
次で書き込まれ、ＦＥＴの分極状態はメモリーされる。
【００４７】したがって、図14に示すような波形を各電
極に印加すれば全画素に高速データ書き込みが可能とな
る。例えば、１０００行のマトリクスに１行当たり１μ
sでデータを書き込んだ場合、全画素には１msでデータ
書き込みが完了する。
極に印加すれば全画素に高速データ書き込みが可能とな
る。例えば、１０００行のマトリクスに１行当たり１μ
sでデータを書き込んだ場合、全画素には１msでデータ
書き込みが完了する。
【００４８】前述のように、強誘電体ゲートＦＥＴのゲ
ート分極状態を変えた後、Ｖgsの電圧範囲が図６のＶgs
(L)〜Ｖgs(H)であれば、書き込まれたデータに従って導
通／非導通のスイッチ動作が可能となる。図15は強誘電
体ゲートＦＥＴのスイッチ動作を説明する等価回路図を
表したものであり、同図（Ｂ）は同図（Ａ）のＦＥＴが
ＯＮ状態を示し、同図（Ｂ）はＦＥＴがＯＦＦ状態を示
す。
ート分極状態を変えた後、Ｖgsの電圧範囲が図６のＶgs
(L)〜Ｖgs(H)であれば、書き込まれたデータに従って導
通／非導通のスイッチ動作が可能となる。図15は強誘電
体ゲートＦＥＴのスイッチ動作を説明する等価回路図を
表したものであり、同図（Ｂ）は同図（Ａ）のＦＥＴが
ＯＮ状態を示し、同図（Ｂ）はＦＥＴがＯＦＦ状態を示
す。
【００４９】ここで、Ｖb(op) をVcomに対して所定の電
位とした場合、全画素共通にＶb にはＶb(op) を印加
し、Ｖg にはＶb(op)＋Ｖgs(L)≦Ｖg≦Ｖb(op)＋Ｖgs
(H) なる条件の電圧を印加すると、Ｖgs（＝Ｖｇ−Ｖ
ｂ）は必ずＶgs(L)≦Ｖg≦Ｖgs(H)の条件を満たし、書
き込まれたデータは変化しない。このとき、ＯＮ状態の
ＦＥＴに接続された光変調層PMの電圧は略Ｖb(op) とな
り、光変調層PMは変調状態となる。一方、ＯＦＦ状態の
ＦＥＴに接続された光変調層PMの電圧は略ゼロとなり、
光変調層PMは非変調状態となる。
位とした場合、全画素共通にＶb にはＶb(op) を印加
し、Ｖg にはＶb(op)＋Ｖgs(L)≦Ｖg≦Ｖb(op)＋Ｖgs
(H) なる条件の電圧を印加すると、Ｖgs（＝Ｖｇ−Ｖ
ｂ）は必ずＶgs(L)≦Ｖg≦Ｖgs(H)の条件を満たし、書
き込まれたデータは変化しない。このとき、ＯＮ状態の
ＦＥＴに接続された光変調層PMの電圧は略Ｖb(op) とな
り、光変調層PMは変調状態となる。一方、ＯＦＦ状態の
ＦＥＴに接続された光変調層PMの電圧は略ゼロとなり、
光変調層PMは非変調状態となる。
【００５０】図15に示す例では、強誘電体ゲートＦＥＴ
は単純なスイッチ素子として動作するが、光変調層PMを
発光層に置き換えて定電流駆動させれば、電流注入型で
あるＬＥＤ、有機ＥＬ、ＦＥＤ、エレクトロクロミック
素子などが駆動できる（図16参照）。すなわち、図16に
示すような画素回路とすることにより、２次元アクティ
ブマトリクス型のＬＥＤ，有機ＥＬ，ＦＥＤ，エレクト
ロクロミック素子を構成することができる。
は単純なスイッチ素子として動作するが、光変調層PMを
発光層に置き換えて定電流駆動させれば、電流注入型で
あるＬＥＤ、有機ＥＬ、ＦＥＤ、エレクトロクロミック
素子などが駆動できる（図16参照）。すなわち、図16に
示すような画素回路とすることにより、２次元アクティ
ブマトリクス型のＬＥＤ，有機ＥＬ，ＦＥＤ，エレクト
ロクロミック素子を構成することができる。
【００５１】また、Vb(on)−Vcom間に交流電圧Ｖacを印
加すれば、液晶、薄膜ＥＬなどの電圧駆動が駆動できる
（図17参照）。すなわち、図17に示すような画素回路と
することにより、２次元アクティブマトリクス型の液晶
および薄膜ＥＬを構成することができる。
加すれば、液晶、薄膜ＥＬなどの電圧駆動が駆動できる
（図17参照）。すなわち、図17に示すような画素回路と
することにより、２次元アクティブマトリクス型の液晶
および薄膜ＥＬを構成することができる。
【００５２】上記説明では、強誘電体ゲートＦＥＴのサ
ブスレート電極（基板電極）又はバックゲート電極（Ｆ
ＥＴのチャネル領域半導体の電極）をソース電極に接続
した２次元アクティブマトリクス型の光変調素子および
発光素子について説明したが、本願発明による光変調素
子および発光素子は上記説明の構成をとるものに限るも
のではない。
ブスレート電極（基板電極）又はバックゲート電極（Ｆ
ＥＴのチャネル領域半導体の電極）をソース電極に接続
した２次元アクティブマトリクス型の光変調素子および
発光素子について説明したが、本願発明による光変調素
子および発光素子は上記説明の構成をとるものに限るも
のではない。
【００５３】例えば、ソース電極をフローティング状態
としても良いし、ｐチャネル型の強誘電体ゲートＦＥＴ
とすることも可能である。
としても良いし、ｐチャネル型の強誘電体ゲートＦＥＴ
とすることも可能である。
【００５４】また、データ信号線にサブスレート電極
（又はバックゲート電極）を接続し、上記説明と同様な
データ書込みを行っても良い。この場合、データ書込み
後はソース電極Vsの電圧により光変調素層PMを駆動する
とよい（図18参照）。また、書込み時、ソース電極はフ
ローティング状態としても良い。
（又はバックゲート電極）を接続し、上記説明と同様な
データ書込みを行っても良い。この場合、データ書込み
後はソース電極Vsの電圧により光変調素層PMを駆動する
とよい（図18参照）。また、書込み時、ソース電極はフ
ローティング状態としても良い。
【００５５】更に、強誘電体ゲートＦＥＴは、結晶半導
体基板上に作成されても良く、絶縁基板上に薄膜形成さ
れたものでも良い。
体基板上に作成されても良く、絶縁基板上に薄膜形成さ
れたものでも良い。
【００５６】上記説明は、マトリクスのアクティブ回路
として、強誘電体ゲートＦＥＴを１個使用したものにつ
いて説明したものであるが、本願発明による光変調素子
および発光素子は、強誘電体ゲートＦＥＴを複数（最低
２個）使用し、２次元アクティブマトリクス型の光変調
素子並びに発光素子のアクティブ回路を構成することも
可能である。
として、強誘電体ゲートＦＥＴを１個使用したものにつ
いて説明したものであるが、本願発明による光変調素子
および発光素子は、強誘電体ゲートＦＥＴを複数（最低
２個）使用し、２次元アクティブマトリクス型の光変調
素子並びに発光素子のアクティブ回路を構成することも
可能である。
【００５７】以下、図19〜図21を参照して、強誘電体ゲ
ートＦＥＴを２個使用した、２次元アクティブマトリク
ス型光変調素子の構成と駆動方法について説明する。
ートＦＥＴを２個使用した、２次元アクティブマトリク
ス型光変調素子の構成と駆動方法について説明する。
【００５８】図19は、強誘電体ゲートＦＥＴを２個使用
した、２次元アクティブマトリクス型光変調素子のマト
リクスの一部の等価回路を示したものである。この例
は、２次元マトリクス構成の複数の画素からなる光変調
素子の、ｍ列およびｍ＋１列、並びにｎ行およびｎ＋１
行の画素回路を示したものであり、各画素回路は、ドレ
イン同志が接続された第１および第２の強誘電体ゲート
ＦＥＴ（Tr１，Tr２）と光変調層PM等から構成されてい
る。
した、２次元アクティブマトリクス型光変調素子のマト
リクスの一部の等価回路を示したものである。この例
は、２次元マトリクス構成の複数の画素からなる光変調
素子の、ｍ列およびｍ＋１列、並びにｎ行およびｎ＋１
行の画素回路を示したものであり、各画素回路は、ドレ
イン同志が接続された第１および第２の強誘電体ゲート
ＦＥＴ（Tr１，Tr２）と光変調層PM等から構成されてい
る。
【００５９】同じ列の第１の強誘電体ゲートＦＥＴ（Tr
１）のソース電極が共に接続され、列単位でデータ信号
Vb(m) またはVb(m+1)が入力され、同じ列の第２の強誘
電体ゲートＦＥＴ（Tr２）のソース電極が共に接続さ
れ、列単位でデータ信号／Vb(m) または／Vb(m+1) が入
力される。また、同じ行の第１の強誘電体ゲートＦＥＴ
（Tr１）のゲート電極が共に接続され、行単位で行選択
信号Vg(n) またはVg(n+1)が入力され、同じ行の第２の
強誘電体ゲートＦＥＴ（Tr２）のゲート電極が共に接続
され、行単位で行選択信号／Vg(n) または／Vg(n+1) が
入力される。各画素の画素電極１は強誘電体ゲートＦＥ
Ｔ（Tr１，Tr２）のドレインに接続され、対向電極２に
は電圧Vcomが印加される。以下、この構成における駆動
方法について説明する。
１）のソース電極が共に接続され、列単位でデータ信号
Vb(m) またはVb(m+1)が入力され、同じ列の第２の強誘
電体ゲートＦＥＴ（Tr２）のソース電極が共に接続さ
れ、列単位でデータ信号／Vb(m) または／Vb(m+1) が入
力される。また、同じ行の第１の強誘電体ゲートＦＥＴ
（Tr１）のゲート電極が共に接続され、行単位で行選択
信号Vg(n) またはVg(n+1)が入力され、同じ行の第２の
強誘電体ゲートＦＥＴ（Tr２）のゲート電極が共に接続
され、行単位で行選択信号／Vg(n) または／Vg(n+1) が
入力される。各画素の画素電極１は強誘電体ゲートＦＥ
Ｔ（Tr１，Tr２）のドレインに接続され、対向電極２に
は電圧Vcomが印加される。以下、この構成における駆動
方法について説明する。
【００６０】最初に、データの書込み方法について説明
する。まず、行順次で、ＯＮ又はＯＦＦのデータを書き
込む。
する。まず、行順次で、ＯＮ又はＯＦＦのデータを書き
込む。
【００６１】次にVg(*)，／Vg(*)で行選択を行い（Vg
(*)，／Vg(*)は同一の電圧とする、＊は行番号）、更に
Vb(*)，／Vb(*)でデータ書き込みを行う（Vb(*)，／Vb
(*)は相補信号とする、＊は列番号）。
(*)，／Vg(*)は同一の電圧とする、＊は行番号）、更に
Vb(*)，／Vb(*)でデータ書き込みを行う（Vb(*)，／Vb
(*)は相補信号とする、＊は列番号）。
【００６２】なお、本構成は図７における強誘電体ゲー
トＦＥＴを２個に置き換えたものであり、より具体的な
書込み方法については、「Vg(*)，／Vg(*)が同一の電
圧」および「Vb(*)，／Vb(*)が相補信号」であることを
考慮し、上述の図８〜図12および表１に準じて考えるこ
とができるので、ここではその説明を省略する。
トＦＥＴを２個に置き換えたものであり、より具体的な
書込み方法については、「Vg(*)，／Vg(*)が同一の電
圧」および「Vb(*)，／Vb(*)が相補信号」であることを
考慮し、上述の図８〜図12および表１に準じて考えるこ
とができるので、ここではその説明を省略する。
【００６３】図20はデータ書込み時におけるある画素の
強誘電体ゲートＦＥＴの分極状態を示したものであり、
同図（Ａ）はＯＮ書込みの状態を示し、同図（Ｂ）はＯ
ＦＦ書込みの状態を示している。これら図より明らかな
ように、ＯＮ書込みのときは、第１の強誘電体ゲートＦ
ＥＴ（Tr１）の分極をＯＮ状態にし、第１の強誘電体ゲ
ートＦＥＴ（Tr２）の分極をＯＦＦ状態にする。一方、
ＯＦＦ書込みのときは、第１の強誘電体ゲートＦＥＴ
（Tr１）の分極をＯＦＦ状態にし、第１の強誘電体ゲー
トＦＥＴ（Tr２）の分極をＯＮ状態にする。
強誘電体ゲートＦＥＴの分極状態を示したものであり、
同図（Ａ）はＯＮ書込みの状態を示し、同図（Ｂ）はＯ
ＦＦ書込みの状態を示している。これら図より明らかな
ように、ＯＮ書込みのときは、第１の強誘電体ゲートＦ
ＥＴ（Tr１）の分極をＯＮ状態にし、第１の強誘電体ゲ
ートＦＥＴ（Tr２）の分極をＯＦＦ状態にする。一方、
ＯＦＦ書込みのときは、第１の強誘電体ゲートＦＥＴ
（Tr１）の分極をＯＦＦ状態にし、第１の強誘電体ゲー
トＦＥＴ（Tr２）の分極をＯＮ状態にする。
【００６４】次に、図21を参照して、光変調層PMの駆動
方法について説明する。
方法について説明する。
【００６５】まず、全画素にデータを書き込んだ後、以
下のようにして光変調層PMの駆動を行う（図21（Ａ）参
照）。なお、下記式においては、行および列のサフィッ
クスは省略して表す。
下のようにして光変調層PMの駆動を行う（図21（Ａ）参
照）。なお、下記式においては、行および列のサフィッ
クスは省略して表す。
【００６６】全画素共通にVbに、VhレベルとVlレベルの
矩形波電圧を印加する。
矩形波電圧を印加する。
【００６７】全画素共通に／Vbに、Vbと逆位相の矩形波
電圧を印加する。
電圧を印加する。
【００６８】全画素共通にVcomに、／Vbと同一の矩形波
電圧を印加する。
電圧を印加する。
【００６９】更に、全画素共通にVgには分極状態を維持
するための条件｛ Vb＋ Ｖgs(L) ≦ Vg ≦ Vb＋
Ｖgs(H)｝の電圧を印加する。
するための条件｛ Vb＋ Ｖgs(L) ≦ Vg ≦ Vb＋
Ｖgs(H)｝の電圧を印加する。
【００７０】全画素共通に／Vgには分極状態を維持する
ための条件｛／Vb＋ Ｖgs(L) ≦ ／Vg ≦ ／Vb＋ Ｖgs
(H)｝の電圧を印加する。
ための条件｛／Vb＋ Ｖgs(L) ≦ ／Vg ≦ ／Vb＋ Ｖgs
(H)｝の電圧を印加する。
【００７１】なお、上記駆動例のVb，／Vb，Vcom，Vg，
／Vgの各電圧波形図を図21（Ａ）に示す。
／Vgの各電圧波形図を図21（Ａ）に示す。
【００７２】このようにすることにより、各画素のドレ
イン電圧は図21（Ｂ）に示すようなものとなり、各画素
の光変調層PMの電圧は図21（Ｃ）に示すようなものとな
る。
イン電圧は図21（Ｂ）に示すようなものとなり、各画素
の光変調層PMの電圧は図21（Ｃ）に示すようなものとな
る。
【００７３】このように、強誘電体ゲートＦＥＴを２個
使用して、２次元アクティブマトリクス型光変調素子を
構成することが可能であり、このような構成としても、
従来のようなＳＲＡＭ回路（トランジスタ数が６〜８
個）を使用するよりはトランジスタ数が少なく、又、Ｓ
ＲＡＭ回路と同様に安定なスタチック駆動が可能であ
る。更に、交流駆動が可能であるから、２次元アクティ
ブマトリクス型の液晶および薄膜ＥＬ（光変調素子）を
構成することができる。なお、交流駆動とした場合に
は、図21（Ｃ）に示すように光変調層PMの電圧が電源に
対して約倍の交流駆動電圧となるから、光変調層の必要
駆動電圧の約半分の電源で光変調層を駆動することが可
能となり、素子サイズやコストを低減できるようにな
る。
使用して、２次元アクティブマトリクス型光変調素子を
構成することが可能であり、このような構成としても、
従来のようなＳＲＡＭ回路（トランジスタ数が６〜８
個）を使用するよりはトランジスタ数が少なく、又、Ｓ
ＲＡＭ回路と同様に安定なスタチック駆動が可能であ
る。更に、交流駆動が可能であるから、２次元アクティ
ブマトリクス型の液晶および薄膜ＥＬ（光変調素子）を
構成することができる。なお、交流駆動とした場合に
は、図21（Ｃ）に示すように光変調層PMの電圧が電源に
対して約倍の交流駆動電圧となるから、光変調層の必要
駆動電圧の約半分の電源で光変調層を駆動することが可
能となり、素子サイズやコストを低減できるようにな
る。
【００７４】なお、光変調層PMを発光層に置き換えるこ
とにより、強誘電体ゲートＦＥＴを２個使用して、２次
元アクティブマトリクス型発光素子を構成することが可
能であるのはいうまでもない。
とにより、強誘電体ゲートＦＥＴを２個使用して、２次
元アクティブマトリクス型発光素子を構成することが可
能であるのはいうまでもない。
【００７５】また、上記説明のような構成例に限らず、
強誘電体ゲートＦＥＴを１個使用して構成したものと同
様に、種々の変更が可能であるのはいうまでもない。
強誘電体ゲートＦＥＴを１個使用して構成したものと同
様に、種々の変更が可能であるのはいうまでもない。
【図１】基本的な２次元アクティブマトリクス型光変調
素子の１画素の等価回路図
素子の１画素の等価回路図
【図２】２次元アクティブマトリクス型光変調素子の階
調制御の一例を説明する図
調制御の一例を説明する図
【図３】ＳＲＡＭを用いたアクティブ回路の例を示す図
【図４】強誘電体ゲートＦＥＴの例を示す図
【図５】強誘電体ゲートＦＥＴの分極方向を説明する図
【図６】強誘電体ゲートＦＥＴの基本特性を説明する図
【図７】強誘電体ゲートＦＥＴを１個用いた、本発明に
よる２次元アクティブマトリクス型光変調素子のマトリ
クスの一部の等価回路図
よる２次元アクティブマトリクス型光変調素子のマトリ
クスの一部の等価回路図
【図８】上記光変調素子の強誘電体ゲートＦＥＴがＯＦ
Ｆの分極状態を説明する図
Ｆの分極状態を説明する図
【図９】選択行の画素であってデータ線がＯＮの場合の
分極状態を説明する図
分極状態を説明する図
【図１０】選択行の画素であってデータ線がＯＦＦの場
合の分極状態を説明する図
合の分極状態を説明する図
【図１１】非選択行の画素であってデータ線がＯＮの場
合の分極状態を説明する図
合の分極状態を説明する図
【図１２】非選択行の画素であってデータ線がＯＦＦの
場合の分極状態を説明する図
場合の分極状態を説明する図
【図１３】データ書込み方法を説明するための、２行×
２列のマトリクスの回路図
２列のマトリクスの回路図
【図１４】上記マトリクス回路のＦＥＴの電圧波形図
【図１５】強誘電体ゲートＦＥＴのスイッチ動作を説明
する等価回路図
する等価回路図
【図１６】図１５に示す等価回路おいて、駆動回路に定
電流駆動を備えた構成を示す図
電流駆動を備えた構成を示す図
【図１７】図１５に示す等価回路おいて、駆動回路に交
流電圧源を備えた構成を示す図
流電圧源を備えた構成を示す図
【図１８】データ信号線にサブストレート電極を接続し
た画素回路の等価回路図
た画素回路の等価回路図
【図１９】強誘電体ゲートＦＥＴを２個用いた、本発明
による２次元アクティブマトリクス型光変調素子のマト
リクスの一部の等価回路図
による２次元アクティブマトリクス型光変調素子のマト
リクスの一部の等価回路図
【図２０】データ書込み時における上記光変調素子の強
誘電体ゲートＦＥＴの分極状態を説明する図
誘電体ゲートＦＥＴの分極状態を説明する図
【図２１】上記光変調素子の光変調層の駆動方法を説明
する図
する図
１ 画素電極 ２ 対向電極 DR 駆動回路（アクティブ回路） Tr 強誘電体ゲートＦＥＴ PM 光変調層
Claims (11)
- 【請求項１】 行と列からなる２次元マトリクス状に配
置された複数の画素電極と、 これらの各画素電極との間に光変調層を介して配置され
た複数の対向電極とからなり、 前記光変調層が、該光変調層に入射した光を、これら両
電極間の印加電圧に応じて変調するものである２次元ア
クティブマトリクス型光変調素子において、 前記画素電極の各々に接続された強誘電体ゲートＦＥＴ
により構成される駆動回路を備えていることを特徴とす
る２次元アクティブマトリクス型光変調素子。 - 【請求項２】 前記駆動回路が、前記強誘電体ゲートＦ
ＥＴへのデータの書き込みを行順次で行うものであるこ
とを特徴とする請求項１記載の２次元アクティブマトリ
クス型光変調素子。 - 【請求項３】 前記駆動回路が、全画素分のデータを書
き込んだ後に、前記光変調層を駆動する電圧を、全画素
共通に、前記対向電極と前記画素電極との間に印加する
ものであることを特徴とする請求項１または２記載の２
次元アクティブマトリクス型光変調素子。 - 【請求項４】 前記駆動回路が、前記強誘電体ゲートＦ
ＥＴの強誘電体ゲートを一方の分極状態に変化させた後
に、データの入力に応じて前記分極状態を他方の分極状
態に変化させるか、若しくは前記一方の状態を維持させ
るように、データの書き込みを行うものであることを特
徴とする請求項１から３いずれか１項記載の２次元アク
ティブマトリクス型光変調素子。 - 【請求項５】 前記駆動回路が、前記強誘電体ゲートＦ
ＥＴのゲート電極で行選択を行い、ソース，ドレイン，
サブストレート電極又はバックゲート電極でデータを書
き込むものであることを特徴とする請求項１から４いず
れか１項記載の２次元アクティブマトリクス型光変調素
子。 - 【請求項６】 前記駆動回路が、２値のスタチック駆動
により変調するものであることを特徴とする請求項１か
ら５いずれか１項記載の２次元アクティブマトリクス型
光変調素子。 - 【請求項７】 行と列からなる２次元マトリクス状に配
置された複数の画素電極と、 これらの各画素電極との間に発光層を介して配置された
複数の対向電極とからなり、 前記発光層が、これら両電極間に流れる電流に応じて発
光するものである２次元アクティブマトリクス型発光素
子において、 前記画素電極の各々に接続された強誘電体ゲートＦＥＴ
により構成される駆動回路を備えていることを特徴とす
る２次元アクティブマトリクス型発光素子。 - 【請求項８】 前記駆動回路が、前記強誘電体ゲートＦ
ＥＴへのデータの書き込みを行順次で行うものであるこ
とを特徴とする請求項７記載の２次元アクティブマトリ
クス型発光素子。 - 【請求項９】 前記駆動回路が、全画素分のデータを書
き込んだ後に、前記発光層を駆動する電流を、全画素共
通に、前記対向電極と前記画素電極との間に流すもので
あることを特徴とする請求項７または８記載の２次元ア
クティブマトリクス型発光素子。 - 【請求項１０】 前記駆動回路が、前記強誘電体ゲート
ＦＥＴの強誘電体ゲートを一方の分極状態に変化させた
後に、データの入力に応じて前記分極状態を他方の分極
状態に変化させるか、若しくは前記一方の状態を維持さ
せるように、データの書き込みを行うものであることを
特徴とする請求項７から９いずれか１項記載の２次元ア
クティブマトリクス型発光素子。 - 【請求項１１】 前記駆動回路が、前記強誘電体ゲート
ＦＥＴのゲート電極で行選択を行い、ソース，ドレイ
ン，サブストレート電極又はバックゲート電極でデータ
を書き込むものであることを特徴とする請求項７から１
０いずれか１項記載の２次元アクティブマトリクス型発
光素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26448197A JPH11109891A (ja) | 1997-09-29 | 1997-09-29 | ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子 |
| US09/161,699 US20020149555A1 (en) | 1997-09-29 | 1998-09-29 | Two-dimensional active-matrix type light modulation device and two-dimensional active-matrix type light-emitting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26448197A JPH11109891A (ja) | 1997-09-29 | 1997-09-29 | ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11109891A true JPH11109891A (ja) | 1999-04-23 |
Family
ID=17403842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26448197A Pending JPH11109891A (ja) | 1997-09-29 | 1997-09-29 | ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020149555A1 (ja) |
| JP (1) | JPH11109891A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003101743A1 (fr) * | 2002-05-31 | 2003-12-11 | Seiko Epson Corporation | Dispositif et procede de formation d'image |
| JP2004117825A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 画像形成装置 |
| KR100450754B1 (ko) * | 2002-01-17 | 2004-10-01 | 한국전자통신연구원 | 고휘도 전계 방출 디스플레이 |
| US6853370B2 (en) | 2001-01-10 | 2005-02-08 | Sharp Kabushiki Kaisha | Display device with electro-optical element activated from plural memory elements |
| US7167147B2 (en) | 2000-01-11 | 2007-01-23 | Rohm Co. Ltd. | Display device and method of driving the same |
| JP2009516229A (ja) * | 2005-11-16 | 2009-04-16 | ポリマー、ビジョン、リミテッド | 強誘電薄膜トランジスタに基づくピクセルを有するアクティブマトリクスディスプレイをアドレス指定するための方法 |
| JP2011022497A (ja) * | 2009-07-17 | 2011-02-03 | Seiko Epson Corp | 電気光学装置、電子機器、及び電気光学装置の駆動方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4053136B2 (ja) * | 1998-06-17 | 2008-02-27 | 株式会社半導体エネルギー研究所 | 反射型半導体表示装置 |
| EP1794797B1 (en) * | 2004-07-28 | 2015-09-09 | Quantum Semiconductor, LLC | Layouts for the monolithic integration of cmos and deposited photonic active layers |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808676A (en) * | 1995-01-03 | 1998-09-15 | Xerox Corporation | Pixel cells having integrated analog memories and arrays thereof |
-
1997
- 1997-09-29 JP JP26448197A patent/JPH11109891A/ja active Pending
-
1998
- 1998-09-29 US US09/161,699 patent/US20020149555A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167147B2 (en) | 2000-01-11 | 2007-01-23 | Rohm Co. Ltd. | Display device and method of driving the same |
| US6853370B2 (en) | 2001-01-10 | 2005-02-08 | Sharp Kabushiki Kaisha | Display device with electro-optical element activated from plural memory elements |
| KR100450754B1 (ko) * | 2002-01-17 | 2004-10-01 | 한국전자통신연구원 | 고휘도 전계 방출 디스플레이 |
| WO2003101743A1 (fr) * | 2002-05-31 | 2003-12-11 | Seiko Epson Corporation | Dispositif et procede de formation d'image |
| US7215348B2 (en) | 2002-05-31 | 2007-05-08 | Seiko Epson Corporation | Image formation device and image formation method |
| CN100460215C (zh) * | 2002-05-31 | 2009-02-11 | 精工爱普生株式会社 | 成像装置及成像方法 |
| US7643043B2 (en) | 2002-05-31 | 2010-01-05 | Seiko Epson Corporation | Image forming apparatus and image forming method |
| JP2004117825A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 画像形成装置 |
| JP2009516229A (ja) * | 2005-11-16 | 2009-04-16 | ポリマー、ビジョン、リミテッド | 強誘電薄膜トランジスタに基づくピクセルを有するアクティブマトリクスディスプレイをアドレス指定するための方法 |
| JP2011022497A (ja) * | 2009-07-17 | 2011-02-03 | Seiko Epson Corp | 電気光学装置、電子機器、及び電気光学装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020149555A1 (en) | 2002-10-17 |
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