JPWO2019123288A1 - 表示装置および電子機器 - Google Patents

Abstract

画像品質を高めることができる表示装置を提供する。第１の画素回路と、第２の画素回路とを有し、各画素回路には記憶ノードが設けられ、当該記憶ノードに第１の信号を保持することができる。第１の信号は容量結合によって第２の信号に付加され、表示素子に供給することができる。したがって、表示装置では補正された画像を表示することができる。また、第１の画素回路と、第２の画素回路とで信号線を共有することにより、画素の開口率を高めることができる。

Description

本発明の一態様は、表示装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特にＩｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ）に関する研究が盛んに行われている。

ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもないＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも微小な結晶を有することが非特許文献４および非特許文献５に示されている。

さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照）。

また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文献１に開示されている。

特開２０１１−１１９６７４号公報

Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ−ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６−６２９

表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度またはそれ以上の解像度で表示を行うことができるハードウェアが開発されている。また、輝度調整によって画像品質を高めるＨＤＲ（ハイダイナミックレンジ）表示技術の導入も進んでいる。

表示装置で適切な表示を行うためには、画像データを表示装置の解像度に合わせる必要がある。例えば、表示装置の解像度が８Ｋ４Ｋであって画像データが４Ｋ２Ｋ（画素数：３８４０×２１６０）用である場合は、データ数を４倍に変換しなければ全画面表示をすることができない。逆に、表示装置の解像度が４Ｋ２Ｋであって画像データが８Ｋ４Ｋ用である場合は、データ数を１／４に変換する必要がある。

また、ＨＤＲ処理による画像データの生成やデータ数の変換には専用の回路が必要となり、消費電力も高めてしまう問題がある。少なくとも元の画像データは変換せずに表示装置の画素に入力できることが好ましい。

したがって、本発明の一態様では、画像品質を高めることができる表示装置を提供することを目的の一つとする。または、画像データを変換せずに適切な表示が行える表示装置を提供することを目的の一つとする。または、ＨＤＲ表示を行うことができる表示装置を提供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供することを目的の一つとする。または、表示画像の輝度を高めることができる表示装置を提供することを目的の一つとする。または、二つの画像を重ねて表示できる表示装置を提供することを目的の一つとする。

または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供することを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の他の一態様は、第１の画素回路と、第２の画素回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有し、第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１の回路ブロックと、を有し、第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２の回路ブロックと、を有し、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の他方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１の回路ブロックと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の他方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第２の回路ブロックと電気的に接続され、第２のトランジスタのゲート及び第４のトランジスタのゲートは、第１の配線と電気的に接続され、第１のトランジスタのゲートは、第２の配線と電気的に接続され、第３のトランジスタのゲートは、第３の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第４の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方、及び第３のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続され、第１の回路ブロックは、第１の表示素子を有し、第２の回路ブロックは、第２の表示素子を有する表示装置である。

また、本発明の他の一態様は、第１の画素回路と、第２の画素回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有し、第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１の回路ブロックと、を有し、第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２の回路ブロックと、を有し、第１のトランジスタのソースまたはドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の他方の電極は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第１の回路ブロックと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の他方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第２の回路ブロックと電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第４のトランジスタのゲートは、第２の配線と電気的に接続され、第１のトランジスタのゲート及び第３のトランジスタのゲートは、第３の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第４の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方、及び第４のトランジスタのソースまたはドレインの他方は、第５の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続され、第１の回路ブロックは、第１の表示素子を有し、第２の回路ブロックは、第２の表示素子を有する表示装置である。

前述の表示装置において、第１の回路ブロックは、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、第１の表示素子として第１の有機ＥＬ素子と、を有し、第２の回路ブロックは、第７のトランジスタと、第８のトランジスタと、第４の容量素子と、第２の表示素子として第２の有機ＥＬ素子と、を有し、第１の有機ＥＬ素子の一方の電極は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第３の容量素子の一方の電極と電気的に接続され、第３の容量素子の一方の電極は、第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのゲートは、第３の容量素子の他方の電極と電気的に接続され、第３の容量素子の他方の電極は、第１の容量素子の他方の電極と電気的に接続され、第２の有機ＥＬ素子の一方の電極は、第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は、第４の容量素子の一方の電極と電気的に接続され、第４の容量素子の一方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのゲートは、第４の容量素子の他方の電極と電気的に接続され、第４の容量素子の他方の電極は、第２の容量素子の他方の電極と電気的に接続されている構成とすることができる。

前述の表示装置において、第１の回路ブロックは、第９のトランジスタと、第５の容量素子と、第１の表示素子として第１の液晶素子と、を有し、第２の回路ブロックは、第１０のトランジスタと、第６の容量素子と、第２の表示素子として第２の液晶素子と、を有し、第１の液晶素子の一方の電極は、第５の容量素子の一方の電極と電気的に接続され、第５の容量素子の一方の電極は、第９のトランジスタのソースまたはドレインの一方と電気的に接続され、第９のトランジスタのソースまたはドレインの他方は、第１の容量素子の他方の電極と電気的に接続され、第２の液晶素子の一方の電極は、第６の容量素子の一方の電極と電気的に接続され、第６の容量素子の一方の電極は、第１０のトランジスタのソースまたはドレインの一方と電気的に接続され、第１０のトランジスタのソースまたはドレインの他方は、第２の容量素子の他方の電極と電気的に接続されている構成とすることができる。

前述の表示装置において、第２のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。

また、本発明の他の一態様は、前述の表示装置と、カメラと、を有する電子機器である。

本発明の一態様を用いることで、画像品質を高めることができる表示装置を提供することができる。または、画像データを変換せずに適切な表示が行える表示装置を提供することができる。または、ＨＤＲ表示を行うことができる表示装置を提供することができる。または、アップコンバート動作が行える表示装置を提供することができる。または、表示画像の輝度を高めることができる表示装置を提供することができる。または、二つの画像を重ねて表示できる表示装置を提供することができる。

または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置を提供することができる。または、新規な表示装置などを提供することができる。または、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。

画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 画素回路を説明する図。 画素回路の動作を説明するタイミングチャート。 画像データの補正および画像の合成を説明する図。 回路ブロックを説明する図。 回路ブロックを説明する図。 画素回路を説明する図。 表示装置を説明するブロック図。 ニューラルネットワークの構成例を説明する図。 シミュレーションに用いる画素アレイの構成を説明する図。 シミュレーションの結果を説明する図。 シミュレーションの結果を説明する図。 画素の構成を説明する図。 画素の開口率を説明する図。 表示装置を説明する図。 タッチパネルを説明する図。 表示装置を説明する図。 表示装置を説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 トランジスタを説明する図。 電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。

（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。

本発明の一態様は、画素内で画像データを補正する機能を有する表示装置である。各画素には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持することができる。第１のデータには容量結合によって第２のデータが付加され、表示素子に供給することができる。または、当該記憶ノードに第２のデータを書き込んだ後に第１のデータを容量結合で付加することもできる。

したがって、表示装置では補正された画像を表示することができる。当該補正によって、画像のアップコンバートを行うことができる。または、表示部における一部または全体の画像を補正し、ＨＤＲ表示を行うことができる。または、第１のデータおよび第２のデータとして同じ画像データを用いることで、表示画像の輝度を大幅に向上させることができる。または、第１のデータおよび第２のデータとして異なる画像データを用いることで、任意の画像を重ねあわせて表示することができる。

また、本発明の一態様を用いることで、高解像度用および低解像度用の二つの画像データに対して、アップコンバートまたはダウンコンバートすることなく適切な表示を行うことができる。高解像度で表示する場合は、各画素が有する第１のトランジスタを経路して各画素に個別のデータを供給する。低解像度で表示する場合は、複数の画素と電気的に接続する第２のトランジスタを経路して当該複数の画素に同一のデータを供給する。

ここで、高解像度用の画像データとは、例えば、８Ｋ４Ｋ（画素数：７６８０×４３２０）に対応する情報量を有するデータに相当する。また、低解像度用の画像データとは、例えば、４Ｋ２Ｋ（画素数：３８４０×２１６０）に対応する情報量を有するデータに相当する。すなわち、高解像度用画像データと低解像度用画像データの有効なデータ数（有効な画素数に対応）の比率は４：１であることを前提とする。

なお、データ数（画素数）の比率が４：１であれば、上記の例に限らず、高解像度用の画像データが４Ｋ２Ｋに対応するデータ、低解像度用の画像データがＦｕｌｌＨＤ（画素数：１９２０×１０８０）に対応するデータであってもよい。または、高解像度用の画像データが１６Ｋ８Ｋ（画素数：１５３６０×８６４０）に対応するデータ、低解像度用の画像データが８Ｋ４Ｋに対応するデータであってもよい。

＜画素の構成例１＞
図１は、本発明の一態様の表示装置に用いることができる画素回路１０を説明する図である。

画素回路１０［ｋ，ｎ］は、トランジスタ１０１ａと、トランジスタ１０３ａと、容量素子１０４ａと、回路ブロック１１０ａと、を有する。画素回路１０［ｋ，ｎ＋１］は、画素回路１０［ｋ，ｎ］と隣接し、トランジスタ１０１ｂと、トランジスタ１０３ｂと、容量素子１０４ｂと、回路ブロック１１０ｂと、を有する。

回路ブロック１１０ａ及び回路ブロック１１０ｂはそれぞれ、トランジスタ、容量素子、および表示素子などを有することができる。表示素子としては様々な素子を用いることができるが、代表的には発光素子、液晶素子などを用いることができる。発光素子としては、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ ＬＥＤ）、半導体レーザなどの発光素子が挙げられる。小型のＬＥＤ（マイクロＬＥＤともいう）、例えばダイの面積が１００００μｍ^２以下のＬＥＤは好適に用いることができる。液晶素子としては、透過型、反射型、半透過型などを用いることができる。また、表示素子として、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを適用することができる。

画素回路１０［ｋ，ｎ］において、トランジスタ１０１ａのソースまたはドレインの一方は、容量素子１０４ａの一方の電極と電気的に接続される。容量素子１０４ａの他方の電極は、トランジスタ１０３ａのソースまたはドレインの一方と電気的に接続される。トランジスタ１０３ａのソースまたはドレインの一方は、回路ブロック１１０ａと電気的に接続される。

画素回路１０［ｋ，ｎ＋１］において、トランジスタ１０１ｂのソースまたはドレインの一方は、容量素子１０４ｂの一方の電極と電気的に接続される。容量素子１０４ｂの他方の電極は、トランジスタ１０３ｂのソースまたはドレインの一方と電気的に接続される。トランジスタ１０３ｂのソースまたはドレインの一方は、回路ブロック１１０ｂと電気的に接続される。

ここで、トランジスタ１０３ａ、容量素子１０４ａおよび回路ブロック１１０ａが接続されるノードをノードＮ１ａとする。トランジスタ１０３ｂ、容量素子１０４ｂおよび回路ブロック１１０ｂが接続されるノードをノードＮ１ｂとする。なお、回路ブロック１１０ａ及び回路ブロック１１０ｂの要素はそれぞれ、ノードＮ１ａ及びノードＮ１ｂをフローティングにすることができる。

トランジスタ１０１ａ及び容量素子１０４ａが接続されるノードをＮ２ａとする。トランジスタ１０１ｂ及び容量素子１０４ｂが接続されるノードをＮ２ｂとする。

トランジスタ１０１ａのゲートは、配線１２２［ｋ］と電気的に接続される。トランジスタ１０１ｂのゲートは、配線１２３［ｋ］と電気的に接続される。トランジスタ１０３ａのゲート及びトランジスタ１０３ｂのゲートは、配線１２１［ｋ］と電気的に接続される。トランジスタ１０１ａのソースまたはドレインの他方、及びトランジスタ１０１ｂのソースまたはドレインの他方は、配線１２５［ｍ］と電気的に接続される。換言すれば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、配線１２５［ｍ］を共有する。トランジスタ１０３ａのソースまたはドレインの他方は、配線１２４［ｎ］と電気的に接続される。トランジスタ１０３ｂのソースまたはドレインの他方は、配線１２４［ｎ＋１］と電気的に接続される。

配線１２１［ｋ］、配線１２２［ｋ］及び配線１２３［ｋ］は、トランジスタの動作を制御するための信号線としての機能を有することができる。配線１２４［ｎ］、配線１２４［ｎ＋１］及び配線１２５［ｍ］は、第１のデータまたは第２のデータを供給する信号線としての機能を有することができる。

本発明の一態様では、一つの信号線（配線１２５［ｍ］）で、行方向に隣接する２つの画素に第１のデータまたは第２のデータを供給することができる。すなわち、少ない配線数で画素を構成することができる。

なお、本明細書等において、配線１２１の延伸方向を行方向又は水平方向、配線１２５の延伸方向を列方向又は垂直方向と記す。

ノードＮ１ａは記憶ノードであり、トランジスタ１０３ａを導通させることで、配線１２４［ｎ］に供給されたデータをノードＮ１ａに書き込むことができる。また、トランジスタ１０３ａを非導通とすることで、当該データをノードＮ１ａに保持することができる。ノードＮ１ｂは記憶ノードであり、トランジスタ１０３ｂを導通させることで、配線１２４［ｎ＋１］に供給されたデータをノードＮ１ｂに書き込むことができる。また、トランジスタ１０３ｂを非導通とすることで、当該データをノードＮ１ｂに保持することができる。

トランジスタ１０３ａ及びトランジスタ１０３ｂに極めてオフ電流の低いトランジスタを用いることで、ノードＮ１ａ及びノードＮ１ｂの電位を長時間保持することが可能となる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を好適に用いることができる。

なお、トランジスタ１０３ａ及びトランジスタ１０３ｂだけでなく、画素を構成するその他のトランジスタにＯＳトランジスタを適用してもよい。また、トランジスタ１０３ａ及びトランジスタ１０３ｂにＳｉをチャネル形成領域に有するトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジスタと、Ｓｉトランジスタとの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポリシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ−ＯＳまたはＣＡＣ−ＯＳなどを用いることができる。ＣＡＡＣ−ＯＳは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ−ＯＳは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。

ＯＳトランジスタが有する半導体層はエネルギーギャップが大きいため、ＯＳトランジスタは極めて低いオフ電流特性を示す。また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じにくいなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形成することができる。

ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。

半導体層を構成する酸化物半導体がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の半導体層を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法により得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向した結晶を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とは、明確な境界が観察できない場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現することができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ−ＯＳは、様々な半導体装置の構成材料として適している。

図２（Ａ）に示すタイミングチャートを用いて、画素回路１０［ｋ，ｎ］及び画素回路１０［ｋ，ｎ＋１］において画像データに補正データを付加する動作の一例を説明する。なお、以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”、コモン電位を“Ｖｃｏｍ”で表す。また、補正データを“Ｖｐａ”及び“Ｖｐｂ”、画像データを“Ｖｓ”とする。なお、“Ｖｐａ”及び“Ｖｐｂ”は任意の第１のデータ、“Ｖｓ”は任意の第２のデータということもできる。ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなどに起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給側の容量比に依存するが、説明を簡単にするため、ノードの容量値は十分に小さいと仮定する。

時刻Ｔ１に、配線１２１［ｋ］の電位を“Ｈ”、配線１２２［ｋ］の電位を“Ｈ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０１ａ、トランジスタ１０３ａ、トランジスタ１０１ｂ及びトランジスタ１０３ｂが導通する。

Ｔ１−Ｔ２期間に、配線１２４［ｎ］の電位を“Ｖｐａ”、配線１２４［ｎ＋１］の電位を“Ｖｐｂ”とすると、ノードＮ１ａに配線１２４［ｎ］の電位（補正データ“Ｖｐａ”）が、ノードＮ１ｂに配線１２４［ｎ＋１］の電位（補正データ“Ｖｐｂ”）が書き込まれる。配線１２５［ｍ］の電位を“Ｖｃｏｍ”とすると、ノードＮ２ａ及びノードＮ２ｂそれぞれに配線１２５［ｍ］の電位（“Ｖｃｏｍ”）が書き込まれる。

時刻Ｔ２に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｈ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０３ａおよびトランジスタ１０３ｂが非導通となり、ノードＮ１ａに補正データ“Ｖｐａ”、ノードＮ１ｂに補正データ“Ｖｐｂ”が保持される。また、容量素子１０４ａに“Ｖｐａ−Ｖｃｏｍ”、容量素子１０４ｂに“Ｖｐｂ−Ｖｃｏｍ”が保持される。

なお、補正を行わない場合は、上記動作において、補正データ“Ｖｐａ”及び“Ｖｐｂ”として“Ｖｃｏｍ”と同じ電位を供給すればよい。

Ｔ２−Ｔ３期間に、配線１２５［ｍ］の電位を“Ｖｓ”とすると、ノードＮ２ａに配線１２５［ｍ］の電位（画像データ“Ｖｓ”）が書き込まれる。容量素子１０４ａの容量結合によりノードＮ１ａの電位に配線１２５［ｍ］の電位“Ｖｓ”が付加される。このとき、ノードＮ１ａの電位は“Ｖｐａ−Ｖｃｏｍ＋Ｖｓ”であり、トランジスタ１０１ａ以外の寄生容量は考慮しない場合において、“Ｖｃｏｍ”＝０であれば、ノードＮ１ａの電位は“Ｖｐａ＋Ｖｓ”となる。

時刻Ｔ３に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｌ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０１ａが非導通となり、ノードＮ１ａの電位は“Ｖｐａ＋Ｖｓ”に保持される。

Ｔ３−Ｔ４期間に、配線１２５［ｍ］の電位を“Ｖｓ”とすると、ノードＮ２ｂに配線１２５［ｍ］の電位（画像データ“Ｖｓ”）が書き込まれる。容量素子１０４ｂの容量結合によりノードＮ１ｂの電位に配線１２５［ｍ］の電位“Ｖｓ”が付加される。このとき、ノードＮ１ｂの電位は“Ｖｐｂ−Ｖｃｏｍ＋Ｖｓ”であり、トランジスタ１０１ａ以外の寄生容量は考慮しない場合において、“Ｖｃｏｍ”＝０であれば、ノードＮ１ｂの電位は“Ｖｐｂ＋Ｖｓ”となる。

時刻Ｔ４に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｌ”、配線１２３［ｋ］の電位を“Ｌ”とすると、トランジスタ１０１ｂが非導通となり、ノードＮ１ｂの電位は“Ｖｐｂ＋Ｖｓ”に保持される。

その後、回路ブロック１１０ａ及び回路ブロック１１０ｂが有する表示素子それぞれにおいて、ノードＮ１ａ及びノードＮ１ｂの電位に応じた表示動作を行う。

図２（Ａ）に示したタイミングチャートと異なる例を、図２（Ｂ）に示す。図２（Ｂ）は、Ｔ２−Ｔ３期間に、配線１２２［ｋ］の電位を“Ｌ”とする点で、図２（Ａ）に示したタイミングチャートと異なる。図２（Ｂ）に示すタイミングチャートとすることで、画素回路１０［ｋ，ｎ＋１］内において不必要な駆動を減らせる。

なお、図２（Ａ）、図２（Ｂ）の動作はぞれぞれ、１水平期間内で連続して行うことができる。

＜画素の構成例２＞
図３は、本発明の一態様の表示装置に用いることができる画素回路１１を説明する図である。

図３に示す画素回路１１は、各トランジスタと各配線との接続の構成が、図１に示した画素回路１０と異なる。画素回路１１［ｋ，ｎ＋１］は、画素回路１１［ｋ，ｎ］と隣接する。画素回路１１［ｋ，ｎ］内の構成は、画素回路１０［ｋ，ｎ］の記載を参照できるため、詳細な説明を省略する。画素回路１１［ｋ，ｎ＋１］内の構成は、画素回路１０［ｋ，ｎ＋１］の記載を参照できるため、詳細な説明を省略する。

トランジスタ１０１ａのゲートは、配線１２３［ｋ］と電気的に接続される。トランジスタ１０１ｂのゲートは、配線１２３［ｋ］と電気的に接続される。トランジスタ１０３ａのゲートは、配線１２１［ｋ］と電気的に接続される。トランジスタ１０３ｂのゲートは、配線１２２［ｋ］と電気的に接続される。トランジスタ１０３ａのソースまたはドレインの他方、及びトランジスタ１０３ｂのソースまたはドレインの他方は、配線１２５［ｍ］と電気的に接続される。換言すれば、トランジスタ１０３ａ及びトランジスタ１０３ｂは、配線１２５［ｍ］を共有する。トランジスタ１０１ａのソースまたはドレインの他方は、配線１２４［ｎ］と電気的に接続される。トランジスタ１０１ｂのソースまたはドレインの他方は、配線１２４［ｎ＋１］と電気的に接続される。

図４（Ａ）に示すタイミングチャートを用いて、画素回路１１［ｋ，ｎ］及び画素回路１１［ｋ，ｎ＋１］において画像データに補正データを付加する動作の一例を説明する。

時刻Ｔ１に、配線１２１［ｋ］の電位を“Ｈ”、配線１２２［ｋ］の電位を“Ｈ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０１ａ、トランジスタ１０３ａ、トランジスタ１０１ｂ及びトランジスタ１０３ｂが導通する。

Ｔ１−Ｔ２期間に、配線１２５［ｍ］の電位を“Ｖｓ”とすると、ノードＮ１ａに配線１２５［ｍ］の電位（画像データ“Ｖｓ”）が書き込まれる。配線１２４［ｎ］の電位を“Ｖｃｏｍ”、配線１２４［ｎ＋１］の電位を“Ｖｃｏｍ”とすると、ノードＮ２ａに配線１２４［ｎ］の電位（“Ｖｃｏｍ”）が書き込まれる。

時刻Ｔ２に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｈ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０３ａが非導通となり、ノードＮ１ａに画像データ“Ｖｓ”が保持される。また、容量素子１０４ａに“Ｖｓ−Ｖｃｏｍ”が保持される。

Ｔ２−Ｔ３期間に、配線１２４［ｎ］の電位を“Ｖｐａ”とすると、ノードＮ２ａに配線１２４［ｎ］の電位（補正データ“Ｖｐａ”）が書き込まれる。容量素子１０４ａの容量結合によりノードＮ１ａの電位に配線１２４［ｎ］の電位“Ｖｐａ”が付加される。このとき、ノードＮ１ａの電位は“Ｖｓ−Ｖｃｏｍ＋Ｖｐａ”であり、トランジスタ１０１ａ以外の寄生容量は考慮しない場合において、“Ｖｃｏｍ”＝０であれば、ノードＮ１ａの電位は、“Ｖｐａ＋Ｖｓ”となる。配線１２５［ｍ］の電位を“Ｖｓ”とすると、ノードＮ１ｂに配線１２５［ｍ］の電位（画像データ“Ｖｓ”）が書き込まれる。配線１２４［ｎ＋１］の電位を“Ｖｃｏｍ”を“Ｖｃｏｍ”とすると、ノードＮ２ｂに配線１２４［ｎ＋１］の電位（“Ｖｃｏｍ”）が書き込まれる。

時刻Ｔ３に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｈ”、配線１２３［ｋ］の電位を“Ｈ”とすると、トランジスタ１０３ｂが非導通となり、ノードＮ１ｂに画像データ“Ｖｓ”が保持される。また、容量素子１０４ｂに“Ｖｓ−Ｖｃｏｍ”が保持される。

Ｔ３−Ｔ４期間に、配線１２４［ｎ＋１］の電位を“Ｖｐｂ”とすると、ノードＮ２ｂに配線１２４［ｎ＋１］の電位（補正データ“Ｖｐｂ”）が書き込まれる。容量素子１０４ｂの容量結合によりノードＮ１ｂの電位に配線１２４［ｎ＋１］の電位“Ｖｐｂ”が付加される。このとき、ノードＮ１ｂの電位は“Ｖｓ−Ｖｃｏｍ＋Ｖｐｂ”であり、トランジスタ１０１ａ以外の寄生容量は考慮しない場合において、“Ｖｃｏｍ”＝０であれば、ノードＮ１ｂの電位は、“Ｖｐｂ＋Ｖｓ”となる。なお、補正を行わない場合は、上記動作において、補正データ“Ｖｐａ”及び“Ｖｐｂ”として“Ｖｃｏｍ”と同じ電位を供給すればよい。

時刻Ｔ４に、配線１２１［ｋ］の電位を“Ｌ”、配線１２２［ｋ］の電位を“Ｌ”、配線１２３［ｋ］の電位を“Ｌ”とすると、トランジスタ１０１ａ及びトランジスタ１０１ｂが非導通となり、ノードＮ１ａの電位は“Ｖｐａ＋Ｖｓ”、ノードＮ１ｂの電位は“Ｖｐｂ＋Ｖｓ”に保持される。

その後、回路ブロック１１０ａ及び回路ブロック１１０ｂが有する表示素子それぞれにおいて、ノードＮ１ａ及びノードＮ１ｂの電位に応じた表示動作を行う。

図４（Ａ）に示したタイミングチャートと異なる例を、図４（Ｂ）に示す。図４（Ｂ）は、Ｔ１−Ｔ２期間に、配線１２２［ｋ］の電位を“Ｌ”とする点で、図４（Ａ）に示したタイミングチャートと異なる。図４（Ｂ）に示すタイミングチャートとすることで、画素回路１０［ｋ，ｎ＋１］内において不必要な駆動を減らせる。

なお、図４（Ａ）及び図４（Ｂ）の動作はぞれぞれ、１水平期間内で連続して行うことができる。

ここで、画像データの補正動作について、図５（Ａ）を用いて説明する。

図５（Ａ）に示す図は水平垂直方向の４画素（Ｐ１乃至Ｐ４）を示しており、左から、入力される画像データ（Ｖｓ１、Ｖｓ２、Ｖｓ３）、入力される補正データ（＋Ｖｐ１、Ｖｐ０、−Ｖｐ１）、生成される補正後の画像データである。なお、以下の説明において、表示素子では、画像データの電位が相対的に高いときに高輝度、低いときに低輝度の表示が行えることとする。

例えば、画素Ｐ１において、画像データ“Ｖｓ１”に対してプラスの補正データ“＋Ｖｐ１”が適用されると、画像データは“Ｖｓ１＋Ｖｐ１”となり、輝度が上昇する。画素Ｐ２およびＰ３において、画像データ“Ｖｓ２”に対して実質的に補正なしとなる補正データ“Ｖｐ０”が適用されると、画像データは“Ｖｓ２＋Ｖｐ０＝Ｖｓ２”となり、輝度は変化しない。画素Ｐ４において、画像データ“Ｖｓ３”に対してマイナスの補正データ“−Ｖｐ１”が適用されると、画像データは“Ｖｓ３−Ｖｐ１”となり、輝度が低下する。

このような画像データと補正データとの組み合わせにおいては、アップコンバート、ＨＤＲ表示、表示装置固有の表示ムラの補正、画素が有するトランジスタのしきい値電圧の補正などを行うことができる。

アップコンバート動作では、例えば、４画素全てに同じ画像データを供給する。補正によりそれぞれの画素で異なる画像の表示を行うことができる。例えば、８Ｋ４Ｋの画素数を有する表示装置の特定の４画素に４Ｋ２Ｋの画素数を有する表示装置の特定の１画素に適用されるデータを入力し、解像度を向上させた表示を行うことができる。

また、広義では画像データの補正であるが、異なる画像を重ねて表示させることができる。図５（Ｂ）は、表示部全体の画像を示しており、左から、画像データ“Ｖｓ”で構成する第１の画像、補正データ“Ｖｐａ”及び“Ｖｐｂ”で構成する第２の画像、第１の画像および第２の画像が合成された画像である。

このような画像データと補正データとの組み合わせにおいては、異なる画像の合成表示のほか、表示画像全体の輝度向上などを行うことができる。例えば、文字の挿入やＡＲ（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）表示などに適用することができる。

図６（Ａ）乃至図６（Ｃ）は、回路ブロック１１０ａ及び回路ブロック１１０ｂに適用できる回路ブロック１１０として、表示素子にＥＬ素子を含む構成の例を示している。

図６（Ａ）に示す構成は、トランジスタ１１１と、容量素子１１３と、ＥＬ素子１１４を有する。トランジスタ１１１のソースまたはドレインの一方は、ＥＬ素子１１４の一方の電極と電気的に接続される。ＥＬ素子１１４の一方の電極は、容量素子１１３の一方の電極と電気的に接続される。容量素子１１３の他方の電極は、トランジスタ１１１のゲートと電気的に接続される。トランジスタ１１１のゲートは、ノードＮ１ａまたはノードＮ１ｂに電気的に接続される。

トランジスタ１１１のソースまたはドレインの他方は、配線１２８と電気的に接続される。ＥＬ素子１１４の他方の電極は、配線１２９と電気的に接続される。配線１２８、１２９は電源を供給する機能を有する。例えば、配線１２８は、高電位電源を供給することができる。また、配線１２９は、低電位電源を供給することができる。

図６（Ａ）に示す構成では、ノードＮ１ａまたはノードＮ１ｂの電位がトランジスタ１１１のしきい値電圧以上となったときにＥＬ素子１１４に電流が流れる。したがって図２（Ａ）に示すタイミングチャートの時刻Ｔ１の段階でＥＬ素子１１４の発光が始まる場合があり、用途が限定されることがある。

図６（Ｂ）は、図６（Ａ）の構成にトランジスタ１１２を付加した構成である。トランジスタ１１２のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２のソースまたはドレインの他方は、ＥＬ素子１１４と電気的に接続される。トランジスタ１１２のゲートは、配線１２６と電気的に接続される。配線１２６は、トランジスタ１１２の導通を制御する信号線としての機能を有することができる。

当該構成では、ノードＮ１ａまたはノードＮ１ｂの電位がトランジスタ１１１のしきい値電圧以上であって、トランジスタ１１２が導通したときにＥＬ素子１１４に電流が流れる。したがって、図２（Ａ）に示すタイミングチャートの時刻Ｔ４以降にＥＬ素子１１４の発光を開始することができ、補正を伴う動作に適している。

図６（Ｃ）は、図６（Ｂ）の構成にトランジスタ１１５を付加した構成である。トランジスタ１１５のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレインの一方と電気的に接続される。トランジスタ１１５のソースまたはドレインの他方は、配線１３０と電気的に接続される。トランジスタ１１５のゲートは、配線１３１と電気的に接続される。配線１３１は、トランジスタ１１５の導通を制御する信号線としての機能を有することができる。なお、トランジスタ１１５のゲートは、配線１２２と電気的に接続してもよい。

配線１３０は、基準電位などの特定の電位の供給源と電気的に接続することができる。配線１３０からトランジスタ１１１のソースまたはドレインの一方に特定の電位を供給することで、画像データの書き込みを安定化させることもできる。

また、配線１３０は回路１２０と接続することができ、モニタ線としての機能を有することもできる。回路１２０は、上記特定の電位の供給源、トランジスタ１１１の電気特性を取得する機能、および補正データを生成する機能の一つ以上を有することができる。

配線１３０をモニタ線として機能させる場合、前述した補正データ“Ｖｐａ”及び“Ｖｐｂ”として、トランジスタ１１１のしきい値電圧を補正する電位を回路１２０で生成することができる。

図７（Ａ）乃至図７（Ｃ）は、回路ブロック１１０ａ及び回路ブロック１１０ｂに適用できる回路ブロック１１０として、表示素子に液晶素子を含む構成の例を示している。

図７（Ａ）に示す構成は、容量素子１１６および液晶素子１１７を有する。液晶素子１１７の一方の電極は、容量素子１１６の一方の電極と電気的に接続される。容量素子１１６の一方の電極は、ノードＮ１ａまたはノードＮ１ｂに電気的に接続される。

容量素子１１６の他方の電極は、配線１３２と電気的に接続される。液晶素子１１７の他方の電極は、配線１３３と電気的に接続される。配線１３２、１３３は電源を供給する機能を有する。例えば、配線１３２、１３３は、ＧＮＤや０Ｖなどの基準電位や任意の電位を供給することができる。

当該構成では、ノードＮ１ａ又はノードＮ１ｂの電位が液晶素子１１７の動作しきい値以上になったときに液晶素子１１７の動作が開始される。したがって、図２（Ａ）に示すタイミングチャートの時刻Ｔ１の段階で表示動作が始まる場合があり、用途が限定されることがある。ただし、透過型液晶表示装置の場合は、図２（Ａ）に示す時刻Ｔ４までバックライトを消灯するなどの動作を併用することで、不必要な表示動作が行われても視認を抑制することができる。

図７（Ｂ）は、図７（Ａ）の構成にトランジスタ１１８を付加した構成である。トランジスタ１１８のソースまたはドレインの一方は、容量素子１１６の一方の電極と電気的に接続される。トランジスタ１１８のソースまたはドレインの他方は、ノードＮ１ａまたはノードＮ１ｂと電気的に接続される。トランジスタ１１８のゲートは、配線１２６と電気的に接続される。配線１２６は、トランジスタ１１８の導通を制御する信号線としての機能を有することができる。

当該構成では、トランジスタ１１８の導通に伴って液晶素子１１７にノードＮ１ａまたはノードＮ１ｂの電位が印加される。したがって、図２（Ａ）に示すタイミングチャートの時刻Ｔ４以降に液晶素子の動作を開始することができ、補正を伴う動作に適している。

なお、トランジスタ１１８が非導通の状態では容量素子１１６および液晶素子１１７に供給された電位が保持され続けるため、画像データを書き換える前に容量素子１１６および液晶素子１１７に供給された電位をリセットすることが好ましい。当該リセットは、例えば、配線１２４にリセット電位を供給し、トランジスタ１１８を同時に導通させればよい。

図７（Ｃ）は、図７（Ｂ）の構成にトランジスタ１１９を付加した構成である。トランジスタ１１９のソースまたはドレインの一方は、液晶素子１１７の一方の電極と電気的に接続される。トランジスタ１１９のソースまたはドレインの他方は、配線１３０と電気的に接続される。トランジスタ１１９のゲートは、配線１３１と電気的に接続される。配線１３１はトランジスタ１１９の導通を制御する信号線としての機能を有することができる。なお、トランジスタ１１９のゲートは、配線１２２と電気的に接続してもよい。

配線１３０と電気的に接続される回路１２０は、前述した図６（Ｃ）の説明と同様であるほか、容量素子１１６および液晶素子１１７に供給された電位をリセットする機能を有していてもよい。

また、図８（Ａ）及び図８（Ｂ）に示すようにトランジスタ１０１ａ、トランジスタ１０３ａ、トランジスタ１０１ｂ及びトランジスタ１０３ｂは、バックゲートを設けた構成であってもよい。図８（Ａ）は、バックゲートがフロントゲートと電気的に接続された構成を示しており、オン電流を高める効果を有する。図８（Ｂ）は、バックゲートが定電位を供給できる配線１３４と電気的に接続された構成を示しており、トランジスタのしきい値電圧を制御することができる。なお、図６（Ａ）乃至図６（Ｃ）、図７（Ａ）乃至図７（Ｃ）に示す回路ブロック１１０が有するトランジスタにもバックゲートを設けてもよい。

図９（Ａ）は、本発明の一態様の表示装置のブロック図の一例である。当該表示装置は、画素回路１１がマトリクス状に設けられた画素アレイ１７と、ロードライバ１３と、カラムドライバ１４と、回路１５と、選択回路１６を有する。

ロードライバ１３は、例えば、シフトレジスタ２０およびバッファ回路２１を組み合わせた構成とすることができる。バッファ回路２１の導通を制御することにより、配線１２１または配線１２２にデータを出力することができる。

カラムドライバ１４は、例えば、シフトレジスタ２２およびバッファ回路２３を組み合わせた構成とすることができる。バッファ回路２３の導通を制御することにより、配線１２４及び配線１２５にデータを出力することができる。

回路１５は、補正データを生成する機能を有する。なお、回路１５は、補正データを生成するための外部機器ということもできる。

ロードライバ１３は、トランジスタ１０１ａ、トランジスタ１０３ａ、トランジスタ１０１ｂ及びトランジスタ１０３ｂの導通を制御することができる。カラムドライバ１４は、配線１２４及び配線１２５に補正データまたは画像データを供給することができる。

回路１５には、高解像度用の画像データ“ＶｓＨ”（例えば、８Ｋ４Ｋデータ）または低解像度用の画像データ“ＶｓＬ”（例えば、４Ｋ２Ｋデータ）が入力される。画像データ“ＶｓＨ”が入力されたときは補正データ“Ｖｐ１”が生成され、画像データ“ＶｓＬ”が入力されたときは、補正データ“Ｖｐ２”が生成される。

選択回路１６は、回路１５で生成された補正データ“Ｖｐ１”、“Ｖｐ２”の他に、外部で生成した補正データ“Ｖｐ１”、“Ｖｐ２”または画像データ“ＶｓＨ”、“ＶｓＬ”をカラムドライバ１４に出力することができる。

図９（Ａ）に示す構成では、例えば低解像度で補正なしの表示動作を行う場合に各ドライバの出力段を半数にすることができるため、消費電力を低減することができる。

回路１５は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を教師データとして学習したディープニューラルネットワークを用いることで、精度の高い補正データを生成することができる。

図１０（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層ＨＬはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラルネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。

入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。

図１０（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニューロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層のニューロンの出力ｘ_１と、前層のニューロンの出力ｘ_２が入力される。そして、ニューロンＮにおいて、出力ｘ_１と重みｗ_１の乗算結果（ｘ_１ｗ_１）と出力ｘ_２と重みｗ_２の乗算結果（ｘ_２ｗ_２）の総和ｘ_１ｗ_１＋ｘ_２ｗ_２が計算された後、必要に応じてバイアスｂが加算され、値ａ＝ｘ_１ｗ_１＋ｘ_２ｗ_２＋ｂが得られる。そして、値ａは活性化関数ｈによって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。

このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる（上記のｘ_１ｗ_１＋ｘ_２ｗ_２）。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。

積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによって構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、ＳｉトランジスタとＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。

なお、補正データの生成は、回路１５に限らず前述した回路１２０で行うこともできる（図９（Ｂ）参照）。また、表示部でグレースケールの表示を行い、当該表示の輝度を輝度計で読み取ったデータや当該表示の写真を読み取ったデータを元に補正データを生成してもよい。また、表示の輝度を検出できるセンサ２４を設け、表示素子の劣化を検出して補正データを生成できる回路２５を設けてもよい（図９（Ｃ）参照）。

図１に示す画素回路１０［ｋ，ｎ］及び画素回路１０［ｋ，ｎ＋１］に、図７（Ａ）に示す回路ブロックを適用した構成（図１１参照）のシミュレーション結果を説明する。

トランジスタのサイズを全てＬ／Ｗ＝４μｍ／４μｍ、容量素子１０４ａ及び容量素子１０４ｂの容量値を１００ｆＦ、容量素子１１６ａ及び容量素子１１６ｂの容量値を５０ｆＦ、液晶素子１１７ａ及び液晶素子１１７ｂの容量値を２０ｆＦ、共通配線１３２及び共通配線１３３の電位はともに０Ｖとした。なお、回路シミュレーションソフトウェアにはＳＰＩＣＥを用いた。

画素回路１０［ｋ，ｎ］及び画素回路１０［ｋ，ｎ＋１］の動作のシミュレーション結果を、図１２（Ａ）乃至図１２（Ｃ）、図１３（Ａ）乃至図１３（Ｃ）に示す。図１２（Ａ）乃至図１２（Ｃ）、図１３（Ａ）乃至図１３（Ｃ）において、縦軸は各配線の電位、横軸はタイミングチャートに準じた時刻を表している。

図１２（Ａ）は、画素回路１０［ｋ，ｎ］において、トランジスタ１０１ａ及びトランジスタ１０３ａのゲートに接続される配線１２１［ｋ］及び配線１２２［ｋ］の電位を示す図である。図１２（Ｂ）は、補正データ“Ｖｐａ”を供給する配線１２４［ｎ］及び画像データ“Ｖｓ”を供給する配線１２５［ｍ］の電位を示す図である。図１２（Ｃ）は、画素回路１０［ｋ，ｎ］のノードＮ１ａ及びノードＮ２ａの電位を示すシミュレーション結果である。

図１３（Ａ）は、画素回路１０［ｋ，ｎ＋１］において、トランジスタ１０１ｂ及びトランジスタ１０３ｂのゲートに接続される配線１２１［ｋ］及び配線１２３［ｋ］の電位を示す図である。図１３（Ｂ）は、補正データ“Ｖｐｂ”を供給する配線１２４［ｎ＋１］及び画像データ“Ｖｓ”を供給する配線１２５［ｍ］の電位を示す図である。図１３（Ｃ）は、画素回路１０［ｋ，ｎ＋１］のノードＮ１ｂ及びノードＮ２ｂの電位を示すシミュレーション結果である。

図１２（Ｃ）に示すように、画素回路１０［ｋ，ｎ］において、Ｔ１−Ｔ２期間でノードＮ１ａに配線１２４［ｎ］の電位（Ｖｐａ）の電位が書き込まれ、Ｔ２−Ｔ３期間で容量結合によりノードＮ１ａの電位が上昇することを確認できた。また、図１３（Ｃ）に示すように、画素回路１０［ｋ，ｎ＋１］において、Ｔ１−Ｔ２期間でノードＮ１ｂに配線１２４［ｎ＋１］の電位（Ｖｐｂ）の電位が書き込まれ、Ｔ３−Ｔ４期間で容量結合によりノードＮ１ｂの電位が下降することを確認できた。

図１４は、本発明の一態様の画素をカラー表示が行えるＥＬ表示装置に適用した場合の一例である。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれの色を発する副画素の組み合わせを有する。図１４では、水平方向に並ぶ副画素回路１０Ｒ、副画素回路１０Ｇ、副画素回路１０Ｂの各色３つの副画素が一つの画素を構成することになり、水平方向２画素、垂直方向３画素の合計６画素を表している。前述したように、本発明の一態様では、隣接する画素で配線１２５を共有することができる。

ストライプ配列では、それぞれの副画素は等間隔に配置されることが好ましいが、各副画素で配線やトランジスタを共有する場合は、各副画素の間隔（同一の機能を有する要素の間隔）を一定とすることが困難となる場合がある。

そのため、副画素回路１０Ｒ、副画素回路１０Ｇ、副画素回路１０Ｂと接続される画素電極をそれぞれ、電極２６Ｒ、２６Ｇ、２６Ｂとしたとき、図１４に示すように電極２６Ｒ、２６Ｇ、２６Ｂを等間隔に配置する構成とすることが好ましい。なお、画素電極は各副画素の要素ともいえるが、ここでは説明を簡単にするために別の要素としている。当該構成はトップエミッション型のＥＬ表示装置、または反射型の液晶表示装置に有効である。

ここで、画素の開口率について、図１５を用いて説明する。図１５は、本発明の一態様を適用した画素のレイアウトの一例である。水平方向に並ぶ副画素３１Ｒ、副画素３１Ｇ、副画素３１Ｂの各色３つの副画素が１つの画素３１を構成する例を示しており、水平方向に２画素、垂直方向に１画素の合計２画素（６副画素）を表している。なお、説明を分かりやすくするために、図１５では配線１２１、配線１２２、配線１２３、配線１２４及び配線１２５のみを示し、画素回路を省略している。

配線１２１、配線１２２、配線１２３、配線１２４及び配線１２５が占める面積が大きいと、画素の開口率が小さくなる場合がある。したがって、画素内において、配線１２１、配線１２２、配線１２３、配線１２４及び配線１２５が占める面積は小さいことが好ましい。

図１５において、画素３１の垂直方向の長さをＨ３１、水平方向の長さをＷ３１で示している。副画素３１Ｒ、副画素３１Ｇ、副画素３１Ｂの水平方向の長さをそれぞれＷ３１Ｒ、Ｗ３１Ｇ、Ｗ３１Ｂで示している。図１５はＷ３１ＲとＷ３１ＧとＷ３１Ｂとが等しい例を示している。また、Ｈ３１とＷ３１とが等しい、つまり画素３１が正方形の例を示している。したがって、図１５において、Ｗ３１Ｒ、Ｗ３１Ｇ及びＷ３１ＢはそれぞれＨ３１の３分の１に等しい。

副画素３１Ｒを用いて、配線が占める面積について説明する。前述したように、本発明の一態様は隣接する副画素３１Ｒと副画素３１Ｇとが配線１２５［ｍ］を共有し、水平方向に配線１２１［ｋ］、配線１２２［ｋ］及び配線１２３［ｋ］の３つの配線を有する。配線１２５［ｍ］を共有させることで、水平方向の配線が１つ増える場合、増える配線を配線１２３［ｋ］とすると１つの副画素において配線１２３が占める面積はＷ３１Ｒ×Ｗ１２３となる。配線１２５［ｍ］を共有することにより、１つの副画素において配線１２５［ｍ］が占める面積はＨ３１×Ｗ１２４÷２となる。したがって、Ｗ１２３とＷ１２５が等しい場合、面積の増加量であるＷ３１Ｒ×Ｗ１２３より、減少量であるＨ３１×Ｗ１２４÷２が大きくなり、画素に占める配線の面積を小さくできる。つまり、本発明の一態様では、画素の開口率を大きくすることができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した表示装置の要素、動作および機能の説明は省略する。

図１６（Ａ）乃至図１６（Ｃ）は、本発明の一態様を用いることのできる表示装置の構成を示す図である。

図１６（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４００６によって封止されている。

表示部２１５には、実施の形態１に示した画素アレイを設けることができる。なお、以下に説明する走査線駆動回路はロードライバ、信号線駆動回路はカラムドライバに相当する。

図１６（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の形態に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した配線に規定の電位を供給する機能を有する。

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる。

図１６（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することができる。

図１６（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。

また、図１６（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。

また、図１６（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装しても良い。また、図１６（Ｃ）に示すように、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成してもよい。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、上記実施の形態で示したトランジスタを適用することができる。

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。

また、第２の基板４００６上には入力装置４２００を設けることができる。図１６に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。

本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。

センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。

本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。

静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。

本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。

図１７（Ａ）及び図１７（Ｂ）に、タッチパネルの一例を示す。図１７（Ａ）は、タッチパネル４２１０の斜視図である。図１７（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。

タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。

タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。

入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。

または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。

図１８（Ａ）および図１８（Ｂ）は、図１６（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面図である。図１８（Ａ）および図１８（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１８（Ａ）および図１８（Ｂ）では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１８（Ａ）、および図１８（Ｂ）では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１８（Ａ）および図１８（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。

図１８（Ａ）および図１８（Ｂ）では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。また、図１８（Ｂ）では、絶縁層４１１２上に隔壁４５１０が形成されている。

また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。

また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。

一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１８（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１８（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。

また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。

また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドライトとして、マイクロＬＥＤなどを用いても良い。

図１８（Ａ）に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。

遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。

着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層は、例えば、インクジェット法などを用いて形成することができる。

また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、外部からの不純物の浸入を防ぐことができる。

また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光性の化合物が発光する。

また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。

ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。

図１８（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。

隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青、シアン、マゼンタ、または黄などとすることができる。

カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めることができる。

なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。

シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。

また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。

表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、および電極層のパターン構造によって透光性、反射性を選択すればよい。

第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。

また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体などがあげられる。

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

なお、図１９に示すように、トランジスタや容量素子が高さ方向に重なる領域を有するようなスタック構造としてもよい。例えば、駆動回路を構成するトランジスタ４０１１およびトランジスタ４０２２を重ねて配置すれば、狭額縁の表示装置とすることができる。また、画素回路を構成するトランジスタ４０１０、トランジスタ４０２３、容量素子４０２０などが一部でも重なる領域を有するように配置すれば開口率や解像度を向上させることができる。なお、図１９では図１８（Ａ）に示す液晶表示装置にスタック構造を応用した例を示しているが、図１８（Ｂ）に示すＥＬ表示装置に応用してもよい。

また、画素回路において、電極や配線に可視光に対して透光性の高い透光性導電膜を用いることで、画素内の光の透過率を高めることができ、実質的に開口率を向上させることができる。なお、ＯＳトランジスタを用いる場合は半導体層も透光性を有するため、さらに開口率を高めることができる。これらは、トランジスタ等をスタック構造としない場合においても有効である。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることのできるトランジスタの一例について、図面を用いて説明する。

本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。

＜ボトムゲート型トランジスタ＞
図２０（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０のチャネル長方向の断面図である。図２０（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能できる。

また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。

絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。

また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。

半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。

半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。

絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。

図２０（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。

なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。

したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。

また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。

本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。

図２０（Ｂ１）は、図２０（Ａ１）とは異なる構成のチャネル保護型のトランジスタ８２０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。

図２０（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。

また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。

図２０（Ｃ１）は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

図２０（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。

図２１（Ａ１）乃至図２１（Ｃ２）にトランジスタ８１０、８１１、８２０、８２１、８２５、８２６のチャネル幅方向の断面図をそれぞれ示す。

図２１（Ｂ２）、図２１（Ｃ２）に示す構造では、ゲート電極とバックゲート電極とが接続され、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲート電極とバックゲート電極と挟まれている。

ゲート電極およびバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層７４２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層７２６、７４１、７２８、７２９を間に挟んでゲート電極またはバックゲート電極に覆われた構成である。

当該構成とすることで、トランジスタに含まれる半導体層７４２を、ゲート電極およびバックゲート電極の電界によって電気的に取り囲むことができる。

トランジスタ８２１またはトランジスタ８２６のように、ゲート電極およびバックゲート電極の電界によって、チャネル形成領域が形成される半導体層７４２を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。

Ｓ−ｃｈａｎｎｅｌ構造とすることで、ゲート電極およびバックゲート電極の一方または双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加することができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化することが可能となる。また、Ｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的強度を高めることができる。

＜トップゲート型トランジスタ＞
図２２（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。

また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。

図２２（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。

また、図２２（Ｂ１）に示すトランジスタ８４４および図２２（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図２２（Ｃ１）に示すトランジスタ８４６および図２２（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。

トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

図２３（Ａ１）乃至図２３（Ｃ２）にトランジスタ８４２、８４３、８４４、８４５、８４６、８４７のチャネル幅方向の断面図をそれぞれ示す。

トランジスタ８４３、トランジスタ８４５、およびトランジスタ８４７は、それぞれ先に説明したＳ−ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４３、トランジスタ８４５、およびトランジスタ８４７をＳ−ｃｈａｎｎｅｌ構造としなくてもよい。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４（Ａ）乃至図２４（Ｆ）に示す。

図２４（Ａ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２４（Ｂ）はデジタルサイネージであり、大型の表示部９２２を有する。例えば柱９２１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、表示品位の高い表示を行うことができる。

図２４（Ｃ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。また、筐体９５１および表示部９５２は可撓性を有し、図示するように折り曲げて使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２４（Ｄ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２４（Ｅ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセンサが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

図２４（Ｆ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用することができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９０３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

１０：画素回路、１０Ｂ：副画素回路、１０Ｇ：副画素回路、１０Ｒ：副画素回路、１１：画素回路、１３：ロードライバ、１４：カラムドライバ、１５：回路、１６：選択回路、１７：画素アレイ、２０：シフトレジスタ、２１：バッファ回路、２２：シフトレジスタ、２３：バッファ回路、２４：センサ、２５：回路、２６Ｂ：電極、２６Ｇ：電極、２６Ｒ：電極、３１：画素、３１Ｂ：副画素、３１Ｇ：副画素、３１Ｒ：副画素、１０１ａ：トランジスタ、１０１ｂ：トランジスタ、１０３ａ：トランジスタ、１０３ｂ：トランジスタ、１０４ａ：容量素子、１０４ｂ：容量素子、１１０ａ：回路ブロック、１１０ｂ：回路ブロック、１１１：トランジスタ、１１２：トランジスタ、１１３：容量素子、１１４：ＥＬ素子、１１５：トランジスタ、１１６：容量素子、１１６ａ：容量素子、１１６ｂ：容量素子、１１７：液晶素子、１１７ａ：液晶素子、１１７ｂ：液晶素子、１１８：トランジスタ、１１９：トランジスタ、１２０：回路、１２１：配線、１２２：配線、１２３：配線、１２４：配線、１２５：配線、１２６：配線、１２８：配線、１２９：配線、１３０：配線、１３１：配線、１３２：配線、１３３：配線、１３４：配線、２１５：表示部、２２１ａ：走査線駆動回路、２３１ａ：信号線駆動回路、２３２ａ：信号線駆動回路、２４１ａ：共通線駆動回路、７２３：電極、７２６：絶縁層、７２８：絶縁層、７２９：絶縁層、７４１：絶縁層、７４２：半導体層、７４４ａ：電極、７４４ｂ：電極、７４６：電極、７５５：不純物、７７１：基板、７７２：絶縁層、８１０：トランジスタ、８１１：トランジスタ、８２０：トランジスタ、８２１：トランジスタ、８２５：トランジスタ、８２６：トランジスタ、８４２：トランジスタ、８４３：トランジスタ、８４４：トランジスタ、８４５：トランジスタ、８４６：トランジスタ、８４７：トランジスタ、９０１：筐体、９０２：表示部、９０３：表示部、９０４：センサ、９１１：筐体、９１２：表示部、９１３：スピーカ、９１９：カメラ、９２１：柱、９２２：表示部、９５１：筐体、９５２：表示部、９５３：操作ボタン、９５４：外部接続ポート、９５５：スピーカ、９５６：マイク、９５７：カメラ、９６１：筐体、９６２：シャッターボタン、９６３：マイク、９６５：表示部、９６６：操作キー、９６７：スピーカ、９６８：ズームレバー、９６９：レンズ、９７１：筐体、９７３：表示部、９７４：操作キー、９７５：スピーカ、９７６：通信用接続端子、９７７：光センサ、４００１：基板、４００５：シール材、４００６：基板、４００８：液晶層、４０１０：トランジスタ、４０１１：トランジスタ、４０１３：液晶素子、４０１４：配線、４０１５：電極、４０１７：電極、４０１８：ＦＰＣ、４０１９：異方性導電層、４０２０：容量素子、４０２１：電極、４０３０：電極層、４０３１：電極層、４０３２：絶縁層、４０３３：絶縁層、４０３５：スペーサ、４０４１：プリント基板、４０４２：集積回路、４１０２：絶縁層、４１０３：絶縁層、４１０４：絶縁層、４１１０：絶縁層、４１１１：絶縁層、４１１２：絶縁層、４１３１：着色層、４１３２：遮光層、４１３３：絶縁層、４２００：入力装置、４２１０：タッチパネル、４２２７：電極、４２２８：電極、４２３７：配線、４２３８：配線、４２３９：配線、４２６３：基板、４２７２ｂ：ＦＰＣ、４２７３ｂ：ＩＣ、４５１０：隔壁、４５１１：発光層、４５１３：発光素子、４５１４：充填材

Claims (6)

1. 第１の画素回路と、第２の画素回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有し、
   前記第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１の回路ブロックと、を有し、
   前記第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２の回路ブロックと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記第１の回路ブロックと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
   前記第２の容量素子の他方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの一方は、前記第２の回路ブロックと電気的に接続され、
   前記第２のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第１の配線と電気的に接続され、
   前記第１のトランジスタのゲートは、前記第２の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方は、前記第４の配線と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方、及び前記第３のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの他方は、前記第６の配線と電気的に接続され、
   前記第１の回路ブロックは、第１の表示素子を有し、
   前記第２の回路ブロックは、第２の表示素子を有する表示装置。
2. 第１の画素回路と、第２の画素回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、第６の配線と、を有し、
   前記第１の画素回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第１の回路ブロックと、を有し、
   前記第２の画素回路は、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、第２の回路ブロックと、を有し、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
   前記第１の容量素子の他方の電極は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの一方は、前記第１の回路ブロックと電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
   前記第２の容量素子の他方の電極は、前記第４のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第４のトランジスタのソースまたはドレインの一方は、前記第２の回路ブロックと電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
   前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
   前記第１のトランジスタのゲート及び前記第３のトランジスタのゲートは、前記第３の配線と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第４の配線と電気的に接続され、
   前記第２のトランジスタのソースまたはドレインの他方、及び前記第４のトランジスタのソースまたはドレインの他方は、前記第５の配線と電気的に接続され、
   前記第３のトランジスタのソースまたはドレインの他方は、前記第６の配線と電気的に接続され、
   前記第１の回路ブロックは、第１の表示素子を有し、
   前記第２の回路ブロックは、第２の表示素子を有する表示装置。
3. 請求項１または請求項２において、
   前記第１の回路ブロックは、第５のトランジスタと、第６のトランジスタと、第３の容量素子と、前記第１の表示素子として第１の有機ＥＬ素子と、を有し、
   前記第２の回路ブロックは、第７のトランジスタと、第８のトランジスタと、第４の容量素子と、前記第２の表示素子として第２の有機ＥＬ素子と、を有し、
   前記第１の有機ＥＬ素子の一方の電極は、前記第６のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第６のトランジスタのソースまたはドレインの他方は、前記第３の容量素子の一方の電極と電気的に接続され、
   前記第３の容量素子の一方の電極は、前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第５のトランジスタのゲートは、前記第３の容量素子の他方の電極と電気的に接続され、
   前記第３の容量素子の他方の電極は、前記第１の容量素子の他方の電極と電気的に接続され、
   前記第２の有機ＥＬ素子の一方の電極は、前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第８のトランジスタのソースまたはドレインの他方は、前記第４の容量素子の一方の電極と電気的に接続され、
   前記第４の容量素子の一方の電極は、前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第７のトランジスタのゲートは、前記第４の容量素子の他方の電極と電気的に接続され、
   前記第４の容量素子の他方の電極は、前記第２の容量素子の他方の電極と電気的に接続されている表示装置。
4. 請求項１または請求項２において、
   前記第１の回路ブロックは、第９のトランジスタと、第５の容量素子と、前記第１の表示素子として第１の液晶素子と、を有し、
   前記第２の回路ブロックは、第１０のトランジスタと、第６の容量素子と、前記第２の表示素子として第２の液晶素子と、を有し、
   前記第１の液晶素子の一方の電極は、前記第５の容量素子の一方の電極と電気的に接続され、
   前記第５の容量素子の一方の電極は、前記第９のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第９のトランジスタのソースまたはドレインの他方は、前記第１の容量素子の他方の電極と電気的に接続され、
   前記第２の液晶素子の一方の電極は、前記第６の容量素子の一方の電極と電気的に接続され、
   前記第６の容量素子の一方の電極は、前記第１０のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１０のトランジスタのソースまたはドレインの他方は、前記第２の容量素子の他方の電極と電気的に接続されている表示装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有する表示装置。
6. 請求項１乃至請求項５のいずれか一に記載の表示装置と、カメラと、を有する電子機器。

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