JP2016177035A - 液晶表示装置 - Google Patents
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Abstract
【課題】表示画像のコントラストの均一化を向上することができる液晶表示装置を提供する。【解決手段】液晶表示部10は、マトリックス状に配列された複数の画素回路11と、画素回路11を垂直方向に走査する垂直走査回路13とを備え、画素回路11に供給される画素信号に基づいて画像を液晶表示する。垂直走査回路13は、液晶表示部10に表示される画像を構成するフレーム単位で画素回路11の垂直走査方向を変更可能に構成される。画素信号供給部20は、垂直走査方向にしたがって垂直走査回路13により垂直走査される画素回路11に対応した画素信号を画素回路11に供給する。【選択図】図1
Description
本発明は、対向する半導体基板と透光性基板との間に液晶を挟み込む構造を採用した反射型の液晶表示装置に関する。
従来、この種の技術としては、例えば以下に示す特許文献1に記載されたものが知られている。特許文献1には、シリコン基板上にマトリックス状に配置された複数の画素回路を備えた反射型の液晶表示装置が記載されている。画素回路は、画素信号が第2のトランジスタを介して第2のコンデンサに書き込まれて保持され、保持された画素信号は第1のトランジスタを介して第1のコンデンサに転送されて保持される。第1のコンデンサに保持された画素信号は、液晶表示素子の反射電極に印加され、液晶表示素子が駆動される。
上記従来の液晶表示装置において、第1のコンデンサが画素信号を保持する一方の電極端子と第2のコンデンサが画素信号を保持する一方の電極端子との間には、寄生容量が形成されていた。これにより、第1のコンデンサが画素信号を保持する一方の電極端子と第2のコンデンサが画素信号を保持する一方の電極端子とは、この寄生容量により容量結合されていた。
この寄生容量の容量値が第1のコンデンサの容量値に対して無視できないほどの値になると、寄生容量による電圧のクロストークが生じる。すなわち、第2のコンデンサに保持された画素信号の電圧が寄生容量を介して第1のコンデンサの一方の電極端子にクロストークする。
クロストークが生じると、第1のコンデンサに保持された画素信号の電圧が変動する。画素信号の電圧が変動すると、液晶表示された画像のコントラストが不均一になる。すなわち、従来の液晶表示装置は、液晶表示された画像の上下方向に対してコントラストが傾斜状に変化するといった不具合を招いていた。
本発明の目的は、寄生容量によるクロストークに起因する表示画像におけるコントラストの変化を抑制し、表示画像のコントラストの均一化を向上することができる液晶表示装置を提供することである。
本発明は、マトリックス状に配列された複数の画素回路と、前記画素回路を垂直走査方向に走査する垂直走査回路とを備え、前記画素回路に供給される画素信号に基づいて画像を液晶表示する液晶表示部と、前記液晶表示部の前記画素回路に画素信号を供給する画素信号供給部と、を有し、前記画素回路は、画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、選択的に画素信号を入力する第1トランジスタと、前記第1トランジスタを介して選択的に入力された画素信号を保持する第1保持容量部と、前記第1保持容量部に保持された画素信号を転送する第2トランジスタと、前記第2トランジスタを介して転送された画素信号を保持する第2保持容量部とを備え、前記複数の画素回路のすべての前記第1保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第2保持容量部に一括して転送し、前記第2保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、を備え、前記垂直走査回路は、前記液晶表示部に表示される画像を構成するフレーム単位で前記画素回路の垂直走査方向を変更可能に構成され、前記画素信号供給部は、前記垂直走査方向にしたがって前記垂直走査回路により垂直走査される前記画素回路に対応した画素信号を前記画素回路に供給することを特徴とする液晶表示装置を提供する。
本発明の液晶表示装置によれば、本発明は、表示画像のコントラストの均一化を向上した液晶表示装置を提供することができる。
以下、図面を用いて本発明を実施するための実施形態を説明する。
(第1実施形態)
図1を参照して、本発明の第1実施形態に係る液晶表示装置の構成を説明する。図1において、液晶表示装置1は、液晶表示部10と、液晶表示部10に画素信号を供給する画素信号供給部20とを備えている。
図1を参照して、本発明の第1実施形態に係る液晶表示装置の構成を説明する。図1において、液晶表示装置1は、液晶表示部10と、液晶表示部10に画素信号を供給する画素信号供給部20とを備えている。
液晶表示部10は、図2に示すように構成されている。
図2において、液晶表示部10は、画素回路11、水平走査回路12及び垂直走査回路13を備えている。
画素回路11は、m本の列データ線D(D1〜Dm)とn本の行走査線G(G1〜Gn)との各交差部にマトリクス状に複数(m×n個)配列されている。複数の画素回路11は、すべて同一に構成されている。したがって、ここでは、列データ線D1と行走査線G1との交差部に配置された画素回路11を代表して、画素回路11の構成を説明する。
画素回路11は、第1トランジスタTr1、第2トランジスタTr2、第1保持容量部C1、第2保持容量部C2、及び液晶LCを備えている。
第1トランジスタTr1は、スイッチングトランジスタであり、例えばNチャネルのMOS型の電界効果トランジスタで構成されている。第1トランジスタTr1は、ゲート端子が行走査線G1に接続され、ドレイン端子が列データ線D1に接続されている。第1トランジスタTr1は、行走査線G1に与えられる行選択信号に応じて導通制御され、列データ線D1に与えられる画素信号を選択的に画素回路11に入力する。
第2トランジスタTr2は、転送トランジスタであり、例えばNチャネルのMOS型の電界効果トランジスタで構成されている。第2トランジスタTr2は、ゲート端子がトリガ信号線TSに接続され、ドレイン端子が第1トランジスタTr1のソース端子に接続されている。第2トランジスタTr2は、トリガ信号線TSに与えられるトリガ信号(Trg)に応じて導通制御される。第2トランジスタTr2は、第1保持容量部C1に保持された画素信号を第2保持容量部C2に転送する。
第1保持容量部C1は、例えば金属からなる第1電極部14a及び第2電極部14bで誘電体(図示せず)を挟んだ、所謂MIM(Metal−Insulator−Metal)構造で構成されている。第1保持容量部C1は、第1電極部14aが第1トランジスタTr1のソース端子及び第2トランジスタTr2のドレイン端子に接続され、第2電極部14bが基準電位共通端子Comに接続されている。基準電位共通端子Comには、予め設定された基準電位Vcom、例えば接地電位が与えられる。第1保持容量部C1は、第1トランジスタTr1を介して選択的に入力された画素信号を保持する。
第2保持容量部C2は、例えば金属からなる第1電極部15a及び第2電極部15bで誘電体(図示せず)を挟んだ、所謂MIM(Metal−Insulator−Metal)構造で構成されている。第2保持容量部C2は、第1電極部15aが第2トランジスタTr2のソース端子に接続され、第2電極部15bが基準電位共通端子Comに接続されている。第2保持容量部C2は、第2トランジスタTr2を介して第1保持容量部C1から転送された画素信号を保持する。
液晶LCは、光反射性を有する画素電極16aと、画素電極16aに離間して対向配置された共通電極16bとの間に充填封止されて構成されている。画素電極16aは、第2トランジスタTr2のソース端子及び第2保持容量部C2の第1電極部15aに接続されている。共通電極16bは、共通電極端子CEに接続されている。共通電極端子CEには、画素電極16aに与えられる画素信号の電圧に応じて予め設定された共通電極電圧Vceが与えられる。
液晶LCは画素電極16aに与えられる画素信号の電圧と、共通電極16bに与えられる共通電極電圧Vceとの電位差に応じて駆動される。
上述のように、画素回路11は、画素電極16aと共通電極16bに挟まれた液晶LCを備えた画素部と、第1トランジスタTr1、第2トランジスタTr2、第1保持容量部C1、及び第2保持容量部を備えた駆動部とを備えている。
画素部では、液晶LCは画素電極16aに印加される電圧と共通電極16bに印加される電圧との電位差に応じて駆動され、入射した光が液晶LCにて電位差に応じて変調され。
水平走査回路12には、列データ線D(D1〜Dm)が接続されている。水平走査回路12は、水平同期信号(Hst)、水平走査用のクロック信号(Hck)及び画素信号を入力する。水平走査回路12は、水平同期信号、水平走査用のクロック信号に基づいて、画素信号を列データ線D1〜Dmに順次、1水平走査期間単位で出力する。
垂直走査回路13には、行走査線G1〜Gnが接続されている。垂直走査回路13は、垂直同期信号(Vst)、垂直走査用のクロック信号(Vck)を入力する。垂直走査回路13は、垂直同期信号、垂直走査用のクロック信号に基づいて、行走査線G1〜Gnに順次行選択信号を1水平走査期間単位で供給する。
垂直走査回路13は、垂直走査の方向を指示する走査方向指示信号を入力し、走査方向指示信号に基づいて垂直走査方向を決定する。垂直走査回路13は、液晶表示部10に表示される画像を構成するフレーム単位で画素回路11の垂直走査方向を変更可能に構成される。
垂直走査回路13は、走査方向指示信号が行走査線G1から行走査線Gnの順(以下、この順序を昇順と呼ぶ)に走査方向を指示している場合には、行走査線G1〜Gnに行選択信号を昇順で供給する。または、垂直走査回路13は、走査方向指示信号が昇順の走査方向とは逆方向となる行走査線Gnから行走査線G1の順(以下、この順序を降順と呼ぶ)に走査方向を指示している場合には、行走査線G1〜Gnに行選択信号を降順で供給する。
図1に戻って、画素信号供給部20は、入力回路21、アクセス制御回路22及び生成回路23を備えている。
入力回路21は、液晶表示部10に表示される画像の画像データを入力し、入力した画像データを画素回路11に供給して液晶LCを駆動するための信号となる画素信号として液晶表示部10に供給する。
入力回路21は、フレームメモリ211、D/A変換回路212及び極性反転回路213を備えている。
フレームメモリ211は、液晶表示部10に表示される画像の1フレーム分の画像データが入力される毎に、それまで保持していた1フレーム分の画像データに代えて新たに入力された1フレーム分の画像データを保持する。
フレームメモリ211は、書き込み制御信号に基づいて、1フレーム分の画像データを入力し、入力した画像データを保持する。書き込み制御信号は、垂直同期信号(Vst)に同期してフレームメモリ211に与えられる。これにより、フレームメモリ211は、1フレーム分の画像データが入力される毎に、それまで保持していた1フレーム分の画像データに代えて新たに1フレーム分の画像データが入力されて保持される。
フレームメモリ211は、読み出し制御信号に基づいて、保持した画像データをD/A変換回路212に読み出す。読み出し制御信号は、垂直同期信号(Vst)ならびに垂直走査用のクロック信号(Vck)に同期してフレームメモリ211に与えられる。これにより、フレームメモリ211に保持された画像データは、行走査線G1〜Gnが順次選択されるのに同期して、選択された行走査線G1〜Gnに接続されたそれぞれの画素回路11に対応した画素信号として読み出される。
フレームメモリ211は、走査方向指示信号に基づいて、保持した画像データを読み出す。
すなわち、フレームメモリ211は、走査方向指示信号が昇順を指示している場合には、まず始めに行走査線G1に接続された画素回路11に供給される画素信号に対応した画像データを読み出す。次いで、フレームメモリ211は、行走査線G2から行走査線Gnの順にそれぞれの行走査線に接続された画素回路11に供給される画素信号に対応した画像データを順次読み出す。
一方、フレームメモリ211は、走査方向指示信号が降順を指示している場合には、まず始めに行走査線Gnに接続された画素回路11に供給される画素信号に対応した画像データを読み出す。次いで、フレームメモリ211は、行走査線Gn−1から行走査線G1の順にそれぞれの行走査線に接続された画素回路11に供給される画素信号に対応した画像データを順次読み出す。
フレームメモリ211は、保持した画像データをD/A変換回路212に読み出す。
D/A変換回路212は、フレームメモリ211から読み出されたデジタル信号の画像データをアナログ信号に変換する。D/A変換回路212は、変換で得られたアナログ信号の画像データを画素信号として極性反転回路213に出力する。
極性反転回路213は、D/A変換回路212から出力されたアナログ信号の画素信号を入力する。極性反転回路213は、図5を参照して後述するように、液晶LCを交流駆動するために液晶LCに正極性の駆動電圧と負極性の駆動電圧が交互に印加されるように、画素信号の信号電圧のレベルを正転もしくは反転する。極性反転回路213は、信号電圧のレベルを正転または反転した画素信号を液晶表示部10の画素回路11に供給する。
なお、第1実施形態では、液晶表示部10の画素回路11は、アナログ信号の画素信号を用いて液晶LCを駆動している。これに対して、デジタル信号の画素信号を用いて液晶LCを駆動する構成を採用した場合には、デジタル信号の画素データはアナログ信号の画素信号に変換する必要はないので、D/A変換回路212は不要となる。
アクセス制御回路22は、書き込み制御信号、読み出し制御信号、及び走査方向指示信号を入力する。アクセス制御回路22は、書き込み制御信号、読み出し制御信号及び走査方向指示信号に基づいて、フレームメモリ211における画像データの入出力を制御する。
アクセス制御回路22は、フレームメモリ211に1フレーム分の画像データが入力される毎に、それまで保持していた1フレーム分の画像データに代えて新たに入力した1フレーム分の画像を保持するようにフレームメモリ211の入出力を制御する。
アクセス制御回路22は、書き込み制御信号をフレームメモリ211に与え、書き込み制御信号に基づいてフレームメモリ211の書き込み動作を制御する。アクセス制御回路22は、画素回路11に1フレーム分の画素信号が供給されるのと同期してフレームメモリ211に1フレーム分の画像データが入力して保持されるようにフレームメモリ211の書き込み動作を制御する。
アクセス制御回路22は、読み出し制御信号をフレームメモリ211に与え、読み出し制御信号に基づいて、フレームメモリ211の読み出し動作を制御する。アクセス制御回路22は、フレームメモリ211に保持された画像データが選択された行走査線G1〜Gnに接続されたそれぞれの画素回路11に対応した画素信号として読み出されるようにフレームメモリ211の読み出し動作を制御する。
アクセス制御回路22は、走査方向指示信号をフレームメモリ211に与え、走査方向指示信号に基づいて、画像データをフレームメモリ211から読み出す読み出し動作を制御する。アクセス制御回路22は、フレームメモリ211に保持された画像データが走査方向指示信号が指示する昇順または降順にしたがって読み出されるようにフレームメモリ211の読み出し動作を制御する。
生成回路23は、液晶表示部10で用いられる垂直同期信号(Vst)などの諸信号を含めて、アクセス制御回路22からフレームメモリ211に与えられる書き込み制御信号、読み出し制御信号及び走査方向指示信号を生成する。生成回路23は、生成した書き込み制御信号、読み出し制御信号及び走査方向指示信号をアクセス制御回路22に与える。
図3は垂直走査回路13の一構成を示す構成図である。
図3において、垂直走査回路13は、第1シフトレジスタ回路31、第2シフトレジスタ回路32、選択回路33、レベルシフト回路34を備えている。
第1シフトレジスタ回路31は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第1シフトレジスタ回路31は、垂直同期信号(Vst)に基づいてシフト動作を開始し、垂直走査用のクロック信号(Vck)を行選択信号として順次シフトする。第1シフトレジスタ回路31は、図3の矢印A1の方向に行選択信号をシフトする。
すなわち、第1シフトレジスタ回路31は、出力端子R1から出力端子Rnの方向に行選択信号をシフトする。したがって、第1シフトレジスタ回路31は、行選択信号を出力端子R1から出力端子R2,…,Rn−1,Rnの順で順次出力する。第1シフトレジスタ回路31から順次出力された行選択信号は、選択回路33に与えられる。
第2シフトレジスタ回路32は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第2シフトレジスタ回路32は、垂直同期信号(Vst)に基づいてシフト動作を開始し、垂直走査用のクロック信号(Vck)を行選択信号として順次シフトする。したがって、第2シフトレジスタ回路32は、第1シフトレジスタ回路31と同期してシフト動作を行う。
第2シフトレジスタ回路32は、第1シフトレジスタ回路31と異なる点は、図3の矢印A2の方向に行選択信号をシフトする。したがって、第2シフトレジスタ回路32は、第1シフトレジスタ回路31のシフト方向とは逆方向に行選択信号をシフトする。
すなわち、第2シフトレジスタ回路32は、出力端子Rnから出力端子R1の方向に行選択信号をシフトする。したがって、第2シフトレジスタ回路32は、行選択信号を出力端子Rnから出力端子Rn−1,…,R2,R1の順で順次出力する。第2シフトレジスタ回路32から順次出力された行選択信号は、選択回路33に与えられる。
選択回路33は、第1シフトレジスタ回路31及び第2シフトレジスタ回路32の出力端子Rm(m=1〜n)に出力された行選択信号のいずれか一方の行選択信号を選択する。
選択回路33は、走査方向指示信号に基づいて、行選択信号を択一的に選択する。
選択回路33は、走査方向指示信号に基づいて、行選択信号を択一的に選択する。
すなわち、選択回路33は、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31から出力された行選択信号を選択する。一方、選択回路33は、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32から出力された行選択信号を選択する。
選択回路33は、選択した行選択信号を出力端子Sm(m=1〜n)からレベルシフト回路34に出力する。
例えば選択回路33は、第1シフトレジスタ回路31及び第2シフトレジスタ回路32の出力端子R2に出力された行選択信号のいずれか一方の行選択信号を選択する。選択回路33は、選択した行選択信号を出力端子S2からレベルシフト回路34に出力する。
レベルシフト回路34は、選択回路33から与えられた行選択信号の電圧レベルを、第1トランジスタTr1のスイッチングが可能となるゲート電圧レベルまで昇圧する。レベルシフト回路34は、昇圧した行選択信号を対応する行走査線G1〜Gnに与える。
すなわち、レベルシフト回路34は、選択回路33の出力端子Sm(m=1〜n)から出力された行選択信号を行走査線Gm(m=1〜n)に与える。例えば、レベルシフト回路34は、選択回路33の出力端子S2から出力された行選択信号の電圧レベルを昇圧した後、昇圧した行選択信号を行走査線G2に与える。
上記構成の垂直走査回路13では、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31から順次出力された行選択信号が順次行走査線G1〜Gnに与えられる。これにより、行走査線G1〜Gnは、行走査線G1からG2,…Gn−1,Gnの順で順次選択され、昇順で走査される。
一方、垂直走査回路13では、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32から順次出力された行選択信号が順次行走査線Gn〜G1に与えられる。これにより、行走査線G1〜Gnは、行走査線GnからGn−1,…G2,G1の順で順次選択され、降順で走査される。
したがって、行走査線G1〜Gnの走査方向は、走査方向指示信号に基づいて垂直走査回路13によって昇順または降順に変更することができる。
次に、上記構成の液晶表示部10の画素回路11に画素信号を書き込んで液晶LCを駆動する基本的な動作について説明する。
なお、垂直走査の方向を変えて液晶LCを駆動する動作については、垂直走査の方向を変えるといった本発明の技術的特徴を採用していない従来技術と対比させて後述する。
水平走査回路12から各列データ線D1〜Dmに対応した各画素信号が、1水平走査期間の間、各列データ線D1〜Dmに出力される。一方、第1トランジスタTr1を導通状態にする行選択信号が垂直走査回路13から行走査線G、例えば行走査線G1に1水平走査期間の間出力される。これにより、ゲート端子が行走査線G1に接続されたm個の第1トランジスタTr1は導通状態となる。
各列データ線D1〜Dmに出力された各画素信号は、各列データ線D1〜Dmに対応して接続された第1トランジスタTr1を介して第1保持容量部C1に与えられて書き込まれる。この後、第1トランジスタTr1を非導通状態にする選択信号が垂直走査回路13から行走査線G1に出力される。これにより、ゲート端子が行走査線G1に接続されたm個の第1トランジスタTr1は非導通状態となる。
第1保持容量部C1に書き込まれた画素信号は、次の垂直走査期間に新たな画素信号が与えられるまでの非選択期間中、第1保持容量部C1に保持される。なお、すべての画素回路11の第1保持容量部C1に画素信号が書き込まれて保持される動作が終了するまでは、第2トランジスタTr2は非導通状態にある。
このような画素信号の書き込み動作は、すべての行走査線Gに対して実行され、1フレーム分の画素信号がm×n個のすべての画素回路11の第1保持容量部C1に順次書き込まれて保持される。
1フレーム分の画素信号の書き込み動作が終了すると、第2トランジスタTr2を導通状態とするトリガ信号がすべての画素回路11の第2トランジスタTr2のゲート端子に一括して共通に与えられる。これにより、すべての画素回路11の第2トランジスタTr2は、同時に導通状態となる。すべての画素回路11において、第1保持容量部C1に保持された画素信号は、第2トランジスタTr2を介して第2保持容量部C2に一斉に転送されるとともに画素信号に対応した電圧として画素電極16aに印加される。第2保持容量部C2に転送された画素信号は、第2保持容量部C2に保持される。
すべての画素回路11の各画素電極16aに画素信号に対応した電圧が印加された後、第2トランジスタTr2を非導通状態とするトリガ信号が第2トランジスタTr2のゲート端子に与えられ、第2トランジスタTr2は非導通状態となる。この後、上述したようにして、次フレームの画素信号の書き込み動作が開始される。
次フレームの画素信号の書き込み動作が行われている間、第2トランジスタTr2は非導通状態を維持している。これにより、第2保持容量部C2に転送された画素信号は、第2保持容量部C2に保持されると共に、画素信号に対応した電圧として画素電極16aに印加された状態を保持する。
第2保持容量部C2に保持されている画素信号は、画素信号電圧が画素電極16aに印加される。画素電極16aに印加された画素信号の電圧と、共通電極16bに印加された共通電極電圧Vceとの電位差に応じて液晶LCが駆動され、各画素回路11に書き込まれた画素信号に応じた表示が行われる。
反射型液晶表示装置に好適な液晶表示モードとしては、電界効果複屈折モードがある。電界効果複屈折モードでは、液晶の誘電異方性と初期配向によってノーマリーブラック型あるいはノーマリーホワイト型の特性を得ることができる。第1実施形態では、図4を参照して、ノーマリーブラック型について説明する。
図4は第1実施形態で用いられる液晶LCの液晶駆動電圧−透過率特性の一例を示す図である。図4において、横軸は液晶LCの画素電極16aに印加される電圧であり、縦軸は表示画像のモノクロ(白黒)の表示色を示しており、電圧V1は、表示画像の黒色(出力光強度Pb)に対応し、電圧V2は表示画像の白色(出力光強度Pw)に対応している。
液晶表示部10において、通常液晶は表示画像の焼き付きや液晶材料の劣化を防止する観点から、正極性の電圧印加と負極性の電圧印加とを交互に反転して設定した交流電圧で交流駆動することが好ましい。ここで、正極性とは、画素電極16aに印加する電圧が共通電極電圧Vceよりも高い場合であり、負極性とは、画素電極16aに印加する電圧が共通電極電圧Vceよりも低い場合である。
画素信号を1つのトランジスタを介して1つの保持容量部に取り込んで保持するような構成の画素回路では、すべての画素回路の液晶に同時に画素信号を供給することができない。これにより、液晶LCの共通電極16bに印加する共通電極電圧Vceを変化させず、黒を表示するときには、共通電極電圧Vce+電圧V1となる電圧と、共通電極電圧
Vce−電圧V1となる電圧とが交互に画素電極16aに印加される。一方、白を表示するときには、共通電極電圧Vce+電圧V2となる電圧と、共通電極電圧Vce−電圧V2となる電圧とが交互に画素電極16aに印加される。ここで、電圧V1,V2は図4に示す電圧である。このような駆動態様では、液晶LCの画素電極16aに印加される電圧の振幅は、最大で2×V2となる。
Vce−電圧V1となる電圧とが交互に画素電極16aに印加される。一方、白を表示するときには、共通電極電圧Vce+電圧V2となる電圧と、共通電極電圧Vce−電圧V2となる電圧とが交互に画素電極16aに印加される。ここで、電圧V1,V2は図4に示す電圧である。このような駆動態様では、液晶LCの画素電極16aに印加される電圧の振幅は、最大で2×V2となる。
これに対して、第1実施形態では、液晶表示部10は、図5に示すようにして液晶LCに電圧を印加して駆動している。図5は第1実施形態で用いられる液晶LCに印加される電圧と、液晶LCの駆動態様を模式的に示したものである。
図5に示すように、正極性で黒色表示する際に画素電極16aに印加する電圧Vaと、負極性で白色表示する際に画素電極16aに印加する電圧Vaとは略等しいレベルとなる。また、正極性で白色表示する際に画素電極16aに印加する電圧Vbと、負極性で黒色表示する際に画素電極16aに印加する電圧Vbとは略等しいレベルとなる。このように、画素電極16aには、正負各極性の電圧範囲およびレベルを振幅方向でオーバラップさせた形態の電圧が供給される。
正極性において黒色表示する際に、共通電極16bには、画素電極16aに印加される電圧Vaに対して電圧V1だけ低い電圧の共通電極電圧Vceが印加される。また、負極性において黒色表示する際に、共通電極16bには、画素電極16aに印加される電圧Vbに対して電圧V1だけ高い電圧の共通電極電圧Vceが印加される。すなわち、共通電極電圧Vceは、正極性では電圧Va−電圧V1となり、負極性では電圧Vb+電圧V1となる。
一方、正極性において白色表示する際に、共通電極16bには、画素電極16aに印加される電圧Vbに対して電圧V2だけ低い電圧の共通電極電圧Vceが印加される。また、負極性において白色表示する際に、共通電極16bには、画素電極16aに印加される電圧Vaに対して電圧V2だけ低い電圧の共通電極電圧Vceが印加される。すなわち、共通電極電圧Vceは、正極性では電圧Vb−電圧V2となり、負極性では電圧Va+電圧V2となる。
このように、正負の極性において黒色表示もしくは白色表示をする場合には、図5に示すように、画素電極16aに印加される電圧の振幅は電圧Va−電圧Vb、すなわち電圧V2−電圧V1となる。これにより、画素電極16aに印加すべき印加電圧は、共通電極電圧Vceを変化させない場合に比べて、小振幅にすることが可能となる。この結果、液晶表示部10は、第1トランジスタTr1、第2トランジスタTr2や第1保持容量部C1、第2保持容量部C2の必要耐圧を低減させることが可能となり、素子の高密度化を実現することができる。
次に、第1実施形態と、第1実施形態の技術的特徴である、行走査線G1〜Gnの走査方向を変えるといった構成を採用していない従来技術とを対比させて、第1実施形態の液晶表示装置1の動作及び効果について説明する。
まず、発明が解決しようとする課題の欄で触れた従来技術が招く不具合について説明する。
ここで、図6に示す液晶表示部10の液晶表示画面61において、マトリックス状に配置された複数の画素回路11で構成された各画素のうち、画素aを図6の矢印62で示す垂直走査方向に対して走査の起点側に位置する画素の代表とする。画素bを垂直走査方向に対して走査の略中間に位置する画素の代表とする。画素cを垂直走査方向に対して走査の終点側に位置する画素の代表とする。
図7は上述の第1実施形態の技術的特徴が採用されていない場合の画素a、画素b、画素cに係わる諸信号の模式的な信号波形を示すタイミングチャートである。なお、図7に示すタイミングチャートにおいて諸信号は、各画素a,b,cに白色が表示される際の電圧変化を示している。また、図7に示すタイミングチャートにおいて諸信号は、図5に示したように液晶LCの両電極に印加される電圧の極性が1フレーム期間毎に交互に反転して液晶LCを交流駆動する際の電圧変化を示している。
図7において、画素信号Da,Db,Dcは、水平走査回路12から列データ線D1〜Dnを介して各画素a,b,cに対応した画素回路11に書き込まれて、第1保持容量部C1の第1電極部14aに保持される信号を表す。画素信号電圧Va,Vb,Vcは、第2保持容量部C2の第1電極部15aに保持される画素信号の信号電圧を表す。
図7において、各画素a,b,cを構成する各画素回路11には、行選択信号が1垂直走査期間内に順次供給され、かつ行選択信号に同期して画素信号が供給される。
すなわち、画素aの画素回路11は、時刻t1で行選択信号Gaが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Daが供給される。これにより、画素aの画素回路11は、時刻t1で第1トランジスタTr1を介して画素信号Daが書き込まれる。書き込まれた画素信号Daの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素bの画素回路11は、時刻t2で行選択信号Gbが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dbが供給される。これにより、画素bの画素回路11は、時刻t2で第1トランジスタTr1を介して画素信号Dbが書き込まれる。書き込まれた画素信号Dbの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素cの画素回路11は、時刻t3で行選択信号Gcが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dcが供給される。これにより、画素cの画素回路11は、時刻t3で第1トランジスタTr1を介して画素信号Dcが書き込まれる。書き込まれた画素信号Dcの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
その後時刻t4でトリガ信号(Trg)が各画素a,b,cの画素回路11に同時に供給されると、各画素信号Da、Db、Dcは第2保持容量部C2の第1電極部15aに転送されて保持される。これにより、各画素a,b,cの各画素回路11の画素信号が更新される。すなわち、各画素a,b,cの各画素回路11のロウレベルの画素信号がハイレベルの画素信号に更新される。
ここで、発明が解決しようとする課題の欄で説明したように、寄生容量が第1保持容量部C1の第1電極部14aと第2保持容量部C2の第1電極部15aとの間に形成されている場合を想定する。
寄生容量が形成されていると、第1保持容量部C1の第1電極部14aと第2保持容量部C2の第1電極部15aとは、寄生容量結合される。これにより、画素信号が第1保持容量部C1の第1電極部14aに書き込まれた時に、第1保持容量部C1の第1電極部14aの電圧変化が第2保持容量部C2の第1電極部15aにクロストークする。電圧のクロストークが生じると、それまで第2保持容量部C2の第1電極部15aに保持されていた画素信号の画素信号電圧が変化する。
画素信号電圧の変化が生じている期間は、画素信号を画素回路11に書き込むタイミングによって異なる。
図7のタイミングチャートにおいて、画素aの画素回路11では、時刻t1で画素信号Daが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vaが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vaは、画素aの画素回路11に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素aの画素回路11では、時刻t1から時刻t4までの期間保持している画素信号電圧Vaが変化する。
画素bの画素回路11では、時刻t2で画素信号Dbが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vbが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vbは、画素bの画素回路11に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素bの画素回路11では、時刻t2から時刻t4までの期間保持している画素信号電圧Vbが変化する。
画素cの画素回路11では、時刻t3で画素信号Dcが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vcが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vcは、画素cの画素回路11に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素cの画素回路11では、時刻t3から時刻t4までの期間保持している画素信号電圧Vcが変化する。
このように、画素信号電圧の変化が生じている期間は、画素aの画素回路11が最も長く、次いで画素bの画素回路11、画素cの画素回路11の順で短くなる。
1垂直走査期間で各画素a,b,cで画素信号の画素信号電圧の変化が生じている期間が異なると、各画素a,b,cの輝度が変化している期間も異なる。すなわち、各画素a,b,cの輝度が低下している期間は、画素aが最も長くなり、次いで画素b、画素cの順で短くなる。
これにより、液晶表示画面61の上方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面61の下方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、液晶表示画面61に表示される画像は、表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の上部から下部に向かって傾斜状に変化するといった不具合が生じる。
これに対して、第1実施形態の液晶表示装置1は、画素回路11おける垂直走査方向を変える構成を採用することにより、図6に示す画素a、画素b、画素cに係わる諸信号の模式的な信号波形は、図8のタイミングチャートに示すようになる。
図8において、画素信号Da,Db,Dcは、水平走査回路12から列データ線D1〜Dnを介して各画素a,b,cに対応した画素回路11に書き込まれて、第1保持容量部C1の第1電極部14aに保持される信号を表す。画素信号電圧Va,Vb,Vcは、第2保持容量部C2の第1電極部15aに保持される画素信号の信号電圧を表す。
なお、図8に示すタイミングチャートにおいて諸信号は、各画素a,b,cに白色が表示される際の電圧変化を示している。また、図8に示すタイミングチャートにおいて諸信号は、図5に示したように液晶LCの両電極に印加される電圧の極性が1サブフレーム毎に交互に反転して液晶LCを交流駆動する際の電圧変化を示している。
ここで、液晶表示部10に表示される画像を構成する1つのフレームは、2つの連続したサブフレームで構成されているものとする。また、1垂直走査期間における垂直走査によって1つのサブフレームの画像が構成される。
図8において、第1フレームF1は、前半部のサブフレームSF1(−)と後半部のサブフレームSF1(+)とで構成されている。第1フレームF1に続く第2フレームF2は、前半部のサブフレームSF2(−)と後半部のサブフレームSF2(+)とで構成されている。
ここで、(−)は図5に示す負極性で液晶LCを駆動することを示し、(+)は図5に示す正極性で液晶LCを駆動することを示している。したがって、各サブフレームの前半部では、液晶LCは負極性で駆動され、各サブフレームの後半部では、液晶LCは正極性で駆動される。
第1フレームのサブフレームSF1(−)の垂直走査では、時刻t1で走査方向指示信号はロウレベルからハイレベルに移行する。ここで、走査方向指示信号は、例えばロウレベルで降順の垂直走査方向を示し、ハイレベルで昇順の垂直走査方向を示すものとする。したがって、サブフレームSF1(−)では、垂直走査方向は昇順となる。すなわち、画素a,画素b,画素cの順で垂直走査が行われ、この順序で画素信号が書き込まれる。
ここで、サブフレームSF1(−)の前のサブフレーム(図示せず)では、時刻t=0でトリガ信号(Trg)が画素回路11に供給され、ロウレベルの画素信号が、各画素a,b,cの画素回路11に書き込まれているものとする。
その後、画素aの画素回路11は、時刻t1で行選択信号Gaが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Daが供給される。これにより、画素aの画素回路11は、時刻t1で第1トランジスタTr1を介して画素信号Daが書き込まれる。書き込まれた画素信号Daの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素aの画素回路11では、時刻t1で画素信号Daが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vaが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vaは、画素aの画素回路11に書き込まれた画素信号Daのハイレベルの画素信号電圧となる。したがって、画素aの画素回路11では、時刻t1から時刻t4までの期間△t1の間保持している画素信号電圧Vaが変化する。
画素bの画素回路11は、時刻t2で行選択信号Gbが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dbが供給される。これにより、画素bの画素回路11は、時刻t2で第1トランジスタTr1を介して画素信号Dbが書き込まれる。書き込まれた画素信号Dbの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素bの画素回路11では、時刻t2で画素信号Dbが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vbが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vbは、画素bの画素回路11に書き込まれた画素信号Dbのハイレベルの画素信号電圧となる。したがって、画素bの画素回路11では、時刻t2から時刻t4までの期間△t2の間保持している画素信号電圧Vbが変化する。
画素cの画素回路11は、時刻t3で行選択信号Gcが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dcが供給される。これにより、画素cの画素回路11は、時刻t3で第1トランジスタTr1を介して画素信号Dcが書き込まれる。書き込まれた画素信号Dcの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素cの画素回路11では、時刻t3で画素信号Dcが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vcが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t4で供給されると、画素信号電圧Vcは、画素cの画素回路11に書き込まれた画素信号Dcのハイレベルの画素信号電圧となる。したがって、画素cの画素回路11では、時刻t3から時刻t4までの期間△t3の間保持している画素信号電圧Vcが変化する。
このように、各画素a,b、cの画素回路11における画素信号電圧Va,Vb,Vcが△Vだけ上昇して変化が生じている期間の大小関係は、△t1>△t2>△t3となる。すなわち、画素信号電圧の変化が生じている期間は、画素aの画素回路11が最も長く、次いで画素bの画素回路11、画素cの画素回路11の順で短くなる。これにより、先に説明したように、液晶表示画面61の上方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面61の下方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、サブフレームSF1(−)では、液晶表示画面61に表示される画像は、表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の上部から下部に向かって傾斜状に変化する。
なお、表示画面の全面に黒色を表示した場合に、表示画像の輝度の変化は上記白色を表示した場合と逆となる。この結果、液晶表示画面61に表示される画像は、白色を表示した場合と同様に表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の下部から上部に向かって傾斜状に変化する。また、表示画面の全面に黒色を表示した場合に、表示画像の輝度の変化が上記白色を表示した場合と逆となることは、以下の説明においても同様である。
次に、第1フレームのサブフレームSF1(−)に続くサブフレームSF1(+)の垂直走査では、時刻t5で走査方向指示信号はハイレベルからロウレベルに移行する。したがって、サブフレームSF1(+)では、垂直走査方向は昇順から降順に変更される。すなわち、サブフレームSF1(+)では、走査方向がサブフレームSF1(−)の走査方向とは逆方向に変更される。したがって、画素c,画素b,画素aの順で垂直走査が行われ、この順序で画素信号が書き込まれる。
まず、画素cの画素回路11は、時刻t5で行選択信号Gcが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Dcが供給される。これにより、画素cの画素回路11は、時刻t5で第1トランジスタTr1を介して画素信号Dcが書き込まれる。書き込まれた画素信号Dcの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素cの画素回路11では、時刻t5で画素信号Dcが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vcが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t8で供給されると、画素信号電圧Vcは、画素cの画素回路11に書き込まれた画素信号Dcのハイレベルの画素信号電圧となる。したがって、画素cの画素回路11では、時刻t5から時刻t8までの期間△t1の間保持している画素信号電圧Vcが変化する。
画素bの画素回路11は、時刻t6で行選択信号Gbが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Dbが供給される。これにより、画素bの画素回路11は、時刻t6で第1トランジスタTr1を介して画素信号Dbが書き込まれる。書き込まれた画素信号Dbの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素bの画素回路11では、時刻t6で画素信号Dbが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vbが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t8で供給されると、画素信号電圧Vbは、画素bの画素回路11に書き込まれた画素信号Dbのハイレベルの画素信号電圧となる。したがって、画素bの画素回路11では、時刻t6から時刻t8までの期間△t2の間保持している画素信号電圧Vbが変化する。
画素aの画素回路11は、時刻t7で行選択信号Gaが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Daが供給される。これにより、画素aの画素回路11は、時刻t7で第1トランジスタTr1を介して画素信号Daが書き込まれる。書き込まれた画素信号Daの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素aの画素回路11では、時刻t7で画素信号Daが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vaが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t8で供給されると、画素信号電圧Vaは、画素aの画素回路11に書き込まれた画素信号Daのハイレベルの画素信号電圧となる。したがって、画素aの画素回路11では、時刻t7から時刻t8までの期間△t3の間保持している画素信号電圧Vaが変化する。
このように、各画素a,b、cの画素回路11における画素信号電圧Va,Vb,Vcが△Vだけ下降して変化が生じている期間の大小関係は、△t3<△t2<△t1となる。すなわち、画素信号電圧の変化が生じている期間は、画素cの画素回路11が最も長く、次いで画素bの画素回路11、画素aの画素回路11の順で短くなる。
これにより、先に説明したように、液晶表示画面61の下方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面61の上方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、サブフレームSF1(+)では、液晶表示画面61に表示される画像は、表示画面の下部のコントラストが一番低い状態でコントラストが表示画面の下部から上部に向かって傾斜状に変化する。
また、画素aの画素回路11における画素信号電圧Vaが変化している期間△t3は、サブフレームSF1(−)の画素cの画素回路11における画素信号電圧Vcが変化している期間△t3と同一となる。
さらに、画素bの画素回路11における画素信号電圧Vbが変化している期間△t2は、サブフレームSF1(−)の画素bの画素回路11における画素信号電圧Vbが変化している期間△t2と同一となる。画素cの画素回路11における画素信号電圧Vcが変化している期間△t1は、サブフレームSF1(−)の画素aの画素回路11における画素信号電圧Vaが変化している期間△t1と同一となる。
これにより、コントラストが傾斜する傾斜の傾向は、サブフレームSF1(−)とサブフレームSF1(+)とでは逆の傾向となる。この結果、サブフレームSF1(−)とサブフレームSF1(+)との画像が連続して表示されると、第1フレームF1の画像のコントラストは、平均化されて視認される。
次に、第1フレームのサブフレームSF1(+)に続く第2フレームのサブフレームSF1(−)の垂直走査では、第1フレームF1のサブフレームSF1(−)と同様にして昇順で垂直走査を行ってもよい。この場合でも、上述のようにコントラストの平均化は向上する。
しかしながら、サブフレーム毎に垂直走査方向を変更した場合には、液晶LCを交流駆動する際の極性によって液晶LCに印加される液晶駆動電圧の変動が偏ってしまう。例えば、画素aの画素回路11は、第1フレームF1のサブフレームSF1(−)では液晶駆動電圧の実効値の低下が大きくなる一方、第2フレームF2のサブフレームSF1(−)では液晶駆動電圧の実効値の低下が小さくなる。ここで、液晶駆動電圧の実効値とは、1サブフレームの期間に液晶LCに印加される電圧を平均した値を示すものとする。
この結果、第2フレームF2に続く次のフレーム以降、サブフレーム毎に垂直走査方向を変更した場合には、液晶LCを交流駆動する際の極性に対して液晶駆動電圧の実効値が低下する際の低下の大小の傾向が固定化されてしまう。
これを回避するために、第1実施形態では、第1フレームのサブフレームSF1(+)に続く第2フレームのサブフレームSF1(−)の垂直走査は、第1のフレームのサブフレームSF1(+)と同様に降順で行われる。
まず、画素cの画素回路11は、時刻t9で行選択信号Gcが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dcが供給される。これにより、画素cの画素回路11は、時刻t9で第1トランジスタTr1を介して画素信号Dcが書き込まれる。書き込まれた画素信号Dcの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素cの画素回路11では、時刻t9で画素信号Dcが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vcが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t12で供給されると、画素信号電圧Vcは、画素cの画素回路11に書き込まれた画素信号Dcのハイレベルの画素信号電圧となる。したがって、画素cの画素回路11では、時刻t9から時刻t12までの期間△t1の間保持している画素信号電圧Vcが変化する。
画素bの画素回路11は、時刻t10で行選択信号Gbが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Dbが供給される。これにより、画素bの画素回路11は、時刻t10で第1トランジスタTr1を介して画素信号Dbが書き込まれる。書き込まれた画素信号Dbの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素bの画素回路11では、時刻t10で画素信号Dbが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vbが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t12で供給されると、画素信号電圧Vbは、画素bの画素回路11に書き込まれた画素信号Dbのハイレベルの画素信号電圧となる。したがって、画素bの画素回路11では、時刻t10から時刻t12までの期間△t2の間保持している画素信号電圧Vbが変化する。
画素aの画素回路11は、時刻t11で行選択信号Gaが第1トランジスタTr1のゲート端子に供給され、ハイレベルの画素信号Daが供給される。これにより、画素aの画素回路11は、時刻t11で第1トランジスタTr1を介して画素信号Daが書き込まれる。書き込まれた画素信号Daの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素aの画素回路11では、時刻t11で画素信号Daが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Vaが変化して所定の電圧△Vだけ上昇する。この後、トリガ信号(Trg)が時刻t12で供給されると、画素信号電圧Vaは、画素aの画素回路11に書き込まれた画素信号Daのハイレベルの画素信号電圧となる。したがって、画素aの画素回路11では、時刻t11から時刻t12までの期間△t3の間保持している画素信号電圧Vaが変化する。
このように、各画素a,b、cの画素回路11における画素信号電圧Va,Vb,Vcが△Vだけ上昇して変化が生じている期間の大小関係は、△t3<△t2<△t1となる。すなわち、画素信号電圧の変化が生じている期間は、画素cの画素回路11が最も長く、次いで画素bの画素回路11、画素aの画素回路11の順で短くなる。
これにより、先に説明したように、液晶表示画面61の下方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面61の上方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、サブフレームSF2(−)では、液晶表示画面61に表示される画像は、表示画面の下部のコントラストが一番低い状態でコントラストが表示画面の下部から上部に向かって傾斜状に変化する。
次に、第1フレームのサブフレームSF2(−)に続くサブフレームSF2(+)の垂直走査では、時刻t13で走査方向指示信号はロウレベルからハイレベルに移行する。したがって、サブフレームSF2(+)では、垂直走査方向は降順から昇順に変更される。すなわち、サブフレームSF2(+)では、走査方向がサブフレームSF2(−)の走査方向とは逆方向に変更される。したがって、画素a,画素b,画素cの順で垂直走査が行われ、この順序で画素信号が書き込まれる。
まず、画素aの画素回路11は、時刻t13で行選択信号Gaが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Daが供給される。これにより、画素aの画素回路11は、時刻t13で第1トランジスタTr1を介して画素信号Daが書き込まれる。書き込まれた画素信号Daの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素aの画素回路11では、時刻t13で画素信号Daが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vaが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t16で供給されると、画素信号電圧Vaは、画素aの画素回路11に書き込まれた画素信号Daのロウレベルの画素信号電圧となる。したがって、画素aの画素回路11では、時刻t13ら時刻t16までの期間△t1の間保持している画素信号電圧Vaが変化する。
画素bの画素回路11は、時刻t14で行選択信号Gbが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Dbが供給される。これにより、画素bの画素回路11は、時刻t14で第1トランジスタTr1を介して画素信号Dbが書き込まれる。書き込まれた画素信号Dbの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素bの画素回路11では、時刻t14で画素信号Dbが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vbが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t16で供給されると、画素信号電圧Vbは、画素bの画素回路11に書き込まれた画素信号Dbのロウレベルの画素信号電圧となる。したがって、画素bの画素回路11では、時刻t14から時刻t16までの期間△t2の間保持している画素信号電圧Vbが変化する。
画素cの画素回路11は、時刻t15で行選択信号Gcが第1トランジスタTr1のゲート端子に供給され、ロウレベルの画素信号Dcが供給される。これにより、画素cの画素回路11は、時刻t15で第1トランジスタTr1を介して画素信号Dcが書き込まれる。書き込まれた画素信号Dcの画素信号電圧は、第1保持容量部C1の第1電極部14aに保持される。
画素cの画素回路11では、時刻t15で画素信号Dcが書き込まれると、上記寄生容量結合によりそれまで保持されていたハイレベルの画素信号電圧Vcが変化して所定の電圧△Vだけ下降する。この後、トリガ信号(Trg)が時刻t16で供給されると、画素信号電圧Vcは、画素cの画素回路11に書き込まれた画素信号Dcのロウレベルの画素信号電圧となる。したがって、画素cの画素回路11では、時刻t15から時刻t16までの期間△t3の間保持している画素信号電圧Vcが変化する。
このように、各画素a,b、cの画素回路11における画素信号電圧Va,Vb,Vcが△Vだけ下降して変化が生じている期間の大小関係は、△t1>△t2>△t3となる。すなわち、画素信号電圧の変化が生じている期間は、画素aの画素回路11が最も長く、次いで画素bの画素回路11、画素cの画素回路11の順で短くなる。
これにより、先に説明したように、液晶表示画面61の上方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面61の下方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、サブフレームSF2(+)では、液晶表示画面61に表示される画像は、表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の上部から下部に向かって傾斜状に変化する。
また、画素aの画素回路11における画素信号電圧Vaが変化している期間△t1は、サブフレームSF2(−)の画素cの画素回路11における画素信号電圧Vcが変化している期間△t1と同一となる。
さらに、画素bの画素回路11における画素信号電圧Vbが変化している期間△t2は、サブフレームSF2(−)の画素bの画素回路11における画素信号電圧Vbが変化している期間△t2と同一となる。画素cの画素回路11における画素信号電圧Vcが変化している期間△t3は、サブフレームSF2(−)の画素aの画素回路11における画素信号電圧Vaが変化している期間△t3と同一となる。
これにより、コントラストが傾斜する傾斜の傾向は、サブフレームSF2(−)とサブフレームSF2(+)とでは逆の傾向となる。この結果、サブフレームSF2(−)とサブフレームSF2(+)との画像が連続して表示されると、第2フレームF2の画像のコントラストは、平均化されて視認される。
第2フレームF2に続く第3フレームF3以降のフレーム(図示せず)では、上述のように第1フレームF1と第2フレームF2とが順次連続して実行される。
図9は画素a,b,cと液晶駆動実効電圧との関係を示す模式図であり、同図(a)はサブフレームSF1(−)における関係を示し、同図(b)はサブフレームSF2(+)における関係を示している。また、図9(c)はサブフレームSF2(−)における関係を示し、同図(d)はサブフレームSF2(−)における関係を示している。
図9(a)において、サブフレームSF1(−)では、液晶駆動実効電圧は、全面白色表示の場合に画素aの画素回路11が最も低く、次いで画素bの画素回路11、画素cの画素回路11の順で高くなっている。一方、全面黒色表示の場合には、画素aの画素回路11が最も高く、次いで画素bの画素回路11、画素cの画素回路11の順で低くなっている。
これに対して、 図9(b)において、サブフレームSF1(+)では、液晶駆動実効電圧は、全面白色表示の場合に画素aの画素回路11が最も高く、次いで画素bの画素回路11、画素cの画素回路11の順で低くなっている。一方、全面黒色表示の場合には、画素aの画素回路11が最も低く、次いで画素bの画素回路11、画素cの画素回路11の順で高くなっている。
このように、サブフレームSF1(−)とサブフレームSF1(+)とでは、画素a,b,cにおける液晶駆動実効電圧の変化の傾向は、白色表示及び黒色表示ともに逆の傾向を示している。
また、図9(c)において、サブフレームSF2(−)では、液晶駆動実効電圧は、全面白色表示の場合に画素aの画素回路11が最も高く、次いで画素bの画素回路11、画素cの画素回路11の順で低くなっている。一方、全面黒色表示の場合には、画素aの画素回路11が最も低く、次いで画素bの画素回路11、画素cの画素回路11の順で高くなっている。
これに対して、 図9(d)において、サブフレームSF2(+)では、液晶駆動実効電圧は、全面白色表示の場合に画素aの画素回路11が最も低く、次いで画素bの画素回路11、画素cの画素回路11の順で高くなっている。一方、全面黒色表示の場合には、画素aの画素回路11が最も高く、次いで画素bの画素回路11、画素cの画素回路11の順で低くなっている。
このように、サブフレームSF2(−)とサブフレームSF2(+)とでは、画素a,b,cにおける液晶駆動実効電圧の変化の傾向は、白色表示及び黒色表示ともに逆の傾向を示している。
したがって、画像のコントラストが傾斜する傾斜の傾向は、連続するサブフレームSF1(−)とサブフレームSF1(+)とでは逆の傾向となり、連続するサブフレームSF2(−)とサブフレームSF2(+)とでは逆の傾向となる。
この結果、サブフレームSF1(−)とサブフレームSF1(+)との画像が連続して表示されると、第1フレームF1の画像のコントラストは、平均化される。また、サブフレームSF2(−)とサブフレームSF2(+)との画像が連続して表示されると、第2フレームF2の画像のコントラストは、平均化される。
したがって、第1実施形態の液晶表示装置1は、寄生容量によるクロストークに起因する表示画像におけるコントラストの変化を抑制し、表示画像のコントラストの均一化を向上することができる。この結果、第1実施形態の液晶表示装置1は、高品位な液晶表示を提供することができる。
なお、上記第1実施形態では、画像を構成する1つのフレームが2つのサブフレームで構成されている場合について説明した。これに対して、1つのフレームがサブフレームに分かれていない場合には、第1実施形態で説明した1つのサブフレームをフレームに置き換えることで、同様の効果を得ることができる。
(第2実施形態)
図10を参照して、本発明の第2実施形態に係る液晶表示装置の構成を説明する。
図10を参照して、本発明の第2実施形態に係る液晶表示装置の構成を説明する。
第2実施形態において、第1実施形態と主に異なる点は、マトリックス状に複数配置された画素回路11により構成された画素回路部101を、1つの垂直走査回路13に代えて2つの垂直走査回路102−1,102−2で走査するようにしたことである。
したがって、ここでは、主に上述した第1実施形態との相違点について説明する。
垂直走査回路102−1は、画素回路部101の行走査線G1〜G2nのうち、奇数行の行走査線G1,G3,…,G(2n−3),G(2n−1)を走査する。
垂直走査回路102−1には、奇数行の行走査線G1,G3,…,G(2n−3),G(2n−1)が接続されている。垂直走査回路102−1は、垂直同期信号(Vst)、垂直走査用のクロック信号(Vck)を入力する。
垂直走査回路102−1は、垂直同期信号、垂直走査用のクロック信号に基づいて、行走査線G1,G3,…,G(2n−3),G(2n−1)に順次行選択信号を1水平走査期間単位で供給する。
垂直走査回路102−1は、垂直走査の方向を指示する走査方向指示信号に基づいて、垂直走査方向を決定する。
垂直走査回路102−1は、走査方向指示信号が行走査線G1から行走査線G(2n−1)の昇順に走査方向を指示している場合には、行選択信号を昇順で供給する。または、垂直走査回路102−1は、走査方向指示信号が昇順の走査方向とは逆方向となる行走査線G(2n−1)から行走査線G1の降順に走査方向を指示している場合には、行選択信号を降順で供給する。
垂直走査回路102−1は、第1シフトレジスタ回路31−1、第2シフトレジスタ回路32−1、選択回路33−1、レベルシフト回路34−1、アンドゲート回路35−1〜35−(2n−1)を備えている。
第1シフトレジスタ回路31−1は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第1シフトレジスタ回路31−1は、垂直同期信号に基づいてシフト動作を開始し、垂直走査用のクロック信号を行選択信号として順次シフトする。第1シフトレジスタ回路31−1は、図10の矢印B1の方向に垂直走査用のクロック信号をシフトする。
すなわち、第1シフトレジスタ回路31−1は、出力端子R1から出力端子R(2n−1)の方向に行選択信号をシフトする。第1シフトレジスタ回路31−1は、第1実施形態で用いたと同じ垂直走査用のクロック信号(Vck)の奇数番目のクロック信号を行選択信号として出力端子R1から出力端子R3,…,R(2n−3),R(2n−1)の順で順次出力する。例えば第1シフトレジスタ回路31−1は、垂直走査用のクロック信号(Vck)の3番目のクロック信号を行選択信号として出力端子R3から出力する。
第1シフトレジスタ回路31−1から順次出力された行選択信号は、選択回路33−1に与えられる。
第2シフトレジスタ回路32−1は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第2シフトレジスタ回路32−1は、垂直同期信号(Vst)に基づいてシフト動作を開始し、垂直走査用のクロック信号を行選択信号として順次シフトする。したがって、第2シフトレジスタ回路32−1は、第1シフトレジスタ回路31−1と同期してシフト動作を行う。
第2シフトレジスタ回路32−1は、図10の矢印B2の方向に行選択信号をシフトする。したがって、第2シフトレジスタ回路32−1は、第1シフトレジスタ回路31−1のシフト方向とは逆方向に行選択信号をシフトする。
すなわち、第2シフトレジスタ回路32−1は、出力端子R(2n−1)から出力端子R1の方向に行選択信号をシフトする。第2シフトレジスタ回路32−1は、第1実施形態1で用いたと同じ垂直走査用のクロック信号の奇数番目のクロック信号を行選択信号として出力端子R(2n−1)から出力端子(2n−3),…,R3,R1の順で順次出力する。例えば第2シフトレジスタ回路32−1は、垂直走査用のクロック信号の3番目のクロック信号を行選択信号として出力端子R(2n−3)から出力する。
第2シフトレジスタ回路32−1から順次出力された行選択信号は、選択回路33−1に与えられる。
選択回路33−1は、第1シフトレジスタ回路31−1及び第2シフトレジスタ回路32−1の出力端子Rm(m=1,3…,(2n−3),(2n−1))に出力された行選択信号を入力する。選択回路33−1は、走査方向指示信号に基づいて、入力した行選択信号のいずれか一方の行選択信号を択一的に選択する。
すなわち、選択回路33−1は、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31−1から出力された行選択信号を選択する。一方、選択回路33−1は、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32−1から出力された行選択信号を選択する。
選択回路33−1は、選択した行選択信号を出力端子Smからレベルシフト回路34−1に出力する。例えば選択回路33−1は、第1シフトレジスタ回路31−1及び第2シフトレジスタ回路32−1の出力端子R3に出力された行選択信号のいずれか一方の行選択信号を選択する。選択回路33−1は、選択した行選択信号を出力端子S3からレベルシフト回路34に出力する。
レベルシフト回路34−1は、選択回路33−1から与えられた行選択信号の電圧レベルを、第1トランジスタTr1のスイッチングが可能となるゲート電圧レベルまで昇圧する。レベルシフト回路34−1は、昇圧した行選択信号を対応するアンドゲート回路35−1〜35−(2n−1)の一方の入力に与える。
すなわち、レベルシフト回路34−1は、選択回路33−1の出力端子Smからレベルシフト回路34−1に出力されて昇圧された行選択信号をアンドゲート回路35(−m)(m=1,3,…,(2n−3),(2n−1))に出力する。例えば、レベルシフト回路34−1は、選択回路33−1の出力端子S3からレベルシフト回路34−1に出力されて昇圧された行選択信号をアンドゲート回路35−3に出力する。
アンドゲート回路35−1〜35−(2n−1)は、レベルシフト回路34−1から出力された行選択信号と切替信号とを入力する。
切替信号は、奇数行に配置された画素回路11と偶数行に配置された画素回路11とで垂直走査する画素回路11を切り替える信号である。例えば、切替信号がハイレベルでは、奇数行に配置された画素回路11が垂直走査され、切替信号がロウレベルでは、偶数行に配置された画素回路11が垂直走査される。切替信号は、生成回路23で生成され、液晶表示部10及びアクセス制御回路22に与えられる。
アンドゲート回路35−1〜35−(2n−1)は、出力端子が対応する行走査線G1,G3,…,G(2n−3),G(2n−1)に接続されている。アンドゲート回路35−1〜35−(2n−1)は、切替信号がハイレベルになると、レベルシフト回路34−1から与えられた行選択信号を行走査線G1,G3,…,G(2n−3),G(2n−1)に順次出力する。
したがって、奇数行に配置された画素回路11が垂直走査される場合には、選択回路33−1の出力端子Smから順次出力されて昇圧された行選択信号は、行走査線Gmに順次与えられる。ここで、m=1,3…,(2n−3),(2n−1))である。
上記構成の垂直走査回路102−1では、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31−1から順次出力された行選択信号が順次行走査線G1,G3,…,G(2n−3),G(2n−1)に与えられる。これにより、行走査線G1,G3,…,G(2n−3),G(2n−1)は、行走査線G1からG3,…,G(2n−3),G(2n−1)の順で順次選択され、昇順で走査される。
一方、垂直走査回路102−1では、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32−1から順次出力された行選択信号が順次行走査線G(2n−1),G(2n−3),…,G3,G1に与えられる。これにより、行走査線G1,G3,…,G(2n−3),G(2n−1)は、行走査線G(2n−1)からG(2n−3),…G3,G1の順で順次選択され、降順で走査される。
したがって、奇数行の行走査線G1,G3,…,G(2n−3),G(2n−1)の走査方向は、走査方向指示信号に基づいて垂直走査回路102−1によって昇順または降順に変更することができる。
垂直走査回路102−2は、画素回路部101の行走査線G1〜G2nのうち、偶数行の行走査線G2,G4,…,G(2n−2),G2nを走査する。
垂直走査回路102−2には、偶数行の行走査線G2,G4,…,G(2n−2),G2nが接続されている。垂直走査回路102−2は、垂直走査回路102−1と同様に垂直同期信号(Vst)、垂直走査用のクロック信号(Vck)を入力する。
垂直走査回路102−2は、垂直同期信号、垂直走査用のクロック信号に基づいて、行走査線G2,G4,…,G(2n−2),G2nに順次行選択信号を1水平走査期間単位で供給する。
垂直走査回路102−2は、垂直走査の方向を指示する走査方向指示信号に基づいて、垂直走査方向を決定する。
垂直走査回路102−2は、走査方向指示信号が行走査線G2から行走査線G2nの昇順に走査方向を指示している場合には、行選択信号を昇順で供給する。または、垂直走査回路102−2は、走査方向指示信号が昇順の走査方向とは逆方向となる行走査線G2nから行走査線G2の降順に走査方向を指示している場合には、行選択信号を降順で供給する。
垂直走査回路102−2は、第1シフトレジスタ回路31−2、第2シフトレジスタ回路32−2、選択回路33−2、レベルシフト回路34−2、アンドゲート回路35−2〜35−2nを備えている。
第1シフトレジスタ回路31−2は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第1シフトレジスタ回路31−2は、垂直同期信号に基づいてシフト動作を開始し、垂直走査用のクロック信号を行選択信号として順次シフトする。第1シフトレジスタ回路31−2は、図10の矢印C1の方向に垂直走査用のクロック信号をシフトする。
すなわち、第1シフトレジスタ回路31−2は、出力端子R2から出力端子R2nの方向に行選択信号をシフトする。第1シフトレジスタ回路31−2は、第1実施形態で用いたと同じ垂直走査用のクロック信号(Vck)の偶数番目のクロック信号を行選択信号として出力端子R2から出力端子R4,…,R(2n−2),R2nの順で順次出力する。例えば第1シフトレジスタ回路31−2は、垂直走査用のクロック信号(Vck)の4番目のクロック信号を行選択信号として出力端子R4から出力する。
第1シフトレジスタ回路31−2から順次出力された行選択信号は、選択回路33−2に与えられる。
第2シフトレジスタ回路32−2は、垂直同期信号(Vst)と垂直走査用のクロック信号(Vck)とを入力する。第2シフトレジスタ回路32−2は、垂直同期信号(Vst)に基づいてシフト動作を開始し、垂直走査用のクロック信号を行選択信号として順次シフトする。したがって、第2シフトレジスタ回路32−2は、第1シフトレジスタ回路31−2と同期してシフト動作を行う。
第2シフトレジスタ回路32−2は、図10の矢印C2の方向に行選択信号をシフトする。したがって、第2シフトレジスタ回路32−2は、第1シフトレジスタ回路31−2のシフト方向とは逆方向に行選択信号をシフトする。
すなわち、第2シフトレジスタ回路32−2は、出力端子R2nから出力端子R2の方向に行選択信号をシフトする。第2シフトレジスタ回路32−2は、第1実施形態1で用いたと同じ垂直走査用のクロック信号の偶数番目のクロック信号を行選択信号として出力端子R2nから出力端子(2n−2),…,R4,R2の順で順次出力する。例えば第2シフトレジスタ回路32−2は、垂直走査用のクロック信号の4番目のクロック信号を行選択信号として出力端子R(2n−2)から出力する。
第2シフトレジスタ回路32−2から順次出力された行選択信号は、選択回路33−1に与えられる。
選択回路33−2は、第1シフトレジスタ回路31−2及び第2シフトレジスタ回路32−2の出力端子Rm(m=2,4…,(2n−2),2n)に出力された行選択信号を入力する。選択回路33−2は、走査方向指示信号に基づいて、入力した行選択信号のいずれか一方の行選択信号を択一的に選択する。
すなわち、選択回路33−2は、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31−2から出力された行選択信号を選択する。一方、選択回路33−2は、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32−2から出力された行選択信号を選択する。
選択回路33−2は、選択した行選択信号を出力端子Smからレベルシフト回路34−2に出力する。例えば選択回路33−2は、第1シフトレジスタ回路31−2及び第2シフトレジスタ回路32−2の出力端子R4に出力された行選択信号のいずれか一方の行選択信号を選択する。選択回路33−2は、選択した行選択信号を出力端子S4からレベルシフト回路34に出力する。
レベルシフト回路34−2は、選択回路33−2から与えられた行選択信号の電圧レベルを、第1トランジスタTr1のスイッチングが可能となるゲート電圧レベルまで昇圧する。レベルシフト回路34−2は、昇圧した行選択信号を対応するアンドゲート回路35−2〜35−2nの一方の入力に与える。
すなわち、レベルシフト回路34−2は、選択回路33−2の出力端子Smからレベルシフト回路34−2に出力されて昇圧された行選択信号をアンドゲート回路35(−m)(m=2,4,…,(2n−2),2n)に出力する。例えば、レベルシフト回路34−2は、選択回路33−2の出力端子S4からレベルシフト回路34−2に出力されて昇圧された行選択信号をアンドゲート回路35−4に出力する。
アンドゲート回路35−2〜35−2nは、レベルシフト回路34−2から出力された行選択信号と、反転回路103で電圧レベルが反転された切替信号とを入力する。アンドゲート回路35−2〜35−2nは、アンドゲート回路35−1〜35−(2n−1)に与えられる切替信号とは電圧レベルが反転した切替信号が与えられる。
アンドゲート回路35−2〜35−2nは、出力端子が対応する行走査線G2,G4,…,G(2n−2),G2nに接続されている。アンドゲート回路35−2〜35−2nは、切替信号がロウレベルになると、電圧レベルがハイレベルに反転された切替信号がアンドゲート回路35−2〜35−2nの一方の入力端子に与えられる。これにより、アンドゲート回路35−2〜35−2nは、レベルシフト回路34−2から与えられた行選択信号を行走査線G2,G4,…,G(2n−2),G2nに順次出力する。
したがって、偶数行に配置された画素回路11が垂直走査される場合には、選択回路33−2の出力端子Smから順次出力されて昇圧された行選択信号は、行走査線Gmに与えられる。ここで、m=2,4…,(2n−2),2nである。
上記構成の垂直走査回路102−2では、走査方向指示信号が昇順を指示している場合には、第1シフトレジスタ回路31−2から順次出力された行選択信号が順次行走査線G2,G4,…,G(2n−2),G2nに与えられる。これにより、行走査線G2,G4,…,G(2n−2),G2nは、行走査線G2からG4,…,G(2n−2),G2nの順で順次選択され、昇順で走査される。
一方、垂直走査回路102−2では、走査方向指示信号が降順を指示している場合には、第2シフトレジスタ回路32−2から順次出力された行選択信号が順次行走査線G2n,G(2n−2),…,G4,G2に与えられる。これにより、行走査線G2,G4,…,G(2n−2),G2nは、行走査線G2nからG(2n−2),…G4,G2の順で順次選択され、降順で走査される。
したがって、偶数行の行走査線G2,G4,…,G(2n−2),G2nの走査方向は、走査方向指示信号に基づいて垂直走査回路102−2によって昇順または降順に変更することができる。
画素信号供給部20は、上述の垂直走査に対して、垂直走査される行走査線G1〜G2nに接続された各画素回路11に対応した画素信号を供給する。すなわち、画素信号供給部20は、生成回路23で生成される走査方向指示信号及び切替信号に基づいて、アクセス制御回路22の制御の下にフレームメモリ211からD/A変換回路212を介して液晶表示部10に画素信号を供給する。
垂直走査回路102−1,102−2は、走査方向指示信号及び切替信号に基づいて、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとを例えば以下のように走査する。
垂直走査回路102−1は、例えば昇順で行走査線を走査し、垂直走査回路102−2は、降順で行走査線を走査する場合には、例えば以下のように走査が行われる。
まず、垂直走査回路102−1は、奇数行の行走査線G1に行選択信号を与え、続いて垂直走査回路102−2は、偶数行の行走査線G2nに行選択信号を与える。次いで、垂直走査回路102−1は、奇数行の行走査線G3に行選択信号を与え、続いて垂直走査回路102−2は、偶数行の行走査線G(2n−2)に行選択信号を与える。
一方、垂直走査回路102−1は、例えば降順で行走査線を走査し、垂直走査回路102−2は、昇順で行走査線を走査する場合には、例えば以下のように走査が行われる。
まず、垂直走査回路102−1は、奇数行の行走査線G(2n−1)に行選択信号を与え、続いて垂直走査回路102−2は、偶数行の行走査線G2に行選択信号を与える。次いで、垂直走査回路102−1は、奇数行の行走査線G(2n−3)に行選択信号を与え、続いて垂直走査回路102−2は、偶数行の行走査線G4に行選択信号を与える。
このように、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとは、交互に垂直走査され、かつ垂直走査方向が互いに逆方向となるように垂直走査される。
また、垂直走査回路102−1,102−2は、例えば図11に示すように画素回路部101を垂直走査する。
図11は、画素回路部101の垂直走査の一例を示す図である。図11は図8に示すタイミングチャートにおいて、サブフレームSF1(−)、サブフレームSF1(+)、サブフレームSF2(−)、サブフレームSF1(+)の垂直走査の一例を示している。
図11において、サブフレームSF1(−)では、奇数行の行走査線G1〜G(2n−1)は、行走査線G1からG3,…,G(2n−3),G(2n−1)の昇順の方向(下向きの矢印で示す)に垂直走査される。これに対して、偶数行の行走査線G2〜G2nは、行走査線G2nからG(2n−2),…,G4,G2の降順の方向(上向きの矢印で示す)に垂直走査される。すなわち、サブフレームSF1(−)は、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとで垂直走査方向が互いに逆方向で垂直走査される。
サブフレームSF1(+)では、奇数行の行走査線G1〜G(2n−1)は、行走査線G(2n−1)からG(2n−3),…,G3,G1の降順の方向(上向きの矢印で示す)に垂直走査される。これに対して、偶数行の行走査線G2〜G2nは、行走査線G2からG4,…,G(2n−2),G2nの昇順の方向(下向きの矢印で示す)に垂直走査される。
すなわち、サブフレームSF1(+)は、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとで垂直走査方向が互いに逆方向で垂直走査される。また、サブフレームSF1(+)は、サブフレームSF1(−)に対して、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとの垂直走査方向が逆方向となる。
サブフレームSF2(−)では、サブフレームSF1(+)と同様にして垂直走査が行われる。サブフレームSF2(+)では、サブフレームSF1(−)と同様にして垂直走査が行われる。
第1の実施形態では、連続したサブフレームSF1(+)とサブフレームSF2(−)とで行走査線の垂直走査方向を同じ方向としている。この垂直走査方法では、各画素a,b,cにおける液晶駆動実効電圧の同じ大小関係が2フレーム単位で繰り返し発生し、これにより、液晶表示された画面においてフリッカーといったちらつき現象が生じる可能性がある。
これに対して、第2実施形態では、奇数行の行走査線G1〜G(2n−1)と偶数行の行走査線G2〜G2nとの垂直走査方向が互いに逆方向になるように垂直走査される。これにより、第2実施形態では、2フレーム単位で発生するフリッカーは時間的に互いに逆転するので、液晶表示画面においてフリッカーは空間的に平均化される。この結果、第2実施形態では、第1実施形態で得られる効果に加えて、フリッカーの視認性を大幅に低減することができる。
本発明の第1実施形態及び第2実施形態では、液晶表示部10に供給される画素信号がすべての画素回路11の第2保持容量部C2に一括して転送されて保持されたときに、液晶LCを駆動する駆動電圧が決定される。
本発明は、このような動作上の特徴に着目して、フレーム単位で行走査線の垂直走査方向を変更できる構成を採用することにより、表示画像のコントラストの傾斜特性を改善することが可能となる。また、本発明は、上記動作上の特徴に着目して、奇数行の行走査線と偶数行の行走査線とを独立して個別に逆方向となるように垂直走査する構成を採用することにより、表示画面に生じるフリッカーの視認性を大幅に低減することができる。
1,2 液晶表示装置
10 液晶表示部
11 画素回路
12 水平走査回路
13,102−1,102−2 垂直走査回路
20 画素信号供給部
C1 第1保持容量部
C2 第2保持容量部
G1〜Gn 行走査線
LC 液晶
Tr1,Tr2 トランジスタ
10 液晶表示部
11 画素回路
12 水平走査回路
13,102−1,102−2 垂直走査回路
20 画素信号供給部
C1 第1保持容量部
C2 第2保持容量部
G1〜Gn 行走査線
LC 液晶
Tr1,Tr2 トランジスタ
Claims (4)
- マトリックス状に配列された複数の画素回路と、前記画素回路を垂直走査方向に走査する垂直走査回路とを備え、前記画素回路に供給される画素信号に基づいて画像を液晶表示する液晶表示部と、
前記垂直走査方向にしたがって前記垂直走査回路により垂直走査される前記画素回路に対応した画素信号を前記画素回路に供給する画素信号供給部と、
を有し、
前記画素回路は、
画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
選択的に画素信号を入力する第1トランジスタと、前記第1トランジスタを介して選択的に入力された画素信号を保持する第1保持容量部と、前記第1保持容量部に保持された画素信号を転送する第2トランジスタと、前記第2トランジスタを介して転送された画素信号を保持する第2保持容量部とを備え、前記複数の画素回路のすべての前記第1保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第2保持容量部に一括して転送し、前記第2保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、
を備え、
前記垂直走査回路は、前記液晶表示部に表示される画像を構成するフレーム単位で前記画素回路の垂直走査方向を変更可能に構成される、
ことを特徴とする液晶表示装置。 - 前記液晶は、前記フレーム毎に前記画素電極に印加される電圧と前記共通電極に印加される電圧との極性が、正極性と負極性とで交互に反転して交流駆動され、
前記垂直走査回路は、前記液晶が正極性で駆動される第1の正極性のフレームでは、第1の垂直走査方向で前記画素回路を垂直走査し、前記第1の正極性のフレームに連続して前記液晶が負極性で駆動される第1の負極性のフレームでは、前記第1の垂直走査方向とは異なる第2の垂直走査方向で前記画素回路を垂直走査する
ことを特徴とする請求項1に記載の液晶表示装置。 - 前記垂直走査回路は、前記第1の負極性のフレームに連続して前記液晶が正極性で駆動される第2の正極性のフレームでは、前記第2の垂直走査方向で前記画素回路を垂直走査し、前記第2の正極性のフレームに連続して前記液晶が負極性で駆動される第2の負極性のフレームでは、前記第1の垂直走査方向で前記画素回路を垂直走査する
ことを特徴とする請求項2に記載の液晶表示装置。 - 前記垂直走査回路は、マトリックス状に配列された複数の前記画素回路のうち、奇数行に配置された前記画素回路と、偶数行に配置された前記画素回路とを、独立して個別に垂直走査可能に構成され、奇数行に配置された前記画素回路と偶数行に配置された前記画素回路とで逆方向に垂直走査する
ことを特徴とする請求項1に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015055799A JP2016177035A (ja) | 2015-03-19 | 2015-03-19 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015055799A JP2016177035A (ja) | 2015-03-19 | 2015-03-19 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016177035A true JP2016177035A (ja) | 2016-10-06 |
Family
ID=57070636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015055799A Pending JP2016177035A (ja) | 2015-03-19 | 2015-03-19 | 液晶表示装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2016177035A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019123288A1 (ja) * | 2017-12-22 | 2019-06-27 | 株式会社半導体エネルギー研究所 | 表示装置および電子機器 |
-
2015
- 2015-03-19 JP JP2015055799A patent/JP2016177035A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019123288A1 (ja) * | 2017-12-22 | 2019-06-27 | 株式会社半導体エネルギー研究所 | 表示装置および電子機器 |
JPWO2019123288A1 (ja) * | 2017-12-22 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 表示装置および電子機器 |
US11100855B2 (en) | 2017-12-22 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
JP7278962B2 (ja) | 2017-12-22 | 2023-05-22 | 株式会社半導体エネルギー研究所 | 表示装置および電子機器 |
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